特開 2025-154285 レギュレータ回路を備えた集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025154285

(43)【公開日】2025-10-10

(54)【発明の名称】レギュレータ回路を備えた集積回路

(51)【国際特許分類】

   G05F 1/56 20060101AFI20251002BHJP

【ＦＩ】

G05F1/56 320C

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2024057200

(22)【出願日】2024-03-29

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】大竹 久雄

【テーマコード（参考）】

5H430

【Ｆターム（参考）】

5H430BB01

5H430BB05

5H430BB09

5H430BB11

5H430EE04

5H430FF02

5H430FF13

5H430GG09

5H430HH03

5H430LA02

5H430LA24

5H430LB04

(57)【要約】

【課題】レギュレータ出力電圧の上昇を抑制するレギュレータ回路を備えた集積回路を提供する。
【解決手段】レギュレータ回路を備えた集積回路は、基準電圧回路で生成された基準電圧に基づき、特定の出力電圧を生成するレギュレータ回路を備えた集積回路であって、出力電圧が過電圧状態であるか否かを判定し、出力電圧が過電圧状態であることを示す過電圧信号を出力する過電圧検出回路と、過電圧信号が出力されているとき、レギュレータ回路の出力電圧の上昇を抑制するスイッチとを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

基準電圧回路で生成された基準電圧に基づき、特定の出力電圧を生成するレギュレータ回路を備えた集積回路であって、
前記出力電圧が過電圧状態であるか否かを判定し、前記出力電圧が過電圧状態であることを示す過電圧信号を出力する過電圧検出回路と、
前記過電圧信号が出力されているとき、前記レギュレータ回路の前記出力電圧の上昇を抑制するスイッチと
を備える、レギュレータ回路を備えた集積回路。

【請求項2】

前記過電圧検出回路には、前記判定を行う閾値が設定され、
前記閾値は、前記レギュレータ回路が駆動するときの前記出力電圧の最大値よりも大きく、かつ、前記出力電圧を駆動源とする回路が破壊し得る電圧の値よりも低い電圧に設定されている、請求項１に記載のレギュレータ回路を備えた集積回路。

【請求項3】

前記スイッチは、前記過電圧検出回路が前記過電圧信号を出力するときに、前記基準電圧回路が備えるカレントミラーの動作を停止させる、請求項１に記載のレギュレータ回路を備えた集積回路。

【請求項4】

前記スイッチは、前記過電圧検出回路が前記過電圧信号を出力するときに、前記レギュレータ回路が出力する電流を停止させる、請求項１に記載のレギュレータ回路を備えた集積回路。

【請求項5】

前記レギュレータ回路が電流を出力しているときオン状態になることで前記出力電圧を上昇させ、前記レギュレータ回路が前記電流の出力が停止しているときオフ状態になることで前記出力電圧の上昇を抑制するトランジスタを備え、
前記スイッチは、前記過電圧検出回路が前記過電圧信号を出力するときに、前記レギュレータ回路から前記トランジスタへの前記電流の出力を停止させる、請求項１に記載のレギュレータ回路を備えた集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示はレギュレータ回路を備えた集積回路に関する。

【背景技術】

【0002】

特許文献１に開示されるレギュレータ回路は、定電流源からの定電流を、カレントミラー回路のトランジスタを介して、抵抗に流すことで、定電流を基準電圧（ＶＲＥＦ）に変換する。レギュレータ回路は、この基準電圧をオペアンプで増幅し、増幅した電圧が一定の値の電圧になるように制御して、一定の電圧をレギュレータ出力電圧（ＶＲＥＧ）としてＶＲＥＧ端子から出力する。

【0003】

このようなレギュレータ回路は、ラッチアップ試験時の負電流を流すとき、カレントミラー回路を構成するトランジスタ（例えばパワートランジスタＱｐ１、Ｑｐ２）に繋がる出力バイアストランジスタ（例えば特許文献１のＱｏｂ１，Ｑｏｂ２）のドレイン電圧が、当該トランジスタの寄生ＮＰＮにより引き下げられる。これにより、カレントミラー回路を構成するトランジスタに大きな電流が流れ、ＶＲＥＦ及びＶＲＥＧが上昇する。この場合、ＶＲＥＧ端子には、耐圧の低いＬＶ（Ｌｏｗ Ｖｏｌｔａｇｅ）回路が接続されているので、ＬＶ回路が耐圧オーバーで破壊し得る。このようなラッチアップ試験時の破壊対策として、従来はレギュレータ回路を備えた集積回路に設けられている端子のＥＳＤ保護素子やこの基準電圧回路周囲を、ガードリングで囲い、寄生ＮＰＮによる電流が少なくなるような対策を行ってきた。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２４－０００５４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、ＥＳＤ保護素子や基準電圧回路をガードリングで囲っても、集積回路内部の素子レイアウト配置によっては、寄生ＮＰＮ電流を完全に阻止できない場合がある。また、集積回路内部の素子レイアウト配置によっては、寄生サイリスタ構造が出来る場合があり、この場合もレギュレータ出力電圧が上昇し、ＬＶ回路が破壊し得る。このように従来技術は、レギュレータ出力電圧の上昇を抑制する上で改善の余地がある。

【0006】

本開示は、上記の事情を踏まえ、レギュレータ出力電圧の上昇を抑制するレギュレータ回路を備えた集積回路を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記課題を解決するため、本開示にかかるレギュレータ回路を備えた集積回路は、基準電圧回路で生成された基準電圧に基づき、特定の出力電圧を生成するレギュレータ回路を備えた集積回路であって、前記出力電圧が過電圧状態であるか否かを判定し、前記出力電圧が過電圧状態であることを示す過電圧信号を出力する過電圧検出回路と、前記過電圧信号が出力されているとき、前記レギュレータ回路の前記出力電圧の上昇を抑制するスイッチとを備える。

【図面の簡単な説明】

【0008】

【図1】図１は本開示の実施形態にかかるレギュレータ回路１００を備えた集積回路２００の構成図である。

【図2】図２は比較例にかかる集積回路２００Ａの構成図である。

【図3】図３は第１変形例にかかるレギュレータ回路１００－１を備えた集積回路２００－１の構成図である。

【図4】図４は第２変形例にかかるレギュレータ回路１００－２を備えた集積回路２００－２の構成図である。

【発明を実施するための形態】

【0009】

以下、実施形態を図面に基づいて説明する。なお、同一の機能や構成には、同一又は類似の符号を付して、その説明を適宜省略する。

【0010】

（実施形態）
図１は本開示の実施形態にかかるレギュレータ回路１００を備えた集積回路２００の構成図である。集積回路２００は、レギュレータ回路１００と複数の端子Ｔ１、Ｔ２、Ｔ３とを備えてよい。

【0011】

端子Ｔ１には、特定の信号が入力されてよく、保護素子が接続されてよい。端子Ｔ２には、レギュレータ回路１００の駆動用の外部電源ＶＤＤが印加されてよい。以下では外部電源ＶＤＤを単に「ＶＤＤ」と称する場合がある。端子Ｔ３にはレギュレータ出力電圧ＶＲＥＧが出力されてよい。以下ではレギュレータ出力電圧ＶＲＥＧを単に「ＶＲＥＧ」と称する場合がある。

【0012】

レギュレータ回路１００は、基準電圧回路１０で生成された基準電圧ＶＲＥＦに基づき、特定の出力電圧を生成してよい。以下では基準電圧ＶＲＥＦを単に「ＶＲＥＦ」と称する場合がある。レギュレータ回路１００は、基準電圧回路１０、インバータＩＮＶ、増幅回路であるアンプＡＭＰ、過電圧検出回路ＶＤＥＴ、Ｐ型トランジスタＰ４、分圧回路ＳＣ、及び低圧回路ＬＶＣを備えてよい。

【0013】

（基準電圧回路１０）
基準電圧回路１０は、ＶＤＤに基づきＶＲＥＦを生成する回路と解釈してよい。基準電圧回路１０は、Ｐ型トランジスタＰ１、Ｐ型トランジスタＰ２、定電流源１２、Ｎ型トランジスタＮ１、抵抗Ｒ１、及びＰ型トランジスタＰ３を備えてよい。Ｐ型トランジスタＰ１、Ｐ型トランジスタＰ２はカレントミラー回路１１を構成してよい。

【0014】

（Ｐ型トランジスタＰ１）
Ｐ型トランジスタＰ１は、ソースがＶＤＤに接続されてよい。Ｐ型トランジスタＰ１は、ドレインが、Ｎ型トランジスタＮ１のドレインと、Ｐ型トランジスタＰ３のドレインと、Ｐ型トランジスタＰ２のゲートと、Ｐ型トランジスタＰ１のゲートに接続されてよい。

【0015】

（Ｐ型トランジスタＰ２）
Ｐ型トランジスタＰ２は、ソースがＶＤＤに接続されてよい。Ｐ型トランジスタＰ２は、ドレインが、アンプＡＭＰの一方の入力端と、抵抗Ｒ１の一端に接続されてよい。Ｐ型トランジスタＰ２は、ゲートがＰ型トランジスタＰ１のゲートと、Ｐ型トランジスタＰ１のドレインと、Ｐ型トランジスタＰ３のドレインに接続されてよい。

【0016】

（Ｐ型トランジスタＰ３）
Ｐ型トランジスタＰ３は、過電圧検出回路ＶＤＥＴが過電圧信号Ｓを出力するときに、基準電圧回路１０が備えるカレントミラーの動作を停止させるスイッチと解釈してよい。Ｐ型トランジスタＰ３は、ソースがＶＤＤに接続されてよい。Ｐ型トランジスタＰ３は、ドレインが、Ｐ型トランジスタＰ１のゲートと、Ｐ型トランジスタＰ１のドレインと、Ｐ型トランジスタＰ２のゲートに接続されてよい。Ｐ型トランジスタＰ３は、ゲートがインバータＩＮＶの出力端に接続されてよい。

【0017】

（Ｎ型トランジスタＮ１）
Ｎ型トランジスタＮ１は、ソースが定電流源１２に接続されてよい。Ｎ型トランジスタＮ１は、ドレインが、Ｐ型トランジスタＰ１のドレインと、Ｐ型トランジスタＰ１のゲートと、Ｐ型トランジスタＰ２のゲートに接続されてよい。Ｎ型トランジスタＮ１は、ゲートが特定の信号を入力してよい。

【0018】

（アンプＡＭＰ）
アンプＡＭＰは、ＶＲＥＦと分圧回路ＳＣで分圧された電圧とを入力し、これらの入力間の差分を増幅して出力するオペアンプと解釈してよい。アンプＡＭＰの出力はＰ型トランジスタＰ４のゲートに入力される。

【0019】

（Ｐ型トランジスタＰ４）
Ｐ型トランジスタＰ４は、ソースがＶＤＤに接続され、ドレインが分圧回路ＳＣと端子Ｔ３と過電圧検出回路ＶＤＥＴの入力端に接続されてよい。Ｐ型トランジスタＰ４は、レギュレータの出力トランジスタと解釈してよい。

【0020】

（過電圧検出回路ＶＤＥＴ）
過電圧検出回路ＶＤＥＴは、ＶＲＥＧが過電圧状態であるか否かを判定し、ＶＲＥＧが過電圧状態であることを示す過電圧信号Ｓを出力してよい。

【0021】

例えば、過電圧検出回路ＶＤＥＴには、ＶＲＥＧが過電圧状態であるか否かを判定する閾値が設定されてよい。当該閾値は、例えばレギュレータ回路１００が通常状態で駆動するときのＶＲＥＧの最大値よりも大きく、かつ、ＶＲＥＧを駆動源とする回路（例えば低圧回路ＬＶＣ）が破壊し得る電圧の値よりも低い電圧に設定されてよい。

【0022】

過電圧検出回路ＶＤＥＴは、ＶＲＥＧが当該閾値を超えたか否か判定することで、ＶＲＥＧが過電圧状態ではない場合には電位がロウレベルの信号を出力し、ＶＲＥＧが過電圧状態である場合には、電位がハイレベルの信号を過電圧信号Ｓとして出力してよい。

【0023】

（インバータＩＮＶ）
インバータＩＮＶは、入力端が過電圧検出回路ＶＤＥＴの出力端に接続され、出力端がＰ型トランジスタＰ３のゲートに接続されてよい。

【0024】

インバータＩＮＶは、過電圧検出回路ＶＤＥＴからの信号の電位を反転して出力してよい。例えば、インバータＩＮＶは、過電圧検出回路ＶＤＥＴから電位がロウレベルの信号を入力すると電位がハイレベルの信号を出力し、過電圧検出回路ＶＤＥＴから電位がハイレベルの信号を入力すると電位がロウレベルの信号を出力してよい。

【0025】

（低圧回路ＬＶＣ）
低圧回路ＬＶＣは、ＶＤＤよりも低圧のＶＲＥＧを駆動源とする低電圧駆動回路と解釈してよい。

【0026】

次に集積回路２００の動作を説明する。ラッチアップ試験時の例えば端子Ｔ１に負電位を印加することで負電流を流すと、Ｎ型トランジスタＮ１に寄生ＮＰＮが発生する。この寄生ＮＰＮにより、Ｎ型トランジスタＮ１のドレインの電位が引き下げられてしまう。つまり、Ｎ型トランジスタＮ１のドレインに繋がるＮウエルの電位が引き下げられる。寄生ＮＰＮに電流が流れることで、Ｐ型トランジスタＰ１及びＰ型トランジスタＰ２に流れる電流が増加すると、ＶＲＥＦが上昇する。アンプＡＭＰの入力電位（ＶＲＥＦ）が増加するため、ＶＲＥＧも上昇する。

【0027】

このとき、過電圧検出回路ＶＤＥＴが閾値を超えるＶＲＥＧを検出、つまり過電圧を検出すると、過電圧信号Ｓの電位がロウレベルからハイレベルに変化し、当該信号はインバータＩＮＶで反転され、その電位がロウレベルになる。これにより、Ｐ型トランジスタＰ３がオフ状態からオン状態に変化する。

【0028】

Ｐ型トランジスタＰ３がオン状態になることで、寄生ＮＰＮからの電流は、Ｐ型トランジスタＰ３を経由して流れるため、Ｐ型トランジスタＰ２のゲート電位が上昇し、Ｐ型トランジスタＰ２がオン状態からオフ状態に変化する。

【0029】

これにより、Ｐ型トランジスタＰ２及び抵抗Ｒ１に電流が流れなくなり、アンプＡＭＰの入力電位（ＶＲＥＦ）が低下する。従って、ＶＲＥＧの上昇が抑制される。

【0030】

このように、集積回路２００では、ＶＲＥＧの過電圧を検出してＶＲＥＦ及びＶＲＥＧの上昇を抑えることで、ラッチアップ試験時における低圧回路ＬＶＣの破壊を抑制することができる。

【0031】

なお、上記説明では定電流源回路（カレントミラー回路１１）を単純な１段のカレントミラー回路としたが、集積回路２００の構成は、これに限定されず、集積回路２００は、カスコードカレントミラーや他の方式のカレントミラー回路を利用してもよい。

【0032】

上記説明ではインバータＩＮＶによって過電圧信号Ｓを反転させているが、過電圧検出回路ＶＤＥＴは、過電圧を検出したときに過電圧信号Ｓがロウレベルになるように構成してよい。これにより、インバータＩＮＶが不要になる。

【0033】

以上はラッチアップ試験時について説明したが、集積回路２００の構成は、通常使用時に置けるラッチアップ対策としても有効である。

【0034】

図２は比較例にかかる集積回路２００Ａの構成図である。集積回路２００Ａは、図１に示すＰ型トランジスタＰ３、及び過電圧検出回路ＶＤＥＴを備えていない。このため、ラッチアップ試験時にＮ型トランジスタＮ１に寄生ＮＰＮが発生し、寄生ＮＰＮに電流が流れることで、Ｐ型トランジスタＰ１及びＰ型トランジスタＰ２に流れる電流が増加して、ＶＲＥＦ及びＶＲＥＧも上昇する。その結果、低圧回路ＬＶＣが破壊し得る。

【0035】

図３は第１変形例にかかるレギュレータ回路１００－１を備えた集積回路２００－１の構成図である。レギュレータ回路１００－１は、図１に示すＰ型トランジスタＰ３に代えて、Ｐ型トランジスタＰ５を備えてよい。

【0036】

Ｐ型トランジスタＰ５は、過電圧検出回路が過電圧信号Ｓを出力するときに、レギュレータ回路１００－１が出力する電流、つまりＰ型トランジスタＰ４が出力する電流を停止させるスイッチと解釈してよい。

【0037】

Ｐ型トランジスタＰ５は、ソースがＶＤＤに接続されてよい。Ｐ型トランジスタＰ５は、ドレインが、アンプＡＭＰの出力端とＰ型トランジスタＰ４のゲートに接続されてよい。Ｐ型トランジスタＰ５は、ゲートがインバータＩＮＶの出力端に接続されてよい。インバータＩＮＶは、入力端が過電圧検出回路ＶＤＥＴの出力端に接続され、出力端がＰ型トランジスタＰ５のゲートに接続されてよい。

【0038】

次に集積回路２００－１の動作を説明する。ラッチアップ試験時に寄生ＮＰＮに電流が流れることでＶＲＥＦが上昇し、ＶＲＥＧも上昇する。

【0039】

このとき、過電圧検出回路ＶＤＥＴが過電圧を検出すると、過電圧信号Ｓの電位がロウレベルからハイレベルに変化し、当該信号はインバータＩＮＶで反転され、その電位がロウレベルになる。これにより、Ｐ型トランジスタＰ５がオフ状態からオン状態に変化する。

【0040】

Ｐ型トランジスタＰ５がオン状態になることで、Ｐ型トランジスタＰ４のゲートの電位がハイレベルになるため、Ｐ型トランジスタＰ４がオン状態からオフ状態に変化する。従って、Ｐ型トランジスタＰ４を経由して流れる電流が低下し、ＶＲＥＧの上昇が抑制される。

【0041】

このように、集積回路２００－１では、ＶＲＥＧの過電圧を検出してＰ型トランジスタＰ５をオンにすることで、Ｐ型トランジスタＰ４をオフにできるので、Ｐ型トランジスタＰ４が出力する電流が停止することで、ＶＲＥＧの上昇を抑えることで、ラッチアップ試験時における低圧回路ＬＶＣの破壊を抑制することができる。

【0042】

集積回路２００－１では、オペアンプ内部の回路で寄生ＮＰＮが動作してＶＲＥＧが上昇する場合にも、ＶＲＥＧを低下させることで、低圧回路ＬＶＣの破壊を抑制することができる。

【0043】

図４は第２変形例にかかるレギュレータ回路１００－２を備えた集積回路２００－２の構成図である。レギュレータ回路１００－２は、図１に示すＰ型トランジスタＰ３に代えて、図３に示すＰ型トランジスタＰ５と、トランジスタＮＰＮ１を備えてよい。

【0044】

Ｐ型トランジスタＰ５の接続構成については前述した通りである。

【0045】

トランジスタＮＰＮ１は、Ｐ型トランジスタＰ４と、外部電源ＶＤＤが印加される端子Ｔ２との間に設けられてよい。Ｐ型トランジスタＰ４は、トランジスタＮＰＮ１のベース電流を制御するトランジスタと解釈してよい。トランジスタＮＰＮ１は、コレクタがＶＤＤに接続、ベースが端子Ｔ４を介してＰ型トランジスタＰ４のドレインに接続されてよい。トランジスタＮＰＮ１は、エミッタが端子Ｔ３を介して、分圧回路ＳＣに接続されてよい。

【0046】

次に集積回路２００－２の動作を説明する。ラッチアップ試験時に寄生ＮＰＮに電流が流れることでＶＲＥＦが上昇し、ＶＲＥＧも上昇する。

【0047】

このとき、過電圧検出回路ＶＤＥＴが過電圧を検出すると、過電圧信号Ｓの電位がロウレベルからハイレベルに変化し、当該信号はインバータＩＮＶで反転され、その電位がロウレベルになる。これにより、Ｐ型トランジスタＰ５がオフ状態からオン状態に変化する。

【0048】

Ｐ型トランジスタＰ５がオン状態になることで、Ｐ型トランジスタＰ４のゲートの電位がハイレベルになるため、Ｐ型トランジスタＰ４がオン状態からオフ状態に変化する。従って、Ｐ型トランジスタＰ４を経由して流れる電流が低下するため、トランジスタＮＰＮ１のベース電流が減少し、トランジスタＮＰＮ１のコレクタ-エミッタ間に流れる電流が低下する。これにより、トランジスタＮＰＮ１のエミッタの電圧、つまりＶＲＥＧの上昇が抑制される。

【0049】

このように、集積回路２００－２では、ＶＲＥＧの過電圧を検出してＰ型トランジスタＰ５をオンにすることで、Ｐ型トランジスタＰ４をオフ、つまりＰ型トランジスタＰ４が出力する電流を停止させることで、ＶＲＥＧの上昇を抑えることができ、ラッチアップ試験時における低圧回路ＬＶＣの破壊を抑制することができる。

【0050】

集積回路２００－２では、オペアンプ内部の回路で寄生ＮＰＮが動作してＶＲＥＧが上昇する場合にも、ＶＲＥＧを低下させることで、低圧回路ＬＶＣの破壊を抑制することができる。

【0051】

なお、以上の説明に関して更に以下の付記を開示する。

【0052】

（付記１）
基準電圧回路で生成された基準電圧に基づき、特定の出力電圧を生成するレギュレータ回路を備えた集積回路であって、
前記出力電圧が過電圧状態であるか否かを判定し、前記出力電圧が過電圧状態であることを示す過電圧信号を出力する過電圧検出回路と、
前記過電圧信号が出力されているとき、前記レギュレータ回路の前記出力電圧の上昇を抑制するスイッチと
を備える、レギュレータ回路を備えた集積回路。
（付記２）
前記過電圧検出回路には、前記判定を行う閾値が設定され、
前記閾値は、前記レギュレータ回路が駆動するときの前記出力電圧の最大値よりも大きく、かつ、前記出力電圧を駆動源とする回路が破壊し得る電圧の値よりも低い電圧に設定されている、付記１に記載のレギュレータ回路を備えた集積回路。
（付記３）
前記スイッチは、前記過電圧検出回路が前記過電圧信号を出力するときに、前記基準電圧回路が備えるカレントミラーの動作を停止させる、付記１に記載のレギュレータ回路を備えた集積回路。
（付記４）
前記スイッチは、前記過電圧検出回路が前記過電圧信号を出力するときに、前記レギュレータ回路が出力する電流を停止させる、付記１に記載のレギュレータ回路を備えた集積回路。
（付記５）
前記レギュレータ回路が電流を出力しているときオン状態になることで前記出力電圧を上昇させ、前記レギュレータ回路が前記電流の出力が停止しているときオフ状態になることで前記出力電圧の上昇を抑制するトランジスタを備え、
前記スイッチは、前記過電圧検出回路が前記過電圧信号を出力するときに、前記レギュレータ回路から前記トランジスタへの前記電流の出力を停止させる、付記１に記載のレギュレータ回路を備えた集積回路。

【符号の説明】

【0053】

１０ 基準電圧回路
１１ カレントミラー回路
１２ 定電流源
１００ レギュレータ回路
１００Ａ レギュレータ回路
１００－１ レギュレータ回路
１００－２ レギュレータ回路
２００ 集積回路
２００Ａ 集積回路
２００－１ 集積回路
２００－２ 集積回路
ＡＭＰ アンプ
ＩＮＶ インバータ
ＬＶＣ 低圧回路
Ｎ１ Ｎ型トランジスタ
ＮＰＮ１ トランジスタ
Ｐ１ Ｐ型トランジスタ
Ｐ２ Ｐ型トランジスタ
Ｐ３ Ｐ型トランジスタ
Ｐ４ Ｐ型トランジスタ
Ｐ５ Ｐ型トランジスタ
Ｒ１ 抵抗
Ｓ 過電圧信号
ＳＣ 分圧回路
Ｔ１ 端子
Ｔ２ 端子
Ｔ３ 端子
Ｔ４ 端子
ＶＤＤ 外部電源
ＶＤＥＴ 過電圧検出回路
ＶＲＥＦ 基準電圧
ＶＲＥＧ レギュレータ出力電圧

【図1】

【図2】

【図3】

【図4】