特開 2025-27425 半導体パッケージ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025027425

(43)【公開日】2025-02-27

(54)【発明の名称】半導体パッケージ及びその製造方法

(51)【国際特許分類】

   H01L 23/29 20060101AFI20250219BHJP

【ＦＩ】

H01L23/36 A

【審査請求】有

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2024062430

(22)【出願日】2024-04-08

(31)【優先権主張番号】112130493

(32)【優先日】2023-08-14

(33)【優先権主張国・地域又は機関】TW

(71)【出願人】

【識別番号】500275072

【氏名又は名称】華泰電子股▲分▼有限公司

(74)【代理人】

【識別番号】100185694

【弁理士】

【氏名又は名称】山下 隆志

(72)【発明者】

【氏名】董悦明

(72)【発明者】

【氏名】楊家銘

(72)【発明者】

【氏名】謝村隆

(72)【発明者】

【氏名】潘冠霖

(72)【発明者】

【氏名】顏伯晏

【テーマコード（参考）】

5F136

【Ｆターム（参考）】

5F136BA30

5F136BB18

5F136DA03

5F136EA23

5F136FA03

(57)【要約】

【課題】半導体パッケージ及びその製造方法を提供する。
【解決手段】
本発明の半導体パッケージは、相対する上面と底面を有する第１ダイと、前記第１ダイの前記上面に設置され、前記第１ダイと電気的に接続される複数の第１導電性ブロックと、前記第１ダイの前記上面を覆い、前記複数の第１導電性ブロックを露出させる成形層と、前記成形層に設置され、前記第１導電性ブロックに接続される再配線層と、を備える。本発明は、また、上述の半導体パッケージの製造方法を提供する。
【選択図】図１

【特許請求の範囲】

【請求項1】

相対する上面と底面を有する第１ダイをキャリアボード上に設置する工程と、
ワイヤボンディングによって前記第１ダイの前記上面に複数の第１導電性ブロックを形成し、前記複数の第１導電性ブロックを前記第１ダイと電気的に接続する工程と、
成形層を形成し、前記第１導電性ブロック及び前記第１ダイを覆う工程と、
前記成形層を研磨し、前記第１導電性ブロックを露出させる工程と、
前記成形層上に再配線層を形成し、前記複数の第１導電性ブロックと電気的に接続する工程と、
前記キャリアボードを取り外す工程と、
を含む、半導体パッケージの製造方法。

【請求項2】

前記キャリアボード上に第２ダイを設置する工程と、
ワイヤボンディングによって前記第２ダイ上に複数の第２導電性ブロックを形成し、前記複数の第２導電性ブロックを前記第２ダイと電気的に接続する工程と、
前記成形層で前記第２導電性ブロック及び前記第２ダイを覆う工程と、
前記第２導電性ブロックを前記成形層から露出させる工程と
前記再配線層を前記副臼の第２導電性ブロックと電気的に接続する工程と、
を含む請求項１に記載の半導体パッケージの製造方法。

【請求項3】

前記複数の第１導電性ブロックは、金線、銅線及び合金線のうちの１つによって前記第１ダイ上に形成される請求項１又は２に記載の半導体パッケージの製造方法。

【請求項4】

前記成形層は、底面を有し、前記第１ダイの前記底面と面一である請求項１又は２に記載の半導体パッケージの製造方法。

【請求項5】

前記再配線層が成形された後、前記再配線層上に電気的に接続される複数のはんだボールを設置する工程を更に含む請求項１又は２に記載の半導体パッケージの製造方法。

【請求項6】

前記第１ダイと前記第２ダイは、並んで配置される請求項２に記載の半導体パッケージの製造方法。

【請求項7】

相対する上面と底面を有する第１ダイと、
前記第１ダイの前記上面に設置される複数の第１パッドと、
前記複数の第１パッドにそれぞれ設置され、前記第１ダイと電気的に接続される複数の第１導電性ブロックと、
前記第１ダイの前記上面を覆い、前記複数の第１導電性ブロックを露出させる成形層と、
前記成形層に設置され、前記第１導電性ブロックに接続される再配線層と、
を備える、半導体パッケージ。

【請求項8】

相対する上面と底面を有する第２ダイと、
前記第１ダイの前記上面に設置される複数の第２パッドと、
前記複数の第２パッドにそれぞれ設置され、前記第２ダイと電気的に接続される複数の第１導電性ブロックと、
を更に備え、
前記成形層は、前記第２ダイの前記上面を覆い、前記複数の第２導電性ブロックを前記成形層から露出させ、
前記再配線層は、更に前記第２導電性ブロックに電気的に接続される請求項７に記載の半導体パッケージ。

【請求項9】

前記成形層は、底面を有し、前記第１ダイの前記底面と面一である請求項７又は８に記載の半導体パッケージ。

【請求項10】

前記再配線層上に形成される複数のはんだボールを更に含む請求項７又は８に記載の半導体パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体パッケージ及びその製造方法に関し、特に、再配線層を含む半導体パッケージ及びその製造方法に関する。

【背景技術】

【0002】

フリップチップ（ｆｌｉｐ ｃｈｉｐ）技術で製造される従来の半導体パッケージ構造の厚さは、通常、薄型化の要件を満たすことができず、コンタクト数が少ないパワー部材の製造コストが高くなる。

【発明の概要】

【発明が解決しようとする課題】

【0003】

これに鑑み、本発明は、ボールマウントプロセスの代わりにワイヤボンディングプロセスを使用してコストを低減し、再配線層を利用してパッケージ全体の厚さを低減する半導体パッケージとその製造方法を提供する。

【課題を解決するための手段】

【0004】

上記目的を達成するため、本発明の半導体パッケージは、相対する上面と底面を有する第１ダイと、前記第１ダイの前記上面に設置される複数の第１パッドと、前記複数の第１パッドにそれぞれ設置され、前記第１ダイと電気的に接続される複数の第１導電性ブロックと、前記第１ダイの前記上面を覆い、前記複数の第１導電性ブロックを露出させる成形層と、前記成形層に設置され、前記第１導電性ブロックに接続される再配線層と、を備える。

【0005】

本発明の半導体パッケージの製造方法は、相対する上面と底面を有する第１ダイをキャリアボード上に設置する工程と、ワイヤボンディングによって前記第１ダイの前記上面に複数の第１導電性ブロックを形成し、前記複数の第１導電性ブロックを前記第１ダイと電気的に接続する工程と、成形層を形成し、前記第１導電性ブロック及び前記第１ダイを覆う工程と、前記成形層を研磨し、前記第１導電性ブロックを露出させる工程と、前記成形層上に再配線層を形成し、前記複数の第１導電性ブロックと電気的に接続する工程と、前記キャリアボードを取り外す工程と、を含む。

【発明の効果】

【0006】

本発明の半導体パッケージに基づき、ボールマウントプロセスの代わりにワイヤボンディングプロセスを使用してコストを低減し、再配線プロセスを用いてパッケージ全体の厚みを０．１５ｍｍ以下まで薄くする。

【図面の簡単な説明】

【0007】

【図1】本発明の半導体パッケージの説明図である。

【図2】図１に示す半導体パッケージの製造方法を表す図である。

【図3】図１に示す半導体パッケージの製造方法を表す図である。

【図4】図１に示す半導体パッケージの製造方法を表す図である。

【図5】図１に示す半導体パッケージの製造方法を表す図である。

【図6】図１に示す半導体パッケージの製造方法を表す図である。

【図7】図１に示す半導体パッケージの製造方法を表す図である。

【図8】図１に示す半導体パッケージの製造方法を表す図である。

【図9】図１に示す半導体パッケージの製造方法を表す図である。

【図10】図１に示す半導体パッケージの製造方法を表す図である。

【発明を実施するための形態】

【0008】

本発明の上記及びその他の目的、特徴及び利点をより明確にするために、以下では本発明の実施形態を挙げ、図面を合わせて、詳細に説明する。

【0009】

本開示の態様は、以下の詳細な説明を添付の図面と併せて読むことにより最も良く理解される。業界の標準的な慣行に従って、様々な部材が一定の縮尺で描かれていないことに注意すべきである。実際に、説明を明確にするために、様々な部材の寸法を任意に拡大または縮小し得る。

【0010】

以下の開示は、本開示の異なる特徴を実施するための多くの異なる実施形態又は実例を提供する。本開示を簡略化するために、部材および構成の特定の実例を以下に説明する。当然ながら、これらの部材および構成は単なる実例であり、限定することを意図したものではない。例えば、以下の説明において、第２部材の上方又は上に第１部材を形成することには、第１部材と第２部材が直接接触して形成される実施形態を含むことができ、且つ第１部材と第１部材との間に追加の部材が形成されて第１部材と第２部材が直接接触しない実施形態も含むことができる。また、本開示は、各種実例では、参照番号および／または文字を繰り返し得る。この繰り返しは、単純化と明確化のためであり、それ自体が、議論されている各種実施形態および／または構成の間の関係を示すものではない。

【0011】

また、本文では、説明を容易にするために、「下にある」、「下方」、「下部」、「上にある」、「上部」などの空間的に相対的な用語を使用し、図に示される１つの部材又は構成要素と別の１つ又は複数の部材又は構成要素との関係を説明し得る。図に示す方向付け以外に、空間的に相対的な用語は、使用中又は動作中の装置の異なる方向付けをカバーすることを意図している。装置は、他の方式で方向付けしてもよく（９０度回転又は他の方向付け）、本文で使用される空間的に相対的な記述は、それに応じて解釈される。

【0012】

図１を参照し、本発明の半導体パッケージは、１つ又は複数のダイを含み、例えば、第１ダイ１１０及び第２ダイ１２０を含み、前記第１ダイ１１０と前記第２ダイは、並べて配置される。

【0013】

前記第１ダイ１１０は、相対する第１面１１１、第２面１１２、および複数の第３面１１３を有し、前記第１面１１１が活性面である。前記第１面１１１と前記第２面１１２は、異なる平面上に位置し、前記複数の第３面１１３は、前記第１面１１１と前記第２面１１２を接続する。前記第１面１１１上には、複数の第１パッド１１４が形成される。一実施形態では、前記第１面１１１が上面であり、前記第２面１１２が底面であり、前記複数の第３面１１３が側面であるが、これに限定されるものではない。

【0014】

前記第２ダイ１２０は、相対する第１面１２１、第２面１２２、および複数の第３面１２３を有し、前記第１面１２１が活性面である。前記第１面１２１と前記第２面１２２は異なる平面上に位置し、前記複数の第３面１２３は、前記第１面１２１と前記第２面１２２を接続する。前記第１面１２１上には、複数の第２パッド１２４が形成される。一実施形態では、前記第１面１２１が上面であり、前記第２面１２２が底面であり、前記複数の第３面１２３が側面であるが、これに限定されるものではない。

【0015】

前記第１ダイ１１０の前記第１面１１１の前記複数の第１パッド１１４上に複数の第１導電性ブロック１３１がそれぞれ設けられ、前記複数の第１パッド１１４を介して前記第１ダイ１１０に電気的に接続される。前記第２ダイ１２０の前記第１面１２１の前記複数の第２パッド１２４には複数の第２導電性ブロック１３２がそれぞれ設けられており、前記複数の第２パッド１２４を介して前記第２ダイ１２０に電気的に接続される。前記複数の第１導電性ブロック１３１および前記複数の第２導電性ブロック１３２は、導電性材料からなり、例えば、金、銅、または合金で形成することができる。本発明では、前記複数の第１導電性ブロック１３１および前記複数の第２導電性ブロック１３２は、金線、銅線、合金線または他の導電性ワイヤを使用してワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）プロセスを通じてボンディングされ、前記第１ダイ１１０の前記複数の第１パッドと前記第２ダイ１２０の前記複数の第２パッド１２４に形成さる。前記複数の第１導電性ブロック１３１と前記複数の第２導電性ブロック１３２の形状は、球状である。

【0016】

本発明の半導体パッケージは、例えば、エポキシ樹脂材料などのシーラント材料からなる成形層１７０を更に含み、これに限定されるものではない。前記成形層１７０は、相対する第１面１７１および第２面１７２を有し、前記第１面１７１および前記第２面１７２は、異なる平面上に位置し、例えば、前記第１面１７１が上面であり、前記第２面１７２が底面である。前記成形層１７０は、前記第１ダイ１１０の前記第１面１１１と前記第２ダイ１２０の前記第１面１２１上に形成され、前記第１ダイ１１０の前記複数の第３面１１３と前記第２ダイ１２０の前記複数の第３面１２３を覆う。前記成形層１７０は、前記第１ダイ１１０の前記第２面１１２および前記第２ダイ１２０の前記第２面１２２には形成されず、前記複数の第１導電性ブロック１３１および前記複数の第２導電性ブロック１３２を完全には覆わず、前記複数の第１導電性ブロック１３１および前記第２導電性ブロック１３２のそれぞれは、前記成形層１７０から露出する部分を有する。したがって、前記成形層１７０の前記第１面１７１は、前記第１ダイ１１０の前記第１面１１１および前記第２ダイ１２０の前記第１面１２１の上方に位置し、前記成形層１７０の前記第２面１７２は、前記第１ダイ１１０の前記第２面１１２および前記第２ダイ１２０の前記第２面１２２と面一である。

【0017】

前記成形層１７０の前記第１面１７１上には再配線層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ；ＲＤＬ）１４０が形成され、導電ラインが配置される。前記再配線層１４０は、前記第１ダイ１１０の前記第１面１１１上から前記第２ダイ１２０の前記第１面１２１の上方まで延伸し、前記複数の第１導電性ブロック１３１及び前記複数の第２導電性ブロック１３２と接触して電気的に接続される。前記第１ダイ１１０は、前記再配線層１４０を介して前記第２ダイ１２０に電気的に接続される。

【0018】

前記再配線層１４０上には複数のはんだボール１５０が設けられ、前記複数のはんだボール１５０は、前記再配線層１４０に電気的に接続される。前記第１ダイ１１０及び前記第２ダイ１２０は、前記複数のはんだボール１５０を用いて前記再配線層１４０を通じて外部回路と電気的に接続できる。

【0019】

図２～図１０は、図１に示す半導体パッケージの製造方法を示している。図２に示すように、ウエハ、ガラス、金属又はその他の耐高温の材料からなるキャリアボード１９０を準備する。

【0020】

図３に示すように、前記キャリアボード１９０上に、接着性と剥離性を有する離型材層１８０を塗布または接着により形成する。

【0021】

図４に示すように、その後、例えば、第１ダイ１１０および第２ダイ１２０などの１つまたは複数のダイを、前記剥離材料層１８０を使用して前記キャリアプレート１９０に接着し、前記第１ダイ１１０と前記第２ダイ１２０は、並んで配置される。

【0022】

前記第１ダイ１１０は、相対する第１面１１１、第２面１１２、および複数の第３面１１３を有し、前記第１面１１１は活性面であり、前記第２面１１２は、前記キャリアボード１９０に接着される。前記第１面１１１と前記第２面１１２は、異なる平面上に位置し、前記複数の第３面１１３は、前記第１面１１１と前記第２面１１２を接続する。前記第１面１１１上には、複数の第１パッド１１４が形成される。一実施形態では、前記第１面１１１が上面であり、前記第２面１１２が底面であり、前記複数の第３面１１３が側面であるが、本発明は、これに限定されるものではない。

【0023】

前記第２ダイ１２０は、相反する第１面１２１、第２面１２２、および複数の第３面１２３を有し、前記第１面１２１は活性面であり、前記第２面１２２は、前記キャリアボード１９０に接着される。前記第１面１２１と前記第２面１２２は異なる平面上に位置し、前記複数の第３面１２３は、前記第１面１２１と前記第２面１２２を接続する。前記第１面１２１上には複数の第２パッド１２４が形成される。一実施形態では、前記第１面１２１が上面であり、前記第２面１２２が底面であり、前記複数の第３面１２３が側面であるが、本発明は、これに限定されるものではない。

【0024】

図５に示すように、その後、前記第１ダイ１１０の前記第１面１１１の前記複数の第１パッド１１４上に複数の第１導電性ブロック１３１が設けられる。前記第２ダイ１２０の前記第１面１２１の前記複数の第２パッド１２４上には、複数の第２導電性ブロック１３２が設けられる。前記複数の第１導電性ブロック１３１は、前記複数の第１パッド１１４を介して前記第１ダイ１１０に電気的に接続される。前記複数の第２導電性ブロック１３２は、前記複数の第２パッド１２４を介して前記第２ダイ１２０に電気的に接続される。

【0025】

前記複数の第１導電性ブロック１３１および前記複数の第２導電性ブロック１３２は、導電材料からなり、例えば、金、銅又は合金などから形成されることができる。本発明では、前記複数の第１導電性ブロック１３１と前記複数の第２導電性ブロック１３２は、金ワイヤ、銅ワイヤ、合金ワイヤ、または他の導電ワイヤを使用して、ワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）プロセスを通じてボンディングされ、前記第１ダイ１１０の前記複数の第１パッド１１４および前記第２ダイ１２０の前記複数の第２パッド１２４に形成される。

【0026】

図６に示すように、その後、例えば、エポキシ樹脂材料などのシーラント材料を使用して、前記キャリアボード１９０上の前記複数の第１導電性ブロック１３１および前記複数の第２導電性ブロック１３２を覆う成形層１７０を形成する。前記成形層１７０は、相対する第１面１７１および第２面１７２を有し、前記第１面１７１および前記第２面１７２は、異なる平面上に位置し、例えば、前記第１面１７１が上面であり、前記第２面１７２が底面である。前記成形層１７０は、前記第１ダイ１１０の前記第１面１１１および前記第２ダイ１２０の前記第１面１２１を更に覆い、前記第１ダイ１１０の前記複数の第３面１１３および前記第２ダイ１２０の前記複数の第３面１２３も覆う。前記キャリアボード１９０によって遮蔽されるため、前記成形層１７０は、前記第１ダイ１１０の前記第２面１１２と前記第２ダイ１２０の前記第２面１２２には形成されず、前記成形層１７０の前記第２面１７２は、前記第１ダイ１１０の前記第２面１１２および前記第２ダイ１２０の前記第２面１２２と面一である。

【0027】

図７に示すように、その後、前記成形層１７０の前記第１面１７１を研磨して前記成形層１７０の厚さを薄くし、前記複数の第１導電性ブロック１３１及び前記複数の第２導電性ブロック１３２の上部を露出させる。

【0028】

図８に示すように、その後、回路再配線プロセスを通じて前記成形層１７０の前記第１面１７１上に再配線層１４０を形成し、前記再配線層１４０内に導電回路が配設され、前記第１ダイ１１０の前記第１面１１１の上方から前記第２ダイ１２０の前記第１面１２１の上方まで延伸し、且つ前記複数の第１導電性ブロック１３１および前記複数の第２導電性ブロック１３２と接触して電気的に接続される。前記第１ダイ１１０は、前記再配線層１４０を介して前記第２ダイ１２０に電気的に接続される。

【0029】

図９に示すように、その後、前記複数の第１導電性ブロック１３１および前記複数の第２導電性ブロック１３２を回路再配線により前記外部との電気的接続に使用されるピンコンタクトを生成し、その後、前記キャリアボード１９０を取り外す。

【0030】

図１０に示すように、その後、前記成形層１７０を分割し、前記再配線層１４０上にそれと電気的に接続された複数のはんだボール１５０を設け、図１に示すような複数の半導体パッケージを形成する。

【0031】

本発明の半導体パッケージに基づき、ボールマウントプロセスの代わりにワイヤボンディングプロセスを使用してコストを低減し、再配線プロセスを用いてパッケージ全体の厚みを０．１５ｍｍ以下まで薄くする。

【0032】

本発明は、前述の実施形態において開示されているが、本発明を限定するものではなく、当業者であれば、本発明の精神を逸脱しない範囲内で、様々な変更及び修正を行うことができる。したがって、本発明の保護範囲は、後述の特許請求の範囲に従うものとする。

【符号の説明】

【0033】

１１０ 第１ダイ
１１１ 第１面
１１２ 第２面
１１３ 第３面
１１４ 第１パッド
１２０ 第２ダイ
１２１ 第１面
１２２ 第２面
１２３ 第３面
１２４ 第２パッド
１３１ 第１導電性ブロック
１３２ 第２導電性ブロック
１４０ 再配線層
１５０ はんだボール
１７０ 成形層
１７１ 第１面
１７２ 第２面
１８０ 離型材層
１９０ キャリアボード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】