2026-127395 光電変換装置及び機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】

(43)【公開日】

(54)【発明の名称】光電変換装置及び機器

(51)【国際特許分類】

   

   

   

   

【ＦＩ】

【審査請求】未請求

【請求項の数】22

【出願形態】

(21)【出願番号】

(22)【出願日】

(71)【出願人】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】100094112

【弁理士】

【氏名又は名称】岡部 讓

(74)【代理人】

【識別番号】100114915

【弁理士】

【氏名又は名称】三村 治彦

(74)【代理人】

【識別番号】100182257

【弁理士】

【氏名又は名称】川内 英主

(74)【代理人】

【識別番号】100101498

【弁理士】

【氏名又は名称】越智 隆夫

(74)【代理人】

【識別番号】100136799

【弁理士】

【氏名又は名称】本田 亜希

(72)【発明者】

【氏名】山崎 翔悟

【テーマコード（参考）】

【Ｆターム（参考）】

5C024CY18

5C024CY43

5C024GX03

5C024GX15

5C024GY39

5C024GY41

5C024GY45

5C024HX22

5C024HX31

(57)【要約】

【課題】時間相関イメージングの機能を有する光電変換装置において、時間分解能を損なうことなく画素の回路規模を縮小するための技術を提供する。
【解決手段】光電変換装置は、アバランシェフォトダイオードを有し、光子の入射に応じて光子検知信号を出力する受光部と、光子検知信号に対して第１重み情報に基づく重みづけをした第１信号を積算する第１積算部と、光子検知信号に対してオプティカルフローを算出するための時間相関の重みづけに関する第２重み情報に基づく重みづけをした第２信号を積算する第２積算部と、受光部から第１積算部への第１信号の出力を制御する第１制御信号と、受光部から第２積算部への第２信号の出力を制御する第２制御信号と、を出力する制御部と、を有する。単位露光期間における第２制御信号のアサート数は、単位露光期間における第１制御信号のアサート数よりも少ない。
【選択図】図８

【特許請求の範囲】

【請求項】

アバランシェフォトダイオードを有し、光子の入射に応じて光子検知信号を出力する受光部と、
前記光子検知信号に対して第１重み情報に基づく重みづけをした第１信号を積算する第１積算部と、
前記光子検知信号に対してオプティカルフローを算出するための時間相関の重みづけに関する第２重み情報に基づく重みづけをした第２信号を積算する第２積算部と、
前記受光部から前記第１積算部への前記第１信号の出力を制御する第１制御信号と、前記受光部から前記第２積算部への前記第２信号の出力を制御する第２制御信号と、を出力する制御部と、を有し、
単位露光期間における前記第２制御信号のアサート数は、前記単位露光期間における前記第１制御信号のアサート数よりも少ない
ことを特徴とする光電変換装置。

【請求項】

前記第２重み情報は、複数のサブ露光期間を含む単位露光期間を１周期とする周期関数の値に基づいて設定され、
前記複数のサブ露光期間の各々において与えられる前記第２重み情報は、前記複数のサブ露光期間の各々に対応する位相における前記周期関数の値に対応している
ことを特徴とする請求項１記載の光電変換装置。

【請求項】

前記第１重み情報は、前記複数のサブ露光期間の各々において同一である
ことを特徴とする請求項２記載の光電変換装置。

【請求項】

前記複数のサブ露光期間のうち前記第２積算部における積算動作が行われるサブフレーム期間の数は、前記複数のサブ露光期間のうち前記第１積算部における積算動作が行われるサブフレーム期間の数よりも少ない
ことを特徴とする請求項２記載の光電変換装置。

【請求項】

前記第１積算部における前記積算動作は前記第１制御信号のアサート期間に行われ、
前記第２積算部における前記積算動作は前記第２制御信号のアサート期間に行われる
ことを特徴とする請求項４記載の光電変換装置。

【請求項】

前記第１重み情報に応じた第１重み信号と、前記第１重み情報及び前記第２重み情報に応じた第２重み信号と、を生成する重み信号生成部を更に有し、
前記重み信号生成部は、前記複数のサブ露光期間の各々において、前記第１重み情報に対応する複数のパルス信号を含む前記第１重み信号と、前記第２重み情報に対応する複数のパルス信号を含む前記第２重み信号と、を前記受光部に出力し、
前記受光部は、光子の入射に応じて、前記第１重み信号に基づく前記第１信号と、前記第２重み信号に基づく前記第２信号と、を出力する
ことを特徴とする請求項２乃至５のいずれか１項に記載の光電変換装置。

【請求項】

前記重み信号生成部は、前記複数のサブ露光期間の各々において、周期的なパルス信号を含む周期信号に対して間引き処理を行うことにより前記第１重み信号を生成する
ことを特徴とする請求項６記載の光電変換装置。

【請求項】

前記第１積算部は、直前のサブ露光期間に光子が入射した場合に、次のサブ露光期間の間に入力された前記第１信号に重畳する前記パルス信号の数を積算する
ことを特徴とする請求項６記載の光電変換装置。

【請求項】

前記重み信号生成部は、前記第１重み信号の前記複数のパルス信号の各々に応じて前記第２重み信号を出力する
ことを特徴とする請求項６記載の光電変換装置。

【請求項】

前記重み信号生成部は、前記重み信号生成部に入力される前記周期信号に対して逓倍処理を行うことにより、前記第１重み信号の前記複数のパルス信号の各々のアサート期間の間に前記複数のパルス信号を含む前記第２重み信号を生成する
ことを特徴とする請求項７記載の光電変換装置。

【請求項】

前記第２積算部が備える積算回路のビット幅は、前記周期関数の平均値に基づいて設定されている
ことを特徴とする請求項２乃至５のいずれか１項に記載の光電変換装置。

【請求項】

前記周期関数は、正弦関数又は余弦関数である
ことを特徴とする請求項２乃至５のいずれか１項に記載の光電変換装置。

【請求項】

前記受光部は、第１アバランシェフォトダイオードへの光子の入射に応じて前記第１信号を出力する第１受光部と、第２アバランシェフォトダイオードへの光子の入射に応じて前記第２信号を出力する第２受光部と、を有する
ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。

【請求項】

前記第１重み情報に応じた第１重み信号と、前記第１重み情報及び前記第２重み情報に応じた第２重み信号と、を生成する重み信号生成部を更に有し、
前記受光部は、
前記アバランシェフォトダイオードに接続された波形整形回路と、
前記第１重み信号のアサート期間と第３制御信号のアサート期間とが重なる期間に前記アバランシェフォトダイオードのリチャージ動作を行う第１論理回路と、
前記第１制御信号のアサート期間に前記第１重み信号を前記第１積算部に出力する第２論理回路と、
前記第２制御信号のアサート期間に前記第２重み信号を前記第２積算部に出力する第３論理回路と、を更に有する
ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。

【請求項】

前記第１積算部は、前記波形整形回路の出力信号を受け、前記第３制御信号に応じて出力信号が前記波形整形回路の前記出力信号のレベルとなるフリップフロップ回路と、前記フリップフロップ回路の前記出力信号のアサート期間に前記第２論理回路からの前記第１重み信号を出力する第４論理回路と、前記第４論理回路から出力される前記第１信号を積算する第１積算回路と、を有し、
前記第２積算部は、前記フリップフロップ回路の前記出力信号の前記アサート期間に前記第３論理回路からの前記第２重み信号を出力する第５論理回路と、前記第５論理回路から出力される前記第２信号を積算する第２積算回路と、を有する
ことを特徴とする請求項１４記載の光電変換装置。

【請求項】

前記第１重み情報に応じた第１重み信号と、前記第１重み情報及び前記第２重み情報に応じた第２重み信号と、を生成する重み信号生成部を更に有し、
前記第１受光部は、
前記第１アバランシェフォトダイオードに接続された第１波形整形回路と、
前記第１重み信号のアサート期間と第３制御信号のアサート期間とが重なる期間に前記第１アバランシェフォトダイオードのリチャージ動作を行う第１論理回路と、
前記第１制御信号のアサート期間に前記第１重み信号を前記第１積算部に出力する第２論理回路と、を更に有し、
前記第２受光部は、
前記第２アバランシェフォトダイオードに接続された第２波形整形回路と、
前記第２重み信号のアサート期間と第４制御信号のアサート期間とが重なる期間に前記第２アバランシェフォトダイオードのリチャージ動作を行う第３論理回路と、
前記第２制御信号のアサート期間に前記第２重み信号を前記第２積算部に出力する第４論理回路と、を更に有する
ことを特徴とする請求項１３記載の光電変換装置。

【請求項】

前記第１積算部は、前記第１波形整形回路の出力信号を受け、前記第３制御信号に応じて出力信号が前記第１波形整形回路の前記出力信号のレベルとなる第１フリップフロップ回路と、前記第１フリップフロップ回路の前記出力信号のアサート期間に前記第２論理回路からの前記第１重み信号を出力する第５論理回路と、前記第５論理回路から出力される前記第１信号を積算する第１積算回路と、を有し、
前記第２積算部は、前記第２波形整形回路の出力信号を受け、前記第４制御信号に応じて出力信号が前記第２波形整形回路の前記出力信号のレベルとなる第２フリップフロップ回路と、前記第２フリップフロップ回路の前記出力信号のアサート期間に前記第４論理回路からの前記第２重み信号を出力する第６論理回路と、前記第６論理回路から出力される前記第２信号を積算する第２積算回路と、を有する
ことを特徴とする請求項１６記載の光電変換装置。

【請求項】

請求項１乃至５のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理装置と
を有することを特徴とする光電変換システム。

【請求項】

移動体であって、
請求項１乃至５のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。

【請求項】

請求項１乃至５のいずれか１項に記載の光電変換装置と、
前記光電変換装置に対応する光学装置、
前記光電変換装置を制御する制御装置、
前記光電変換装置から出力された信号を処理する処理装置、
前記光電変換装置で得られた情報に基づいて制御される機械装置、
前記光電変換装置で得られた情報を表示する表示装置、及び、
前記光電変換装置で得られた情報を記憶する記憶装置、の少なくともいずれかと
を備えることを特徴とする機器。

【請求項】

前記処理装置は、前記光電変換装置から出力される信号に基づいてオプティカルフローを取得する
ことを特徴とする請求項２０記載の機器。

【請求項】

アバランシェフォトダイオードを有し、光子の入射に応じて光子検知信号を出力する受光部と、前記光子検知信号に対して第１重み情報に基づく重みづけをした第１信号を積算する第１積算部と、前記光子検知信号に対してオプティカルフローを算出するための時間相関の重みづけに関する第２重み情報に基づく重みづけをした第２信号を積算する第２積算部と、を有する光電変換装置の駆動方法であって、
前記受光部から前記第１積算部への前記第１信号の出力は、第１制御信号で制御し、
前記受光部から前記第２積算部への前記第２信号の出力は、単位露光期間あたりのアサート数が前記第１制御信号よりも少ない第２制御信号で制御する
ことを特徴とする光電変換装置の駆動方法。

【発明の詳細な説明】

【技術分野】

【】

本発明は、光電変換装置及び機器に関する。

【背景技術】

【】

撮像センサの１つとして、時間相関イメージセンサが知られている。非特許文献１には、時間相関イメージセンサとして、相関検出機能を画素に組み込んだ構造が開示されている。この構造を備えることにより、フレームレートよりも広帯域の時間変動パターンが検出可能となる。また、非特許文献１には、この相関検出構造として、光電流を生成するフォトダイオードと、この光電流を蓄積する複数のコンデンサが設けられた構造が開示されている。

【先行技術文献】

【非特許文献】

【】

【非特許文献】安藤繁、来海暁著、「時間相関イメージングとその応用」、日本電気学会論文誌Ｅ、１２９巻５号、２００９年５月１日、ｐ．１２９－１３７

【発明の概要】

【発明が解決しようとする課題】

【】

しかしながら、非特許文献１に記載の時間相関イメージセンサでは、相関検出機能を画素に組み込んでいるため画素の回路規模が大きくならざるを得ず、光電変換装置のサイズの増大を避けられなかった。

【】

本発明の目的は、時間相関イメージングの機能を有する光電変換装置において、画素の回路規模を縮小するための技術を提供することにある。

【課題を解決するための手段】

【】

本明細書の一開示によれば、アバランシェフォトダイオードを有し、光子の入射に応じて光子検知信号を出力する受光部と、前記光子検知信号に対して第１重み情報に基づく重みづけをした第１信号を積算する第１積算部と、前記光子検知信号に対してオプティカルフローを算出するための時間相関の重みづけに関する第２重み情報に基づく重みづけをした第２信号を積算する第２積算部と、前記受光部から前記第１積算部への前記第１信号の出力を制御する第１制御信号と、前記受光部から前記第２積算部への前記第２信号の出力を制御する第２制御信号と、を出力する制御部と、を有し、単位露光期間における前記第２制御信号のアサート数は、前記単位露光期間における前記第１制御信号のアサート数よりも少ない光電変換装置が提供される。

【】

また、本明細書の他の一開示によれば、アバランシェフォトダイオードを有し、光子の入射に応じて光子検知信号を出力する受光部と、前記光子検知信号に対して第１重み情報に基づく重みづけをした第１信号を積算する第１積算部と、前記光子検知信号に対してオプティカルフローを算出するための時間相関の重みづけに関する第２重み情報に基づく重みづけをした第２信号を積算する第２積算部と、を有する光電変換装置の駆動方法であって、前記受光部から前記第１積算部への前記第１信号の出力は、第１制御信号で制御し、前記受光部から前記第２積算部への前記第２信号の出力は、単位露光期間あたりのアサート数が前記第１制御信号よりも少ない第２制御信号で制御する光電変換装置の駆動方法が提供される。

【発明の効果】

【】

本発明によれば、時間相関イメージングの機能を有する光電変換装置において、画素の回路規模を縮小することができる。

【図面の簡単な説明】

【】

【図】第１実施形態による光電変換装置の概略構成を示すブロック図（その１）である。

【図】第１実施形態による光電変換装置の概略構成を示すブロック図（その２）である。

【図】第１実施形態による光電変換装置における画素の概略構成を示すブロック図である。

【図】第１実施形態による光電変換装置の構成例を示す斜視図である。

【図】第１実施形態による光電変換装置における光電変換部の基本動作を説明する図（その１）である。

【図】第１実施形態による光電変換装置における光電変換部の基本動作を説明する図（その２）である。

【図】第１実施形態による光電変換装置における重み制御部及び画素の概略構成を示す機能ブロック図である。

【図】第１実施形態による光電変換装置における重み制御部の概略構成を示す機能ブロック図である。

【図】第１実施形態による光電変換装置における画素の構成例を示す回路図である。

【図】メインフレーム期間とサブフレーム期間との関係並びに重みづけ量の時間変化の例を示す図である。

【図】第１実施形態による光電変換装置における画素の動作を示すタイミング図（その１）である。

【図】第１実施形態による光電変換装置における画素の動作を示すタイミング図（その２）である。

【図】第１実施形態による光電変換装置における画素の動作を示すタイミング図（その３）である。

【図】第２実施形態による光電変換装置における重み制御部及び画素の概略構成を示す機能ブロック図である。

【図】第２実施形態による光電変換装置における画素の構成例を示す回路図である。

【図】本発明の第３実施形態による光電変換システムの概略構成を示すブロック図である。

【図】本発明の第４実施形態による光電変換システム及び移動体の構成例を示す図である。

【図】本発明の第５実施形態による機器の概略構成を示すブロック図である。

【発明を実施するための形態】

【】

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下に述べる各実施形態では、光電変換装置の一例として、撮像用途の光電変換装置を中心に説明する。ただし、各実施形態は、撮像用途の光電変換装置に限られるものではなく、他の光電変換装置にも適用可能である。例えば、光電変換装置の他の例としては、測距装置（焦点検出やＴＯＦ（Time Of Flight）を用いた距離測定等の装置）、測光装置（入射光量の測定等の装置）などが挙げられる。

【】

なお、以下に述べる実施形態に記載されるトランジスタの導電型は一例のものであって、実施形態中に記載された導電型のみに限定されるものではない。実施形態中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、トランジスタのゲート、ソース、ドレインの電位は適宜変更される。例えば、スイッチとして動作させるトランジスタであれば、ゲートに供給する電位のローレベルとハイレベルとを、導電型の変更に伴って、実施形態中の説明に対し逆転させるようにすればよい。

【】

また、以下の実施形態中で、回路の素子同士の接続を述べることがある。この場合、注目する素子同士の間に別の素子が介在する場合であっても、特に断りのない限り、注目する素子同士は接続されているとして扱う。例えば、複数のノードを持つ容量素子Ｃの一方のノードに素子Ａが接続され、他方のノードに素子Ｂが接続されているとする。このような場合であっても、素子Ａ、素子Ｂは、特に断りのない限り、接続されているものとして扱う。

【】

［第１実施形態］
本発明の第１実施形態による光電変換装置の説明に先立って、時間相関イメージセンサ及びイベントベースセンサの原理について概略を説明する。

【】

時間相関イメージセンサは、フォトダイオードと、フォトダイオードが出力する信号を複数に分けて取得する構成とを備える。画像を生成する画素ごとの信号は、以下の式（１）で表される。

【数】

【】

ここで、ｆ（ｘ，ｙ，ｔ）は時刻ｔにおける画素（ｘ，ｙ）の明度である。また、ｖは、画素（ｘ，ｙ）の速度（画素（ｘ，ｙ）の時間微分）である。∇は、ナブラ演算子（ベクトル微分演算子）である。

【】

１フレームの画像の取得における露光時間をＴとすると、画像ｇ_ｎ（ｘ，ｙ）は以下の式（２）で表される。

【数】

【】

式（２）に示されるように、画像ｇ_ｎ（ｘ，ｙ）は、明度ｆ（ｘ，ｙ，ｔ）に複素数ｅ^{－ｉｎΔｗｔ}で表される参照信号を乗じて１フレーム期間の範囲で積分することにより得られる。撮像された画像ｇ_ｎ（ｘ，ｙ）は、以下の式（３）を満たすものとする。

【数】

【】

式（３）の左辺の第２項は積分の境界値を示している。式（３）は、ｎの値に応じて互いに異なる複数の式であるため、連立方程式をなしている。したがって、例えば２つの画像ｇ_０（ｘ，ｙ），ｇ_１（ｘ，ｙ）を用いて連立方程式を解くことで、積分の境界値を消去することができる。時間相関イメージセンサは、実部のみからなる強度画像ｇ_０（ｘ，ｙ）と、複素数の相関画像ｇ_ｎ（ｘ，ｙ）の実部及び虚部とを出力することができる（以下では、複素数の相関画像を時間相関信号とも呼ぶ）。このため、時間相関イメージセンサの出力信号を式（３）の連立方程式に代入して解くことにより、各画素（ｘ，ｙ）における速度ｖ、すなわちオプティカルフローを得ることができる。

【】

時間相関イメージセンサの信号処理においては、式（２）に示されるように、１フレーム期間の範囲の積分を演算する必要がある。このため、相関画像の出力タイミングは、１フレーム期間単位に限定される。時間相関イメージセンサにおいては、参照信号の周期とシャッタの開放期間の周期とを一致させている。このため、相関画像は、シャッタの開放期間の周期に応じた頻度で出力される。

【】

ここで、イベントベースセンサについて概要を述べる。イベントベースセンサは、撮影範囲内の輝度変化を検出し、輝度変化が検出されるごとにイベント信号を出力する。イベントベースセンサは、例えば行列状に配置された複数の画素を含む。すなわち、イベント信号とはイベントに関連付けられた信号であり、イベントとは画素の輝度変化である。イベント信号は、一例として、イベントが検出された時刻と、イベントが検出された画素の位置と、画素値の変化とを含む。イベントが検出された時刻は、イベントベースセンサの内部時計が示す時刻（イベントカメラ時刻）を基準に計測することができる。

【】

なお、イベントが検出された時刻の基準は、必要に応じてリセットされ得る。画素値の変化は、例えば輝度の変化である。画素値の変化は、変化量そのものであってもよいし、輝度変化の正負を示す情報であってもよい。

【】

イベントベースセンサは、輝度変化が生じたときにイベント信号を出力し、輝度変化が生じないときにはイベント信号を出力しない。すなわち、イベントベースセンサは、イベント信号を非同期に出力する。なお、非同期に出力するとは、画素単位で時間的に独立して信号を出力することを意味する。

【】

イベントベースセンサの動作を数式で表現すると以下の式（４）となる。

【数】

【】

式（４）のＹ（ｘ，ｙ，ｔ）は時刻ｔにおける画像である。時刻ｔ_０は計測開始時刻である。画像Ｙ（ｘ，ｙ，ｔ_０）は時刻ｔ_０に記憶されていた初期の画像である。一般的に、画像Ｙ（ｘ，ｙ，ｔ_０）は０とすることができる。ΔＹはイベント発生の閾値（輝度変化の絶対値）である。ｐ（ｘ，ｙ，ｓ_ｉ）は画素（ｘ，ｙ）でｉ番目に起きたイベント信号であり、イベント検出時のｐ（ｘ，ｙ，ｓ_ｉ）の値は、輝度変化の正負に応じて、１又は－１である。δ（ｓ－ｓ_ｉ）は、ディラックのデルタ関数である。

【】

イベントベースセンサには、時間相関イメージセンサのような時間相関信号を出力する機能を付与することができる。時刻ｔをフレーム期間の終了時刻とした場合、時間相関イメージセンサの出力信号は、角速度ω（ω＝２π／Ｔ）を用いて以下の式（５）から式（７）のように示すことができる。

【数】

【】

時間相関イメージセンサにおいては、フォトダイオードから出力される電流に基づく電荷がキャパシタに蓄積される。蓄積された電荷が輝度に対応する。一方、イベントベースセンサにおいては、フォトダイオードから出力される電流の変化を量子化した信号が出力される。このため、イベントベースセンサにおいて、時刻ｓにおけるフォトダイオードからの出力は、計測期間内で一定値となる定位項ｆ（ｘ，ｙ，ｔ－Ｔ）と、定位項に対する差に相当する変位項δｆ（ｘ，ｙ，ｓ）とに分けることができる。したがって、ｆ（ｘ，ｙ，ｓ）は以下の式（８）のように表される。

【数】

【】

また、参照信号の性質を考慮すると、下記の式（９）、（１０）が満たされる。

【数】

【】

式（９）及び式（１０）の関係を用いて、式（５）から式（７）を定位項と変位項とを用いた式に書き換えることができる。これにより、以下の式（１１）から式（１３）が得られる。

【数】

【】

イベントベースセンサにおいて、以下の式（１４）に表されるように、時間相関イメージセンサのフォトダイオードが出力する電流を、イベントベースセンサのイベント信号に変換する。

【数】

【】

これにより、式（１１）から式（１３）は、以下の式（１５）から式（１７）のように変形することができる。

【数】

【】

式（１５）から式（１７）に示されるように、信号を取得する期間（周期Ｔ）の間に発生したイベント信号を用いて、時間相関信号を出力することができる。

【】

次に、本発明の第１実施形態による光電変換装置の概略構成について、図１を用いて説明する。図１は、本実施形態による光電変換装置の概略構成を示すブロック図である。

【】

本実施形態による光電変換装置１００は、図１に示すように、画素部１０と、垂直走査回路部４０と、読み出し回路部５０と、水平走査回路部６０と、出力回路部７０と、重み制御部８０と、制御パルス生成部９０と、を有する。

【】

画素部１０には、複数の行及び複数の列をなすように配列された複数の画素１２が設けられている。各々の画素１２は、光電変換素子を含む光電変換部と、光電変換部から出力される信号を処理する信号処理部と、を含んで構成され得る。画素部１０を構成する画素１２の数は、特に限定されるものではない。例えば、一般的なデジタルカメラのように数千行×数千列のアレイ状に配された複数の画素１２により画素部１０を構成することができる。或いは、１行又は１列に並べた複数の画素１２により画素部１０を構成してもよい。或いは、１つの画素１２により画素部１０を構成してもよい。画素１２の具体的な構成及び動作については後述する。

【】

画素部１０の画素アレイの各行には、第１の方向（図１において横方向）に延在して、制御線１４が配されている。制御線１４は、第１の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。制御線１４の延在する第１の方向は、行方向或いは水平方向と呼ぶことがある。制御線１４の各々は、複数種類の制御信号を画素１２に供給するための複数の信号線を含み得る。

【】

また、画素部１０の画素アレイの各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、出力線１６が配されている。出力線１６は、第２の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。出力線１６の延在する第２の方向は、列方向或いは垂直方向と呼ぶことがある。出力線１６の各々は、複数の信号線を含み得る。例えば、出力線１６は、画素１２から出力される複数ビットのデジタル信号をビット毎に転送するための複数の信号線を含み得る。

【】

また、画素部１０を構成する複数の画素１２の各々は、重み制御部８０に接続されている。重み制御部８０と複数の画素１２の各々とは、複数の信号線によって接続され得る。なお、図１では画素アレイの各列に配された信号線を介して重み制御部８０と画素１２とを接続しているが、重み制御部８０と画素１２との接続態様は図１の例に限定されるものではない。

【】

各行の制御線１４は、垂直走査回路部４０に接続されている。垂直走査回路部４０は、制御パルス生成部９０からの制御信号に応じて画素１２を駆動するための制御信号を生成し、制御線１４を介して生成した制御信号を画素１２に供給する機能を備える制御回路である。垂直走査回路部４０には、シフトレジスタやアドレスデコーダといった論理回路が用いられ得る。垂直走査回路部４０は、画素部１０内の画素１２を行単位で順次走査し、出力線１６を介して各画素１２の画素信号を読み出し回路部５０へと出力する。

【】

各列の出力線１６は、読み出し回路部５０に接続されている。読み出し回路部５０は、画素アレイの各列から出力線１６を介して出力された画素信号を、各列に対応して設けられた保持部にて保持する機能を備える。読み出し回路部５０は、画素部１０から読み出された画素信号に対して所定の演算処理を行う機能を更に備えていてもよい。読み出し回路部５０が実行する演算処理には、時間相関イメージングに関する処理が含まれ得る。

【】

水平走査回路部６０は、制御パルス生成部９０から出力される制御信号を受け、読み出し回路部５０の各列の保持部から画素信号を読み出すための制御信号を生成し、読み出し回路部５０に供給する制御回路である。水平走査回路部６０には、シフトレジスタやアドレスデコーダといった論理回路が用いられ得る。水平走査回路部６０は、読み出し回路部５０の各列の保持部を順次走査し、各々に保持されている画素信号を順次、出力回路部７０へと出力する。

【】

出力回路部７０は、外部インターフェース回路を有し、読み出し回路部５０から出力された画素信号を光電変換装置１００の外部の信号処理装置１１０に出力するための回路部である。出力回路部７０が備える外部インターフェース回路は、特に限定されるものではない。外部インターフェース回路としては、例えばＳｅｒＤｅｓ（SERializer/DESerializer）送信回路を適用可能である。ＳｅｒＤｅｓ送信回路としては、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）回路やＳＬＶＳ（Scalable Low Voltage Signaling）回路が挙げられる。

【】

重み制御部８０は、画素１２が生成する信号に対する重みづけ（重みづけ量）を制御する機能を備える。具体的には、重み制御部８０は、第１重み信号及び第２重み信号を生成し、画素部１０を構成する複数の画素１２の各々に、第１重み信号及び第２重み信号のうちの少なくとも一方を出力する。重み制御部８０は、第１重み信号及び第２重み信号を生成する重み信号生成部とも言える。なお、重み制御部８０の具体的な構成及び動作については後述する。

【】

制御パルス生成部９０は、垂直走査回路部４０、読み出し回路部５０、水平走査回路部６０、重み制御部８０の動作やそのタイミングを制御する制御信号を生成し、各機能ブロックに供給するための制御回路である。なお、各機能ブロックの動作やそのタイミングを制御する制御信号の少なくとも一部は、光電変換装置１００の外部から供給してもよい。

【】

信号処理装置１１０は、光電変換装置１００から出力される信号に対して所定の信号処理を行う機能ブロックである。信号処理装置１１０は、光電変換装置１００から出力される信号を用いてオプティカルフローの算出等の時間相関イメージングに関する処理を行い得る。この処理は、例えば、上述の式（１）から式（１７）に基づくものであり得る。なお、信号処理装置１１０は、光電変換装置１００の内部に設けられていてもよく、光電変換装置１００が搭載される機器に設けられていてもよい。信号処理装置１１０の機能が光電変換装置１００に配される場合、光電変換装置１００は、出力回路部７０の前段、例えば読み出し回路部５０において、画素信号に対する所定の演算処理を実行することができる。

【】

なお、光電変換装置１００の各機能ブロックの接続態様は図１の構成例に限定されるものではなく、例えば図２に示すように構成することもできる。

【】

図２の構成例では、画素部１０の画素アレイの各行に、第１の方向に延在する出力線１６を配している。出力線１６は、第１の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。また、画素部１０の画素アレイの各列に、第２の方向に延在する制御線１８を配している。制御線１８は、第２の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。

【】

各列の制御線１８は、水平走査回路部６０に接続されている。水平走査回路部６０は、制御パルス生成部９０から出力される制御信号に応じて画素１２から画素信号を読み出すための制御信号を生成し、制御線１８を介して画素１２に供給する。具体的には、水平走査回路部６０は、画素部１０の複数の画素１２を列単位で順次走査し、選択された列に属する各行の画素１２の画素信号を出力線１６を介して読み出し回路部５０に出力する。なお、各画素１２に行ごとのシフトレジスタを構成する保持部を設け、隣接する画素１２の保持部に順次画素信号を転送することにより、各列の画素１２の画素信号を順次読み出し回路部５０に転送するように構成してもよい。

【】

読み出し回路部５０は、画素部１０の画素アレイの各行に対応して設けられた複数の保持部（図示せず）を備え、出力線１６を介して画素部１０から列単位で出力される各行の画素１２の画素信号を対応する行の保持部にて保持する機能を備える。また、読み出し回路部５０は、制御パルス生成部９０から出力される制御信号を受け、各行の保持部に保持されている画素信号を順次出力回路部７０へと出力する。
図２の構成例におけるその他の構成は、図１の構成例と同様であり得る。

【】

図３は、画素１２の概略構成を示すブロック図である。各々の画素１２は、図３に示すように、光電変換部２０と、信号処理部３０と、を有する。光電変換部２０は、光電変換素子２２を有し、入射光に応じた信号を出力する。信号処理部３０は、光電変換部２０から出力される信号を処理する信号処理回路である。信号処理部３０は、例えば、クエンチ素子３２と波形整形回路３４とを含む機能ブロック３０Ａと、処理回路３６と選択回路３８とを含む機能ブロック３０Ｂと、含んで構成され得る。図３に示す画素構成の場合、各行の制御線１４は、例えば、垂直走査回路部４０から制御信号ＰＲＥＳが供給される信号線１４Ａと、垂直走査回路部４０から制御信号ＰＳＥＬが供給される信号線１４Ｂと、を含み得る。

【】

光電変換素子２２は、アバランシェフォトダイオード（以下、「ＡＰＤ」と表記する）であり得る。光電変換素子２２を構成するＡＰＤのアノードは、電圧ＶＬが供給されるノードに接続されている。光電変換素子２２を構成するＡＰＤのカソードは、クエンチ素子３２の一方の端子に接続されている。光電変換素子２２とクエンチ素子３２との接続ノードが、光電変換部２０の出力ノードである。クエンチ素子３２の他方の端子は、電圧ＶＬよりも高い電圧ＶＨが供給されるノードに接続されている。電圧ＶＬ及び電圧ＶＨは、ＡＰＤがアバランシェ増倍動作をするに十分な逆バイアス電圧が印加されるように設定されている。一例では、電圧ＶＬとして負の高電圧が与えられ、電圧ＶＨとして電源電圧程度の正電圧が与えられる。例えば、電圧ＶＬは－３０Ｖであり、電圧ＶＨは１Ｖである。

【】

光電変換素子２２は、前述のようにＡＰＤにより構成され得る。アバランシェ増倍動作をするに十分な逆バイアス電圧をＡＰＤに供給した状態とすることで、ＡＰＤへの光入射によって生じたキャリアがアバランシェ増倍を起こし、アバランシェ電流が発生する。ＡＰＤに逆バイアス電圧を供給した状態における動作モードには、ガイガーモードとリニアモードとがある。ガイガーモードは、アノードとカソードとの間に印加する電圧をＡＰＤの降伏電圧よりも大きい逆バイアス電圧とする動作モードである。リニアモードは、アノードとカソードとの間に印加する電圧をＡＰＤの降伏電圧近傍又はそれ以下の逆バイアス電圧とする動作モードである。ガイガーモードで動作させるＡＰＤは、ＳＰＡＤ（Single Photon Avalanche Diode）と呼ばれる。光電変換素子２２を構成するＡＰＤは、リニアモードで動作するようにしてもよいしガイガーモードで動作するようにしてもよいが、リニアモードのＡＰＤに比べて電位差が大きく信号ノイズ比の向上効果が顕著なＳＰＡＤがより好ましい。

【】

なお、図３の回路構成ではＡＰＤのアノードを固定電位とし、カソード側から信号を取り出しているが、ＡＰＤのカソードを固定電位とし、アノード側から信号を取り出してもよい。前者の場合、信号電荷は電子である。後者の場合、信号電荷は正孔である。また、本実施形態ではＡＰＤの一方のノードを固定電位とする場合について説明するが、両方のノードの電位が変動してもよい。

【】

クエンチ素子３２は、光電変換素子２２で生じたアバランシェ電流の変化を電圧信号に変換する機能を備える。また、クエンチ素子３２は、アバランシェ増倍による信号増倍時に負荷回路（クエンチ回路）として機能し、光電変換素子２２に印加される電圧を低減してアバランシェ増倍を抑制する機能を備える。クエンチ素子３２がアバランシェ増倍を抑制する動作は、クエンチ動作と呼ばれる。また、クエンチ素子３２は、クエンチ動作によって電圧降下した分の電流を流すことにより、光電変換素子２２に供給する電圧を電圧ＶＨへと戻す機能を備える。クエンチ素子３２が光電変換素子２２に供給する電圧を電圧ＶＨへと戻す動作は、リチャージ動作と呼ばれる。クエンチ素子３２は、抵抗素子やＭＯＳトランジスタなどにより構成され得る。

【】

波形整形回路３４は、光電変換部２０の出力信号が供給される入力ノードと、出力ノードと、を有する。波形整形回路３４は、光電変換部２０から供給されるアナログ信号をパルス信号に変換する機能を備える。波形整形回路３４は、ＮＯＴ回路（インバータ回路）、ＮＯＲ回路、ＮＡＮＤ回路等を含む論理回路により構成され得る。波形整形回路３４の出力ノードは、処理回路３６に接続されている。

【】

処理回路３６は、波形整形回路３４の出力信号が供給される入力ノードと、制御線１４に接続された入力ノードと、出力ノードと、を有する。処理回路３６は、波形整形回路３４の出力信号に対して所定の信号処理を行い、処理後の信号或いは処理結果を保持する機能を備える。処理回路３６は、特に限定されるものではないが、例えばカウンタ回路を含んで構成され得る。この場合、処理回路３６は、波形整形回路３４から出力される信号に重畳するパルスの計数を行い、計数結果であるカウント値を保持する。垂直走査回路部４０から制御線１４を介して処理回路３６に供給される信号には、パルスの計数期間（露光期間）を制御するためのイネーブル信号や、処理回路３６が保持するカウント値をリセットするためのリセット信号などが含まれ得る。図３には一例として、信号線１４Ａを介して供給されるリセット信号（制御信号ＰＲＥＳ）を示している。処理回路３６の出力ノードは、選択回路３８に接続されている。

【】

選択回路３８は、処理回路３６と出力線１６との間の電気的な接続状態（接続又は非接続）を切り替える機能を備える。選択回路３８は、垂直走査回路部４０から制御線１４を介して供給される選択信号（図２の構成例にあっては、水平走査回路部６０から制御線１８を介して供給される選択信号）に応じて、処理回路３６と出力線１６との間の接続状態を切り替える。図３には一例として、信号線１４Ｂを介して供給される選択信号（制御信号ＰＳＥＬ）を示している。処理回路３６は、信号を出力するためのバッファ回路を含み得る。

【】

本実施形態による光電変換装置１００は、１枚の基板に形成してもよいし、複数の基板を積層した積層型の光電変換装置として構成してもよい。後者の場合、例えば図４に示すように、センサ基板１２０と回路基板１３０とを積層して電気的に接続した積層型の光電変換装置として構成可能である。センサ基板１２０には、画素１２の構成要素のうち少なくとも光電変換部２０を配置することができる。また、回路基板１３０には、画素１２の構成要素のうち、信号処理部３０を配置することができる。光電変換部２０と信号処理部３０とは、画素１２毎に設けられた接続配線を介して電気的に接続される。また、回路基板１３０には、垂直走査回路部４０と、読み出し回路部５０と、水平走査回路部６０と、出力回路部７０と、重み制御部８０と、制御パルス生成部９０と、を更に配置することができる。

【】

各画素１２の光電変換部２０と信号処理部３０とは、平面視において重なるようにセンサ基板１２０と回路基板１３０とに設けられ得る。垂直走査回路部４０と、読み出し回路部５０と、水平走査回路部６０と、出力回路部７０と、重み制御部８０と、制御パルス生成部９０とは、複数の画素１２により構成される画素部１０の周囲に配置することができる。なお、ここでの「平面視」は、センサ基板１２０の面に対して垂直な方向から視ることを指す。

【】

積層型の光電変換装置１００を構成することにより、素子の集積度を上げ、高機能化を図ることができる。特に、光電変換部２０と信号処理部３０とを別々の基板に配置することで、光電変換素子２２の受光面積を犠牲にすることなく光電変換素子２２を高密度で配置することができ、光子検知効率を向上することができる。

【】

なお、光電変換装置１００を構成する基板の数は２枚に限定されるものではなく、３枚以上の基板を積層して光電変換装置１００を構成するようにしてもよい。例えば、３枚の基板を積層して光電変換装置１００を構成する場合、センサ基板には、画素１２の構成要素のうち光電変換部２０を配置することができる。また、第１回路基板には画素１２の構成要素のうち機能ブロック３０Ａを配置し、第２回路基板には画素１２の構成要素のうち機能ブロック３０Ｂを配置することができる。各機能ブロックを構成する素子の特性に応じて配置する基板を分けることで、各素子に好適な製造プロセスを適用することができ、ひいては光電変換装置の性能を向上することができる。

【】

また、図４ではセンサ基板１２０及び回路基板１３０としてダイシングされたチップを想定しているが、センサ基板１２０及び回路基板１３０はチップに限定されるものではない。例えば、センサ基板１２０及び回路基板１３０の各々はウェーハであってもよい。また、センサ基板１２０及び回路基板１３０は、ウェーハ状態で積層した後にダイシングしてもよいし、各々をチップ化した後に積層・接合してもよい。

【】

次に、本実施形態による光電変換装置における光電変換部２０の基本動作について、図５及び図６を用いて説明する。図５及び図６は、本実施形態の光電変換装置における光電変換素子２２、クエンチ素子３２及び波形整形回路３４の基本動作を説明する図である。図５はクエンチ素子３２が受動素子により構成されている場合の動作であり、図６はクエンチ素子３２が能動素子により構成されている場合の動作である。ここでは説明の簡略化のため、波形整形回路３４がインバータ回路により構成されている場合を想定する。

【】

まず、クエンチ素子３２が受動素子により構成されている場合の動作について説明する。クエンチ素子３２が受動素子により構成されている場合には、例えば、クエンチ素子３２が抵抗素子により構成されている場合や、クエンチ素子３２がダイオード接続したＭＯＳトランジスタにより構成されている場合などが挙げられる。図５（ａ）は、光電変換素子２２、クエンチ素子３２及び波形整形回路３４の回路図である。図５（ｂ）は、波形整形回路３４の入力ノード（ノードＡ）における信号の波形を示している。図５（ｃ）は、波形整形回路３４の出力ノード（ノードＢ）における信号の波形を示している。

【】

時刻ｔ０において、光電変換素子２２には（ＶＨ－ＶＬ）に相当する電位差の逆バイアス電圧が印加されている。光電変換素子２２を構成するＡＰＤのアノードとカソードとの間にはアバランシェ増倍を生じるに十分な逆バイアス電圧が印加されているが、光電変換素子２２に光子が入射していない状態ではアバランシェ増倍の種となるキャリアが存在しない。そのため、光電変換素子２２においてアバランシェ増倍は起こらず、光電変換素子２２に電流は流れない。

【】

続く時刻ｔ１において、光電変換素子２２に光子（フォトン）が入射したものとする。光電変換素子２２に光子が入射すると、光電変換によって電子－正孔対が生成され、これらキャリアを種としてアバランシェ増倍が生じ、光電変換素子２２にアバランシェ増倍電流が流れる。このアバランシェ増倍電流がクエンチ素子３２を流れることによりクエンチ素子３２による電圧降下が生じ、ノードＡの電圧が降下し始める。ノードＡの電圧降下量が大きくなり、電圧降下量がＶｅｘ程度になると、時刻ｔ３においてアバランシェ増倍が停止し、ノードＡの電圧レベルはそれ以上降下しなくなる。アバランシェ増倍が停止する電位は０Ｖ程度、つまり光電変換素子２２にかかる電圧がＶｂｄ程度となる電位である。

【】

光電変換素子２２におけるアバランシェ増倍が停止すると、電圧ＶＨのノードからクエンチ素子３２を介してノードＡに電圧降下分を補う電流が流れ、ノードＡの電圧は徐々に増加する。その後、時刻ｔ５においてノードＡは元の電圧レベルに静定する。

【】

波形整形回路３４は、ノードＡから入力される信号を所定の判定閾値に応じて二値化し、ノードＢから出力する。具体的には、波形整形回路３４は、ノードＡの電圧レベルが判定閾値を超えているときはノードＢからローレベルの信号を出力し、ノードＡの電圧レベルが判定閾値以下のときはノードＢからハイレベルの信号を出力する。例えば、図４（ｂ）に示すように、時刻ｔ２から時刻ｔ４の期間においてノードＡの電圧が判定閾値以下であったとする。この場合、図５（ｃ）に示すように、ノードＢにおける信号レベルは、時刻ｔ０から時刻ｔ２の期間及び時刻ｔ４から時刻ｔ５の期間においてローレベルとなり、時刻ｔ２から時刻ｔ４の期間においてハイレベルとなる。

【】

こうして、ノードＡから入力されたアナログ信号は、波形整形回路３４によってデジタル信号へと波形整形される。光電変換素子２２への光子の入射に応じて波形整形回路３４から出力されるパルス信号が、光子検知信号である。

【】

次に、クエンチ素子３２が能動素子により構成されている場合の動作について説明する。クエンチ素子３２が能動素子により構成されている場合には、例えば、クエンチ素子３２が外部からの制御信号で動作するＭＯＳトランジスタにより構成されている場合などが挙げられる。図６（ａ）は、光電変換素子２２、クエンチ素子３２及び波形整形回路３４の回路図である。図６（ｂ）は、クエンチ素子３２の入力ノード（ノードＣ）における信号の波形を示している。図６（ｃ）は、波形整形回路３４の入力ノード（ノードＡ）における信号の波形を示している。図６（ｄ）は、波形整形回路３４の出力ノード（ノードＢ）における信号の波形を示している。

【】

図６（ａ）の回路では、クエンチ素子３２をＰ型ＭＯＳトランジスタにより構成している。Ｐ型ＭＯＳトランジスタのソースは電圧ＶＨのノードに接続されており、Ｐ型ＭＯＳトランジスタのドレインは光電変換素子２２のカソード及び波形整形回路３４の入力ノードに接続されている。Ｐ型ＭＯＳトランジスタのドレインと、光電変換素子２２のカソードと、波形整形回路３４の入力ノードとの接続ノードが、ノードＡである。Ｐ型ＭＯＳトランジスタのゲート（ノードＣ）には、例えば図６（ｂ）に示すように、周期的なパルス信号（以後、信号ＰＣＬＫＢと呼ぶ）が入力される。信号ＰＣＬＫＢは、ハイレベルからローレベルに遷移する周期的な立ち下がりパルス信号を含む。Ｐ型ＭＯＳトランジスタは、ノードＣがハイレベルのときにオフとなりノードＡを電圧ＶＨのノードから切り離し、ノードＣがローレベルのときにオンとなりノードＡを電圧ＶＨにリセットする。

【】

時刻ｔ１においてノードＣに信号ＰＣＬＫＢのパルス信号が入力されると、Ｐ型ＭＯＳトランジスタがオンになり、ノードＡが電圧ＶＨにリセットされる。ノードＣがハイレベルに戻るとＰ型ＭＯＳトランジスタがオフになり、ノードＡは電圧ＶＨで浮遊状態となる。

【】

続く時刻ｔ２において、光電変換素子２２に光子（フォトン）が入射したものとする。光電変換素子２２に光子が入射すると、光電変換によって電子－正孔対が生成され、これらキャリアを種としてアバランシェ増倍が生じ、光電変換素子２２にアバランシェ増倍電流が流れる。このアバランシェ増倍電流がクエンチ素子３２を流れることによりクエンチ素子３２による電圧降下が生じ、ノードＡの電圧が降下し始める。ノードＡの電圧降下量が大きくなり、電圧降下量がＶｅｘ程度になると、時刻ｔ４においてアバランシェ増倍が停止し、ノードＡの電圧レベルはそれ以上降下しなくなる。アバランシェ増倍が停止する電位は０Ｖ程度、つまり光電変換素子２２にかかる電圧がＶｂｄ程度となる電位である。ノードＡは、下がった電位のまま浮遊状態となる。

【】

時刻ｔ５においてノードＣに再び信号ＰＣＬＫＢのパルス信号が入力されると、Ｐ型ＭＯＳトランジスタがオンになり、ノードＡは再び電圧ＶＨにリセットされる。

【】

波形整形回路３４は、ノードＡから入力される信号を所定の判定閾値に応じて二値化し、ノードＢから出力する。具体的には、波形整形回路３４は、ノードＡの電圧レベルが判定閾値を超えているときはノードＢからローレベルの信号を出力し、ノードＡの電圧レベルが判定閾値以下のときはノードＢからハイレベルの信号を出力する。例えば、図６（ｃ）に示すように、時刻ｔ３から時刻ｔ５の期間においてノードＡの電圧が判定閾値以下であったとする。この場合、図６（ｄ）に示すように、ノードＢにおける信号レベルは、時刻ｔ０から時刻ｔ３の期間及び時刻ｔ５以降の期間においてローレベルとなり、時刻ｔ３から時刻ｔ５の期間においてハイレベルとなる。

【】

こうして、ノードＡから入力されたアナログ信号は、波形整形回路３４によってデジタル信号へと波形整形される。光電変換素子２２への光子の入射に応じて波形整形回路３４から出力されるパルス信号が、光子検知パルス信号である。

【】

図６の動作において、時刻ｔ１から時刻ｔ５の間に光子入射がなければ、ノードＡは電圧ＶＨのまま変化せず、ノードＢはローレベルのままである。また、時刻ｔ２に光子が入射した後から時刻ｔ５までの間、すなわちノードＡの電位が下がった状態で再び光子が入射した場合、光電変換素子２２は更なるアバランシェ増倍を起こすことはできない。したがって、時刻ｔ１から時刻ｔ５の期間において波形整形回路３４で検知できる光子の入射回数は、最大で１回となる。

【】

このように、図６の動作では、信号ＰＣＬＫＢのパルス信号の１周期の間に入射した光子の数が０個であるか１個以上であるかを区別することができる。他方、信号ＰＣＬＫＢのパルス信号の１周期の間に２個以上の光子が入射した場合は、これらを区別することができず、信号検知ロスが生じる可能性がある。

【】

光子が次から次へと間断なく入射するような場合、図５の動作では光電変換素子２２におけるアバランシェ増倍が止まらずにアバランシェ電流が流れる続ける状態、いわゆるパイルアップ状態となる。このパイルアップ状態では光子検知パルス信号が生成されず、電流だけが無駄に流れるため、ＳＰＡＤ動作における一つの課題となっている。

【】

一方、図６の動作では、信号ＰＣＬＫＢのパルス信号の１周期の間に２個以上の光子が入射した場合はこれらを区別することはできないが、図５の動作で生じるようなパイルアップが生じないというメリットがある。図６の動作では確かに信号検知ロスは生じ得るが、ＳＰＡＤはもともと光子入射の少ない状況での光子検知を主な目的とするものであり、そのような状況ではリセットパルス１周期の間に光子が複数回入射することは稀であり、信号検知ロスはほとんど生じない。そのため、特にイメージセンサとしてＳＰＡＤを用いる場合は、図６の動作を適用することも多い。

【】

次に、本実施形態による光電変換装置における重み制御部８０及び画素１２の概略構成について、図７及び図８を用いて説明する。図７は、本実施形態による光電変換装置における重み制御部８０の概略構成を示す機能ブロック図である。図８は、本実施形態による光電変換装置における画素１２の概略構成を示す機能ブロック図である。

【】

重み制御部８０は、図７に示すように、撮像用パルス生成部８４と、時間相関用パルス生成部８６と、ＡＮＤ回路ＬＣ１と、を有する。重み制御部８０は、クロック信号ＣＬＫなどの周期的なパルス信号を含む周期信号に対して第１重み情報及び第２重み情報に応じた処理を行い、第１重み信号及び第２重み信号として出力する機能を有する。ここで、第１重み情報は撮像用信号に対する重みづけ量に関する情報を含み、第２重み情報は時間相関信号に対する重みづけ量に関する情報を含む。本実施形態の光電変換装置における単位露光期間（メインフレーム期間）は、複数のサブ露光期間（サブフレーム期間）によって構成される。第１重み情報及び第２重み情報は、メインフレーム期間を構成する複数のサブフレーム期間の各々における重みづけ量に関する情報を含む。

【】

撮像用パルス生成部８４は、例えば、クロック信号ＣＬＫに対して第１重み情報に応じた間引き処理を行うことにより、第１重み信号を生成する。ここで、第１重み情報は、複数のサブフレーム期間の各々に対して同一の重みづけ量を含み得る。第１重み信号は、各サブフレーム期間内に、第１重み情報に応じた重みづけ量に対応する数のパルス信号を含み得る。

【】

時間相関用パルス生成部８６は、例えば、第２重み情報に応じた倍率でクロック信号ＣＬＫに対して逓倍処理を行い、逓倍クロック信号ＭＰＣＬＫを生成する。なお、逓倍クロック信号ＭＰＣＬＫは、必ずしも時間相関用パルス生成部８６にて生成する必要はなく、垂直走査回路部４０又は制御パルス生成部９０において生成してもよい。クロック信号ＣＬＫの逓倍処理には、例えばＰＬＬ（Phase Locked Loop）回路等が用いられ得る。この際、時間相関用パルス生成部８６は、例えば、第１重み信号のアサート期間内に第２重み情報に応じた重みづけ量に対応する数のパルス信号が含まれるように、クロック信号ＣＬＫに対して逓倍処理を行うことができる。第２重み情報は、例えば、各サブフレーム期間に対し、周期関数、例えば正弦関数や余弦関数に基づく重みづけ量を与える情報であり得る。

【】

ＡＮＤ回路ＬＣ１は、第１重み信号と逓倍クロック信号ＭＰＣＬＫとの論理和演算を行うことにより、第２重み信号を生成する。すなわち、ＡＮＤ回路ＬＣ１は、第１重み信号及び逓倍クロック信号ＭＰＣＬＫがアサートされている場合に第２重み信号がアサートされるように、逓倍クロック信号ＭＰＣＬＫに対して間引き処理を行う。時間相関用パルス生成部８６は、例えば、第１重み信号のアサート期間内に第２重み情報に応じた重みづけ量に対応する数のパルス信号が含まれるように、クロック信号ＣＬＫに対して逓倍処理を行うことができる。第２重み情報は、例えば、各サブフレーム期間に対し、周期関数、例えば正弦関数や余弦関数に基づく重みづけ量を与える情報であり得る。

【】

ＡＮＤ回路ＬＣ１は、第１重み信号と逓倍クロック信号ＭＰＣＬＫとの論理和演算を行うことにより、第２重み信号を生成する。すなわち、ＡＮＤ回路ＬＣ１は、第１重み信号及び逓倍クロック信号ＭＰＣＬＫがアサートされている場合に第２重み信号がアサートされるように、逓倍クロック信号ＭＰＣＬＫに対して間引き処理を行う。なお、アサートとは、信号が有効（アクティブ）な状態にあることを言い、典型的にはその信号がハイレベルの場合を示す。逆に、信号が無効（インアクティブ）な状態にあることネゲートと言い、典型的にはその信号がローレベルの場合を示す。

【】

なお、重み制御部８０は、第１重み情報に応じた第１重み信号及び第２重み情報に応じた第２重み信号を生成する機能を備えていればよく、内部回路の構成は上記の例に限定されるものではない。また、重み制御部８０の機能は、複数の画素１２の各々が備えていてもよい。

【】

画素１２は、図８に示すように、受光部１２２と、第１積算部１２４と、第２積算部１２６と、を有する。受光部１２２は、図３の画素回路における光電変換部２０及び機能ブロック３０Ａに対応している。第１積算部１２４及び第２積算部１２６は、図３の画素回路における処理回路３６に対応している。

【】

受光部１２２は、第１重み信号、第２重み信号及び制御信号ＰＲＣ１，ＰＲＣ２を受け、露光期間中における光の入射に応じて所定の数のパルス信号を出力する機能を有する。制御信号ＰＲＣ１，ＰＲＣ２は、垂直走査回路部４０又は制御パルス生成部９０から供給され得る。なお、受光部１２２は、光の入射に応じてパルス信号を出力する機能を備えていればよく、必ずしも本実施形態で説明する構成に限定されるものではない。

【】

第１積算部１２４は、第１重み信号及び制御信号ＰＲＣ１に応じて受光部１２２から出力されたパルス信号をカウントする機能を有する。第２積算部１２６は、第２重み信号及び制御信号ＰＲＣ２に応じて受光部１２２から出力されたパルス信号をカウントする機能を有する。第１積算部１２４におけるカウント値及び第２積算部１２６におけるカウント値は、それぞれ第１画素値及び第２画素値として画素１２から出力される。受光部１２２における受光動作と第１積算部１２４及び第２積算部１２６におけるカウント動作とを所定の回数、繰り返し実施することで、被写体の撮像が可能となる。なお、制御信号ＰＲＣ１，ＰＲＣ２の詳細については後述する。

【】

次に、本実施形態による光電変換装置における画素１２の具体的な構造について、図９を用いて説明する。図９は、本実施形態による光電変換装置における画素１２の構成例を示す回路図である。

【】

本実施形態の画素１２は、図９に示すように、光電変換素子２２と、クエンチ素子３２と、波形整形回路３４と、ＮＡＮＤ回路ＬＣ２と、ＡＮＤ回路ＬＣ３，ＬＣ４，ＬＣ６，ＬＣ７と、フリップフロップ回路ＦＦ１と、積算回路３６１，３６２と、を有する。これらのうち、光電変換素子２２、クエンチ素子３２、波形整形回路３４、ＮＡＮＤ回路ＬＣ２及びＡＮＤ回路ＬＣ３，ＬＣ６が受光部１２２に対応する。また、フリップフロップ回路ＦＦ１、ＡＮＤ回路ＬＣ４及び積算回路３６１が第１積算部１２４に対応し、フリップフロップ回路ＦＦ１、ＡＮＤ回路ＬＣ７及び積算回路３６２が第２積算部１２６に対応する。なお、図９では図面の簡略化のため、フリップフロップ回路ＦＦ１を第１積算部１２４及び第２積算部１２６の構成要素には含めていない。

【】

第１重み信号は、ＮＡＮＤ回路ＬＣ２の一方の入力ノードと、ＡＮＤ回路ＬＣ３の一方の入力ノードと、に入力される。制御信号ＰＲＣ１は、ＮＡＮＤ回路ＬＣ２の他方の入力端子と、フリップフロップ回路ＦＦ１のクロック入力端子と、に入力される。ＡＮＤ回路ＬＣ３の他方の入力ノードには、制御信号ＰＲＣ１の反転信号が入力される。第２重み信号は、ＡＮＤ回路ＬＣ６の一方の入力ノードに入力される。ＡＮＤ回路ＬＣ６の他方の入力ノードには、制御信号ＰＲＣ２の反転信号が入力される。また、フリップフロップ回路ＦＦ１、積算回路３６１及び積算回路３６２のリセット端子には、制御信号ＰＲＥＳが入力される。なお、制御信号ＰＲＥＳは、垂直走査回路部４０又は制御パルス生成部９０から出力される制御信号である。

【】

図９の回路では、クエンチ素子３２をＰ型ＭＯＳトランジスタにより構成している。Ｐ型ＭＯＳトランジスタのソースは、電圧ＶＨのノードに接続されている。Ｐ型ＭＯＳトランジスタのドレインは、光電変換素子２２のカソード及び波形整形回路３４の入力ノードに接続されている。Ｐ型ＭＯＳトランジスタのゲートは、ＮＡＮＤ回路ＬＣ２の出力ノードに接続されている。Ｐ型ＭＯＳトランジスタのゲートに入力されるＮＡＮＤ回路ＬＣ２の出力信号が、信号ＰＣＬＫＢである。光電変換素子２２のアノードは、電圧ＶＬのノードに接続されている。

【】

フリップフロップ回路ＦＦ１は、入力端子Ｄと、出力端子Ｑと、リセット端子Ｒと、クロック入力端子と、を有するＤ型フリップフロップ回路である。波形整形回路３４の出力ノードは、フリップフロップ回路ＦＦ１の入力端子Ｄに接続されている。フリップフロップ回路ＦＦ１の出力端子Ｑ及びＡＮＤ回路ＬＣ３の出力ノードは、ＡＮＤ回路ＬＣ４の入力ノードに接続されている。ＡＮＤ回路ＬＣ３の出力信号が信号ＴＣＬＫ１である。また、フリップフロップ回路ＦＦ１の出力端子Ｑ及びＡＮＤ回路ＬＣ６の出力ノードは、ＡＮＤ回路ＬＣ７の入力ノードに接続されている。ＡＮＤ回路ＬＣ６の出力信号が信号ＴＣＬＫ２である。ＡＮＤ回路ＬＣ４の出力ノードは、積算回路３６１に接続されている。また、ＡＮＤ回路ＬＣ７の出力ノードは、積算回路３６２に接続されている。

【】

前述のように、本実施形態の光電変換装置における単位露光期間（メインフレーム期間）は、複数のサブ露光期間（サブフレーム期間）によって構成される。制御信号ＰＲＣ１は、複数のサブフレーム期間の各々の開始時にハイレベルに遷移するパルス信号であり、ローレベルに遷移した後は当該サブフレーム期間の終了時までローレベルを維持する。制御信号ＰＲＥＳは、メインフレームの開始時にハイレベルに遷移するパルス信号であり、ローレベルに遷移した後は当該メインフレーム期間の終了時までローレベルを維持する。なお、制御信号ＰＲＣ２については後述する。

【】

ＮＡＮＤ回路ＬＣ２は、制御信号ＰＲＣ１及び第１重み信号がともにハイレベルの場合にローレベルの信号を出力し、それ以外の場合にハイレベルの信号を出力する。ここで、ＮＡＮＤ回路ＬＣ２の出力信号である信号ＰＣＬＫＢは、図６の動作例において説明した信号ＰＣＬＫＢに相当する。すなわち、信号ＰＣＬＫＢがローレベルになるとクエンチ素子３２を構成するＰ型ＭＯＳトランジスタがオンになり、光電変換素子２２のリチャージ動作が実行される。すなわち、制御信号ＰＲＣ１のアサート期間と第１重み信号のアサート期間とが重なる期間に、光電変換素子２２のリチャージ動作が実行される。この意味で、制御信号ＰＲＣ１は、第１重み信号とともにクエンチ素子３２のリチャージ動作を制御するためのリチャージ信号と言える。ＮＡＮＤ回路ＬＣ２は、第１重み信号及び制御信号ＰＲＣ１（第１制御信号の反転信号）がアサートされる期間に光電変換素子２２のリチャージ動作を行う論理回路である。光電変換素子２２のリチャージ動作は、各サブフレーム期間において１度だけ行われる。

【】

フリップフロップ回路ＦＦ１の入力端子Ｄには、波形整形回路３４の出力信号が入力される。フリップフロップ回路ＦＦ１のクロック入力端子には、制御信号ＰＲＣ１が入力される。フリップフロップ回路ＦＦ１のリセット端子Ｒには、制御信号ＰＲＥＳが入力される。フリップフロップ回路ＦＦ１の出力信号は、制御信号ＰＲＥＳの立ち上がりに応じてローレベルになる。また、フリップフロップ回路ＦＦ１の出力信号は、クロック入力端子に入力される制御信号ＰＲＣ１の立ち上がりに応じて入力信号と同じレベルになる。

【】

ＡＮＤ回路ＬＣ３は、制御信号ＰＲＣ１の反転信号（第１制御信号）のアサート期間に第１重み信号を第１積算部１２４に出力する論理回路である。ＡＮＤ回路ＬＣ４は、フリップフロップ回路ＦＦ１の出力信号のアサート期間にＡＮＤ回路ＬＣ３からの第１重み信号を積算回路３６１に出力する論理回路である。ＡＮＤ回路ＬＣ４は、ＡＮＤ回路ＬＣ３の出力信号（信号ＴＣＬＫ１）とフリップフロップ回路ＦＦ１の出力信号との論理積演算の結果であるパルス信号を生成し、積算回路３６１に出力する。積算回路３６１は、ＡＮＤ回路ＬＣ４から出力されるパルス信号を積算し、積算値（第１積算値）を保持する。また、積算回路３６１には制御信号ＰＲＥＳが入力される。積算回路３６１の積算値は、ハイレベルの制御信号ＰＲＥＳを受けて初期値に初期化される。

【】

ＡＮＤ回路ＬＣ６は、制御信号ＰＲＣ２の反転信号（第２制御信号）のアサート期間に第２重み信号を第２積算部１２６に出力する論理回路である。ＡＮＤ回路ＬＣ７は、フリップフロップ回路ＦＦ１の出力信号のアサート期間にＡＮＤ回路ＬＣ６からの第２重み信号を積算回路３６２に出力する論理回路である。ＡＮＤ回路ＬＣ７は、ＡＮＤ回路ＬＣ６の出力信号（信号ＴＣＬＫ２）とフリップフロップ回路ＦＦ１の出力信号との論理積演算の結果であるパルス信号を生成し、積算回路３６２に出力する。積算回路３６２は、ＡＮＤ回路ＬＣ７から出力されるパルス信号を積算し、積算値（第２積算値）を保持する。また、積算回路３６２には制御信号ＰＲＥＳが入力される。積算回路３６２の積算値は、ハイレベルの制御信号ＰＲＥＳを受けて初期値に初期化される。

【】

本実施形態の画素１２では、光電変換素子２２に光子が入射することにより波形整形回路３４の出力信号がハイレベルとなる。この波形整形回路３４の出力信号のハイレベルへの遷移に加え、制御信号ＰＲＣ１がハイレベルに遷移することで、フリップフロップ回路ＦＦ１の出力信号がハイレベルとなる。フリップフロップ回路ＦＦ１の出力信号がハイレベルの状態は、次のサブフレーム期間に移行するまで継続する。そして、フリップフロップ回路ＦＦ１の出力信号がハイレベルの間、第１重み信号のパルス信号がローレベルからハイレベルに遷移する都度（信号ＴＣＬＫ１がハイレベルになる都度）、ＡＮＤ回路ＬＣ４の出力がローレベルからハイレベルに遷移する。これにより、積算回路３６１は、フリップフロップ回路ＦＦ１の出力信号がハイレベルに遷移した後に信号ＴＣＬＫ１がローレベルからハイレベルに遷移した回数を積算する。

【】

つまり、１つの光子が入射した場合に生成される積算回路３６１の信号は、信号ＴＣＬＫ１によって重みづけがなされる。これにより、積算回路３６１は、１つの光子の入射に対して重みづけされた積算を行うことができる。信号ＴＣＬＫ１は、前述の通り、光子の受光タイミングが早ければ多くの積算が行われるような重みづけに基づいて生成されているため、第１積算部１２４の内部の積算回路３６１の値（以下、第１積算値）は人間の目で見えるような光と相関のある値となる。

【】

一方、ＡＮＤ回路ＬＣ７は、ＡＮＤ回路ＬＣ６の出力信号（信号ＴＣＬＫ２）とフリップフロップ回路ＦＦ１の出力信号との論理積演算の結果であるパルス信号を生成し、積算回路３６２に出力する。信号ＴＣＬＫ２は、前述の通り、正弦波成分又は余弦波成分に対応した重みづけに基づいて生成されているため、第２積算部１２６の内部の積算回路３６２の値（以下、第２積算値）はオプティカルフローを算出するための時間相関の画素値となる。なお、積算回路３６１のビット幅と積算回路３６２のビット幅とは、同じであってもよいし、異なっていてもよい。

【】

図１０は、メインフレーム期間とサブフレーム期間との関係と、重みづけ量の時間変化の例と、を示す図である。図１０において、横軸は時間を示しており、縦軸は各フレーム期間において設定される重みづけ量を示している。

【】

図１０に示すように、１つのフレーム画像の生成のための単位露光期間であるメインフレーム期間は、複数のサブ露光期間（サブフレーム期間）に分割されている。重み制御部８０に入力される第２重み情報は、各サブフレーム期間に設定される重みづけ量に関する情報を含む。重みづけ量は、時間を変数とし、メインフレーム期間が１周期である周期関数に基づいて設定され得る。言い換えると、この周期関数はサブフレーム期間ごとに異なる位相を有し、これら位相ごとに異なる重みづけ量が設定されている。

【】

重み付け量の設定に用いられる周期関数は、特に限定されるものではないが、例えば正弦関数であり得る。正弦関数に基づく重み付け量により重み付けを行うことにより、式（１７）に相当する信号を生成することができる。また、重み付け量の設定に用いられる周期関数は、余弦関数であってもよい。余弦関数に基づく重み付け量により重み付けを行うことにより、式（１６）に相当する信号を生成することができる。なお、１つのサブフレーム期間は、更に複数のマイクロフレーム期間に分割され得る。

【】

重み制御部８０は、重み付け量の設定に用いられる周期関数における位相と重みづけ量との関係に基づいて各サブフレーム期間に対応する第２の重みづけ量を設定する。これにより、積算回路３６２において各サブフレーム期間の重みづけに対応する信号ＴＣＬＫ２を生成することができ、時間相関イメージングを行うことができる。

【】

なお、第１重み情報に基づいて設定される第１重みづけ量は、サブフレーム期間の各々に対して同一であり得る。第１重みづけ量に基づいて設定される第１重み信号に対しては、光子の入射タイミングに応じた間引き処理が行われる。光子の入射タイミングに応じた間引き処理については後述する。

【】

次に、本実施形態による光電変換装置における画素１２の動作について、図１１乃至図１３を用いてより具体的に説明する。図１１乃至図１３は、本実施形態による光電変換装置における画素１２の動作を示すタイミング図である。

【】

図１１は、第１積算部１２４（積算回路３６１）の積算動作を示すタイミング図である。図１１には、制御信号ＰＲＣ１、第１重み信号、信号ＰＣＬＫＢ，ＴＣＬＫ１、フリップフロップ回路ＦＦ１の入力信号ＤＦＦ（Ｄ）及びフリップフロップ回路ＦＦ１の出力信号ＤＦＦ（Ｑ）の波形、光子入射のタイミング及び第１積算値を示している。図１２には、信号ＴＣＬＫ１、逓倍クロック信号及び第２重み信号の波形、並びに、第２積算値を示している。逓倍クロック信号ＭＰＣＬＫ、第２重み信号及び第２積算値については、重みづけに使用する周期関数（余弦関数）の値が１．０００，０．８７５，０．１２５及び０．０００の各々の場合を示している。

【】

まず、時刻ｔ１０において、垂直走査回路部４０又は制御パルス生成部９０は、制御信号ＰＲＣ１をアサート（ローレベルからハイレベルに制御）する。これにより、メインフレーム期間のうちの最初のサブフレーム期間が開始される。このとき、第１重み信号はローレベルであり、ＮＡＮＤ回路ＬＣ２の出力信号である信号ＰＣＬＫＢはハイレベルである。なお、時刻ｔ１０において、フリップフロップ回路ＦＦ１及び積算回路３６１はリセット状態、すなわち、フリップフロップ回路ＦＦ１の入力端子Ｄ及び出力端子Ｑはローレベルであり、積算回路３６１の積算値（第１積算値）は０であるものとする。

【】

続く時刻ｔ１１において、重み制御部８０による制御のもと、第１重み信号がアサートされる。これにより、信号ＰＣＬＫＢがハイレベルからローレベルに遷移し、クエンチ素子３２を構成するＰ型ＭＯＳトランジスタがオンになり、光電変換素子２２のリチャージ動作が実行される。このリチャージ動作は、各サブフレーム期間の開始時に１度だけ行われる。

【】

続く時刻ｔ１２において、このサブフレーム期間において初めて光電変換素子２２に光子が入射したものとする。すると、光電変換素子２２に生成された電子正孔対を種としてアバランシェ増倍電流が流れ、波形整形回路３４の入力ノードの電位が低下する。続く時刻ｔ１３において、波形整形回路３４の入力ノードの電位が判定閾値を下回ると、波形整形回路３４の出力ノードがローレベルからハイレベルに遷移し、フリップフロップ回路ＦＦ１の入力端子Ｄもハイレベルとなる。なお、時刻ｔ１３以降、次に制御信号ＰＲＣ１がアサートされる時刻ｔ１４までの期間の間、光電変換素子２２はリチャージされないため、光子の入射の有無に関わらず、この期間におけるフリップフロップ回路ＦＦ１の入力端子Ｄの信号レベルは変化しない。また、時刻ｔ１２以降、重み制御部８０による制御のもと、第１重み情報に応じた回数、第１重み信号がアサートされるが、フリップフロップ回路ＦＦ１の出力端子Ｑはローレベルであり、積算回路３６１における積算動作は行われない。

【】

なお、時刻ｔ１０から時刻ｔ１４のサブフレーム期間の間に光子が入射しなかった場合、時刻ｔ１４におけるフリップフロップ回路ＦＦ１の入力端子Ｄはローレベルであり、時刻ｔ１４におけるフリップフロップ回路ＦＦ１の出力端子Ｑもローレベルのままである。したがって、時刻ｔ１４における状態は時刻ｔ１０と同じになり、次のサブフレーム期間では時刻ｔ１０から時刻ｔ１４と同様の動作が繰り返される。

【】

続く時刻ｔ１４において、垂直走査回路部４０又は制御パルス生成部９０は、制御信号ＰＲＣ１をアサートする。これにより、次のサブフレーム期間が開始される。このとき、制御信号ＰＲＣ１はフリップフロップ回路ＦＦ１のクロック入力端子にも入力されているため、フリップフロップ回路ＦＦ１の出力端子Ｑの信号レベルは、制御信号ＰＲＣ１の立ち上がりをトリガとして、ローレベルからハイレベルに遷移する。

【】

続く時刻ｔ１５において、重み制御部８０による制御のもと、第１重み信号がアサートされる。これにより、信号ＰＣＬＫＢがハイレベルからローレベルに遷移し、クエンチ回路を構成するＰ型ＭＯＳトランジスタがオンになり、光電変換素子２２のリチャージ動作が実行される。光電変換素子２２がリチャージされると、波形整形回路３４の入力ノードがハイレベルとなり、波形整形回路３４の出力ノードがハイレベルからローレベルに遷移し、フリップフロップ回路ＦＦ１の入力端子Ｄもローレベルとなる。

【】

続く時刻ｔ１６において、このサブフレーム期間において初めて光電変換素子２２に光子が入射したものとする。すると、光電変換素子２２に生成された電子正孔対を種としてアバランシェ増倍電流が流れ、波形整形回路３４の入力ノードの電位が低下する。続く時刻ｔ１７において、波形整形回路３４の入力ノードの電位が判定閾値を下回ると、波形整形回路３４の出力ノードがローレベルからハイレベルに遷移し、フリップフロップ回路ＦＦ１の入力端子Ｄもハイレベルとなる。なお、時刻ｔ１７以降、次に制御信号ＰＲＣ１がハイレベルに遷移する時刻ｔ２４までの期間の間、光電変換素子２２はリチャージされないため、光子入射の有無に関わらず、この期間におけるフリップフロップ回路ＦＦ１の入力端子Ｄの信号レベルは変化しない。

【】

続く時刻ｔ１８，ｔ１９，ｔ２０，ｔ２１，ｔ２２，ｔ２３の各々において、重み制御部８０による制御のもと、第１重み信号がアサートされる。時刻ｔ１８から時刻ｔ２３の期間において制御信号ＰＲＣ１はローレベルのため、ＡＮＤ回路ＬＣ３の出力信号である信号ＴＣＬＫ１は、第１重み信号と同じ波形となる。また、時刻ｔ１８から時刻ｔ２３の期間において、フリップフロップ回路ＦＦ１の出力端子Ｑの信号レベルはハイレベルとなっているため、積算回路３６１にはＡＮＤ回路ＬＣ４の出力信号として信号ＴＣＬＫ１がそのまま入力される。積算回路３６１は、ＡＮＤ回路ＬＣ４から入力されるパルス信号の数を積算する。これにより、時刻ｔ２３において立ち上がる６つ目のパルスを受信した後における積算回路３６１の積算値（第１積算値）は、６となる。

【】

続く時刻ｔ２４において、垂直走査回路部４０又は制御パルス生成部９０は、制御信号ＰＲＣ１をアサートする。これにより、次のサブフレーム期間が開始される。このとき、制御信号ＰＲＣ１はフリップフロップ回路ＦＦ１のクロック入力端子にも入力されているが、フリップフロップ回路ＦＦ１の出力端子Ｑの信号レベルは入力端子Ｄの信号レベルと同じハイレベルのため、出力端子Ｑの信号レベルは変化しない。

【】

続く時刻ｔ２５において、重み制御部８０による制御のもと、第１重み信号がアサートされる。これにより、信号ＰＣＬＫＢがハイレベルからローレベルに遷移し、クエンチ素子３２を構成するＰ型ＭＯＳトランジスタがオンになり、光電変換素子２２のリチャージ動作が実行される。光電変換素子２２がリチャージされると、波形整形回路３４の入力ノードがハイレベルとなり、波形整形回路３４の出力ノードがハイレベルからローレベルに遷移し、フリップフロップ回路ＦＦ１の入力端子Ｄもローレベルとなる。

【】

続く時刻ｔ２６，ｔ２７，ｔ２８，ｔ３０，ｔ３１，ｔ３２の各々において、重み制御部８０による制御のもと、第１重み信号がアサートされる。時刻ｔ２６から時刻ｔ３２の期間において制御信号ＰＲＣ１はローレベルのため、ＡＮＤ回路ＬＣ３の出力信号である信号ＴＣＬＫ１は、第１重み信号と同じ波形となる。また、時刻ｔ２６から時刻ｔ３２の期間において、フリップフロップ回路ＦＦ１の出力端子Ｑの信号レベルはハイレベルとなっているため、積算回路３６１にはＡＮＤ回路ＬＣ４の出力信号として信号ＴＣＬＫ１がそのまま入力される。積算回路３６１は、ＡＮＤ回路ＬＣ４から入力されるパルス信号の数を積算する。これにより、時刻ｔ３２において立ち上がる６つ目のパルスを受信した後における積算回路３６１の積算値（第１積算値）は、１２となる。

【】

時刻ｔ２６と時刻ｔ３２との間の時刻ｔ２９において、このサブフレーム期間において初めて光電変換素子２２に光子が入射したとする。すると、光電変換素子２２に生成された電子正孔対を種としてアバランシェ増倍電流が流れ、波形整形回路３４の入力ノードの電位が低下する。続く時刻ｔ１７において、波形整形回路３４の入力ノードの電位が判定閾値を下回ると、波形整形回路３４の出力ノードがローレベルからハイレベルに遷移し、フリップフロップ回路ＦＦ１の入力端子Ｄもハイレベルとなる。しかしながら、このサブフレーム期間においてフリップフロップ回路ＦＦ１の出力端子Ｑはハイレベルに維持されているため、積算回路３６１は、光子入射のタイミングによらず、このサブフレーム期間中に入力される信号ＴＣＬＫ１のパルス信号を総て積算する。

【】

なお、時刻ｔ１４から時刻ｔ２４のサブフレーム期間に光子が入射しなかった場合、時刻ｔ２４におけるフリップフロップ回路ＦＦ１の入力端子Ｄはローレベルであり、フリップフロップ回路ＦＦ１の出力端子Ｑは時刻ｔ２４においてローレベルに遷移する。したがって、時刻ｔ２４における状態は時刻ｔ１０における状態と同じになり、次のサブフレーム期間では時刻ｔ１０から時刻ｔ１４と同様の動作が行われる。

【】

続く時刻ｔ３３において、垂直走査回路部４０又は制御パルス生成部９０は、制御信号ＰＲＣ１をアサートする。これにより、次のサブフレーム期間が開始される。以降、サブフレーム期間ごとに同様の動作が繰り返し実行される。つまり、積算回路３６１は、直前のフレーム期間において光子を検出したことに応じて、次のサブフレーム期間において信号ＴＣＬＫ１に重畳するパルス信号の数を積算する。このようにして生成される第１積算値は、前述の通り、人間の目で見えるような光と相関のある値となる。

【】

次に、時刻ｔ１８から時刻ｔ１９の期間における動作を例に挙げ、第２積算部１２６における積算動作について図１２を用いて説明する。図１２は図１１の時刻ｔ１８から時刻ｔ１９の期間における第２積算部１２６（積算回路３６２）の積算動作を示すタイミング図である。前述の通り、積算回路３６２の積算値（第２積算値）は、オプティカルフローを算出するための時間相関の値である。

【】

ここで前提として、入射した光子をもとに時間相関の値を算出するために正弦関数や余弦関数といった三角関数の値の小数をデジタル回路で表現する方法について説明する。三角関数の値は、－１．０から１．０の間で変化する。一方、オプティカルフローの精度向上のためには、小数の桁数を増やすことが重要である。これらを踏まえ、デジタル回路上で三角関数の値を表現するために、ここでは例として１オフセットを与え且つ任意のビットの固定小数で表現を行うものとする。例えば、１ビットの整数、３ビットの固定小数をとった場合、２進数の１０００（１０進数の８）は、１．０として解釈することができる。同様に、２進数の０１１１（１０進数の７）は０．８７５、２進数の０１１０（１０進数の６）は０．７５、２進数の０１１０（１０進数の５）は０．６２５のように解釈することができる。

【】

図１２には、余弦関数の値が１．０００の場合、０．８７５の場合、０．１２５の場合及び０．０００の場合、の各々における逓倍クロック信号ＭＰＣＬＫ、第２重み信号及び第２積算値を示している。重み制御部８０により、逓倍クロック信号ＭＰＣＬＫ及び第１重み信号に基づいて第２重み信号がアサートされた期間を、時刻ｔ１８から時刻ｔ１８０の期間とする。余弦関数の値に応じた重みづけ量を８階調で表現する場合、第２重み信号は、例えば、余弦関数の値が１．０００の場合は８個のパルス、０．８７５の場合は７個のパルス、０．１２５の場合は１個のパルス、０．０００の場合は０個のパルスを含むことができる。逓倍クロック信号ＭＰＣＬＫは、時間相関用パルス生成部において、第２重み情報に応じてクロック信号ＣＬＫの周波数を適宜変更することにより生成可能である。すなわち、信号ＴＣＬＫ１の１つのアサート期間中に立ち上がるパルスの数が第２重み情報に応じた所定の数となるように、クロック信号ＣＬＫの周期を変更すればよい。或いは、信号ＴＣＬＫ１の１つのアサート期間中に第２重み情報に応じた最大数のパルスを含むようにクロック信号ＣＬＫの周波数を制御した後、一部のパルスを間引くことにより信号ＴＣＬＫ１のアサート期間中に立ち上がるパルスの数を制御してもよい。

【】

ＡＮＤ回路ＬＣ６により、時刻ｔ１８から時刻ｔ１８０の期間にアサートされる第２重み信号と制御信号ＰＲＣ２とに応じて信号ＴＣＬＫ２が生成される。積算回路３６２は、フリップフロップ回路ＦＦ１の出力信号及び信号ＴＣＬＫ２に応じてＡＮＤ回路ＬＣ７から出力されるパルス信号の数を積算する。例えば、余弦関数の値が１．０００（ｃｏｓθ＝１．０００）の場合、時刻ｔ１８から時刻ｔ１８０の期間に積算回路３６２に入力されるパルス信号の数は８つであり、積算回路３６２の積算値（第２積算値）は、８となる。同様に、ｃｏｓθ＝０．８７５の場合、ｃｏｓθ＝０．１２５の場合及びｃｏｓθ＝０．０００の場合における積算回路３６２の積算値（第２積算値）は、それぞれ、７、１及び０となる。

【】

なお、図７に示した重み制御部８０の構成や第１重み信号及び第２重み信号の生成方法は一例である。第１重み信号及び第２重み信号は、最終的に第１積算値に対して第２重みづけに相関のある値となるような第２積算値が得られるパルスであればよい。例えば、信号ＴＣＬＫ２の周波数が早くなり消費電力や動作速度が懸念される場合には、信号ＴＣＬＫ１のアサート期間とは無関係に第２重み情報に応じた信号ＴＣＬＫ２のアサート数が得られるような第２重み信号を生成するようにしてもよい。第１重み信号及び第２重み信号のアサート期間及びネゲート期間も適宜変更が可能である。

【】

このように本実施形態では、１つ前のサブフレーム期間において光子を検出したことに応じて、次のサブフレーム期間において信号ＴＣＬＫ１，ＴＣＬＫ２のパルス信号の数で重みづけを与えることが可能となる。ここでは重みづけのオフセット値及び振幅をそれぞれ１、固定小数を３ビットとして説明したが、これらは適宜変更が可能である。

【】

なお、本実施形態では、重みづけされた信号ＴＣＬＫ１，ＴＣＬＫ２の数を積算する方式を説明したが、アバランシェフォトダイオードを用いた撮像方式であって時間相関画像を得られる方式であれば、この方式に限定されるものではない。また、第１積算部１２４及び第２積算部１２６とは別の積算部を追加し、第１重みづけ及び第２重みづけと異なる第３の重みづけに基づくパルス信号を更に積算するように構成してもよい。また、図８及び図９では第１重み信号及び第２重み信号を受光部１２２に入力しているが、第１重み信号及び第２重み信号を第１積算部１２４及び第２積算部１２６にそれぞれ入力し、同様の積算機能を実現してもよい。また、三角関数の解の値とパルス数との関係は上記の例に限定されるものではなく、正弦関数及び余弦関数のビット幅、サブフレーム期間の数は、任意に変更してもよい。

【】

次に、制御信号ＰＲＣ１，ＰＲＣ２の駆動タイミングの制御によって第２積算部の回路規模の増大を抑えながら時間相関イメージングを実現する方法について、図１３を用いて説明する。図１３は、本実施形態による光電変換装置における画素１２の動作を示すタイミング図である。

【】

図１３は、時刻ｔ３０に開始し、時刻ｔ３４に終了するメインフレーム期間ＭＦ１における動作を示している。図１３には、制御信号ＰＲＣ１の波形及び第１積算部におけるサブフレーム期間と、制御信号ＰＲＣ２の波形及び第２積算部におけるサブフレーム期間と、を示している。制御信号ＰＲＣ２の波形及び第２積算部におけるサブフレーム期間については、制御パターンの異なる２種類の動作（制御パターン１及び制御パターン２）を示している。なお、フレームレートが３０ｆｐｓであると仮定すると、時刻ｔ３０から時刻ｔ３４までの期間の長さは３３．３ｍｓとなる。

【】

ここで、メインフレーム期間ＭＦ１を２０４８のサブフレーム期間ＳＦ１～ＳＦ２０４８に分割する場合を想定する。図１３において、時刻ｔ３１は第２サブフレーム期間ＳＦ２の開始時刻であり、時刻ｔ３２は第５サブフレーム期間ＳＦ５の開始時刻であり、時刻ｔ３３は第９サブフレームＳＦ９の開始時刻である。前述のように、制御信号ＰＲＣ１は、サブフレーム期間の間に１回だけアサートされる。サブフレーム期間ＳＦ１に着目すると、制御信号ＰＲＣ１は、時刻ｔ３０から時刻ｔ３１の間に１回アサートされる。

【】

１つのサブフレーム期間における第１積算値の最大値が８である場合を例に挙げると、１つのメインフレーム期間における第１積算値の最大値は１６３８４（＝８×２０４８）となる。第１積算部１２４において１６３８４まで積算を可能とするためには、ビット幅が１４ビット以上の積算回路３６１が必要となる。

【】

一方、三角関数の値を前述のように１ビットの整数と３ビットの固定小数で表現する場合、第２積算値は更に８倍の階調を持つことになり、１つのサブフレーム期間における第２積算値の最大値は６４となり得る。しかし、１つのメインフレーム期間において１周期の時間相関の値を積算する場合、最大値である６４が総てのサブフレーム期間において積算されることはなく、１つのサブフレーム期間あたりの積算値は最大でも正弦関数や余弦関数の平均値となる。

【】

例えば、正弦関数及び余弦関数のオフセットが１で振幅も１であった場合、平均値は１となり、１つのメインフレーム期間における積算値の平均値は３２と考えてよい。そのため、１つのメインフレーム期間における第２積算値の最大値は６５５３６（＝３２×２０４８）となる。第２積算部１２６において６５５３６まで積算を可能とするためには、ビット幅が１６ビット以上の積算回路３６２が必要となる。積算回路３６１，３６２のビット幅の増加は画素１２の回路規模の増加をもたらし、ひいては光電変換装置のサイズが増大する原因となる。積算回路３６１，３６２のビット幅を小さくすれば回路規模の増大を抑えることはできるが解像度が低下することになる。

【】

図１３に示す制御パターン１及び制御パターン２は、１つのメインフレーム期間における第２積算値の最大値を低減するための駆動例である。

【】

制御パターン１は、第１積算部１２４のサブフレーム期間を８回実行するごとに第２積算部１２６のサブフレーム期間を１回実行する駆動例である。この場合、制御信号ＰＲＣ２は、例えば図１３に示すように、時刻ｔ３０から時刻ｔ３１の期間には制御信号ＰＲＣ１と同様に制御し、時刻ｔ３１から時刻ｔ３３にはハイレベルに制御する。

【】

ここで、制御信号ＰＲＣ１の反転信号を第１制御信号、制御信号ＰＲＣ２の反転信号を第２制御信号とする。この場合、第１制御信号がハイレベルのアサート期間に第１重み信号が第１積算部１２４に出力され、第２制御信号がハイレベルのアサート期間に第２重み信号が第２積算部１２６に出力される。つまり、第１制御信号のアサート期間の間に第１積算部１２４における積算動作が行われ、第２制御信号のアサート期間の間に第２積算部１２６における積算動作が行われることになる。したがって、制御信号ＰＲＣ１，ＰＲＣ２を上述のように制御することにより、メインフレーム期間ＭＦ１における第２制御信号のアサート数は、メインフレーム期間ＭＦ１における第１制御信号のアサート数よりも少なくなる。

【】

これにより、時刻ｔ３０から時刻ｔ３３の期間において、第１積算部１２４では８回のサブフレーム期間ＳＦ１～ＳＦ８が実行される一方、第２積算部１２６では１回のサブフレーム期間ＳＦ１が実行される。続く時刻ｔ３３から時刻３４の期間において時刻ｔ３０から時刻ｔ３３の期間と同様の動作を繰り返し実行することにより、メインフレーム期間ＭＦ１の間に実行される第２積算部１２６のサブフレーム期間の数を８分の１に削減することができる。これにより、１つのメインフレーム期間における第２積算値の最大値は、正弦関数や余弦関数の平均値をも考慮すると、８１９２（＝６５５３６／８）となる。

【】

なお、第２積算部１２６におけるサブフレーム期間の削減数は、特に限定されるものではないが、例えば、周期関数の固定小数を表すために用いられるビット数に応じて設定することが可能である。例えば、上述の例のように固定小数を３ビットで表す場合、第２積算部１２６のサブフレーム期間の数を８分の１に削減することで、固定小数のビット数に対応する分だけ積算回路３６２のビット幅を減らすことができる。

【】

制御パターン２は、第１積算部１２４のサブフレーム期間を４回実行するごとに第２積算部１２６のサブフレーム期間を１回実行する駆動例である。この場合、制御信号ＰＲＣ２は、例えば図１３に示すように、時刻ｔ３０から時刻ｔ３１の期間には制御信号ＰＲＣ１と同様に制御し、時刻ｔ３１から時刻ｔ３２にはハイレベルに制御する。この場合にも、メインフレーム期間ＭＦ１における第２制御信号のアサート数は、メインフレーム期間ＭＦ１における第１制御信号のアサート数よりも少なくなる。

【】

これにより、時刻ｔ３０から時刻ｔ３２の期間において、第１積算部１２４では４回のサブフレーム期間ＳＦ１～ＳＦ４が実行される一方、第２積算部１２６では１回のサブフレーム期間ＳＦ１が実行される。続く時刻ｔ３２から時刻３４の期間において時刻ｔ３０から時刻ｔ３２の期間と同様の動作を繰り返し実行することにより、メインフレーム期間ＭＦ１の間に実行される第２積算部１２６のサブフレーム期間の数を４分の１に削減することができる。これにより、１つのメインフレーム期間における第２積算値の最大値は、正弦関数や余弦関数の平均値をも考慮すると、１６３８４（＝６５５３６／４）となる。

【】

第２積算部１２６におけるサブフレーム期間の削減に加え、第２重み信号を変更するように構成してもよい。例えば、第２積算部１２６の１つのサブフレーム期間における積算値の最大値が６４であった場合、積算値の最大値が３２になるように第２重み信号を変更する。この制御を制御パターン２に適用すれば、１つのメインフレーム期間において撮像が行われない期間を制御パターン１の場合よりも減らしつつ、１つのメインフレーム期間における第２積算値の最大値を制御パターン１の場合と同等まで減らすことができる。

【】

なお、制御パターン１及び制御パターン２は例示であり、本実施形態による光電変換装置の制御方法はこれらに限定されるものではない。例えば、必ずしも第２積算値の最大値が第１積算値の最大値よりも小さくなるように制御する必要はなく、第２積算値の最大値が小さくなるように制御してもよいし、第２積算値の最大値が大きくなるように制御してもよい。また、図１３に示した制御信号ＰＲＣ１，ＰＲＣ２のアサート期間及びネゲート期間もこれらに限定されず、第１積算部１２４におけるサブフレーム期間の回数と第２積算部１２６におけるサブフレーム期間の回数とが異なる制御を実現できるものであればよい。すなわち、制御信号ＰＲＣ１，ＰＲＣ２は、アサートタイミングが別々に制御されていればよい。また、必ずしも第２積算部１２６におけるサブフレーム期間を削減する必要はなく、第２積算部１２６におけるサブフレーム期間における積算値の最大値を第１積算部１２４におけるサブフレーム期間における積算値の最大値と異ならせるだけでもよい。

【】

このように、本実施形態の光電変換装置によれば、時間相関イメージングを実現することができる。また、本実施形態の光電変換装置では光電変換素子としてＡＰＤを用いるため、低輝度の撮影シーンにおける時間相関イメージングも好適に行うことができる。また、本実施形態の光電変換装置では、受光部から第１積算部への信号の出力の制御を第１制御信号で行い、受光部から第２積算部への信号の出力の制御を第２制御信号で行い、第２制御信号のアサート数を第１制御信号のアサート数よりも少なくする。したがって、本実施形態の光電変換装置によれば、画素の回路規模を縮小しつつ、時間相関イメージングを実現することができる。

【】

［第２実施形態］
本発明の第２実施形態による光電変換装置について、図１４及び図１５を用いて説明する。図１４は、本実施形態による光電変換装置における画素１２の概略構成を示す機能ブロック図である。図１５は、本実施形態による光電変換装置における画素１２の構成例を示す回路図である。第１実施形態による光電変換装置と動揺の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

【】

本実施形態による光電変換装置は、画素１２の構成が異なるほかは第１実施形態による光電変換装置と同様である。本実施形態では、本実施形態の光電変換装置が第１実施形態の光電変換装置と異なる点を中心に説明し、第１実施形態の光電変換装置と同様の点については適宜説明を省略する。

【】

第１実施形態による光電変換装置の画素１２は、図７に示すように、画素部１０を構成する複数の画素１２の各々が、受光部１２２と、第１積算部１２４と、第２積算部１２６と、を有していた。これに対し、本実施形態による光電変換装置は、図１４に示すように、画素部１０を構成する複数の画素１２が、受光部１２２と第１積算部１２４とを有する画素１２Ａと、受光部１２２と第２積算部１２６とを有する画素１２Ｂと、を含む。画素１２Ａと画素１２Ｂとは、隣接して配置され得る。

【】

本実施形態では、各々の画素１２が第１積算部１２４及び第２積算部１２６のうちの一方のみを有する構成としているため、第１積算部１２４及び第２積算部１２６を有する画素１２と比較して画素回路の面積を減らすことができる。これにより、光電変換装置のサイズを小さくすることができる。

【】

画素１２Ａは、例えば図１５に示すように、光電変換素子２２と、クエンチ素子３２と、波形整形回路３４と、フリップフロップ回路ＦＦ１と、ＮＡＮＤ回路ＬＣ２と、ＡＮＤ回路ＬＣ３，ＬＣ４と、積算回路３６１と、により構成することができる。これらのうち、光電変換素子２２、クエンチ素子３２、波形整形回路３４、ＮＡＮＤ回路ＬＣ２及びＡＮＤ回路ＬＣ３が受光部１２２に対応し、フリップフロップ回路ＦＦ１、ＡＮＤ回路ＬＣ４及び積算回路３６１が第１積算部１２４に対応する。

【】

第１重み信号は、ＮＡＮＤ回路ＬＣ２の一方の入力ノードと、ＡＮＤ回路ＬＣ３の一方の入力ノードと、に入力される。制御信号ＰＲＣ１は、ＮＡＮＤ回路ＬＣ２の他方の入力端子と、フリップフロップ回路ＦＦ１のクロック入力端子と、に入力される。ＡＮＤ回路ＬＣ３の他方の入力ノードには、制御信号ＰＲＣ１の反転信号が入力される。また、制御信号ＰＲＥＳは、フリップフロップ回路ＦＦ１及び積算回路３６１のリセット端子に入力される。

【】

クエンチ素子３２を構成するＰ型ＭＯＳトランジスタのソースは、電圧ＶＨのノードに接続されている。Ｐ型ＭＯＳトランジスタのドレインは、光電変換素子２２のカソード及び波形整形回路３４の入力ノードに接続されている。Ｐ型ＭＯＳトランジスタのゲートは、ＮＡＮＤ回路ＬＣ２の出力ノードに接続されている。Ｐ型ＭＯＳトランジスタのゲートに入力されるＮＡＮＤ回路ＬＣ２の出力信号が、信号ＰＣＬＫＢである。光電変換素子２２のアノードは、電圧ＶＬのノードに接続されている。

【】

波形整形回路３４の出力ノードは、フリップフロップ回路ＦＦ１の入力端子Ｄに接続されている。フリップフロップ回路ＦＦ１の出力端子Ｑ及びＡＮＤ回路ＬＣ３の出力ノードは、ＡＮＤ回路ＬＣ４の入力ノードに接続されている。ＡＮＤ回路ＬＣ４の出力ノードは、積算回路３６１に接続されている。

【】

また、画素１２Ｂは、例えば図１５に示すように、光電変換素子２２と、クエンチ素子３２と、波形整形回路３４と、フリップフロップ回路ＦＦ２と、ＮＡＮＤ回路ＬＣ５と、ＡＮＤ回路ＬＣ６，ＬＣ７と、積算回路３６２と、により構成することができる。これらのうち、光電変換素子２２、クエンチ素子３２、波形整形回路３４、ＮＡＮＤ回路ＬＣ５及びＡＮＤ回路ＬＣ６が受光部１２２に対応し、フリップフロップ回路ＦＦ２、ＡＮＤ回路ＬＣ７及び積算回路３６２が第２積算部１２６に対応する。

【】

第２重み信号は、ＮＡＮＤ回路ＬＣ５の一方の入力ノードと、ＡＮＤ回路ＬＣ６の一方の入力ノードと、に入力される。制御信号ＰＲＣ２は、ＮＡＮＤ回路ＬＣ５の他方の入力端子と、フリップフロップ回路ＦＦ２のクロック入力端子と、に入力される。ＡＮＤ回路ＬＣ６の他方の入力ノードには、制御信号ＰＲＣ２の反転信号が入力される。また、制御信号ＰＲＥＳは、フリップフロップ回路ＦＦ２及び積算回路３６２のリセット端子に入力される。

【】

クエンチ素子３２を構成するＰ型ＭＯＳトランジスタのソースは、電圧ＶＨのノードに接続されている。Ｐ型ＭＯＳトランジスタのドレインは、光電変換素子２２のカソード及び波形整形回路３４の入力ノードに接続されている。Ｐ型ＭＯＳトランジスタのゲートは、ＮＡＮＤ回路ＬＣ５の出力ノードに接続されている。Ｐ型ＭＯＳトランジスタのゲートに入力されるＮＡＮＤ回路ＬＣ５の出力信号が、信号ＰＣＬＫＢである。光電変換素子２２のアノードは、電圧ＶＬのノードに接続されている。

【】

ＮＡＮＤ回路ＬＣ５は、制御信号ＰＲＣ２及び第２重み信号がともにハイレベルの場合にローレベルの信号を出力し、それ以外の場合にハイレベルの信号を出力する。ここで、ＮＡＮＤ回路ＬＣ５の出力信号である信号ＰＣＬＫＢは、図６の動作例において説明した信号ＰＣＬＫＢに相当する。すなわち、信号ＰＣＬＫＢがローレベルになるとクエンチ素子３２を構成するＰ型ＭＯＳトランジスタがオンになり、光電変換素子２２のリチャージ動作が実行される。すなわち、制御信号ＰＲＣ２のアサート期間と第２重み信号のアサート期間とが重なる期間に、光電変換素子２２のリチャージ動作が実行される。この意味で、本実施形態における制御信号ＰＲＣ２は、第２重み信号とともにクエンチ素子３２のリチャージ動作を制御するためのリチャージ信号でもある。

【】

波形整形回路３４の出力ノードは、フリップフロップ回路ＦＦ２の入力端子Ｄに接続されている。フリップフロップ回路ＦＦ２の出力端子Ｑ及びＡＮＤ回路ＬＣ６の出力ノードは、ＡＮＤ回路ＬＣ７の入力ノードに接続されている。ＡＮＤ回路ＬＣ７の出力ノードは、積算回路３６２に接続されている。

【】

ＮＡＮＤ回路ＬＣ５は、制御信号ＰＲＣ２及び第２重み信号がともにハイレベルの場合にローレベルの信号を出力し、それ以外の場合にハイレベルの信号を出力する。ここで、ＮＡＮＤ回路ＬＣ５の出力信号である信号ＰＣＬＫＢは、図６の動作例において説明した信号ＰＣＬＫＢに相当する。すなわち、信号ＰＣＬＫＢがローレベルになると画素１２Ｂのクエンチ素子３２を構成するＰ型ＭＯＳトランジスタがオンになり、画素１２Ｂの光電変換素子２２のリチャージ動作が実行される。ＮＡＮＤ回路ＬＣ５は、第２重み信号及び制御信号ＰＲＣ２（第２制御信号の反転信号）がアサートされる期間に画素１２Ｂの光電変換素子２２のリチャージ動作を行う論理回路である。光電変換素子２２のリチャージ動作は、各サブフレーム期間において１度だけ行われる。

【】

フリップフロップ回路ＦＦ２の入力端子Ｄには、画素１２Ｂの波形整形回路３４の出力信号が入力される。フリップフロップ回路ＦＦ２のクロック入力端子には、制御信号ＰＲＣ２が入力される。フリップフロップ回路ＦＦ２のリセット端子Ｒには、制御信号ＰＲＥＳが入力される。フリップフロップ回路ＦＦ２の出力信号は、制御信号ＰＲＥＳの立ち上がりに応じてローレベルになる。また、フリップフロップ回路ＦＦ２の出力信号は、クロック入力端子に入力される制御信号ＰＲＣ２の立ち上がりに応じて入力信号と同じレベルになる。

【】

ＡＮＤ回路ＬＣ７は、フリップフロップ回路ＦＦ２の出力信号のアサート期間にＡＮＤ回路ＬＣ６からの第２重み信号を積算回路３６２に出力する論理回路である。ＡＮＤ回路ＬＣ７は、ＡＮＤ回路ＬＣ６の出力信号（信号ＴＣＬＫ２）とフリップフロップ回路ＦＦ２の出力信号との論理積演算の結果であるパルス信号を生成し、積算回路３６２に出力する。

【】

本実施形態において、積算回路３６１の第１積算値と積算回路３６２の第２積算値とは、別々の光電変換素子２２に基づくパルス信号を積算することにより生成されることになる。すなわち、積算回路３６１にパルス信号を出力するＡＮＤ回路ＬＣ４への入力は、画素１２Ａの受光部１２２の出力を保持しているフリップフロップ回路ＦＦ１の出力信号となる。これに対し、積算回路３６２にパルス信号を出力するＡＮＤ回路ＬＣ７への入力は、画素１２Ｂの受光部１２２の出力を保持しているフリップフロップ回路ＦＦ２の出力信号となる。

【】

このように、本実施形態の光電変換装置によれば、時間相関イメージングを実現することができる。また、本実施形態の光電変換装置では光電変換素子としてＡＰＤを用いるため、低輝度の撮影シーンにおける時間相関イメージングも好適に行うことができる。また、本実施形態の光電変換装置では、受光部から第１積算部への信号の出力の制御を第１制御信号で行い、受光部から第２積算部への信号の出力の制御を第２制御信号で行い、第２制御信号のアサート数を第１制御信号のアサート数よりも少なくする。したがって、本実施形態の光電変換装置によれば、画素の回路規模を縮小しつつ、時間相関イメージングを実現することができる。また、本実施形態の光電変換装置によれば、第１実施形態と比較して画素回路の面積を減らすことができ、光電変換装置のサイズを更に小さくすることができる。

【】

［第３実施形態］
本発明の第３実施形態による光電変換システムについて、図１６を用いて説明する。図１６は、本実施形態による光電変換システムの概略構成を示すブロック図である。

【】

上記第１及び第２実施形態で述べた光電変換装置１００は、種々の光電変換システムに適用可能である。適用可能な光電変換システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、光電変換システムに含まれる。図１６には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

【】

図１６に例示した光電変換システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１又は第２実施形態で説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。

【】

光電変換システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するデジタル信号から画像データの生成を行う。また、信号処理部２０８は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。撮像装置２０１は、信号処理部２０８で処理されるデジタル信号を生成するＡＤ変換部を備えうる。ＡＤ変換部は、撮像装置２０１の光電変換部が形成された半導体層（半導体基板）に形成されていてもよいし、撮像装置２０１の光電変換部が形成された半導体層とは別の半導体層に形成されていてもよい。また、信号処理部２０８が撮像装置２０１と同一の半導体層に形成されていてもよい。

【】

光電変換システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に光電変換システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、光電変換システム２００に内蔵されていてもよく、着脱可能であってもよい。

【】

更に光電変換システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

【】

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

【】

このように、本実施形態によれば、第１及び第２実施形態による光電変換装置１００を適用した光電変換システムを実現することができる。

【】

［第４実施形態］
本発明の第４実施形態による光電変換システム及び移動体について、図１７を用いて説明する。図１７は、本実施形態による光電変換システム及び移動体の構成を示す図である。

【】

図１７（ａ）は、車載カメラに関する光電変換システムの一例を示したものである。光電変換システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１又は第２実施形態に記載の光電変換装置１００である。光電変換システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、光電変換システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。

【】

ここで、光電変換システム３００は、例えばレンズやシャッタ、ミラー等の光電変換装置１００に光を導く不図示の光学系を備えてもよい。また、光電変換装置１００が有する画素に光学系の瞳とほぼ共役な複数の光電変換部が配されてもよい。例えば、瞳とほぼ共役な複数の光電変換部は１つのマイクロレンズに対応して配される。複数の光電変換部は光学系の瞳の互いに異なる位置を透過した光束を受光することによって、光電変換装置１００が異なる位置を透過した光束に対応する画像データを出力する。そして、出力された画像データを用いて視差取得部３１４が視差の算出を行ってもよい。

【】

また、光電変換システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。なお、距離情報はＴｏＦ（Time of Flight）の技術を用いて取得してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

【】

光電変換システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

【】

本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム３００で撮像する。図１７（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の光電変換システムを示した。車両情報取得装置３２０が、光電変換システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

【】

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光電変換システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

【】

［第５実施形態］
本発明の第５実施形態による機器について、図１８を用いて説明する。図１８は、本実施形態による機器の概略構成を示すブロック図である。

【】

図１８は、光電変換装置ＡＰＲを含む機器ＥＱＰを示す模式図である。光電変換装置ＡＰＲは、第１又は第２実施形態の光電変換装置１００の機能を備える。光電変換装置ＡＰＲの全部又は一部が、半導体デバイスＩＣである。本例の光電変換装置ＡＰＲは、例えば、イメージセンサやＡＦ（Auto Focus）センサ、測光センサ、測距センサとして用いることができる。半導体デバイスＩＣは、光電変換部を含む画素回路ＰＸＣが行列状に配列された画素エリアＰＸを有する。半導体デバイスＩＣは画素エリアＰＸの周囲に周辺エリアＰＲを有することができる。周辺エリアＰＲには画素回路以外の回路を配置することができる。

【】

光電変換装置ＡＰＲは、複数の光電変換部が設けられた第１半導体チップと、周辺回路が設けられた第２半導体チップとを積層した構造（チップ積層構造）を有していてもよい。第２半導体チップにおける周辺回路は、ぞれぞれ、第１半導体チップの画素列に対応した列回路とすることができる。また、第２半導体チップにおける周辺回路は、それぞれ、第１半導体チップの画素あるいは画素ブロックに対応したマトリクス回路とすることもできる。第１半導体チップと第２半導体チップとの接続は、貫通電極（ＴＳＶ）、銅等の導電体の直接接合によるチップ間配線、チップ間のマイクロバンプによる接続、ワイヤボンディングによる接続などを採用することができる。

【】

光電変換装置ＡＰＲは、半導体デバイスＩＣの他に、半導体デバイスＩＣを収容するパッケージＰＫＧを含みうる。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。

【】

機器ＥＱＰは、光学装置ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹ及び機械装置ＭＣＨＮのうちの少なくともいずれかを更に備えうる。光学装置ＯＰＴは、光電変換装置としての光電変換装置ＡＰＲに対応するものであり、例えばレンズやシャッタ、ミラーである。制御装置ＣＴＲＬは、光電変換装置ＡＰＲを制御するものであり、例えばＡＳＩＣなどの半導体デバイスである。

【】

処理装置ＰＲＣＳは、光電変換装置ＡＰＲから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成する。処理装置ＰＲＣＳは、ＣＰＵ（中央処理装置）やＡＳＩＣ（特定用途向け集積回路）などの半導体デバイスである。表示装置ＤＳＰＬは、光電変換装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、光電変換装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、或いは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。また、処理装置ＰＲＣＳは、上述した各実施形態の光電変換装置１００が出力する信号を用いてオプティカルフローを取得するようにしてもよい。つまり、処理装置ＰＲＣＳは、正弦波成分による画像と、余弦波成分による画像と、通常の画像と、の３つの画像を生成し、この３つの画像からオプティカルフローを取得するようにしてもよい。

【】

機械装置ＭＣＨＮは、モーターやエンジン等の可動部あるいは推進部を有する。機器ＥＱＰでは、光電変換装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、光電変換装置ＡＰＲが有する記憶回路部や演算回路部とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えることが好ましい。機械装置ＭＣＨＮは、光電変換装置ＡＰＲから出力された信号に基づいて制御されてもよい。

【】

図１８に示した機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器でありうる。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッタ動作のために光学装置ＯＰＴの部品を駆動することができる。あるいは、カメラにおける機械装置ＭＣＨＮは防振動作のために光電変換装置ＡＰＲを移動することができる。

【】

また、機器ＥＱＰは、車両や船舶、航空機などの輸送機器（移動体）であり得る。輸送機器における機械装置ＭＣＨＮは移動装置として用いられ得る。輸送機器としての機器ＥＱＰは、光電変換装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助及び／又は自動化を行うものに好適である。運転（操縦）の補助及び／又は自動化のための処理装置ＰＲＣＳは、光電変換装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。

【】

また、機器ＥＱＰは、内視鏡やＣＴスキャナーなどの医療機器、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器、ロボットなどの産業機器であってもよい。

【】

上述した実施形態の光電変換装置１００によれば、良好な画素特性を得ることが可能となる。したがって、光電変換装置の価値を高めることができる。ここでいう価値を高めることには、機能の追加、性能の向上、特性の向上、信頼性の向上、製造歩留まりの向上、環境負荷の低減、コストダウン、小型化、軽量化の少なくともいずれかが該当する。

【】

したがって、上述した実施形態の光電変換装置１００を機器ＥＱＰに用いれば、機器ＥＱＰの価値をも向上することができる。例えば、光電変換装置１００を輸送機器に搭載して、輸送機器の外部の撮影や外部環境の測定を行う際に優れた性能を得ることができる。よって、輸送機器の製造、販売を行う上で、本実施形態に係る半導体装置を輸送機器へ搭載することを決定することは、輸送機器自体の性能を高める上で有利である。特に、半導体装置で得られた情報を用いて輸送機器の運転支援及び／又は自動運転を行う輸送機器に光電変換装置１００は好適である。

【】

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。

【】

例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

【】

また、本明細書の開示内容は、本明細書に記載したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。また本明細書の開示内容は、本明細書に記載した概念の補集合を含んでいる。すなわち、本明細書に例えば「ＡはＢよりも大きい」旨の記載があれば、「ＡはＢよりも大きくない」旨の記載を省略しても、本明細書は「ＡはＢよりも大きくない」旨を開示していると云える。なぜなら、「ＡはＢよりも大きい」旨を記載している場合には、「ＡはＢよりも大きくない」場合を考慮していることが前提だからである。

【】

また、画素１２の回路構成は上記実施形態に限定されるものではない。例えば、光電変換素子２２とクエンチ素子３２との間や光電変換素子２２と信号処理部３０との間にトランジスタ等のスイッチを設け、これらの間の電気的な接続状態を制御するようにしてもよい。また、電圧ＶＨが供給されるノードとクエンチ素子３２との間及び／又は電圧ＶＬが供給されるノードと光電変換素子２２との間にトランジスタ等のスイッチを設け、これらの間の電気的な接続状態を制御するようにしてもよい。

【】

また、上記第３及び第４実施形態に示した光電変換システムは、本発明の光電変換装置を適用しうる光電変換システム例を示したものであり、本発明の光電変換装置を適用可能な光電変換システムは図１６及び図１７に示した構成に限定されるものではない。

【】

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

【】

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

【】

上記実施形態の開示は、以下の構成及び方法を含む。
（構成１）
アバランシェフォトダイオードを有し、光子の入射に応じて光子検知信号を出力する受光部と、
前記光子検知信号に対して第１重み情報に基づく重みづけをした第１信号を積算する第１積算部と、
前記光子検知信号に対してオプティカルフローを算出するための時間相関の重みづけに関する第２重み情報に基づく重みづけをした第２信号を積算する第２積算部と、
前記受光部から前記第１積算部への前記第１信号の出力を制御する第１制御信号と、前記受光部から前記第２積算部への前記第２信号の出力を制御する第２制御信号と、を出力する制御部と、を有し、
単位露光期間における前記第２制御信号のアサート数は、前記単位露光期間における前記第１制御信号のアサート数よりも少ない
ことを特徴とする光電変換装置。
（構成２）
前記第２重み情報は、複数のサブ露光期間を含む単位露光期間を１周期とする周期関数の値に基づいて設定され、
前記複数のサブ露光期間の各々において与えられる前記第２重み情報は、前記複数のサブ露光期間の各々に対応する位相における前記周期関数の値に対応している
ことを特徴とする構成１記載の光電変換装置。
（構成３）
前記第１重み情報は、前記複数のサブ露光期間の各々において同一である
ことを特徴とする構成２記載の光電変換装置。
（構成４）
前記複数のサブ露光期間のうち前記第２積算部における積算動作が行われるサブフレーム期間の数は、前記複数のサブ露光期間のうち前記第１積算部における積算動作が行われるサブフレーム期間の数よりも少ない
ことを特徴とする構成２又は３記載の光電変換装置。
（構成５）
前記第１積算部における前記積算動作は前記第１制御信号のアサート期間に行われ、
前記第２積算部における前記積算動作は前記第２制御信号のアサート期間に行われる
ことを特徴とする構成４記載の光電変換装置。
（構成６）
前記第１重み情報に応じた第１重み信号と、前記第１重み情報及び前記第２重み情報に応じた第２重み信号と、を生成する重み信号生成部を更に有し、
前記重み信号生成部は、前記複数のサブ露光期間の各々において、前記第１重み情報に対応する複数のパルス信号を含む前記第１重み信号と、前記第２重み情報に対応する複数のパルス信号を含む前記第２重み信号と、を前記受光部に出力し、
前記受光部は、光子の入射に応じて、前記第１重み信号に基づく前記第１信号と、前記第２重み信号に基づく前記第２信号と、を出力する
ことを特徴とする構成２乃至５のいずれかに記載の光電変換装置。
（構成７）
前記重み信号生成部は、前記複数のサブ露光期間の各々において、周期的なパルス信号を含む周期信号に対して間引き処理を行うことにより前記第１重み信号を生成する
ことを特徴とする構成６記載の光電変換装置。
（構成８）
前記第１積算部は、直前のサブ露光期間に光子が入射した場合に、次のサブ露光期間の間に入力された前記第１信号に重畳する前記パルス信号の数を積算する
ことを特徴とする構成６又は７記載の光電変換装置。
（構成９）
前記重み信号生成部は、前記第１重み信号の前記複数のパルス信号の各々に応じて前記第２重み信号を出力する
ことを特徴とする構成６乃至８のいずれかに記載の光電変換装置。
（構成１０）
前記重み信号生成部は、前記重み信号生成部に入力される前記周期信号に対して逓倍処理を行うことにより、前記第１重み信号の前記複数のパルス信号の各々のアサート期間の間に前記複数のパルス信号を含む前記第２重み信号を生成する
ことを特徴とする構成７乃至９のいずれかに記載の光電変換装置。
（構成１１）
前記第２積算部が備える積算回路のビット幅は、前記周期関数の平均値に基づいて設定されている
ことを特徴とする構成２乃至１０のいずれかに記載の光電変換装置。
（構成１２）
前記周期関数は、正弦関数又は余弦関数である
ことを特徴とする構成２乃至１１のいずれかに記載の光電変換装置。
（構成１３）
前記受光部は、第１アバランシェフォトダイオードへの光子の入射に応じて前記第１信号を出力する第１受光部と、第２アバランシェフォトダイオードへの光子の入射に応じて前記第２信号を出力する第２受光部と、を有する
ことを特徴とする構成１乃至５のいずれかに記載の光電変換装置。
（構成１４）
前記第１重み情報に応じた第１重み信号と、前記第１重み情報及び前記第２重み情報に応じた第２重み信号と、を生成する重み信号生成部を更に有し、
前記受光部は、
前記アバランシェフォトダイオードに接続された波形整形回路と、
前記第１重み信号のアサート期間と第３制御信号のアサート期間とが重なる期間に前記アバランシェフォトダイオードのリチャージ動作を行う第１論理回路と、
前記第１制御信号のアサート期間に前記第１重み信号を前記第１積算部に出力する第２論理回路と、
前記第２制御信号のアサート期間に前記第２重み信号を前記第２積算部に出力する第３論理回路と、を更に有する
ことを特徴とする構成１乃至５のいずれかに記載の光電変換装置。
（構成１５）
前記第１積算部は、前記波形整形回路の出力信号を受け、前記第３制御信号に応じて出力信号が前記波形整形回路の前記出力信号のレベルとなるフリップフロップ回路と、前記フリップフロップ回路の前記出力信号のアサート期間に前記第２論理回路からの前記第１重み信号を出力する第４論理回路と、前記第４論理回路から出力される前記第１信号を積算する第１積算回路と、を有し、
前記第２積算部は、前記フリップフロップ回路の前記出力信号の前記アサート期間に前記第３論理回路からの前記第２重み信号を出力する第５論理回路と、前記第５論理回路から出力される前記第２信号を積算する第２積算回路と、を有する
ことを特徴とする構成１４記載の光電変換装置。
（構成１６）
前記第１重み情報に応じた第１重み信号と、前記第１重み情報及び前記第２重み情報に応じた第２重み信号と、を生成する重み信号生成部を更に有し、
前記第１受光部は、
前記第１アバランシェフォトダイオードに接続された第１波形整形回路と、
前記第１重み信号のアサート期間と第３制御信号のアサート期間とが重なる期間に前記第１アバランシェフォトダイオードのリチャージ動作を行う第１論理回路と、
前記第１制御信号のアサート期間に前記第１重み信号を前記第１積算部に出力する第２論理回路と、を更に有し、
前記第２受光部は、
前記第２アバランシェフォトダイオードに接続された第２波形整形回路と、
前記第２重み信号のアサート期間と第４制御信号のアサート期間とが重なる期間に前記第２アバランシェフォトダイオードのリチャージ動作を行う第３論理回路と、
前記第２制御信号のアサート期間に前記第２重み信号を前記第２積算部に出力する第４論理回路と、を更に有する
ことを特徴とする構成１３記載の光電変換装置。
（構成１７）
前記第１積算部は、前記第１波形整形回路の出力信号を受け、前記第３制御信号に応じて出力信号が前記第１波形整形回路の前記出力信号のレベルとなる第１フリップフロップ回路と、前記第１フリップフロップ回路の前記出力信号のアサート期間に前記第２論理回路からの前記第１重み信号を出力する第５論理回路と、前記第５論理回路から出力される前記第１信号を積算する第１積算回路と、を有し、
前記第２積算部は、前記第２波形整形回路の出力信号を受け、前記第４制御信号に応じて出力信号が前記第２波形整形回路の前記出力信号のレベルとなる第２フリップフロップ回路と、前記第２フリップフロップ回路の前記出力信号のアサート期間に前記第４論理回路からの前記第２重み信号を出力する第６論理回路と、前記第６論理回路から出力される前記第２信号を積算する第２積算回路と、を有する
ことを特徴とする構成１６記載の光電変換装置。
（構成１８）
構成１乃至１７のいずれかに記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理装置と
を有することを特徴とする光電変換システム。
（構成１９）
移動体であって、
構成１乃至１７のいずれかに記載の光電変換装置と、
前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。
（構成２０）
構成１乃至１７のいずれかに記載の光電変換装置と、
前記光電変換装置に対応する光学装置、
前記光電変換装置を制御する制御装置、
前記光電変換装置から出力された信号を処理する処理装置、
前記光電変換装置で得られた情報に基づいて制御される機械装置、
前記光電変換装置で得られた情報を表示する表示装置、及び、
前記光電変換装置で得られた情報を記憶する記憶装置、の少なくともいずれかと
を備えることを特徴とする機器。
（構成２１）
前記処理装置は、前記光電変換装置から出力される信号に基づいてオプティカルフローを取得する
ことを特徴とする構成２０記載の機器。
（方法１）
アバランシェフォトダイオードを有し、光子の入射に応じて光子検知信号を出力する受光部と、前記光子検知信号に対して第１重み情報に基づく重みづけをした第１信号を積算する第１積算部と、前記光子検知信号に対してオプティカルフローを算出するための時間相関の重みづけに関する第２重み情報に基づく重みづけをした第２信号を積算する第２積算部と、を有する光電変換装置の駆動方法であって、
前記受光部から前記第１積算部への前記第１信号の出力は、第１制御信号で制御し、
前記受光部から前記第２積算部への前記第２信号の出力は、単位露光期間あたりのアサート数が前記第１制御信号よりも少ない第２制御信号で制御する
ことを特徴とする光電変換装置の駆動方法。

【符号の説明】

【】

１０…画素部
１２…画素
５０…読み出し回路部
８０…重み制御部
１２２…受光部
１２４…第１積算部
１２６…第２積算部

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