(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2026094074
(43)【公開日】2026-06-09
(54)【発明の名称】半導体装置、及び半導体装置の作製方法
(51)【国際特許分類】
H10D 30/01 20250101AFI20260602BHJP
H10D 30/67 20250101ALI20260602BHJP
H10D 86/40 20250101ALI20260602BHJP
H10B 12/00 20230101ALI20260602BHJP
H10B 99/00 20230101ALI20260602BHJP
H10D 84/80 20250101ALI20260602BHJP
H10D 84/83 20250101ALI20260602BHJP
【ＦＩ】
H10D30/01 206G
H10D30/67 103B
H10D86/40 101B
H10D30/67 201
H10B12/00 671C
H10B12/00 671Z
H10B99/00 441
H10D84/80 101A
H10D84/83 E
H10D84/83 101E
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2025207455
(22)【出願日】2025-11-28
(31)【優先権主張番号】P 2024207489
(32)【優先日】2024-11-28
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】山崎 舜平
(72)【発明者】
【氏名】沼田 至優
(72)【発明者】
【氏名】村川 努
(72)【発明者】
【氏名】倉田 求
【テーマコード（参考）】
5F048
5F083
5F110
【Ｆターム（参考）】
5F048AA01
5F048AA07
5F048AB01
5F048AB10
5F048AC01
5F048AC10
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5F048BA15
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5F048BB12
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5F048BF15
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5F083AD11
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5F083PR40
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5F110NN35
5F110NN72
5F110QQ04
5F110QQ05
5F110QQ19
(57)【要約】
【課題】高品質な半導体膜を用いた半導体装置を提供する。
【解決手段】半導体装置は、基板、半導体層、ゲート絶縁層、及びゲート電極を有する。半導体層は基板の上面に接し、且つ、ゲート電極とゲート絶縁層を介して重なる第１の領域と、当該第１の領域を挟むように配置された第２の領域および第３の領域を有する。基板は単結晶構造を有する。半導体層は単結晶構造を有する酸化インジウムを含む。第２の領域および前記第３の領域は、第１の元素を含む。
【選択図】図５
【解決手段】半導体装置は、基板、半導体層、ゲート絶縁層、及びゲート電極を有する。半導体層は基板の上面に接し、且つ、ゲート電極とゲート絶縁層を介して重なる第１の領域と、当該第１の領域を挟むように配置された第２の領域および第３の領域を有する。基板は単結晶構造を有する。半導体層は単結晶構造を有する酸化インジウムを含む。第２の領域および前記第３の領域は、第１の元素を含む。
【選択図】図５
【特許請求の範囲】
【請求項1】
基板、半導体層、ゲート絶縁層、及びゲート電極を有し、
前記半導体層は、前記基板の上面に接し、且つ、前記ゲート電極と前記ゲート絶縁層を介して重なる第１の領域と、当該第１の領域を挟むように配置された第２の領域および第３の領域を有し、
前記基板は、単結晶構造を有し、
前記半導体層は、単結晶構造を有する酸化インジウムを含み、
前記第２の領域および前記第３の領域は、第１の元素を含み、
前記第１の元素は、チタン、タンタル、タングステン、モリブデン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウム、水素、ホウ素、またはリンのうち、少なくとも一である、
半導体装置。
前記半導体層は、前記基板の上面に接し、且つ、前記ゲート電極と前記ゲート絶縁層を介して重なる第１の領域と、当該第１の領域を挟むように配置された第２の領域および第３の領域を有し、
前記基板は、単結晶構造を有し、
前記半導体層は、単結晶構造を有する酸化インジウムを含み、
前記第２の領域および前記第３の領域は、第１の元素を含み、
前記第１の元素は、チタン、タンタル、タングステン、モリブデン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウム、水素、ホウ素、またはリンのうち、少なくとも一である、
半導体装置。
【請求項2】
基板、半導体層、ゲート絶縁層、及びゲート電極を有し、
前記半導体層は、前記基板の上面に接し、且つ、前記ゲート電極と前記ゲート絶縁層を介して重なる第１の領域と、当該第１の領域を挟むように配置された第２の領域および第３の領域を有し、
前記基板は、単結晶構造を有する酸化アルミニウムを含み、且つ、前記半導体層と接する面が（０００１）面またはその等価な面であり、
前記半導体層は、単結晶構造を有する酸化インジウムを含み、且つ、前記基板と接する面が（１１１）面またはその等価な面であり、
前記第２の領域および前記第３の領域は、第１の元素を含み、
前記第１の元素は、チタン、タンタル、タングステン、モリブデン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウム、水素、ホウ素、またはリンのうち、少なくとも一である、
半導体装置。
前記半導体層は、前記基板の上面に接し、且つ、前記ゲート電極と前記ゲート絶縁層を介して重なる第１の領域と、当該第１の領域を挟むように配置された第２の領域および第３の領域を有し、
前記基板は、単結晶構造を有する酸化アルミニウムを含み、且つ、前記半導体層と接する面が（０００１）面またはその等価な面であり、
前記半導体層は、単結晶構造を有する酸化インジウムを含み、且つ、前記基板と接する面が（１１１）面またはその等価な面であり、
前記第２の領域および前記第３の領域は、第１の元素を含み、
前記第１の元素は、チタン、タンタル、タングステン、モリブデン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウム、水素、ホウ素、またはリンのうち、少なくとも一である、
半導体装置。
【請求項3】
請求項２において、
前記基板は、オフ角が０度である、
半導体装置。
前記基板は、オフ角が０度である、
半導体装置。
【請求項4】
請求項２において、
前記基板は、オフ角が０度より大きく１０度以下である、
半導体装置。
前記基板は、オフ角が０度より大きく１０度以下である、
半導体装置。
【請求項5】
請求項３において、
前記オフ角の方向は、前記基板の［－２１１０］方位またはその等価な方位と平行である、
半導体装置。
前記オフ角の方向は、前記基板の［－２１１０］方位またはその等価な方位と平行である、
半導体装置。
【請求項6】
単結晶基板上に、単結晶の半導体膜を形成し、
前記半導体膜を加工して、島状の半導体層を形成し、
前記半導体層の第１の領域を覆って、マスク層を形成し、
前記半導体層の前記第１の領域を挟む第２の領域および第３の領域に、第１の元素を添加し、
前記半導体層及び前記マスク層を覆う第１の絶縁層を形成し、
前記マスク層の上面が露出するまで、前記第１の絶縁層を平坦化し、
前記マスク層を除去して、前記第１の絶縁層に、前記半導体層に達する溝部を形成し、
前記溝部内に、ゲート絶縁層と、ゲート電極とを順に形成し、
前記単結晶基板には、単結晶構造を有する酸化アルミニウムを用い、
前記半導体層には、酸化インジウムを用い、
前記第１の元素には、チタン、タンタル、タングステン、モリブデン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウム、水素、ホウ素、またはリンのうち、少なくとも一を用いる、
半導体装置の作製方法。
前記半導体膜を加工して、島状の半導体層を形成し、
前記半導体層の第１の領域を覆って、マスク層を形成し、
前記半導体層の前記第１の領域を挟む第２の領域および第３の領域に、第１の元素を添加し、
前記半導体層及び前記マスク層を覆う第１の絶縁層を形成し、
前記マスク層の上面が露出するまで、前記第１の絶縁層を平坦化し、
前記マスク層を除去して、前記第１の絶縁層に、前記半導体層に達する溝部を形成し、
前記溝部内に、ゲート絶縁層と、ゲート電極とを順に形成し、
前記単結晶基板には、単結晶構造を有する酸化アルミニウムを用い、
前記半導体層には、酸化インジウムを用い、
前記第１の元素には、チタン、タンタル、タングステン、モリブデン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウム、水素、ホウ素、またはリンのうち、少なくとも一を用いる、
半導体装置の作製方法。
【請求項7】
請求項６において、
前記単結晶基板として、被形成面が（０００１）面またはその等価な面である単結晶基板を用い、
前記半導体膜として、前記単結晶基板と接する面が（１１１）面またはその等価な面である膜を形成する、
半導体装置の作製方法。
前記単結晶基板として、被形成面が（０００１）面またはその等価な面である単結晶基板を用い、
前記半導体膜として、前記単結晶基板と接する面が（１１１）面またはその等価な面である膜を形成する、
半導体装置の作製方法。
【請求項8】
請求項６において、
前記単結晶基板として、オフ角を有する基板を用い、
前記オフ角は、０度より大きく１０度以下である、
半導体装置の作製方法。
前記単結晶基板として、オフ角を有する基板を用い、
前記オフ角は、０度より大きく１０度以下である、
半導体装置の作製方法。
【請求項9】
請求項８において、
前記オフ角の方向は、前記単結晶基板の［－２１１０］方位またはその等価な方位と平行である、
半導体装置の作製方法。
前記オフ角の方向は、前記単結晶基板の［－２１１０］方位またはその等価な方位と平行である、
半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一態様は、半導体装置、記憶装置、表示装置、及び電子機器に関する。
【0002】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
【背景技術】
【0003】
近年、半導体装置の開発が進められ、ＬＳＩ、ＣＰＵ、メモリなどに主に半導体装置が用いられている。ＣＰＵは、半導体ウェハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
【0004】
ＬＳＩ、ＣＰＵ、メモリなどの半導体回路を含むＩＣチップは、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
【0005】
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路、画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、それ以外の材料として酸化物半導体が注目されている。
【0006】
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、特許文献２には、酸化物半導体を用い、長期にわたり記憶内容を保持できる記憶装置などが開示されている。
【0007】
また、非特許文献１では、高いホール（Ｈａｌｌ）移動度を示す多結晶の酸化インジウム膜と、それを用いたトランジスタが報告されている。また、非特許文献２には、Ｉｎ２Ｏ３の薄膜トランジスタへの利用が報告されている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開２０１２－２５７１８７号公報
【特許文献2】特開２０１１－１５１３８３号公報
【非特許文献】
【0009】
【非特許文献1】Ｙ．Ｍａｇａｒｉ ｅｔ ａｌ．， ”Ｈｉｇｈ－ｍｏｂｉｌｉｔｙ ｈｙｄｒｏｇｅｎａｔｅｄ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｉｎ２Ｏ３（Ｉｎ２Ｏ３：Ｈ） ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ“， Ｎａｔｕｒｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ １３， １０７８， （２０２２）．
【非特許文献2】Ｄｈａｎａｎｊａｙ ａｎｄ Ｃ． Ｗ．Ｃｈｕ， “Ｒｅａｌｉｚａｔｉｏｎ ｏｆ Ｉｎ２Ｏ３ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｔｈｒｏｕｇｈ ｒｅａｃｔｉｖｅ ｅｖａｐｏｒａｔｉｏｎ ｐｒｏｃｅｓｓ” Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ９１， １３２１１１ （２００７）．
【非特許文献3】鯉田崇、“高移動度透明導電膜”、国立研究開発法人産業技術総合研究所、ＡＩＳＴ太陽光発電研究成果報告会２０１９、インターネット＜ＵＲＬ：ｈｔｔｐｓ：／／ｕｎｉｔ．ａｉｓｔ．ｇｏ．ｊｐ／ｒｐｄ－ｅｎｖｅｎｅ／ＰＶ／ｊａ／ｒｅｓｕｌｔｓ／２０１９／ｏｒａｌ／Ｔ１３．ｐｄｆ＞
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明の一態様は、高品質な半導体膜を用いた半導体装置を提供することを課題の一とする。または、単結晶酸化物半導体膜を用いた半導体装置を提供することを課題の一とする。または、高性能な半導体装置を提供することを課題の一とする。または、良好な電気特性を有する半導体装置を提供することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、低消費電力な半導体装置を提供することを課題の一とする。
【0011】
本発明の一態様は、新規な構成を有する半導体装置を提供することを課題の一とする。本発明の一態様は、先行技術の問題点の少なくとも一を、少なくとも軽減することを課題の一とする。
【0012】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
【課題を解決するための手段】
【0013】
本発明の一態様は、基板、半導体層、ゲート絶縁層、及びゲート電極を有する半導体装置である。半導体層は基板の上面に接し、且つ、ゲート電極とゲート絶縁層を介して重なる第１の領域と、当該第１の領域を挟むように配置された第２の領域および第３の領域を有する。基板は単結晶構造を有する。半導体層は単結晶構造を有する酸化インジウムを含む。第２の領域および第３の領域は第１の元素を含む。第１の元素は、チタン、タンタル、タングステン、モリブデン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウム、水素、ホウ素、またはリンのうち、少なくとも一である。
【0014】
本発明の他の一態様は、基板、半導体層、ゲート絶縁層、及びゲート電極を有する半導体装置である。半導体層は基板の上面に接し、且つ、ゲート電極とゲート絶縁層を介して重なる第１の領域と、当該第１の領域を挟むように配置された第２の領域および第３の領域を有する。基板は単結晶構造を有する酸化アルミニウムを含み、且つ、半導体層と接する面が（０００１）面またはその等価な面である。半導体層は単結晶構造を有する酸化インジウムを含み、且つ、基板と接する面が（１１１）面またはその等価な面である。第２の領域および第３の領域は第１の元素を含む。第１の元素は、チタン、タンタル、タングステン、モリブデン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウム、水素、ホウ素、またはリンのうち、少なくとも一である。
【0015】
また上記において、基板のオフ角が０度であることが好ましい。または、上記において、基板のオフ角が０度より大きく１０度以下であることが好ましい。さらに、オフ角の方向は、基板の［－２１１０］方位またはその等価な方位と平行であることが好ましい。
【0016】
また、本発明の他の一態様は、半導体装置の作製方法であって、単結晶基板上に単結晶の半導体膜を形成し、半導体膜を加工して島状の半導体層を形成し、半導体層の第１の領域を覆ってマスク層を形成し、半導体層の第１の領域を挟む第２の領域および第３の領域に第１の元素を添加し、半導体層及びマスク層を覆う第１の絶縁層を形成し、マスク層の上面が露出するまで第１の絶縁層を平坦化し、マスク層を除去し、第１の絶縁層に半導体層に達する溝部を形成し、溝部内にゲート絶縁層とゲート電極とを順に形成する工程を有する。ここで、単結晶基板には単結晶構造を有する酸化アルミニウムを用いる。また半導体層には酸化インジウムを用いる。また第１の元素には、チタン、タンタル、タングステン、モリブデン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウム、水素、ホウ素、またはリンのうち、少なくとも一を用いる。
【0017】
また、上記において、単結晶基板として、被形成面が（０００１）面またはその等価な面である単結晶基板を用いることが好ましい。さらに半導体膜として、単結晶基板と接する面が（１１１）面またはその等価な面である膜を形成することが好ましい。
【0018】
また、上記において、単結晶基板としてオフ角を有する基板を用いることが好ましい。さらにオフ角は０度より大きく１０度以下であることが好ましい。さらに、オフ角の方向は、単結晶基板の［－２１１０］方位またはその等価な方位と平行であることが好ましい。
【発明の効果】
【0019】
本発明の一態様によれば、高品質な半導体膜を用いた半導体装置を提供できる。または、単結晶酸化物半導体膜を用いた半導体装置を提供できる。または、高性能な半導体装置を提供できる。または、良好な電気特性を有する半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。または、低消費電力な半導体装置を提供できる。
【0020】
本発明の一態様によれば、新規な構成を有する半導体装置を提供できる。本発明の一態様によれば、先行技術の問題点の少なくとも一を、少なくとも軽減できる。
【0021】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
【図面の簡単な説明】
【0022】
【発明を実施するための形態】
【0023】
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【0024】
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
【0025】
なお、本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【0026】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【0027】
トランジスタは半導体素子の一種であり、電流または電圧を増幅する機能、及び、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
【0028】
また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。
【0029】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極または配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、その他の各種機能を有する素子などが含まれる。
【0030】
なお本明細書等において、容量素子の誘電体、トランジスタのゲート絶縁膜、層間絶縁膜など、絶縁体を介して２つのノードが接続される場合は、「電気的接続」には含まないものとする。
【0031】
なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という場合がある。
【0032】
なお、本明細書等において、ある構成要素の上面形状とは、その平面視における当該構成要素の輪郭形状のことを言う。また平面視とは、当該構成要素の被形成面、または当該構成要素が形成される支持体（例えば基板）の表面の法線方向から見ることを言う。
【0033】
なお、以下では「上」、「下」などの向きを示す表現は、基本的には図面の向きと合わせて用いるものとする。しかしながら、説明を容易にするためなどの目的で、明細書中の「上」または「下」が意味する向きが、図面とは一致しない場合がある。一例としては、積層体等の積層順（または形成順）などを説明する場合に、図面において当該積層体が設けられる側の面（被形成面、支持面、接着面、平坦面など）が当該積層体よりも上側に位置していても、被形成面側を下、積層体側を上、などと表現する場合がある。
【0034】
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「絶縁層」という用語は、「絶縁膜」という用語に相互に交換することが可能な場合がある。
【0035】
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎ型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐ型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
【0036】
本明細書等では空間群は国際表記（またはＨｅｒｍａｎｎ－Ｍａｕｇｕｉｎ記号）のＳｈｏｒｔ ｎｏｔａｔｉｏｎを用いて表記する。またミラー指数を用いて結晶面及び結晶方位を表記する。空間群、結晶面、および結晶方位の表記は、結晶学上、数字に上付きのバーを付すが、本明細書等では書式の制約上、数字の上にバーを付す代わりに、数字の前に－（マイナス符号）を付して表現する場合がある。また、結晶内の方位を示す個別方位は［ ］で、等価な方位すべてを示す集合方位は＜ ＞で、結晶面を示す個別面は（ ）で、等価な対称性を有する集合面は｛ ｝でそれぞれ表現する。
【0037】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体膜の作製方法について説明する。
本実施の形態では、本発明の一態様の半導体膜の作製方法について説明する。
【0038】
本発明の一態様は、単結晶基板上に単結晶領域を有する金属酸化物膜を形成する方法に関する。本発明の一態様によれば、単結晶構造を有する金属酸化物膜、または実質的に単結晶構造を有する金属酸化物膜を、トランジスタのチャネル形成領域に適用することが可能となり、高い信頼性と、優れた電気特性を兼ね備えたトランジスタを実現できる。
【0039】
金属酸化物としては、インジウム、亜鉛、またはスズなどを含む酸化物を用いることが好ましい。特に、結晶化しやすい金属酸化物を用いることが好ましい。例えば、酸化インジウムは低温で結晶化しやすいため、結晶性の良好な単結晶膜を得ることができるため好ましい。また、単結晶または多結晶の酸化インジウムを適用したトランジスタは、極めて高い信頼性を示すため、好ましい。
【0040】
例えば、半導体膜として酸化インジウムなどの立方晶系の酸化物膜を用いる場合には、単結晶基板としては、同じ立方晶系の単結晶基板を用いることが好ましい。例えば、ＹＳＺ（イットリア安定化ジルコニア）基板、酸化ジルコニウム基板、シリコン基板などの立方晶系の単結晶基板を用いることが好ましい。または、正方晶系の単結晶基板を用いて立方晶系の単結晶構造を有する半導体膜を形成することもできる。なお、目的の半導体膜の結晶構造に応じて、単結晶基板の材料及び結晶構造を適宜選択することができる。例えば、炭化シリコン、窒化ガリウム、酸化ガリウムなどの単結晶基板を用いることもできる。単結晶基板と、目的の半導体膜との結晶構造が異なる場合であっても、これらの間の歪を緩和させるためのバッファ層を設けることにより、エピタキシャル成長させることができる場合もある。
【0041】
また、単結晶基板と、半導体膜とは、格子不整合度の絶対値が小さいほど好ましい。ここで、格子不整合度は、基板上に薄膜をエピタキシャル成長させる場合に、基板の単位格子ベクトルの長さと、薄膜の単位格子ベクトルの長さとの差を、基板の単位格子ベクトルの長さで割った値に相当する。単位格子ベクトルに代えて、格子定数を用いることもできる。例えば基板と薄膜とで同じ結晶構造を有する場合には、格子不整合度を２つの格子定数の差を基板の格子定数で割った値とすることができる。
【0042】
単結晶基板と半導体膜との格子不整合度は、例えば－５％以上５％以下、好ましくは－４％以上４％以下、より好ましくは－３％以上３％以下、さらに好ましくは－２％以上２％以下であることが好ましい。ここで、格子不整合度は、薄膜の単位格子ベクトルが基板の単位格子ベクトルよりも大きい場合には正の値を、小さい場合には負の値をとる。なお、上記バッファ層を設ける場合には、その厚さを厚くすることで、格子不整合度の大きな単結晶基板と半導体膜との組み合わせでもエピタキシャル成長が可能な場合がある。その場合、単結晶基板と、半導体膜との格子不整合度は－５％未満または５％より大きくすることができる。例えば、単結晶基板と半導体膜との間の格子不整合度が、－２０％以上２０％以下、－１５％以上１５％以下、または－１０％以上１０％以下であってもよい。
【0043】
例えば、立方晶構造（ビックスバイト型）の酸化インジウムは、格子定数が１．０１１７ｎｍである（ＩＣＳＤ（Ｉｎｏｒｇａｎｉｃ Ｃｒｙｓｔａｌ Ｓｔｒｕｃｔｕｒｅ Ｄａｔａｂａｓｅ） ｃｏｌｌ．ｃｏｄｅ．１４３８７を参照。）。一方、立方晶構造（蛍石型）のＹＳＺ（Ｚｒ０．９Ｙ０．１Ｏ１．９５）は、格子定数が０．５１４８１ｎｍである（ＩＣＳＤ ｃｏｌｌ．ｃｏｄｅ．２４８７９０を参照。）。よって、ＹＳＺが有する結晶粒に対する、酸化インジウム膜が有する結晶粒の格子不整合度は、－１．７４％である。ここで、ＹＳＺに含まれるイットリウムの含有量は、２ａｔｏｍｉｃ％以上１５ａｔｏｍｉｃ％以下、好ましくは５ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下とすることができる。
【0044】
特に、単結晶基板として酸化アルミニウム基板（サファイア基板、サファイアガラス基板などともいう）を用いることが好ましい。サファイア基板は、ＹＳＺ基板等と比較して大面積化が容易であり、従来のシリコンウェハを用いた半導体装置の製造ラインを活用することができる。また基板の大面積化に伴い、本発明の一態様の半導体膜を用いた半導体装置の製造コストを低減することができる。
【0045】
酸化アルミニウム（Ａｌ２Ｏ３）の結晶は六方晶系（三方晶系）に属するコランダム型の結晶構造をとる。六方晶系における（０００１）面と、立方晶系における（１１１）面は原子配置が近いため、エピタキシャル成長が生じやすい。
【0046】
上述のように、結晶構造が異なる場合でもエピタキシャル成長が生じる場合がある。エピタキシャル成長が生じるためには、基板と、形成膜との間の、結晶面の整合性を考慮することが重要である。
【0047】
図１（Ａ）及び（Ｂ）には、それぞれ異なる結晶（結晶Ｃ１、結晶Ｃ２）の一つの結晶面の原子配置の例を示している。結晶Ｃ１及び結晶Ｃ２ではそれぞれ、白い丸印で示す原子が二次元的に周期的に配列している。原子配列はそれぞれ２つの単位ベクトルで表すことができる。
【0048】
図１（Ａ）に示す結晶Ｃ１は、２つの単位ベクトルの長さがそれぞれａ１、ｂ１であり、その内角がθである。図１（Ｂ）に示す結晶Ｃ２は、２つの単位ベクトルの長さがそれぞれａ２、ｂ２であり、その内角は結晶Ｃ１と同じθである。
【0049】
結晶Ｃ１において、２つの単位ベクトルで定義される単位セルを、２つの単位ベクトルの方向にそれぞれ整数倍した範囲を領域Ａ１とする。領域Ａ１の２辺の長さａ１’、ｂ１’はそれぞれ、ａ１’＝ｎｐａ１、ｂ１’＝ｎｑｂ１（ｎｐ、ｎｑはそれぞれ独立に自然数）である。このとき、領域Ａ１の面積Ｓ１はａ１’×ｂ１’×ｓｉｎ（θ）となる。
【0050】
同様に、結晶Ｃ２における領域Ａ２の２辺の長さａ２’、ｂ２’はそれぞれ、ａ２’＝ｎｒａ２、ｂ２’＝ｎｓｂ２（ｎｒ、ｎｓはそれぞれ独立に自然数）である。また領域Ａ２の面積Ｓ２はａ２’×ｂ２’×ｓｉｎ（θ）となる。
【0051】
ここで、ａ１’とａ２’の差Δａ、ｂ１’とｂ２’の差Δｂ、及びＳ１とＳ２の差ΔＳが、最も小さくなる組み合わせが存在する。これらの値が小さいほど、２つの結晶の接合面における整合性が良い（整合度が高い）といえる。
【0052】
このときのａ１’とａ２’の差Δａ（またはｂ１’とｂ２’の差Δｂ）を用いて、上記格子不整合度に対応する値を算出することができる。このように、異なる結晶構造（結晶系）間のエピタキシャル成長を考える上では、格子不整合度は単に格子定数の差ではなく、単位格子ベクトルの整数倍を単位とした「超格子」を考慮し、広義に捉える必要がある。図１（Ａ）、（Ｂ）の場合、領域Ａ１及び領域Ａ２をそれぞれ単位セルとしたときの格子を「超格子」と呼ぶことができるため、この場合の格子の不整合度を上記格子不整合度と区別して「超格子不整合度」とも呼ぶことができる。当該超格子不整合度は、広義の格子不整合度に含まれる。
【0053】
超格子不整合度は、基板の超格子ベクトルの長さ（上記ではａ１’またはｂ１’）と、薄膜の超格子ベクトルの長さ（ａ２’またはｂ２’）との差（すなわちΔａまたはΔｂ）を、基板の超格子ベクトルの長さ（ａ１’またはｂ１’）で割った値に相当する。
【0054】
また、結晶Ｃ１上に結晶Ｃ２を形成する場合、基板となる結晶Ｃ１における領域Ａ１の面積Ｓ１を、「断面積」と呼ぶことができる。結晶Ｃ１上に結晶Ｃ２がエピタキシャル成長するためには、上記格子不整合度だけでなく、結晶Ｃ１の断面積が小さいことが重要である。
【0055】
図２（Ａ）には、六方晶系であるサファイア（Ａｌ２Ｏ３）の（０００１）面の結晶構造と、その右側に単位格子の結晶構造を示している（ＩＣＳＤ ｃｏｌｌ．ｃｏｄｅ．９７７０を参照。）。図２（Ｂ）には、立方晶系の酸化インジウム（Ｉｎ２Ｏ３）の（１１１）面の結晶構造と、その右側に単位格子の結晶構造を示している（ＩＣＳＤ ｃｏｌｌ．ｃｏｄｅ．５０８４６を参照。）。また図２（Ａ）及び（Ｂ）にはそれぞれ、格子不整合度及び断面積が最も小さくなるときの超格子の単位セルを実線で囲って示している。また図中には、単位セルの２辺の長さａ’、ｂ’の値をそれぞれ示している。
【0056】
図２（Ａ）、（Ｂ）から、サファイアの（０００１）面と酸化インジウムの（１１１）面との間の格子不整合度は、０．２２％である。またこのときの断面積は１．７６６［ｎｍ２］である。この結果は、サファイアの（０００１）面と酸化インジウムの（１１１）面の組み合わせが、ＹＳＺの（１１１）面と酸化インジウムの（１１１）面の組み合わせよりも高い整合性を有することを示唆する。
【0057】
図３（Ａ）は、基板５０上に形成された半導体膜５１ｆの断面概略図である。
【0058】
基板５０には、上述した単結晶基板を用いることができる。基板５０としては、半導体膜５１ｆと格子不整合度の小さい材料を用いることができる。半導体膜５１ｆは、本発明の一態様の半導体装置の半導体層に用いることのできる膜である。
【0059】
半導体膜５１ｆとしては、酸化インジウム膜を用いることが好ましい。なお、半導体膜５１ｆは酸化インジウムに限られず、インジウム、スズ、ガリウム及び亜鉛のうち一以上を主成分とする金属酸化物膜を用いることができる。ここで主成分とは、金属酸化物を構成する金属元素の原子数の和に対する、目的の原子の割合が０．１％以上であるものをいう。当該割合が０．１％未満の元素を、不純物と呼ぶ場合もある。
【0060】
なお、基板５０の結晶構造と、半導体膜５１ｆの結晶構造とは、結晶方位が同一でなくてもよい場合がある。例えば、立方晶構造の結晶を有する酸化インジウムの下に、六方晶構造または三方晶構造の結晶を有する基板を用いることもできる。例えば、基板５０の表面の結晶方位を［００１］とすることで、半導体膜５１ｆの下面の結晶方位が［１１１］となるようなエピタキシャル成長を生じさせることができる場合がある。六方晶系または三方晶系の結晶として、例えば、ウルツ鉱型構造、コランダム型構造、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造、およびこれらの変形型構造などがある。ＹｂＦｅ２Ｏ４型構造またはＹｂ２Ｆｅ３Ｏ７型構造を有する結晶の一例としては、Ｉｎ－Ｇａ－Ｚｎ酸化物（ＩＧＺＯ）などが挙げられる。
【0061】
図３（Ｂ）には、基板５０にコランダム型構造を有するサファイア基板を用いた場合の、基板５０の拡大図を示している。基板５０としては、表面が（０００１）面である単結晶基板を用いることが好ましい。このとき、結晶の［０００１］方位が基板面に対して垂直な向きとなる。ここでは六方晶系のミラー指数として４つの指数を用いて示している。
【0062】
ここで、本明細書等において、結晶面を説明する際に、個別面の表記（（１１１）面、（０００１）面など）を用いた場合であっても、その特定の面には限定されず、表記する面またはその等価の面であることを含むものとする。同様に、結晶方位を説明する際に、個別方位の表記（［１１１］方位、［－２１１０］方位など）を用いた場合であっても、その特定の方位には限定されず、表記する方位またはその等価な方位であることを含むものとする。
【0063】
また、図３（Ｃ）では、オフ角（ｏｆｆ－ａｎｇｌｅ）を有する基板５０の例を示している。基板５０としてオフ角を有する基板５０を用いることで、基板５０の表面にステップ構造を形成し、形成膜のステップフロー成長による表面平坦性の向上、形成膜の結晶方位の制御容易性などが期待できる。また、オフ角を有する基板５０を用いることで、形成膜の多結晶化が抑制できる場合がある。
【0064】
図３（Ｃ）に示すように、オフ角を有する基板５０の表面には周期的なステップ構造が形成される。このとき、結晶の［０００１］方位は、基板５０の厚さ方向に対してオフ角θｏｆｆだけ傾いた状態となる。同様に結晶面（０００１）は、基板５０の厚さ方向に垂直な方向に対してオフ角θｏｆｆだけ傾いた状態となる。
【0065】
また、基板５０として六方晶系の結晶構造を有する単結晶基板を用いた場合、オフ角は＜－２１１０＞方位と平行な向きとすることが好ましい。図３（Ｄ）には、六方晶系の単位格子を模式的に示している。図中、ａ１軸、ａ２軸、及びａ３軸はそれぞれ等価で、且つ２つの軸の内角が１２０度である。またｃ軸はａ１軸、ａ２軸、及びａ３軸のそれぞれに垂直な軸である。ここで、［－２１１０］方位は、ａ１軸と平行である。また、結晶面（－２１１０）はａ１軸に垂直な面であり、いわゆるａ面ともいうことができる。すなわち、オフ角は六方晶系のａ軸（すなわちａ１軸、ａ２軸、及びａ３軸のいずれか一）に平行な向きとすることが好ましいともいえる。これにより、基板５０に周期的なステップ構造が形成でき、形成膜の結晶性を高めることができる。
【0066】
基板５０にサファイア基板を、半導体膜５１ｆに酸化インジウム膜を用いた場合、基板５０のオフ角θｏｆｆとしては、０度より大きく１０度以下、好ましくは０度より大きく８度以下、より好ましくは０度より大きく６度以下とすることができる。代表的にはオフ角θｏｆｆが５度となるように加工された基板５０を用いることが好ましい。
【0067】
ここで、図３（Ｂ）はオフ角が０度である場合に相当する。基板５０は必ずしもオフ角を有さなくてもよい。基板５０の結晶構造と半導体膜５１ｆの結晶構造との組み合わせによっては、オフ角を有さない（０度である）基板とするほうが半導体膜５１ｆの結晶性を高めることができる場合がある。例えばＹＳＺ基板と酸化インジウム膜のように、結晶系が同じ組み合わせの場合（この場合は互いに立方晶系）などでは特に好ましい。また、基板５０にオフ角を有さない基板とすることで、基板の製造コスト（加工コスト）を削減することができる。
【0068】
続いて、基板５０上に半導体膜５１ｆを形成する方法について説明する。
【0069】
基板５０上に、半導体膜５１ｆを形成する。半導体膜５１ｆは、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、湿式法などの方法により形成することができる。特に、ＡＬＤ法またはスパッタリング法により形成することが好ましい。
【0070】
半導体膜５１ｆは、ＡＬＤ法を用いて形成することが好ましい。被形成面に粒子を衝突させるスパッタリング法よりも、原子毎に定着させるＡＬＤ法を用いることで、膜中の結晶核の生成を抑制できる。これにより、半導体膜５１ｆの意図しない多結晶化を抑制できる。
【0071】
半導体膜５１ｆの成膜は、例えばプリカーサと、酸化剤と、を用いたＡＬＤ法を用いることができる。半導体膜５１ｆとしてインジウムを含む膜を形成する場合には、インジウムを含むプリカーサを用いることができる。インジウムを含むプリカーサを用いる場合、ＡＬＤ法として熱ＡＬＤ法を用いることが好ましい。または、プラズマを利用したＰＥＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＡＬＤ）法を用いることもできる。
【0072】
インジウムを含むプリカーサとして、トリメチルインジウム、トリエチルインジウム、エチルジメチルインジウム、トリス（１－メチルエチル）インジウム、トリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、インジウム（ＩＩＩ）アセチルアセトナート、（３－（ジメチルアミノ）プロピル）ジメチルインジウム、（ジエチルホスフィノ）ジメチルインジウム、クロロジメチルインジウム、ブロモジメチルインジウム、及びジメチル（２－プロパノラト）インジウム等を用いることができる。
【0073】
また、インジウムを含むプリカーサとして、炭化水素を含まない無機プリカーサを用いてもよい。インジウムを含む無機プリカーサとして、トリフルオロインジウム（フッ化インジウム（ＩＩＩ））、三塩化インジウム（塩化インジウム（ＩＩＩ））、三臭化インジウム（臭化インジウム（ＩＩＩ））、及び三ヨウ化インジウム（ヨウ化インジウム（ＩＩＩ））等のハロゲン系のインジウム化合物を用いることができる。三塩化インジウムは、分解温度が５００℃以上７００℃以下程度である。よって、三塩化インジウムを用いることで、基板温度が４００℃以上６００℃以下程度、例えば５００℃となるように加熱を行いながら、ＡＬＤ法による成膜を行うことができる。
【0074】
半導体膜５１ｆの形成方法では、不純物濃度が低い材料を用いることが好ましい。別言すると、半導体膜５１ｆの形成方法では、高純度の材料を用いることが好ましい。例えば、純度が３Ｎ（９９．９％）以上であることが好ましく、４Ｎ（９９．９９％）以上がより好ましく、５Ｎ（９９．９９９％）以上がより好ましく、６Ｎ（９９．９９９９％）以上がさらに好ましい。高純度の材料を用いることで、半導体膜５１ｆ中の不純物を低減することができる。
【0075】
インジウムを含むプリカーサの、ガリウムの含有量及びアルミニウムの含有量はそれぞれ、１０００ｐｐｍ以下であることが好ましく、５００ｐｐｍ以下がより好ましく、１００ｐｐｍ以下がさらに好ましく、５０ｐｐｍ以下がさらに好ましく、１０ｐｐｍ以下がさらに好ましく、１ｐｐｍ以下がさらに好ましい。半導体膜５１ｆ中のガリウム濃度を低減することで、トランジスタの信頼性を高めることができる。また、半導体膜５１ｆ中のアルミニウムの濃度を低減することで、半導体膜５１ｆの結晶性を向上させることができる。なお、主成分としてガリウムまたはアルミニウムを含む半導体膜５１ｆを成膜する場合であっても、インジウムを含むプリカーサに純度の高いものを用いることで、組成のばらつきを低減することができるため好ましい。
【0076】
酸化剤としては、例えば、オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）、二酸化窒素（ＮＯ２）、一酸化二窒素（Ｎ２Ｏ）、過酸化水素（Ｈ２Ｏ２）などを用いることができ、これらを２以上用いてもよい。
【0077】
単結晶または粒径の大きな多結晶を形成する場合には、成膜初期における結晶核の生成を抑制するために、水素を含む酸化剤を用いることが好ましい。例えばＨ２Ｏ、またはＨ２Ｏ２を用いることが好ましい。結晶核の少ない膜を形成したのちに、成膜中にかかる熱、または成膜後の加熱処理により結晶成長させることで、単結晶膜または粒径の大きな多結晶膜を形成することができる。一方、膜中の水素濃度および窒素濃度を低減する場合には、酸化剤としてＯ２またはＯ３を用いることが好ましく、特にＯ３を用いることがより好ましい。
【0078】
得られる膜の組成を制御する方法としては、原料ガスの流量比、原料ガスを流す時間、原料ガスを流す順番などを調整することが挙げられる。また、これらを調整することで、組成が連続して変化する膜を成膜することもできる。また、組成の異なる２以上の膜を連続して成膜することも可能となる。
【0079】
プリカーサを反応室に導入する際の基板の温度は、プリカーサの分解温度に対応した温度とすることが好ましい。ここで、インジウムを含むプリカーサとしてトリエチルインジウムを用いる熱ＡＬＤ法の場合には例えば、基板の温度は１００℃以上３５０℃以下、好ましくは１５０℃以上３００℃以下とすることができる。
【0080】
半導体膜５１ｆの成膜時、基板５０と接する領域において、エピタキシャル成長（ここではヘテロエピタキシャル成長）が生じ、結晶方位［１１１］が基板５０の厚さ方向に平行な向きに配向した単結晶膜を形成することができる。半導体膜５１ｆの結晶化は、半導体膜５１ｆの成膜中だけでなく、成膜後の徐冷時、または半導体膜５１ｆを形成したのちの基板加熱を伴う処理（成膜処理、加熱処理など）にも生じうる。
【0081】
このように、半導体膜５１ｆがとりうる結晶構造に合わせて最適な結晶方位となる基板５０を用いることで、単結晶構造を有する半導体膜５１ｆを形成することができる。
【0082】
半導体膜５１ｆの形成後、加熱処理を行うことが好ましい。加熱処理により、成膜時に結晶化が不十分であったとしても、半導体膜５１ｆの結晶性を向上させることが可能となる。
【0083】
上記加熱処理は、窒素ガスもしくは貴ガスなどの不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ（０．００１％）以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすることが好ましい。また、加熱処理は減圧状態で行ってもよい。または、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行うこともできる。
【0084】
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量は、１ｐｐｂ（１×１０－３ｐｐｍ）以下が好ましく、０．１ｐｐｂ以下がより好ましく、０．０５ｐｐｂ以下がさらに好ましい。高純度化されたガスを用いて加熱処理を行うことで、半導体膜５１ｆに水分等が取り込まれることを可能な限り防ぐことができる。
【0085】
加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置であってもよい。例えば、電気炉、又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプ等のランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
【0086】
なお、半導体膜５１ｆは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、又はＰＬＤ法を用いて形成することもできる。例えば、スパッタリング法を用いて半導体膜５１ｆを形成する場合、スパッタリングガスは、水素（Ｈ２）を含むことが好ましい。半導体膜５１ｆをスパッタリング法により形成する際に水素を導入することで、結晶性の低い半導体膜５１ｆを形成することができる。また、半導体膜５１ｆの形成時に、結晶核の発生を抑制できる、又は、結晶核の消滅を促すことができる。なお、スパッタリングガスとして、貴ガス（代表的にはアルゴン）もしくは酸素の単体ガス、又は、貴ガス及び酸素の混合ガス等を用いることもできる。
【0087】
スパッタリング法を用いて、結晶性の低い半導体膜５１ｆを形成した後、加熱処理を行うことが好ましい。当該加熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、より好ましくは３２０℃以上４５０℃以下で行うことができる。当該加熱処理を行うことで、結晶成長を促すことができ、半導体膜５１ｆ中の結晶粒を大きくすることができる。以上より、結晶性を有する半導体膜５１ｆを形成することができる。また、加熱処理を行うことで、半導体膜５１ｆ中の余剰な水素を低減できる。
【0088】
以上により、単結晶構造を有する基板５０上に、大面積の単結晶領域を有する半導体膜５１ｆを形成することができる。
【0089】
半導体膜５１ｆの形成後、不要な部分をエッチングにより除去して、島状の半導体層を形成することができる。なお、島状の半導体層を形成したのちに、上述した加熱処理を行ってもよい。当該島状の半導体層を、トランジスタのチャネル形成領域に用いることで、電気特性が極めて良好で、且つ信頼性の高いトランジスタを実現することができる。
【0090】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【0091】
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の構成例、及びその作製方法例について説明する。ここでは、半導体装置の例としてトランジスタについて説明する。以下で例示するトランジスタの半導体層には、実施の形態１で例示した半導体膜を適用することができる。
本実施の形態では、本発明の一態様の半導体装置の構成例、及びその作製方法例について説明する。ここでは、半導体装置の例としてトランジスタについて説明する。以下で例示するトランジスタの半導体層には、実施の形態１で例示した半導体膜を適用することができる。
【0092】
［構成例１］
図４（Ａ）乃至図４（Ｄ）は、トランジスタ２００の上面図及び断面図である。図４（Ａ）は、トランジスタ２００の上面図であり、図４（Ｂ）乃至図４（Ｄ）は、それぞれ図４（Ａ）中の切断線Ａ１－Ａ２、Ａ３－Ａ４、Ａ５－Ａ６に対応する断面概略図である。図４（Ｂ）はトランジスタ２００のチャネル長方向の断面に相当し、図４（Ｃ）、（Ｄ）はそれぞれチャネル幅方向の断面に相当する。図５は、図４（Ｂ）の拡大図である。なお、図４（Ａ）では、一部の構成要素を省略している。
図４（Ａ）乃至図４（Ｄ）は、トランジスタ２００の上面図及び断面図である。図４（Ａ）は、トランジスタ２００の上面図であり、図４（Ｂ）乃至図４（Ｄ）は、それぞれ図４（Ａ）中の切断線Ａ１－Ａ２、Ａ３－Ａ４、Ａ５－Ａ６に対応する断面概略図である。図４（Ｂ）はトランジスタ２００のチャネル長方向の断面に相当し、図４（Ｃ）、（Ｄ）はそれぞれチャネル幅方向の断面に相当する。図５は、図４（Ｂ）の拡大図である。なお、図４（Ａ）では、一部の構成要素を省略している。
【0093】
トランジスタ２００は、基板２１０上に設けられる。トランジスタ２００は、基板２１０上に設けられた半導体層２３０と、半導体層２３０上の絶縁層２５０と、絶縁層２５０上の導電層２６０と、を有する。また半導体層２３０を覆って絶縁層２７５が設けられ、絶縁層２７５上に絶縁層２８０が設けられている。絶縁層２８０及び絶縁層２７５には半導体層２３０に達する溝部が設けられ、当該溝部の内部に絶縁層２５０及び導電層２６０が設けられている。絶縁層２５０は、上記溝部の内部において、絶縁層２８０、絶縁層２７５、及び半導体層２３０のそれぞれの表面に沿って設けられている。導電層２６０は、当該溝部を埋めるように、絶縁層２５０上に設けられている。また絶縁層２８０、絶縁層２５０、及び導電層２６０を覆って絶縁層２８２、絶縁層２８３、絶縁層２８５がこの順に設けられている。
【0094】
半導体層２３０は、領域２３０ｉと、領域２３０ｉを挟む一対の低抵抗領域（領域２３０ｎａ、領域２３０ｎｂ）を有する。領域２３０ｉはトランジスタ２００のチャネル形成領域として機能する。領域２３０ｎａは、ソース領域またはドレイン領域の一方として機能し、領域２３０ｎｂはその他方として機能する。絶縁層２５０はトランジスタ２００のゲート絶縁層として機能し、導電層２６０はトランジスタ２００のゲート電極として機能する。
【0095】
半導体層２３０に、実施の形態１で例示した半導体膜５１ｆを適用することができる。また、基板２１０には、実施の形態１で例示した基板５０を適用することができる。
【0096】
半導体層２３０には、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
【0097】
半導体として機能する金属酸化物のバンドギャップは、２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。このように、チャネル形成領域に金属酸化物を有するトランジスタをＯＳトランジスタと呼ぶ。ＯＳトランジスタは、オフ電流が小さいため、半導体装置の消費電力を十分に低減できる。また、ＯＳトランジスタの周波数特性が高いため、半導体装置を高速に動作させることができる。
【0098】
半導体層２３０としては、酸化インジウムを用いることが好ましい。特に、単結晶の酸化インジウム膜を用いることが好ましい。なお、半導体層２３０は結晶性を有する膜を用いることが好ましく、単結晶構造の酸化インジウムを用いることが特に好ましいが、多結晶構造または微結晶構造を有する酸化インジウムを用いることもできる。単結晶構造を有する酸化インジウムを用いることで、結晶粒界におけるキャリア散乱等を抑制することができ、高い電界効果移動度のトランジスタを実現できる。また、信頼性の高いトランジスタを実現できる。
【0099】
多結晶構造を有する酸化インジウムを用いる場合、少なくともチャネル形成領域（導電層２６０と重畳する領域）には、結晶粒界が観測されないことが好ましい。これにより、多結晶構造を有する酸化インジウムであっても、単結晶構造を有する場合と同様の効果を奏することができる。
【0100】
半導体層２３０の領域２３０ｉ、領域２３０ｎａまたは領域２３０ｎｂの膜厚は、２ｎｍ以上５０ｎｍ以下であることがより好ましく、２．５ｎｍ以上３０ｎｍ以下であることがより好ましく、２．５ｎｍ以上２０ｎｍ以下であることがより好ましく、５ｎｍ以上２０ｎｍ以下であることがより好ましく、５ｎｍ以上１０ｎｍ以下であることがさらに好ましい。半導体層２３０の膜厚を上記範囲とすることで、半導体層２３０の結晶性を高めることができる。
【0101】
結晶性の高い酸化物半導体のなかでも、酸化インジウムは、例えばＩＧＺＯ（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物）膜と比較して、水素及び酸素の一方又は双方が移動しやすい膜である。よって、酸化インジウムは、例えばＩＧＺＯ膜と比較して、水素及び酸素の一方又は双方が供給されやすく、且つ排出されやすい膜であるといえる。これにより、半導体層２３０中にキャリアまたは固定電荷となりうる過剰な酸素、または過剰な水素が蓄積されにくいといえるため、電気特性および信頼性の良好なトランジスタをとすることができる。
【0102】
半導体層２３０は、結晶性を低下させる元素の濃度が低減されていることが好ましい。例えば、ホウ素、アルミニウムなどの元素の濃度が、１ａｔｏｍｉｃ％以下であることが好ましく、０．１ａｔｏｍｉｃ％以下であることがより好ましく、０．０１ａｔｏｍｉｃ％（１００ｐｐｍ）以下であることがさらに好ましい。
【0103】
また、ガリウムは過剰な酸素原子と結合しやすい性質があるため、ガリウムを多く含有する場合には、ＰＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）試験におけるしきい値電圧の変動量が大きくなる場合がある。そのため、半導体層２３０中のガリウム濃度は１ａｔｏｍｉｃ％以下であることが好ましく、０．１ａｔｏｍｉｃ％以下であることがより好ましく、０．０１ａｔｏｍｉｃ％（１００ｐｐｍ）以下であることがさらに好ましい。
【0104】
そのほか、半導体層２３０に用いることができる金属酸化物として、酸化スズ、酸化亜鉛、インジウムスズ酸化物、インジウムチタン酸化物、インジウムガリウム酸化物、インジウムタングステン酸化物、インジウム亜鉛酸化物、インジウムガリウムアルミニウム酸化物、インジウムガリウムスズ酸化物、ガリウム亜鉛酸化物、アルミニウム亜鉛酸化物、インジウムアルミニウム亜鉛酸化物、インジウムスズ亜鉛酸化物、インジウムチタン亜鉛酸化物、インジウムガリウム亜鉛酸化物、インジウムガリウムスズ亜鉛酸化物、インジウムガリウムアルミニウム亜鉛酸化物などを用いることもできる。または、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物、アルミニウムスズ酸化物などを用いることもできる。これらを用いる場合には、少なくとも結晶性を有する膜であることが好ましく、単結晶構造を有することがより好ましい。
【0105】
半導体層２３０は、積層構造を有していてもよい。例えば２層構造、または３層以上の積層構造を有することができる。このとき、積層膜のうち少なくとも一つが、他の膜とは異なる元素を含んでいてもよいし、積層膜の全てが同じ構成元素である膜であってもよい。
【0106】
例えば、２層構造のうち、一方に酸化インジウム膜を用い、他方にはインジウムに加えて、スズ、亜鉛、ガリウム、アルミニウム、タングステン、モリブデン、及びシリコンのうち、一以上の元素を含む酸化物膜を用いることができる。また、例えば３層構造のうち、２層目に位置する膜に酸化インジウム膜を用い、１層目と３層目には、インジウムに加えて上述の元素のうち一以上を含む酸化物膜を用いることができる。
【0107】
または、２層構造の両方の膜、または３層構造の全ての膜に、酸化インジウム膜を用いることができる。このとき、積層構造を構成する一の膜には、密度、キャリア濃度、バンドギャップ、膜中の水素濃度、膜中の水素以外の不純物濃度、酸素欠損量などのうち、一以上が、他の膜と異なる膜を適用することができる。例えば３層構造のうち、１層目と３層目には、２層目よりもバンドギャップの大きな酸化インジウム膜を用いることで、いわゆる埋め込みチャネル構造を実現でき、信頼性の高いトランジスタを実現することができる。
【0108】
領域２３０ｎａ及び領域２３０ｎｂは、領域２３０ｉよりも低抵抗な領域である。言い換えると、領域２３０ｉよりもキャリア濃度の高い領域である。領域２３０ｎａ及び領域２３０ｎｂには、半導体層２３０に導電性を付与する元素が含まれることが好ましい。当該元素としては、チタン、タンタル、タングステン、モリブデン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウム、水素、ホウ素、リンなどが挙げられる。領域２３０ｎａ及び領域２３０ｎｂは、上記元素のうち少なくとも一を含むことが好ましい。
【0109】
半導体層２３０に導電性を付与する上記元素は、ドーピング法、イオンインプラント法、熱拡散法などの方法により、半導体層２３０の一部に導入することができる。このとき、チャネル形成領域となる領域２３０ｉには、当該元素が導入されないことが好ましい。例えば領域２３０ｉをマスクした状態で、半導体層２３０の当該マスクに覆われない領域に、ドーピング法またはイオンインプラント法により上記元素を導入することで、領域２３０ｉ、領域２３０ｎａ、及び領域２３０ｎｂを作り分けることができる。
【0110】
ゲート絶縁層として機能する絶縁層２５０は、水素を捕獲及び水素を固着する機能を有することが好ましい。これにより、半導体層２３０のチャネル形成領域中の水素濃度を低減できる。これによりチャネル形成領域をｉ型または実質的にｉ型とすることができる。
【0111】
ここで、絶縁層２５０は、半導体層２３０に接する第１の層と、第１の層上の第２の層と、第２の層上の第３の層の積層構造とすることが好ましい。この場合、第１の層が水素を捕獲及び水素を固着する機能を有することが好ましい。
【0112】
水素を捕獲及び水素を固着する機能を有する絶縁体として、アモルファス構造を有する金属酸化物が挙げられる。第１の層として、例えば、酸化マグネシウム、またはアルミニウム及びハフニウムの一方または双方を含む酸化物などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。つまり、アモルファス構造を有する金属酸化物は、水素を捕獲または固着する能力が高いといえる。
【0113】
また、第１の層に、高誘電率（ｈｉｇｈ－ｋ）材料を用いることが好ましい。なお、ｈｉｇｈ－ｋ材料の一例として、アルミニウム及びハフニウムの一方または双方を含む酸化物がある。第１の層としてｈｉｇｈ－ｋ材料を用いることで、ゲート絶縁層の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁層として機能する絶縁体の等価酸化膜厚の薄膜化が可能となる。
【0114】
第１の層として、アルミニウム及びハフニウムの一方または双方を含む酸化物を用いることが好ましく、アモルファス構造を有し、アルミニウム及びハフニウムの一方または双方を含む酸化物を用いることがより好ましく、アモルファス構造を有する酸化アルミニウムを用いることがさらに好ましい。
【0115】
次に、第２の層は、酸化シリコンまたは酸化窒化シリコンなどの、熱に対し安定な構造の絶縁体を用いることが好ましい。
【0116】
また、第２の層上に第４の層を設ける構造にしてもよい。この場合、第４の層としては、第１の層に用いることができる絶縁体を設けることができる。例えば、第４の層として、酸化ハフニウムを用いることができる。ここで、第３の層と第２の層の間に、第４の層を設けることにより、第２の層などに含まれる水素を、より効果的に捕獲及び固着させることができる。
【0117】
第３の層は、酸素に対するバリア性を有することが好ましい。第３の層は半導体層２３０のチャネル形成領域と導電層２６０との間、及び絶縁層２８０と導電層２６０との間に設けられている。当該構成にすることで、半導体層２３０のチャネル形成領域に含まれる酸素が導電層２６０へ拡散し、半導体層２３０のチャネル形成領域に酸素欠損が形成されることを抑制できる。また、半導体層２３０に含まれる酸素及び絶縁層２８０に含まれる酸素が導電層２６０へ拡散し、導電層２６０が酸化されることを抑制できる。第３の層は、少なくとも絶縁層２８０よりも酸素を透過しにくいことが好ましい。例えば、第３の層として、窒化シリコン膜を用いることが好ましい。この場合、第３の層は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
【0118】
さらに、第３の層は、水素に対するバリア性を有することが好ましい。これにより、導電層２６０に含まれる水素などの不純物が、半導体層２３０に拡散することを防ぐことができる。
【0119】
絶縁層２７５は、酸素に対するバリア性を有することが好ましい。絶縁層２７５は、絶縁層２８０と半導体層２３０との間に設けられている。当該構成にすることで、半導体層２３０に含まれる酸素が絶縁層２８０に拡散することを抑制できる。これにより、半導体層２３０（特に領域２３０ｉ）中に酸素欠損が形成されることを抑制できる。絶縁層２７５は、少なくとも絶縁層２８０よりも酸素を透過しにくいことが好ましい。さらに、絶縁層２７５は、水素に対するバリア性を有することが好ましい。これにより、絶縁層２８０に含まれる水素が半導体層２３０に拡散し、半導体層２３０（特に領域２３０ｉ）がｎ型化することを抑制できる。
【0120】
例えば、絶縁層２７５として、窒化シリコンまたは窒化酸化シリコンを用いることが好ましい。そのほか、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。
【0121】
絶縁層２８２及び絶縁層２８３のうち一方または双方は、外部から水、水素などの不純物が絶縁層２８０側に拡散することを防ぐバリア膜として機能する。絶縁層２８２及び絶縁層２８３のうち一方または双方には、絶縁層２７５と同様に、酸素及び水素に対してバリア性を有する膜を用いることが好ましい。
【0122】
また、絶縁層２８２及び絶縁層２８３のうち一方または双方には、水素を捕獲及び水素を固着する絶縁膜を用いることが好ましい。これにより、より効果的に水、水素などの不純物が絶縁層２８０側に拡散することを防ぐことができる。水素を捕獲及び水素を固着する絶縁膜としては、例えば、酸化マグネシウム、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネート、またはハフニウムシリケートなどの金属酸化物を用いることができる。
【0123】
絶縁層２８５、絶縁層２８３、絶縁層２８２、絶縁層２８０、及び絶縁層２７５には、領域２３０ｎａ、領域２３０ｎｂにそれぞれ達する開口部が設けられている。領域２３０ｎａに達する開口部の側壁に接して絶縁層２４１ａが設けられ、絶縁層２４１ａよりも内側に導電層２４０ａが設けられている。同様に、領域２３０ｎｂに達する開口部内には絶縁層２４１ｂ及び導電層２４０ｂが設けられている。導電層２４０ａ及び導電層２４０ｂは、トランジスタ２００上に設けられた配線等と、トランジスタ２００のソースまたはドレインとを接続するビア（プラグともいう）として機能する。
【0124】
導電層２４０ａ及び導電層２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層２４０ａおよび導電層２４０ｂは積層構造としてもよい。
【0125】
例えば、図５に示すように、導電層２４０ａ及び導電層２４０ｂを２層の積層構造にしてもよい。導電層２４０ａは、開口部に沿って形成された導電層２４０ａ１と、導電層２４０ａ１よりも内側に形成された導電層２４０ａ２を有する。同様に、導電層２４０ｂは、導電層２４０ｂ１と導電層２４０ｂ２を有する。
【0126】
導電層２４０ａ１及び導電層２４０ｂ１には、水、水素などの不純物の透過を抑制する機能を有するタンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどの導電性材料を用いることが好ましい。導電層２４０ａ１及び導電層２４０ｂ１を設けることで、水、水素などの不純物が、導電層２４０ａ２及び導電層２４０ｂ２を通じて半導体層２３０に混入することを抑制することができる。なお、導電層２４０ａ２及び導電層２４０ｂ２は、上記の導電層２４０ａ及び導電層２４０ｂに用いることが可能な導電性材料を用いることができる。
【0127】
また、図５に示すように、導電層２４０ａ及び導電層２４０ｂの上面は、絶縁層２８５の上面と、一致または略一致するように形成することができる。また、図５に示すように、導電層２４０ａ及び導電層２４０ｂの下部が半導体層２３０に埋め込まれるように形成される場合がある。
【0128】
絶縁層２４１ａ及び絶縁層２４１ｂは、絶縁層２８５、絶縁層２８０等に含まれる水または水素が導電層２４０ａまたは導電層２４０ｂに拡散することを防ぐバリア膜として機能する。また、絶縁層２４１ａ及び絶縁層２４１ｂは、絶縁層２８５、絶縁層２８０等から導電層２４０ａまたは導電層２４０ｂに酸素が拡散し、これらが酸化されることを防ぐ機能を有することが好ましい。絶縁層２４１ａ及び絶縁層２４１ｂとしては、絶縁層２７５に用いることができる材料を適用できる。
【0129】
導電層２６０は、トランジスタ２００のゲート電極として機能する。ここで、導電層２６０は、図４（Ａ）、及び図４（Ｃ）に示すように、チャネル幅方向に延在して設けられることが好ましい。このような構成にすることで、複数のトランジスタを設ける場合に、導電層２６０は配線として機能する。
【0130】
導電層２６０は積層構造を有していてもよい。図５には、導電層２６０が、絶縁層２５０と接する側に位置する導電層２６０ａと、その上の導電層２６０ｂとを有する例を示している。このとき、導電層２６０ａには、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどの酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。また導電層２６０ｂには、タングステン、銅、またはアルミニウムなどの低抵抗な導電性材料を用いることが好ましい。
【0131】
絶縁層２８０及び絶縁層２８５は、層間絶縁膜として機能するため、比較的誘電率の低い絶縁材料を用いることが好ましい。絶縁層２８０及び絶縁層２８５としては、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、及び、空孔を有する酸化シリコンなどを用いることが好ましい。
【0132】
［構成例２］
以下では、上記構成例１とは一部の構成が異なる構成例について説明する。なお、上記と重複する要素については、同一の符号を付し、繰り返しの説明は省略する。
以下では、上記構成例１とは一部の構成が異なる構成例について説明する。なお、上記と重複する要素については、同一の符号を付し、繰り返しの説明は省略する。
【0133】
【0134】
トランジスタ２００Ａは、上記構成例１で例示したトランジスタ２００と比較して、導電層２４２ａ、導電層２４２ｂ、絶縁層２７１ａ、及び絶縁層２７１ｂを有する点、ならびに半導体層２３０に領域２３０ｎａ及び領域２３０ｎｂが形成されていない点、などが主に相違している。
【0135】
導電層２４２ａは、トランジスタ２００Ａのソース電極及びドレイン電極の一方として機能し、導電層２４２ｂはその他方として機能する。導電層２４２ａ及び導電層２４２ｂは、それぞれ半導体層２３０上に設けられている。また導電層２４２ａ及び導電層２４２ｂを覆って、絶縁層２７５が設けられている。また、絶縁層２５０は、導電層２４２ａ及び導電層２４２ｂのそれぞれの側面と接して設けられている。
【0136】
導電層２４２ａ及び導電層２４２ｂは、金属酸化物または金属窒化物などの酸化されにくい導電性材料を用いることが好ましい。これにより、半導体層２３０に含まれる酸素によって、導電層２４２ａ及び導電層２４２ｂが過剰に酸化され、電気抵抗が上昇することを防ぐことができる。
【0137】
導電層２４２ａ及び導電層２４２ｂは、積層構造を有することが好ましい。このとき、半導体層２３０と接する側には、上記金属酸化物または金属窒化物などの酸化されにくい導電性材料を用いることが好ましい。また、半導体層２３０と接しない側には、半導体層２３０と接する層より導電性の高い金属または合金を含む導電性材料を用いることが好ましい。これにより、導電層２４２ａ及び導電層２４２ｂを、導電性が高い配線または電極として機能させることができる。
【0138】
導電層２４２ａ、２４２ｂにおいて、半導体層２３０と接する側には、金属窒化物を用いることが好ましく、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などを用いることが好ましい。また、金属酸化物を用いることが好ましく、酸化タングステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物、インジウムスズ酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化チタンを含むインジウムスズ酸化物、シリコンを添加したインジウムスズ酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物、酸化タングステンを含むインジウム亜鉛酸化物などの金属酸化物を用いることができる。そのほか、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化されにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
【0139】
絶縁層２７１ａは導電層２４２ａと絶縁層２７５との間に位置し、絶縁層２７１ｂは導電層２４２ｂと絶縁層２７５との間に位置している。絶縁層２７１ａ及び絶縁層２７１ｂは、導電層２４２ａ及び導電層２４２ｂの加工時にエッチングストッパとして機能し、導電層２４２ａ及び導電層２４２ｂを保護する無機絶縁体である。また、絶縁層２７１ａ及び絶縁層２７１ｂは、導電層２４２ａ及び導電層２４２ｂに接するため、導電層２４２ａ、２４２ｂを酸化させにくい、無機絶縁体であることが好ましい。例えば、絶縁層２７１ａ及び絶縁層２７１ｂを積層構造とし、導電層２４２ａ、２４２ｂと接する側に窒化シリコンを用い、それ以外に酸化シリコンを用いる構成とすることもできる。
【0140】
導電層２４０ａ及び導電層２４０ｂは、それぞれ絶縁層２８５、絶縁層２８３、絶縁層２８２、絶縁層２８０、絶縁層２７５及び絶縁層２７１ａ（または絶縁層２７１ｂ）に設けられた開口部内に位置する。導電層２４０ａ１、導電層２４０ｂ１はそれぞれ、導電層２４２ａ、導電層２４２ｂと接して設けられている。
【0141】
［変形例］
以下では、上記構成例１及び構成例２とは一部の構成が異なる例について説明する。なお以下では、上記と重複する部分については説明を省略する。
以下では、上記構成例１及び構成例２とは一部の構成が異なる例について説明する。なお以下では、上記と重複する部分については説明を省略する。
【0142】
〔変形例１〕
図８（Ａ）乃至（Ｄ）には、トランジスタ２００Ｂの構成例を示している。図８（Ａ）は上面図であり、図８（Ｂ）乃至（Ｄ）はそれぞれ断面図である。図８（Ａ）乃至（Ｄ）に示す構成は、絶縁層２５５を有する点で、主に上記構成例２と相違している。また、絶縁層２５０は、絶縁層２５５の側面に接する。
図８（Ａ）乃至（Ｄ）には、トランジスタ２００Ｂの構成例を示している。図８（Ａ）は上面図であり、図８（Ｂ）乃至（Ｄ）はそれぞれ断面図である。図８（Ａ）乃至（Ｄ）に示す構成は、絶縁層２５５を有する点で、主に上記構成例２と相違している。また、絶縁層２５０は、絶縁層２５５の側面に接する。
【0143】
なお、ここでは、導電層２４２ａ及び導電層２４２ｂのそれぞれを２層構造で示す。導電層２４２ａは、導電層２４２ａ１と、導電層２４２ａ１上の導電層２４２ａ２との積層構造を有する。導電層２４２ｂは、導電層２４２ｂ１と、導電層２４２ｂ１上の導電層２４２ｂ２との積層構造を有する。
【0144】
絶縁層２５５は、絶縁層２８０等に形成された開口部の内部に配置され、当該開口部における、絶縁層２８０の側面、導電層２４２ａ２の側面、導電層２４２ｂ２の側面、導電層２４２ａ１の上面、導電層２４２ｂ１の上面、及び基板２１０の上面に接する。
【0145】
絶縁層２５５は、酸素に対するバリア性を有することが好ましい。絶縁層２５５が酸素に対するバリア性を有することで、導電層２４２ａ及び導電層２４２ｂの側面が酸化され、当該側面に酸化膜が形成されることを抑制できる。これにより、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を起こすことを抑制できる。絶縁層２５５としては、絶縁層２７５などに用いることができるバリア絶縁体を用いることができる。例えば、絶縁層２５５として、窒化シリコンを用いればよい。
【0146】
絶縁層２８０に設けられた開口部は、導電層２４２ａ２と導電層２４２ｂ２の間の領域と重なる。上面視において、上記開口部における、絶縁層２８０の側面は、導電層２４２ａ２の側面、及び導電層２４２ｂ２の側面と一致または略一致する。また、導電層２４２ａ１及び導電層２４２ｂ１の一部は、上記開口部の内側に突出するように形成されている。すなわち、導電層２４２ａ１は、導電層２４２ａ２よりも導電層２６０側に突出した部分を有する。同様に、導電層２４２ｂ１は、導電層２４２ｂ２よりも導電層２６０側に突出した部分を有する。
【0147】
絶縁層２５５は、導電層２４２ａ１の突出した部分の上面、及び導電層２４２ｂ１の突出した部分の上面と接して設けられている。また、絶縁層２５０は、導電層２４２ａ２及び導電層２４２ｂ２とは接することなく、半導体層２３０の上面、導電層２４２ａ１の側面、導電層２４２ｂ１の側面、及び絶縁層２５５の側面と接する。
【0148】
絶縁層２５５は異方性エッチングを用いて、絶縁層２８０に設けられた開口部の側壁に接して、サイドウォール状に形成される。絶縁層２５５は、導電層２４２ａ２の側面、及び導電層２４２ｂ２の側面に接して形成されており、導電層２４２ａ２、及び導電層２４２ｂ２の酸化を抑制する機能を有する。
【0149】
【0150】
絶縁層２５５を設けない構成にする場合、導電層２４２ａ１の突出部、及び導電層２４２ｂ１の突出部に重なって、絶縁層２５０の一部が配置される。また、導電層２４２ａ１の突出部、及び導電層２４２ｂ１の突出部に重なって、導電層２６０の一部が配置される場合もある。ここで、導電層２４２ａ１の突出部、及び導電層２４２ｂ１の突出部は、絶縁層２５０に接する。また、絶縁層２５０の側面が絶縁層２８０の側面、絶縁層２７５の側面、絶縁層２７１ａの側面、絶縁層２７１ｂの側面、導電層２４２ａ２の側面、及び導電層２４２ｂ２の側面に接する。
【0151】
絶縁層２５０の、絶縁層２８０に設けられた開口部に配置される部分は、当該開口部の形状を反映して形成される。よって、絶縁層２５０は、当該開口部内に突出した導電層２４２ａ１及び導電層２４２ｂ１の形状を反映して形成される。
【0152】
図９（Ｂ）に示すように、トランジスタ２００Ｃのチャネル長方向の断面視において、導電層２４２ａ１と導電層２４２ｂ１の間の距離は、導電層２４２ａ２と導電層２４２ｂ２の間の距離より小さい。このような構成にすることで、ソースとドレインの間の距離をより短くし、それに応じてチャネル長を短くすることが可能になる。よって、トランジスタ２００Ｃの周波数特性を向上させることができる。このように、半導体装置の微細化を図ることで、動作速度の向上した半導体装置を提供できる。
【0153】
〔変形例３〕
上記では、ゲート電極が埋め込まれた構成について説明したが、以下ではこれとは異なる構成のトランジスタについて説明する。
上記では、ゲート電極が埋め込まれた構成について説明したが、以下ではこれとは異なる構成のトランジスタについて説明する。
【0154】
図１０（Ａ）にトランジスタ２００Ｄのチャネル長方向の断面図を示す。トランジスタ２００Ｄは、半導体層２３０、絶縁層２５０、導電層２６０、導電層２４２ａ及び導電層２４２ｂを有する。半導体層２３０は、基板２１０の上面と接する。
【0155】
半導体層２３０を覆って絶縁層２５０が設けられ、絶縁層２５０上の半導体層２３０と重なる位置に導電層２６０が設けられている。また絶縁層２５０及び導電層２６０を覆って、絶縁層２８１と絶縁層２８０とが積層して設けられている。
【0156】
半導体層２３０は、導電層２６０と重なる領域２３０ｉと、領域２３０ｉを挟む一対の領域２３０ｎａ、領域２３０ｎｂを有する。領域２３０ｉはチャネル形成領域として機能し、領域２３０ｎａ、領域２３０ｎｂは低抵抗な領域である。
【0157】
絶縁層２８１、絶縁層２８０、及び絶縁層２５０には、それぞれ領域２３０ｎａまたは領域２３０ｎｂに達する一対の開口部が設けられている。導電層２４２ａ及び導電層２４２ｂは絶縁層２８０上に設けられ、それぞれ当該開口部において領域２３０ｎａまたは領域２３０ｎｂと接する。
【0158】
絶縁層２８１としては、上記絶縁層２７５と同様の水素及び酸素に対してバリア性を有する絶縁体を用いることができる。これにより、絶縁層２８０に含まれる不純物が半導体層２３０に拡散すること、及び半導体層２３０に含まれる酸素が絶縁層２８０側に拡散することを抑制できる。
【0159】
領域２３０ｎａ及び領域２３０ｎｂには、半導体層２３０に導電性を付与する元素が含まれることが好ましい。例えば導電層２６０をマスクとして、絶縁層２５０を介して半導体層２３０の導電層２６０と重ならない領域にドーピング法またはイオンインプラント法により上記元素を導入することができる。
【0160】
図１０（Ｂ）では、絶縁層２５０が導電層２６０と重なる領域にのみ位置し、半導体層２３０の領域２３０ｎａ及び領域２３０ｎｂ上には設けられない場合の例である。このとき、領域２３０ｎａ及び領域２３０ｎｂと接する絶縁層２８１に、上述の元素を含む膜を用いることで、絶縁層２８１の形成時、またはその後の熱処理などにより領域２３０ｎａ及び領域２３０ｎｂに当該元素を導入することもできる。例えば絶縁層２８１に、水素を含有した窒化シリコンを用いることで、領域２３０ｎａ及び領域２３０ｎｂに水素を供給することができる。
【0161】
以上が、変形例についての説明である。
【0162】
［応用例］
以下では、本発明の一態様の半導体装置の応用例について説明する。
以下では、本発明の一態様の半導体装置の応用例について説明する。
【0163】
上記構成例１で例示した半導体層２３０が有する領域２３０ｎ（領域２３０ｎａまたは領域２３０ｎｂ）を、配線、電極、または端子などとして用いることができる。図１１（Ａ）には、領域２３０ｎを配線として用いた場合の上面図を示し、図１１（Ｂ）には、図１１（Ａ）中の切断線Ａ７－Ａ８に対応する断面図を示す。
【0164】
絶縁層２８５上に、それぞれ配線として機能する導電層２４５ａ、導電層２４５ｂが設けられている。また領域２３０ｎは、導電層２４５ａと導電層２４５ｂとを接続するための配線２０５として機能する。領域２３０ｎと導電層２４５ａとは導電層２４０ｃによって接続され、領域２３０ｎと導電層２４５ｂとは導電層２４０ｄによって接続されている。また、導電層２４０ｃと絶縁層２８５等との間には絶縁層２４１ｃが設けられ、導電層２４０ｄと絶縁層２８５等との間には絶縁層２４１ｄが設けられている。
【0165】
また、上記構成例２で例示した、半導体層２３０と導電層２４２ａ等の積層構造もまた、配線、電極、または端子などとして用いることができる。図１１（Ｃ）、（Ｄ）に、その場合の構成例を示している。配線２０５Ａは、半導体層２３０と導電層２４２ｃの積層体を有する。
【0166】
導電層２４２ｃと導電層２４５ａとは導電層２４０ｃによって接続され、導電層２４２ｃと導電層２４５ｂとは導電層２４０ｄによって接続されている。配線２０５Ａでは、半導体層２３０と導電層２４２ｃとを積層して用いるため、半導体層２３０に導電性を付与するための元素を添加していない場合であっても、これらの積層体を配線等として用いることができる。
【0167】
【0168】
トランジスタ２００Ａが有する導電層２４２ａは、導電層２４０ｃを介して絶縁層２８５上の導電層２４５ａと接続されている。一方、導電層２６０を介して反対側に位置する導電層２４２ｂ及び半導体層２３０の積層体は、トランジスタ２００Ａの一部であり、且つ配線２０５の一部でもある。図１１（Ｆ）では見やすさのためトランジスタ２００Ａと配線２０５Ｂとで、一点鎖線で囲む範囲を異ならせているが、実際にはこれらの境は存在しない。例えば図１１（Ｆ）では、半導体層２３０と導電層２４２ｂの積層体のうち、縦方向に延在する部分を配線２０５Ｂ、それ以外の部分をトランジスタ２００Ａの一部と、便宜上分けることもできる。
【0169】
また、導電層２４２ｂと半導体層２３０との積層体の一部は、導電層２４５ａと異なる高さに位置しているため、図１１（Ｅ）、（Ｆ）に示すように、交差するように配置することができる。
【0170】
以上のように、半導体層２３０の一部、または半導体層２３０と導電層２４２との積層体の一部を、配線等として用いることにより、設計の自由度を高め、より集積度の高い半導体装置を実現することができる。また、半導体層２３０または半導体層２３０と導電層２４２の積層体を、多層配線構造における配線層のうちの一つを兼ねることができるため、製造工程が削減され、製造歩留まりの向上、製造コストの削減などの効果を奏する。
【0171】
以上が、応用例についての説明である。
【0172】
［作製方法例１］
以下では、本発明の一態様のトランジスタの作製方法の一例について説明する。ここでは、上記構成例１で例示したトランジスタ２００を例に挙げて説明する。
以下では、本発明の一態様のトランジスタの作製方法の一例について説明する。ここでは、上記構成例１で例示したトランジスタ２００を例に挙げて説明する。
【0173】
図１２（Ａ１）、（Ｂ１）、（Ｃ１）、（Ｄ１）、図１３（Ａ１）、（Ｂ１）、（Ｃ１）、及び（Ｄ１）は、以下で例示する作製方法例の各段階における断面概略図であり、図１２（Ａ２）、（Ｂ２）、（Ｃ２）、（Ｄ２）、図１３（Ａ２）、（Ｂ２）、（Ｃ２）、及び（Ｄ２）は、斜視図である。なお斜視図については、一部を切り欠いて断面を示している。また斜視図には、一部の構成要素（絶縁層など）については、その輪郭のみを破線で示している。
【0174】
まず、基板２１０上に、単結晶領域を有する半導体膜を形成する。基板及び半導体膜については、上記実施の形態１における基板５０、半導体膜５１ｆの記載を参照することができる。
【0175】
半導体膜の形成後、加熱処理を行うことが好ましい。例えば、加熱処理として、窒素ガスと酸素ガスの流量比を４：１として、４５０℃の温度で１時間の処理を行うことができる。加熱処理を行うことで、半導体膜の結晶性を向上させることができる。また、加熱処理を行うことで、半導体膜中に酸素を供給し、半導体膜中の酸素欠損を低減させることができる。また加熱処理により、半導体膜中の水素を脱離させることができる。これにより、トランジスタ２００の信頼性向上を図ることができる。
【0176】
続いて、半導体膜の不要な部分をエッチングにより除去することで、島状の半導体層２３０を形成する（図１２（Ａ１）、（Ａ２））。上記加工には、ドライエッチング法またはウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、半導体膜上にハードマスクとして機能する層を形成してもよい。ハードマスクを用いることで加工性を向上させ、目的の形状に加工しやすくなるため好ましい。
【0177】
図１２（Ａ１）に示すように、半導体層２３０の側面がテーパ形状になっていてもよい。半導体層２３０の側面のテーパ角は、例えば、６０°以上９０°未満とすることができる。このように側面をテーパ形状にすることで、これより後の工程において、絶縁層２７５などの被覆性が向上し、鬆などの欠陥を低減できる。
【0178】
なお、リソグラフィ法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで、導電体、半導体、または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成することができる。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオンビームを用いる場合には、マスクを用いなくてもよい場合がある。
【0179】
なお、加工後に不要になったレジストマスクは、酸素プラズマを用いたアッシング（以下、酸素プラズマ処理と呼ぶ場合がある。）などのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
【0180】
ハードマスクを用いる場合、半導体膜上にハードマスク材料となる絶縁膜または導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。半導体膜などのエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。半導体膜のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
【0181】
また、被加工物とレジストマスクの間に、ＳＯＣ（Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）膜、及びＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を成膜する構成にしてもよい。ＳＯＣ膜及びＳＯＧ膜をマスクとして用いることで、レジストマスクとの密着性を向上させ、マスクパターンの耐久性を向上させることができる。例えば、被加工物の上に、ＳＯＣ膜、ＳＯＧ膜、レジストマスクの順に成膜してリソグラフィ法を行うことができる。
【0182】
次に、半導体層２３０を覆って、絶縁層２７５を成膜する（図１２（Ｂ１）、（Ｂ２））。絶縁層２７５は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜することができる。
【0183】
絶縁層２７５には、酸素の透過を抑制する機能を有する絶縁体を用いることが好ましい。例えば、絶縁層２７５として、ＰＥＡＬＤ法を用いて窒化シリコンを成膜することが好ましい。または、絶縁層２７５として、スパッタリング法を用いて、酸化アルミニウムを成膜し、その上にＰＥＡＬＤ法を用いて窒化シリコンを成膜する構成にしてもよい。
【0184】
続いて、絶縁層２７５上にマスク層２７０を形成する（図１２（Ｃ１）、（Ｃ２））。マスク層２７０は、半導体層２３０のチャネル形成領域（領域２３０ｉ）となる部分を覆って設ける。またマスク層２７０は、のちに絶縁層２８０等に設けられ、絶縁層２５０及び導電層２６０が埋め込まれる溝部が形成される領域に設けることができる。
【0185】
マスク層２７０は、絶縁層２７５、及びのちに形成する絶縁層２８０等とエッチング速度の選択比が大きい材料を用いることができる。さらにマスク層２７０は、のちの元素導入の工程におけるマスクとして機能する材料を用いることができる。のちに除去する層であるため、金属、合金、無機材料、有機材料など様々な材料から最適な材料を選択することができる。例えば、ＳＯＣなどの有機材料を用いることで、のちにアッシングにより除去できるため好ましい。また、感光性を有する有機材料を用いると、エッチング工程が不要となるため好ましい。また、シリコン（アモルファスシリコンまたは多結晶シリコン）、金属、合金、または無機絶縁材料などの無機材料を用いると、加工精度が高まり、微細化が容易となるため好ましい。
【0186】
続いて、マスク層２７０をマスクとして、絶縁層２７５を介して半導体層２３０に元素２９０を導入する（図１２（Ｄ１）、（Ｄ２））。これにより、半導体層２３０に領域２３０ｎａ及び領域２３０ｎｂが形成される。またこのとき、半導体層２３０のマスク層２７０と重なる領域に、元素２９０が導入されない領域２３０ｉが形成される。
【0187】
元素２９０の導入は、ドーピング法、イオンインプラント法、熱拡散法などを用いることができる。そのほか、元素２９０を含む雰囲気下におけるプラズマ処理、または熱処理などを用いることができる。
【0188】
なお、本明細書等において、イオンインプラント法は、質量分離を用いた高純度のイオンドーピング法（イオン注入法、またはイオンインプランテーション法ともいう）を指す。これに対し、ドーピング法は質量分離を用いないイオンドーピング法を指す。
【0189】
元素２９０としては、チタン、タンタル、タングステン、モリブデン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウム、水素、ホウ素、リンなどが挙げられる。このような元素２９０を半導体層２３０に添加することで、低抵抗な領域２３０ｎａ及び領域２３０ｎｂとすることができる。
【0190】
元素２９０の導入処理ののち、加熱処理を行うことが好ましい。加熱処理により、添加された元素が活性化し、領域２３０ｎａ及び領域２３０ｎｂ中に所望のキャリアを発生させることができる。なお、マスク層２７０が耐熱性に乏しい場合には、マスク層２７０を除去したのちに当該加熱処理を行うことが好ましい。
【0191】
続いて、絶縁層２７５及びマスク層２７０を覆って絶縁層２８０を形成する。絶縁層２８０は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜することができる。
【0192】
また、絶縁層２８０として、スパッタリング法を用いて酸化シリコンを成膜することが好ましい。絶縁層２８０となる絶縁膜を、酸素を含む雰囲気で、スパッタリング法で成膜することで、過剰酸素を含む絶縁層２８０を形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁層２８０中の水素濃度を低減できる。なお、当該絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁層２７５の表面などに吸着している水分及び水素を除去できる。当該加熱処理には、上述した加熱処理条件を用いることができる。
【0193】
続いて、マスク層２７０の上面が露出するまで、絶縁層２８０に対して平坦化処理を行ったのち、マスク層２７０を除去する。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法、エッチング法などを用いることができる。マスク層２７０の除去は、ドライエッチングまたはウェットエッチングを用いることができる。これにより、絶縁層２８０に溝部が形成される。
【0194】
続いて、絶縁層２７５の絶縁層２８０に覆われない部分（すなわち溝部に位置する部分）をエッチングにより除去し、半導体層２３０の一部（領域２３０ｉ）を露出させる（図１３（Ａ１）、（Ａ２））。
【0195】
次に、絶縁層２８０及び絶縁層２７５に形成された溝部を覆うように、絶縁層２５０を成膜する。ここでは、絶縁層２５０は絶縁層２８０の溝部における側面に沿って形成するため、被覆性の高い成膜方法を用いることが好ましい。
【0196】
絶縁層２５０は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。絶縁層２５０は薄い膜厚で形成することが好ましいため、被覆性に優れ、膜厚制御が容易なＡＬＤ法を用いて成膜することが好ましい。
【0197】
また、絶縁層２５０をＡＬＤ法で成膜する場合、酸化剤として、オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）などを用いることができる。水素を含まない、オゾン（Ｏ３）、酸素（Ｏ２）などを酸化剤として用いることで、半導体層２３０に拡散する水素を低減できる。
【0198】
また、絶縁層２５０の成膜前、成膜後、または成膜中に、酸素を含む雰囲気下にてマイクロ波プラズマ処理を行うことが好ましい。これにより、半導体層２３０の領域２３０ｉに、酸素を供給し、酸素欠損を低減できる。
【0199】
マイクロ波プラズマ処理は、マイクロ波を用いて高密度プラズマを発生させ、これにより生成されたイオンを被処理膜に曝す処理である。マイクロ波としては３００ＭＨｚ以上３００ＧＨｚ以下（代表的には２．４５ＧＨｚ）の周波数とすることが好ましい。
【0200】
また、上記マイクロ波プラズマ処理は、減圧下で行うことが好ましく、圧力は、１０Ｐａ以上１０００Ｐａ以下が好ましく、３００Ｐａ以上７００Ｐａ以下がより好ましい。また、処理温度は、７５０℃以下が好ましく、５００℃以下がより好ましく、例えば２５０℃程度とすることができる。また、酸素プラズマ処理を行った後に、外気に曝すことなく、連続して加熱処理を行ってもよい。加熱処理の温度は、例えば、１００℃以上７５０℃以下が好ましく、３００℃以上５００℃以下がより好ましい。
【0201】
次に、導電層２６０となる導電膜を成膜する。当該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、メッキ法または、ＡＬＤ法を用いて成膜することができる。例えば、ＣＶＤ法を用いて、窒化チタン膜とタングステン膜を積層して成膜するとよい。
【0202】
次に、ＣＭＰ処理によって、絶縁層２５０及び導電層２６０となる導電膜を、絶縁層２８０が露出するまで研磨する。これによって、半導体層２３０に達する開口部の中に、絶縁層２５０、及び導電層２６０を形成する（図１３（Ｂ１）、（Ｂ２））。この段階で、トランジスタ２００が形成される。
【0203】
次に、絶縁層２５０上、導電層２６０上、及び絶縁層２８０上に、絶縁層２８２を成膜する。絶縁層２８２は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜することができる。絶縁層２８２の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁層２８２中の水素濃度を低減できる。
【0204】
ここで、スパッタリング法を用いて、酸素を含む雰囲気で絶縁層２８２の成膜を行うことで、成膜しながら、絶縁層２８０に酸素を添加できる。これにより、絶縁層２８０に、過剰酸素を含ませることができる。
【0205】
次に、絶縁層２８２上に、絶縁層２８５を形成する（図１３（Ｃ１）、（Ｃ２））。絶縁層２８５は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜することができる。絶縁層２８５の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁層２８５中の水素濃度を低減できる。
【0206】
次に、絶縁層２７５、絶縁層２８０、絶縁層２８２、及び絶縁層２８５に、それぞれ領域２３０ｎａ、領域２３０ｎｂに達する開口部を形成する。当該開口部の形成は、リソグラフィ法を用いて行えばよい。当該開口部の形成では、ドライエッチング法を用いて被加工物の加工を行うことが好ましい。なお、上面視における当該開口部の形状は、円形状、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状などにすることができる。
【0207】
次に、上記開口部の形状に沿って、絶縁層２４１ａ及び絶縁層２４１ｂとなる絶縁膜を成膜する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁層２４１ａ及び絶縁層２４１ｂとなる絶縁膜は、アスペクト比が大きい開口部の中に成膜されるため、ＡＬＤ法を用いて成膜することが好ましい。例えば、ＰＥＡＬＤ法を用いて、窒化シリコンを成膜することが好ましい。窒化シリコンは酸素及び水素に対するバリア性が高いので好ましい。
【0208】
次に、上記絶縁膜を異方性エッチングして絶縁層２４１ａ及び絶縁層２４１ｂを形成する。開口部の側壁部に絶縁層２４１ａ及び絶縁層２４１ｂを設けることで、外方からの酸素の透過を抑制し、次に形成する導電層２４０ａ及び導電層２４０ｂの酸化を防止することができる。また、導電層２４０ａ及び導電層２４０ｂに、絶縁層２８０などに含まれる、水、水素などの不純物が拡散することを防ぐことができる。なお、当該異方性エッチングにより、領域２３０ｎａ及び領域２３０ｎｂの上面の一部に凹部が形成される場合がある。
【0209】
次に、導電層２４０ａ及び導電層２４０ｂとなる導電膜を成膜する。当該導電膜は、水、水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。例えば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電層２４０ａ及び導電層２４０ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【0210】
次に、ＣＭＰ処理を行うことで、導電層２４０ａ及び導電層２４０ｂとなる導電膜の一部を除去し、絶縁層２８５の上面を露出させる（図１３（Ｄ１）、（Ｄ２））。これにより導電層２４０ａ及び導電層２４０ｂを形成することができる。なお、当該ＣＭＰ処理により、絶縁層２８５の上面の一部が除去される場合がある。
【0211】
また、導電層２４０ａ及び導電層２４０ｂを形成した後でさらに加熱処理を行ってもよい。当該加熱処理は、上記加熱処理と同様の条件を用いることができる。当該加熱処理を行うことで、半導体層２３０に供給する酸素量を調整することができる。これにより、トランジスタ２００の電気特性及び信頼性の向上を図ることができる。
【0212】
以上により、構成例１で例示したトランジスタ２００を有する半導体装置を作製できる。
【0213】
［作製方法例２］
以下では、上記構成例２で例示したトランジスタ２００Ａの作製方法の一例について説明する。なお、上記作製方法例１と重複する部分についてはこれを参照し、説明を省略する場合がある。
以下では、上記構成例２で例示したトランジスタ２００Ａの作製方法の一例について説明する。なお、上記作製方法例１と重複する部分についてはこれを参照し、説明を省略する場合がある。
【0214】
図１４（Ａ１）、（Ｂ１）、（Ｃ１）、（Ｄ１）、図１５（Ａ１）、（Ｂ１）、及び（Ｃ１）は、以下で例示する作製方法例の各段階における断面概略図であり、図１４（Ａ２）、（Ｂ２）、（Ｃ２）、（Ｄ２）、図１５（Ａ２）、（Ｂ２）、及び（Ｃ２）は、斜視図である。
【0215】
基板２１０上に半導体膜２３０ｆを形成し、半導体膜２３０ｆ上に導電膜２４２ｆを形成する（図１４（Ａ１）、（Ａ２））。半導体膜２３０ｆは、実施の形態１における半導体膜５１ｆの記載を参照することができる。
【0216】
導電膜２４２ｆは、のちに導電層２４２ａ、導電層２４２ｂとなる膜である。導電膜２４２ｆは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法を用いて成膜することができる。
【0217】
次に、リソグラフィ法を用いて、半導体膜２３０ｆ、及び導電膜２４２ｆを島状に加工して、半導体層２３０、及び導電層２４２を形成する（図１４（Ｂ１）、（Ｂ２））。
【0218】
加工の際、導電膜２４２ｆ上にハードマスクとして機能する層を形成してもよい。ハードマスクを用いることで加工性を向上させ、目的の形状に加工しやすくなるため好ましい。
【0219】
ここで、半導体層２３０と導電層２４２を一括で島状に加工することが好ましい。このとき、導電層２４２の側端部は、半導体層２３０の側端部と一致または略一致することが好ましい。このような構成にすることで、本発明の一態様に係る半導体装置の工程数を削減することができる。よって、生産性の良好な半導体装置の作製方法を提供することができる。
【0220】
次に、半導体層２３０及び導電層２４２を覆って、絶縁層２７５を成膜し、さらに絶縁層２７５上に絶縁層２８０を成膜する（図１４（Ｃ１）、（Ｃ２））。
【0221】
次に、導電層２４２、絶縁層２７５、及び絶縁層２８０の一部をエッチングし、半導体層２３０及び基板２１０に達する溝部を形成する（図１４（Ｄ１）、（Ｄ２））。ここで、導電層２４２が分断されて、導電層２４２ａ及び導電層２４２ｂが形成される。
【0222】
次に、絶縁層２８０などに設けられた溝部を覆って、絶縁層２５０と導電層２６０とを形成し、絶縁層２８０の上面が露出するように平坦化処理を行うことで、溝部の内部に位置する絶縁層２５０及び導電層２６０を形成する（図１５（Ａ１）、（Ａ２））。以上の工程で、トランジスタ２００Ａが形成される。
【0223】
続いて、絶縁層２８２及び絶縁層２８５を形成する（図１５（Ｂ１）、（Ｂ２））。
【0224】
その後、絶縁層２８５、絶縁層２８２、絶縁層２８０、及び絶縁層２７５に、それぞれ導電層２４２ａ、２４２ｂに達する一対の開口部を形成し、当該開口部内に、絶縁層２４１ａ及び絶縁層２４１ｂを形成する。続いて、一対の開口部内に、それぞれ導電層２４２ａと接する導電層２４０ａと、導電層２４２ｂと接する導電層２４０ｂを形成する（図１５（Ｃ１）、（Ｃ２））。
【0225】
以上の工程により、上記構成例２で例示したトランジスタ２００Ａを有する半導体装置を作製することができる。
【0226】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【0227】
（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタの半導体層に用いることのできる、酸化インジウム膜について説明する。
本実施の形態では、本発明の一態様のトランジスタの半導体層に用いることのできる、酸化インジウム膜について説明する。
【0228】
なお、本明細書等において、膜中に少なくとも結晶部又は結晶領域を有する酸化インジウムを、結晶の酸化インジウム（ｃｒｙｓｔａｌ ＩＯ）又は結晶性酸化インジウム（ｃｒｙｓｔａｌｌｉｎｅ ＩＯ）という。例えば、ｃｒｙｓｔａｌ ＩＯ又はｃｒｙｓｔａｌｌｉｎｅ ＩＯとして、単結晶の酸化インジウム、多結晶の酸化インジウム、微結晶の酸化インジウム等が挙げられる。
【0229】
酸化インジウムは、Ｉｎ－Ｇａ－Ｚｎ酸化物（以下、ＩＧＺＯとも表記する）、酸化亜鉛などの酸化物半導体とは全く異なる物性を有する半導体材料である。
【0230】
酸化インジウム、シリコン、及びＩＧＺＯのホール（Ｈａｌｌ）移動度のキャリア濃度依存性について説明する。図１６（Ａ）はシリコン（Ｓｉ）及び酸化インジウム（ＩｎＯＸ）、図１６（Ｂ）はＩＧＺＯに対する、ホール移動度のキャリア濃度依存性についての模式図である。
【0231】
まず、ＩＧＺＯは、図１６（Ｂ）に矢印で示すように、キャリア濃度が高いほどホール移動度が高い傾向を示す。一方、酸化インジウムは、図１６（Ａ）に矢印で示すように、キャリア濃度が低いほどホール移動度が高い傾向を示す（非特許文献３参照）。この傾向はシリコンと同様の傾向であり、材料中のドーパント（不純物）の濃度が低いほど、不純物散乱が減少しホール移動度が高くなる。すなわち酸化インジウムは、高純度且つ真性であるほど、ホール移動度が高くなる。この結果から、酸化インジウムはＩＧＺＯとは異なり、シリコンに近い物性を持つ物質であるといえる。なお、図１６（Ａ）に示す酸化インジウムの特性は、単結晶を想定した場合である。そのため、酸化インジウムが非単結晶（例えば、多結晶）のとき、図１６（Ａ）に示す特性と異なる場合がある。
【0232】
図１６（Ａ）において、キャリア濃度の低い範囲Ｒ１はホール移動度が極めて高いため、例えばトランジスタのチャネル形成領域に好適なキャリア濃度の範囲であるといえる。例えば、酸化インジウムの場合、範囲Ｒ１は、キャリア濃度の値が１×１０１５ｃｍ－３を含む範囲であり、例えば１×１０１４ｃｍ－３以上、１×１０１８ｃｍ－３以下の範囲である。キャリア濃度を十分に低減することにより、ホール移動度の値を２７０ｃｍ２／（Ｖ・ｓ）程度にまで高められることが期待できる。
【0233】
なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ１である領域は、キャリア濃度を低める元素を含むことができる。キャリア濃度を低める元素として、例えば、マグネシウム、カルシウム、亜鉛、カドミウム、銅などが挙げられる。これらの元素がインジウムと置換することで、キャリア濃度を低くすることができる。また、キャリア濃度を低める元素として、例えば、窒素、リン、ヒ素、アンチモンなどが挙げられる。例えば、窒素、リン、ヒ素、またはアンチモンが酸素と置換することで、キャリア濃度を低くすることができる。
【0234】
一方、キャリア濃度の高い範囲Ｒ２は電気抵抗が低く、例えばトランジスタのソース領域及びドレイン領域、または抵抗体、もしくは透明導電膜に好適なキャリア濃度の範囲であるといえる。範囲Ｒ２は、キャリア濃度の値が１×１０２０ｃｍ－３を含む範囲であり、例えば１×１０１９ｃｍ－３以上、１×１０２２ｃｍ－３以下の範囲である。キャリア濃度を十分に高くすることで、抵抗率を１×１０－４Ω・ｃｍ以下にまで低減できることが期待できる。
【0235】
なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ２である領域は、キャリア濃度を高める元素を含むことができる。例えば、トランジスタのソース電極及びドレイン電極と共通の元素を含むことが好ましい。キャリア濃度を高める元素は、例えばチタン、ジルコニウム、ハフニウム、タンタル、タングステン、モリブデン、錫、シリコン、ホウ素などが挙げられる。特に、酸化物が導電性または半導体性を有する元素を用いることがより好ましい。なお、キャリア濃度を高める元素の供給方法としては、当該元素を含む膜を形成して拡散させる方法、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理を用いることができる。なお、本明細書等において、特に断りがない場合、質量分離の有無は限定されない。例えば、本明細書等において、イオンを質量分離して供給する方法をイオン注入法、イオンを質量分離せずに供給する方法をイオンドーピング法と呼称する。
【0236】
このように酸化インジウムにおいて、キャリア濃度の低い領域をトランジスタのチャネル形成領域に用いて、キャリア濃度の高い領域をトランジスタのソース領域及びドレイン領域に用いる。つまり、酸化インジウムは、価電子制御が可能な酸化物ともいえる。なお、ＩＧＺＯは、ＩＧＺＯと接する電極の応力に起因して、ソース領域及びドレイン領域に歪が形成され、ｎ型領域が形成される場合がある。一方で、酸化インジウムは、ＩＧＺＯとは異なり、価電子制御が可能であるため、ＩＧＺＯのように膜中に歪を形成しなくてもよい。膜中に歪が少ないと、信頼性を高めることが期待できる。例えば、キャリア濃度が図１６（Ａ）に示す範囲Ｒ１である領域と、範囲Ｒ２である領域とを、酸化インジウム膜中で作り分けることで、所謂ｎ－ｉ－ｎ接合（ｎ型領域と、ｉ型領域と、ｎ型領域との接合）を作ることができる。なお、シリコンを用いるトランジスタにおける価電子制御は、一般的に知られている。一方で、酸化インジウムを用いるトランジスタにおける価電子制御は、通常は想到しえない、新規な技術思想である。
【0237】
上記の技術思想を用いることで、本明細書等における酸化インジウムを有するトランジスタは、以下に示す特徴（１）～（５）のうち、２つ以上、好ましくは３つ以上、さらに好ましくは４つ以上、最も好ましくは５つを有する。（１）オン電流が高い（別言すると高移動度である）。（２）オフ電流が低い。（３）ノーマリーオフが可能である。（４）高い信頼性を有する。（５）遮断周波数（ｆＴ）が高い。例えば、本明細書等における酸化インジウムを有するトランジスタは、高移動度であり、オフ電流が低く、且つノーマリーオフが可能である。当該トランジスタは、高移動度であり、且つノーマリーオンのトランジスタとは異なる。
【0238】
なお、半導体がｉ型であるとは、フェルミ準位（Ｅｆ）と、真性フェルミ準位（Ｅｉ）とが、同じである（Ｅｆ＝Ｅｉ）と言い換えることができる。図１６（Ｂ）に示すように、ＩＧＺＯにおいては、キャリア濃度が低いほどホール移動度は小さくなる。そのため最終的にＥｆ＝Ｅｉとなった場合には、キャリアがなくなる（言い換えると絶縁物に近い物性となる）ため、トランジスタとして動作しなくなる可能性がある。一方で、酸化インジウムにおいては、図１６（Ａ）に示すように、キャリア濃度が低いほどホール移動度は大きくなり、最終的にＥｆ＝Ｅｉとなった場合には、ホール移動度が最大となる。すなわち、酸化インジウムを有するトランジスタは、Ｅｆ＝Ｅｉとすることで、高い電界効果移動度が可能となる。なお、酸化インジウムを有するトランジスタは、キャリア濃度が低いため、ノーマリーオフとなりやすい。そのため、酸化インジウムを有するトランジスタは、ノーマリーオフであり、且つ高い電界効果移動度を実現することができる。
【0239】
なお、ノーマリーオフとは、ゲートに電位を印加しない、またはゲート－ソース間電圧が０Ｖのときに、トランジスタに電流が流れない状態のことをいう。また、ノーマリーオフは、トランジスタのしきい値電圧（Ｖｔｈ）またはシフト値（Ｖｓｈ）で評価することができる。なお、特段の説明がない限り、Ｖｔｈは定電流法で算出することとする。より具体的には、Ｖｔｈとは、トランジスタのＩｄ－Ｖｇ特性における、ドレイン電流（Ｉｄ）×チャネル長（Ｌ）÷チャネル幅（Ｗ）の値が、１ｎＡ（１×１０－９Ａ）となるときのゲート電圧（Ｖｇ）とする。また、Ｖｓｈとは、トランジスタのＩｄ－Ｖｇ特性におけるドレイン電流（Ｉｄ）を対数表記した際の最大の傾きの接線とＩｄ＝１ｐＡ（１×１０－１２Ａ）の直線との交点のゲート電圧（Ｖｇ）、またはトランジスタのＩｄ－Ｖｇ特性におけるＩｄを対数表記した際の傾きが最大となる２点間から外挿した直線とＩｄ＝１ｐＡの直線との交点のＶｇである。例えば、Ｖｔｈ及びＶｓｈのいずれか一方または双方が、ゼロまたは正の値であれば、ノーマリーオフのトランジスタとみなすことができる。
【0240】
また、酸化インジウムを有するトランジスタにおいて、半導体をｉ型にするため、すなわちＥｆ＝Ｅｉを実現するためには、酸化インジウム膜に接する膜構成が重要となる。例えば、酸化インジウムを有するトランジスタにおいて、酸化インジウム膜に接する酸化シリコン膜と、酸化ハフニウム膜と、窒化シリコン膜と、を積層した膜構成が挙げられる。当該膜構成とすることで、Ｅｆ＝Ｅｉであり、且つ信頼性の高い半導体装置とすることができる。
【0241】
なお、上記の膜構成において、酸化シリコン膜の代わりに、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ガリウム膜などの酸素を有する膜を用いることもできる。また、上記の膜構成において、窒化シリコン膜の代わりに、窒化酸化シリコン膜、酸化窒化シリコン膜などを用いることもできる。また、窒化シリコン膜よりも酸化インジウム膜側に位置する酸化ハフニウム膜は、水素のゲッタリングサイトとして機能する。
【0242】
また、上記の膜構成は、酸化インジウム膜側から、酸化インジウム膜へ酸素の供給が可能な膜（例えば、酸化シリコン膜）と、水素のゲッタリングが可能な膜（例えば、酸化ハフニウム膜）と、酸素及び水素の入り込みを抑制する膜（例えば、窒化シリコン膜）と、が積層された構成と捉えることもできる。当該構成とすることで、酸化インジウム膜中の酸素欠損は、酸化シリコン膜中の酸素により補填される。また、酸化インジウム膜中の水素は、加熱処理などにより酸化ハフニウム膜に捕獲される。また、窒化シリコン膜を設けることで、外部から酸素及び水素の入り込みが少ない膜構成となる。すなわち、上記の膜構成とすることで、酸化インジウム膜は、よりｉ型に近づけることが可能となる。したがって、上述の酸化インジウム膜を有するトランジスタは、高い電界効果移動度及び高い信頼性を有する。
【0243】
続いて、トランジスタに適用する酸化インジウム膜について説明する。酸化インジウム膜は、結晶性を有する（すなわち、結晶粒を有する）ことが好ましい。結晶粒を有する膜として、単結晶膜、多結晶膜、又は結晶粒を含む非晶質膜（微結晶膜ともいう）などが挙げられる。特に、酸化インジウム膜は、多結晶膜が好ましく、より好ましくは単結晶膜である。単結晶膜は結晶粒界（グレインバウンダリともいう）を有さない。結晶粒界には、キャリアの流れを阻害する不純物（代表的には、絶縁性の不純物、絶縁性の酸化物など）が偏析しやすい。単結晶膜を用いることで、結晶粒界におけるキャリア散乱等を抑制することができ、高い電界効果移動度を示すトランジスタを実現できる。また、当該結晶粒界に起因するトランジスタ特性のばらつきを抑制できる、といった優れた効果を奏する。
【0244】
また、多結晶膜は、微結晶膜または非晶質膜と比較して、キャリア散乱を低減させることが可能となり、高い電界効果移動度を示すため好ましい。多結晶膜を用いる場合には、結晶粒のサイズができるだけ大きく、結晶粒界が少ない膜を用いることが好ましい。なお、酸化インジウムの多結晶膜が適用されたトランジスタにおいて、チャネル形成領域に結晶粒界を有さない、または結晶粒界が観察されない場合は、多結晶膜に含まれる単結晶領域内にチャネル形成領域が位置するため、単結晶の酸化インジウムが適用されたトランジスタとみなすことができる。
【0245】
なお、酸化インジウムの結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）、透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）、又は電子回折（ＥＤ：Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。又は、これらを複数組み合わせて分析を行ってもよい。
【0246】
また、本明細書等において、チャネル形成領域において結晶粒界が観察されない半導体層、チャネル形成領域が１つの結晶粒に含まれる半導体層、又は、チャネル形成領域内の少なくとも２つの領域において、結晶軸の方向が同一である半導体層を、単結晶膜と呼ぶことができる。また、チャネル形成領域において、１つの結晶粒内で、ある結晶軸又はある結晶方位を回転の軸として、他の結晶軸の方向が連続的に変化する半導体層を、単結晶膜と呼ぶことができる。
【0247】
なお、チャネル形成領域とは、半導体層のうち、ゲート絶縁層を介してゲート電極と重なる（または対向する）領域であって、ソース電極と接する領域とドレイン電極と接する領域との間に位置する領域を指す。チャネル形成領域における電流経路は、ソース電極とドレイン電極との最短距離である。そのため、チャネル形成領域における、結晶粒、結晶粒界、結晶軸、結晶方位等は、半導体層、ソース電極、及びドレイン電極を含む断面観察にて確認できる。
【0248】
チャネル形成領域の酸化インジウム膜は、不純物濃度が低いほど好ましい。チャネル形成領域の酸化インジウム膜中の不純物は、キャリアの散乱源となりうるため、電界効果移動度の低下の要因となりうる。また、これら不純物が酸化インジウム膜の結晶成長を阻害する要因ともなりうる。酸化インジウム膜に対する不純物としては、ホウ素、シリコンなどが挙げられる。酸化インジウム膜は、これら不純物の濃度が、それぞれ、０．１％以下であることが好ましく、０．０１％（１００ｐｐｍ）以下であることがさらに好ましい。なお、炭素、水素などは、成膜時の成膜ガスまたはプリカーサに含まれうる元素であり、上記不純物よりも多く酸化インジウム膜中に残存する場合がある。
【0249】
なお、チャネル形成領域の酸化インジウム膜は、その結晶が立方晶構造（ビックスバイト型）を保持する範囲で、インジウムと同じ３価の陽イオンになりうる元素を含んでもよい。例えば、ガリウム、アルミニウムなどの周期表第１３族元素、及び周期表第３族元素などが挙げられる。これらの元素は、酸化物中では３価の陽イオンとして主に存在するため、酸化インジウムのキャリア濃度を低く維持できる。
【0250】
また、本明細書等における酸化インジウム膜は、膜密度が高い。なお、酸化インジウム膜の膜密度の理論値は、７．１８ｇ／ｃｍ３である。本明細書等における、酸化インジウム膜の膜密度の範囲としては、６．７０ｇ／ｃｍ３以上７．１８ｇ／ｃｍ３以下であり、好ましくは、６．９０ｇ／ｃｍ３以上７．１８ｇ／ｃｍ３以下であり、さらに好ましくは、７．００ｇ／ｃｍ３以上７．１８ｇ／ｃｍ３以下である。
【0251】
なお、膜密度の評価は、例えば、ラザフォード後方散乱法（ＲＢＳ）、またはＸ線反射率測定法（ＸＲＲ）を用いることができる。膜密度の違いは、断面の透過電子顕微鏡（ＴＥＭ）像で評価できる場合がある。ＴＥＭ観察において、膜密度が高いと透過電子（ＴＥ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ）像が濃く（暗く）、膜密度が低いと透過電子（ＴＥ）像が淡く（明るく）なる。
【0252】
このような酸化インジウム膜をトランジスタに用いることで、トランジスタの電界効果移動度を、５０ｃｍ２／（Ｖ・ｓ）以上、好ましくは１００ｃｍ２／（Ｖ・ｓ）以上、より好ましくは１５０ｃｍ２／（Ｖ・ｓ）以上、さらに好ましくは２００ｃｍ２／（Ｖ・ｓ）以上、さらに好ましくは２５０ｃｍ２／（Ｖ・ｓ）以上とすることができる。
【0253】
酸化インジウム膜の特徴の一つとして、ＩＧＺＯ膜と比較して酸素の透過性（拡散性）が高いことが挙げられる。図１６（Ｃ）に示すように、酸化インジウム膜（ＩｎＯＸと表記）に拡散する酸素（Ｏ）は、酸化インジウム膜を透過し、酸素分子（Ｏ２）として放出される。また、膜に含まれる水素と反応することで、水分子（Ｈ２Ｏ）として放出される場合もある。また、膜中に酸素欠損（ＶＯ）が存在する場合には、拡散する酸素原子が酸素欠損を補填する。酸化インジウム膜は酸素が拡散しやすいことから、ＩＧＺＯ膜と比較して酸素欠損を補填しやすいともいえる。
【0254】
このように、酸化インジウム膜は、ＩＧＺＯ膜と比較して膜中の酸素欠損を低減しやすいため、このような酸化インジウム膜をトランジスタに適用することで、極めて高い信頼性を示すトランジスタを実現できる。
【0255】
また、図１６（Ｃ）に示すように、酸化インジウム膜は水素を拡散する。酸化インジウム膜に外部から拡散する水素は、酸化インジウム膜を透過し、水素分子（Ｈ２）として放出される。または、膜に含まれる酸素と反応することで、水分子として放出される。なお、上述の酸素及び水素は、加熱処理により、酸化インジウム膜中を拡散する。当該加熱処理の温度は、２００℃以上７００℃以下、好ましくは３５０℃以上６５０℃以下、より好ましくは４００℃以上５００℃以下である。
【0256】
酸化インジウム膜を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。キャリアの緩和時間が一定値であると仮定する場合、電子（キャリア）の有効質量が小さいほど、電子移動度が高くなる。つまり、電子の有効質量が小さい酸化インジウムをトランジスタに用いることで、トランジスタのオン電流、又は電界効果移動度を高めることができる。
【0257】
表１に、単結晶の酸化インジウム（ここでは、Ｉｎ２Ｏ３）と、単結晶のシリコン（Ｓｉ）について、それぞれの有効質量を示す。表１に示すように、酸化インジウムは、電子の有効質量が小さく、正孔の有効質量は大きいという特徴がある。また酸化インジウムの電子の有効質量は結晶方位にほとんど依存しないという特徴がある。そのため、結晶性を有する酸化インジウムをトランジスタに用いることで、電界効果移動度の高いトランジスタ、周波数特性（ｆ特とも呼称する）が高いトランジスタを実現できる。さらに、正孔の有効質量が大きいため、オフ電流が極めて小さいトランジスタを実現できる。例えば、縦型のトランジスタに酸化インジウム膜を適用することで、チャネル幅１μｍあたりのオフ電流が、１２５℃の環境下において、１ｆＡ（１×１０－１５Ａ）以下、または１ａＡ（１×１０－１８Ａ）以下であり、室温（２５℃）環境下において、１ａＡ（１×１０－１８Ａ）以下、または１ｚＡ（１×１０－２１Ａ）以下とすることができる。また、表１に示すように、酸化インジウムはシリコンよりも電子の有効質量が小さく、正孔の有効質量が大きいため、Ｓｉトランジスタよりも電界効果移動度が高く、且つ、オフ電流の低いトランジスタを実現できる可能性がある。
【0258】
【表1】
【0259】
結晶性を有する酸化インジウム膜の少なくとも一部に接するようにシード層を設けることが好ましい。シード層には、酸化インジウムとの格子定数の差（格子不整合ともいう）が小さい結晶を含む材料を用いることが好ましい。これにより、酸化インジウム膜の結晶性を向上させることができる。なお、結晶性を有する酸化インジウム膜の少なくとも一部に接する層の一つとして、基板（例えば単結晶基板）を用いてもよい。
【0260】
格子不整合の度合いを評価する方法の一つとして、以下に示す格子不整合度の値を用いる方法がある。シード層が有する結晶に対する、形成膜（ここでは酸化インジウム膜）が有する結晶の格子不整合度Δａ［％］は、Δａ＝（（Ｌ１－Ｌ２）／Ｌ２）×１００で算出される。ここでＬ１は形成膜が有する結晶の単位格子ベクトルの長さまたは格子定数であり、Ｌ２はシード層が有する結晶の単位格子ベクトルの長さまたは格子定数である。
【0261】
シード層と、酸化インジウム膜との格子不整合度Δａは、その絶対値が小さいほど好ましく、０であることが最も好ましい。例えばΔａは、－５％以上５％以下、好ましくは－４％以上４％以下、より好ましくは－３％以上３％以下、さらに好ましくは－２％以上２％以下とすることができる。
【0262】
ここで、酸化インジウムの結晶は立方晶構造（ビックスバイト型）である。例えば、イットリア安定化ジルコニア（ＹＳＺ）の結晶は立方晶構造（蛍石型）とすることができる。立方晶構造のＹＳＺの結晶に対する、酸化インジウムの結晶の格子不整合度は、－２％以上２％以下の範囲内であり、ＹＳＺ基板上に酸化インジウムの単結晶膜をエピタキシャル成長させることができる。
【0263】
なお、シード層の結晶構造と、酸化インジウム膜の結晶構造とは、晶系または結晶方位が同一でなくてもよい場合がある。例えば、立方晶構造の結晶を有する酸化インジウム膜の下に、六方晶構造または三方晶構造の結晶を有する膜を用いることもできる。例えば、シード層の表面の結晶方位を［００１］とし、酸化インジウム膜の下面の結晶方位を［１１１］とすることで、エピタキシャル成長に必要な結晶方位に関わる要件を満たすことができる。六方晶系または三方晶系の結晶として、例えば、ウルツ鉱型構造、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造、およびこれらの変形型構造などがある。ＹｂＦｅ２Ｏ４型構造またはＹｂ２Ｆｅ３Ｏ７型構造を有する結晶の一例としては、ＩＧＺＯなどが挙げられる。なお、酸化インジウムの単結晶膜は、ＹＳＺ基板上だけではなく、絶縁膜上にも形成することができる。一方で、シリコンは、絶縁膜上に単結晶膜を形成するのが困難である。なお、シリコンの結晶は、ダイヤモンド構造である。このように、単結晶という意味では、酸化インジウムと、シリコンとは、同様の性質を有する。一方で、絶縁膜上に単結晶を形成できるかという観点において、酸化インジウムとシリコンを比較すると、異なる性質を有する。
【0264】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【0265】
（実施の形態４）
本実施の形態では、本発明の一態様の記憶装置について図１７乃至図２０を用いて説明する。本実施の形態では、センスアンプを含む駆動回路が設けられる層上に、メモリセルを有する層が積層して設けられた記憶装置の構成例について説明する。
本実施の形態では、本発明の一態様の記憶装置について図１７乃至図２０を用いて説明する。本実施の形態では、センスアンプを含む駆動回路が設けられる層上に、メモリセルを有する層が積層して設けられた記憶装置の構成例について説明する。
【0266】
以下で例示するメモリセルが有するトランジスタに、実施の形態２で例示した、単結晶領域を有する酸化物半導体にチャネルが形成されるトランジスタ（ＯＳトランジスタと表記する）を適用できる。
【0267】
【0268】
層４２０は、Ｓｉトランジスタを有する層である。層４７０は、素子層４３０［１］乃至４３０［ｍ］（ｍは２以上の整数。）が積層して設けられる。各素子層４３０は、ＯＳトランジスタを有する層である。層４７０は、層４２０上に積層して設けることができる。
【0269】
なお本明細書等において、符号に付したアルファベットまたは番号で区別された構成要素（素子層４３０［１］、メモリセル４３２［ｍ，ｎ］など）に共通する事項を説明する場合には、特に断りなくアルファベットまたは番号を省略した符号（素子層４３０、メモリセル４３２など）を用いて説明する場合がある。
【0270】
素子層４３０は、ＯＳトランジスタ及び容量素子により構成されるメモリセル４３２を有する。図１７では、素子層４３０［１］乃至４３０［ｍ］において、ｍ行ｎ列（ｎは２以上の整数）のマトリクス状に配置された複数のメモリセル４３２を有する例を示している。
【0271】
メモリセル４３２［１，１］は１行１列目のメモリセルであり、メモリセル４３２［ｍ，ｎ］はｍ行ｎ列目のメモリセルである。また、任意の行を示す場合にｉ行、ｊ列などと記す場合がある。ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。
【0272】
また図１７では、行方向に延在するｍ本の配線ＷＬ及びｍ本の配線ＰＬと、列方向に延在するｎ本の配線ＢＬを示している。ｉ行目に設けられた複数のメモリセル４３２は、ｉ行目の配線ＷＬ［ｉ］とｉ行目の配線ＰＬ［ｉ］に接続される。
【0273】
配線ＢＬは、データの書き込み及び読み出しを行うためのビット線として機能する。配線ＷＬは、スイッチとして機能するアクセストランジスタのオンまたはオフ（導通状態または非導通状態）を制御するためのワード線として機能する。配線ＰＬは、キャパシタに接続される定電位線としての機能を有する。なおバックゲート電位を伝える配線を別途設けることができる。
【0274】
メモリセル４３２は、配線ＢＬを介してセンスアンプ４４６（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）に接続される。配線ＢＬは、基板表面の水平方向に配置される配線に加え、垂直方向に配置される配線で構成することができる。これにより、素子層４３０とセンスアンプ４４６との間の配線の長さを短くできる。そのため配線ＢＬの抵抗及び寄生容量が大幅に削減され、記憶装置４８０の消費電力及び信号遅延を低減できる。またメモリセル４３２が有するキャパシタの容量を小さくしても動作させることが可能となり、記憶装置４８０の小型化が実現できる。
【0275】
層４２０は、ＰＳＷ４７１（パワースイッチ）、ＰＳＷ４７２、及び周辺回路４２２を有する。周辺回路４２２は、駆動回路４４０、コントロール回路４７３（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）、及び電圧生成回路４７４を有する。なお層４２０が有する各回路は、Ｓｉトランジスタを有する回路である。
【0276】
記憶装置４８０において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
【0277】
また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路４７３で生成してもよい。
【0278】
コントロール回路４７３は、記憶装置４８０の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、記憶装置４８０の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路４７３は、この動作モードが実行されるように、駆動回路４４０の制御信号を生成する。
【0279】
電圧生成回路４７４は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路４７４への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路４７４へ入力され、電圧生成回路４７４は負電圧を生成する。
【0280】
駆動回路４４０は、メモリセル４３２に対するデータの書き込み及び読み出しをするための回路である。駆動回路４４０は、行デコーダ４４２（Ｒｏｗ Ｄｅｃｏｄｅｒ）、列デコーダ４４４（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）、行ドライバ４４３（Ｒｏｗ Ｄｒｉｖｅｒ）、列ドライバ４４５（Ｃｏｌｕｍｎ Ｄｒｉｖｅｒ）、入力回路４４７（Ｉｎｐｕｔ Ｃｉｒ．）、出力回路４４８（Ｏｕｔｐｕｔ Ｃｉｒ．）に加え、前述したセンスアンプ４４６を有する。
【0281】
行デコーダ４４２及び列デコーダ４４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４４２は、アクセスする行を指定するための回路であり、列デコーダ４４４は、アクセスする列を指定するための回路である。行ドライバ４４３は、行デコーダ４４２が指定する配線ＷＬを選択する機能を有する。列ドライバ４４５は、データをメモリセル４３２に書き込む機能、メモリセル４３２からデータを読み出す機能、読み出したデータを保持する機能等を有する。
【0282】
入力回路４４７は、信号ＷＤＡを保持する機能を有する。入力回路４４７が保持するデータは、列ドライバ４４５に出力される。入力回路４４７の出力データが、メモリセル４３２に書き込むデータ（Ｄｉｎ）である。列ドライバ４４５がメモリセル４３２から読み出したデータ（Ｄｏｕｔ）は、出力回路４４８に出力される。出力回路４４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４４８は、Ｄｏｕｔを記憶装置４８０の外部に出力する機能を有する。出力回路４４８から出力されるデータが信号ＲＤＡである。
【0283】
ＰＳＷ４７１は周辺回路４２２へのＶＤＤの供給を制御する機能を有する。ＰＳＷ４７２は、行ドライバ４４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置４８０の高電源電位がＶＤＤであり、低電源電位はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電位であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ４７１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ４７２のオン・オフが制御される。図１７では、周辺回路４２２において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
【0284】
素子層４３０［１］乃至４３０［ｍ］は、層４２０上に重ねて設けることができる。図１８（Ａ）に、層４２０上に５層（ｍ＝５）の素子層４３０［１］乃至４３０［５］を重ねて設けられる様子を示す記憶装置４８０の斜視図を示している。
【0285】
図１８（Ａ）において、Ｘ方向に延びて設けられる配線ＷＬ及び配線ＰＬと、Ｙ方向及びＺ方向（駆動回路が設けられる基板表面に垂直な方向）に延びて設けられる配線ＢＬ及び配線ＢＬＢと、を図示している。配線ＢＬＢは、反転ビット線である。なお、図面を見やすくするため、素子層４３０それぞれが有する配線ＷＬ及び配線ＰＬの記載を一部省略している。
【0286】
図１８（Ｂ）に、配線ＢＬ及び配線ＢＬＢを介して接続される、センスアンプ４４６と複数のメモリセル４３２についての模式図を示す。なお、１つのビット線に複数のメモリセルが接続される構成を「メモリストリング」ともいう。
【0287】
図１８（Ｂ）に、配線ＢＬＢに接続されるメモリセル４３２の回路構成の例を示す。メモリセル４３２は、トランジスタ４３７及び容量素子４３８を有する。
【0288】
トランジスタ４３７は、ソース及びドレインの一方が配線ＢＬＢと、他方が容量素子４３８の一方の電極と、ゲートが配線ＷＬと、それぞれ接続される。容量素子４３８は、他方の電極が配線ＰＬと接続される。
【0289】
配線ＰＬは、容量素子４３８に定電位を与える配線である。複数の配線ＰＬ同士を接続して１つの配線として用いることで配線数を削減することができる。
【0290】
本発明の一態様では、ＯＳトランジスタを有するメモリセルを積層し、さらにビット線を基板表面に対して垂直方向に延在するように配置する。これにより、素子層間の配線の長さを短くできるとともに、単位面積当たりに設けられる素子の密度を高めることができる。そのため、記憶容量及び消費電力の低減に優れた記憶装置とすることができる。
【0291】
［メモリセル４３２、センスアンプ４４６の構成例］
図１９（Ａ）及び図１９（Ｂ）には、上述したメモリセル４３２に対応する回路図、及び当該回路図に対応する回路ブロック図を示す。なお配線ＢＬを配線ＢＬＢに置き換えた場合も同様である。
図１９（Ａ）及び図１９（Ｂ）には、上述したメモリセル４３２に対応する回路図、及び当該回路図に対応する回路ブロック図を示す。なお配線ＢＬを配線ＢＬＢに置き換えた場合も同様である。
【0292】
また、図１９（Ｃ）及び図１９（Ｄ）には、上述したセンスアンプ４４６に対応する回路図、及び当該回路図に対応する回路ブロック図を示す。センスアンプ４４６は、スイッチ回路４８２、プリチャージ回路４８３、プリチャージ回路４８４、増幅回路４８５を有する。また、信号を出力する配線ＳＡ＿ＯＵＴ及び配線ＳＡ＿ＯＵＴＢを示している。
【0293】
スイッチ回路４８２は、ｎ型のトランジスタ４８２＿１、４８２＿２を有する。トランジスタ４８２＿１、４８２＿２は、信号ＣＳＥＬに応じて、配線ＳＡ＿ＯＵＴ、配線ＳＡ＿ＯＵＴＢの配線対と、配線ＢＬ、配線ＢＬＢの配線対と、の導通状態を切り替える。
【0294】
プリチャージ回路４８３は、ｎ型のトランジスタ４８３＿１乃至４８３＿３を有する。プリチャージ回路４８３は、信号ＥＱに応じて、配線ＢＬ及び配線ＢＬＢを電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。
【0295】
プリチャージ回路４８４は、ｐ型のトランジスタ４８４＿１乃至４８４＿３を有する。プリチャージ回路４８４は、信号ＥＱＢに応じて、配線ＢＬ及び配線ＢＬＢを電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。
【0296】
増幅回路４８５は、配線ＳＡＰに接続されたｐ型のトランジスタ４８５＿１、４８５＿２及び配線ＳＡＮに接続されたｎ型のトランジスタ４８５＿３、４８５＿４を有する。配線ＳＡＰまたは配線ＳＡＮは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ４８５＿１乃至４８５＿４は、インバータループを構成するトランジスタである。
【0297】
また、図１９（Ｄ）にはセンスアンプ４４６に対応する回路ブロック図を示す。
【0298】
図２０は、図１７の記憶装置４８０を回路ブロック図で示した図である。図２０に示すように層４７０は、複数のメモリセル４３２を有する。メモリセル４３２は、配線ＢＬ、または配線ＢＬＢに接続される。配線ＢＬに接続されるメモリセル４３２は、データの書き込みまたは読み出しがされるメモリセルである。
【0299】
配線ＢＬ及び配線ＢＬＢは、センスアンプ４４６に接続される。センスアンプ４４６は、図１９（Ｃ）で説明した各種信号に応じてデータの読み出しを行うことができる。
【0300】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【0301】
（実施の形態５）
本実施の形態では、本発明の一態様のトランジスタを適用することのできる表示装置の構成例について説明する。
本実施の形態では、本発明の一態様のトランジスタを適用することのできる表示装置の構成例について説明する。
【0302】
本発明の一態様のトランジスタは、極めて微細なものとすることができるため、本発明の一態様のトランジスタを適用する表示装置は、極めて高精細な表示装置とすることができる。例えば、本発明の一態様の表示装置は、腕時計型、及び、ブレスレット型などの情報端末機（ウェアラブル機器）の表示部、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、及び、メガネ型のＡＲ向け機器などの頭部に装着可能な機器の表示部に用いることができる。
【0303】
本発明の一態様の表示装置は、駆動回路と画素回路とを重ねて設けることができる。このとき画素を構成するトランジスタに、実施の形態２で例示した単結晶領域を有する酸化物半導体にチャネルが形成されるトランジスタを適用することができる。
【0304】
［表示モジュール］
図２１（Ａ）に、表示モジュール５８０の斜視図を示す。表示モジュール５８０は、表示装置５００Ａと、ＦＰＣ５９０と、を有する。表示モジュール５８０は、基板５９１及び基板５９２を有する。表示モジュール５８０は、表示部５８１を有する。表示部５８１は、画像を表示する領域である。
図２１（Ａ）に、表示モジュール５８０の斜視図を示す。表示モジュール５８０は、表示装置５００Ａと、ＦＰＣ５９０と、を有する。表示モジュール５８０は、基板５９１及び基板５９２を有する。表示モジュール５８０は、表示部５８１を有する。表示部５８１は、画像を表示する領域である。
【0305】
図２１（Ｂ）に、基板５９１側の構成を模式的に示した斜視図を示している。基板５９１上には、回路部５８２と、回路部５８２上の画素回路部５８３と、画素回路部５８３上の画素部５８４と、が積層されている。また、基板５９１上の画素部５８４と重ならない部分に、ＦＰＣ５９０と接続するための端子部５８５が設けられている。端子部５８５と回路部５８２とは、複数の配線により構成される配線部５８６により接続されている。
【0306】
画素部５８４は、周期的に配列した複数の画素５８４ａを有する。図２１（Ｂ）の右側に、１つの画素５８４ａの拡大図を示す。画素５８４ａは、赤色の光を発する発光素子１１０Ｒ、緑色の光を発する発光素子１１０Ｇ、及び、青色の光を発する発光素子１１０Ｂを有する。
【0307】
画素回路部５８３は、周期的に配列した複数の画素回路５８３ａを有する。１つの画素回路５８３ａは、１つの画素５８４ａが有する３つの発光デバイスの発光を制御する回路である。１つの画素回路５８３ａには、１つの発光デバイスの発光を制御する回路が３つ設けられる構成としてもよい。例えば、画素回路５８３ａは、１つの発光デバイスにつき、１つの選択トランジスタと、１つの電流制御用トランジスタ（駆動トランジスタ）と、容量素子と、を少なくとも有する構成とすることができる。このとき、選択トランジスタのゲートにはゲート信号が、ソースにはソース信号が、それぞれ入力される。これにより、アクティブマトリクス型の表示パネルが実現されている。
【0308】
回路部５８２は、画素回路部５８３の各画素回路５８３ａを駆動する回路を有する。例えば、ゲート線駆動回路、及び、ソース線駆動回路の一方または双方を有することが好ましい。このほか、演算回路、メモリ回路、及び電源回路等の少なくとも一つを有していてもよい。また、回路部５８２に設けられるトランジスタが画素回路５８３ａの一部を構成してもよい。すなわち、画素回路５８３ａが、画素回路部５８３が有するトランジスタと、回路部５８２が有するトランジスタと、により構成されていてもよい。
【0309】
ＦＰＣ５９０は、外部から回路部５８２にビデオ信号及び電源電位等を供給するための配線として機能する。また、ＦＰＣ５９０上にＩＣが実装されていてもよい。
【0310】
表示モジュール５８０は、画素部５８４の下側に画素回路部５８３及び回路部５８２の一方または双方が重ねて設けられた構成とすることができるため、表示部５８１の開口率（有効表示面積比）を極めて高くすることができる。例えば表示部５８１の開口率は、４０％以上１００％未満、好ましくは５０％以上９５％以下、より好ましくは６０％以上９５％以下とすることができる。また、画素５８４ａを極めて高密度に配置することが可能で、表示部５８１の精細度を極めて高くすることができる。例えば、表示部５８１には、２０００ｐｐｉ以上、好ましくは３０００ｐｐｉ以上、より好ましくは５０００ｐｐｉ以上、さらに好ましくは６０００ｐｐｉ以上であって、２００００ｐｐｉ以下、または３００００ｐｐｉ以下の精細度で、画素５８４ａが配置されることが好ましい。
【0311】
このような表示モジュール５８０は、極めて高精細であることから、ヘッドマウントディスプレイなどのＶＲ向け機器、またはメガネ型のＡＲ向け機器に好適に用いることができる。例えば、レンズを通して表示モジュール５８０の表示部を視認する構成の場合であっても、表示モジュール５８０は極めて高精細な表示部５８１を有するためにレンズで表示部を拡大しても画素が視認されず、没入感の高い表示を行うことができる。また、表示モジュール５８０はこれに限られず、比較的小型の表示部を有する電子機器に好適に用いることができる。例えば腕時計などの装着型の電子機器の表示部に好適に用いることができる。
【0312】
［表示装置５００Ａ］
図２２に示す表示装置５００Ａは、基板３０１、発光素子１１０Ｒ、発光素子１１０Ｇ、発光素子１１０Ｂ、容量５４０、トランジスタ３１０、及びトランジスタ３２０を有する。
図２２に示す表示装置５００Ａは、基板３０１、発光素子１１０Ｒ、発光素子１１０Ｇ、発光素子１１０Ｂ、容量５４０、トランジスタ３１０、及びトランジスタ３２０を有する。
【0313】
トランジスタ３１０は、単結晶基板にチャネルが形成されるトランジスタである。またトランジスタ３２０は、実施の形態２で例示した、単結晶の酸化物半導体にチャネルが形成されるトランジスタを適用できる。
【0314】
トランジスタ３１０は、基板３０１にチャネル形成領域を有するトランジスタである。基板３０１としては、例えば単結晶シリコン基板などの半導体基板を用いることができる。トランジスタ３１０は、基板３０１の一部、導電層３１１、低抵抗領域３１２、絶縁層３１３、及び、絶縁層３１４を有する。導電層３１１は、ゲート電極として機能する。絶縁層３１３は、基板３０１と導電層３１１の間に位置し、ゲート絶縁層として機能する。低抵抗領域３１２は、基板３０１に不純物がドープされた領域であり、ソースまたはドレインの一方として機能する。絶縁層３１４は、導電層３１１の側面を覆って設けられる。
【0315】
また、基板３０１に埋め込まれるように、隣接する２つのトランジスタ３１０の間に素子分離層３１５が設けられている。
【0316】
トランジスタ３２０は、半導体層３５１、絶縁層３５３、導電層３５４、一対の導電層３５５、絶縁層３５６、及び、導電層３５７を有する。
【0317】
トランジスタ３１０が設けられる層上に、配線層３１６及び層間絶縁層を介して絶縁層３５２が設けられている。絶縁層３５２は、基板３０１側から不純物がトランジスタ３２０に拡散すること、及び半導体層３５１から絶縁層３５２側に酸素が脱離することを防ぐバリア層として機能する。絶縁層３５２としては、例えば酸化アルミニウム膜、酸化ハフニウム膜、窒化シリコン膜などの、酸化シリコン膜よりも水素または酸素が拡散しにくい膜を用いることができる。
【0318】
絶縁層３５２上に導電層３５７が設けられ、導電層３５７を覆って絶縁層３５６が設けられている。導電層３５７は、トランジスタ３２０の第２のゲート電極として機能し、絶縁層３５６の一部は、第２のゲート絶縁層として機能する。絶縁層３５６の少なくとも半導体層３５１と接する部分には、酸化シリコン膜等の酸化物絶縁膜を用いることが好ましい。絶縁層３５６の上面は、平坦化されていることが好ましい。
【0319】
半導体層３５１は、絶縁層３５６上に設けられる。半導体層３５１は、半導体特性を示す金属酸化物（酸化物半導体ともいう）膜を有することが好ましい。一対の導電層３５５は、半導体層３５１上に接して設けられ、ソース電極及びドレイン電極として機能する。
【0320】
一対の導電層３５５の上面及び側面、並びに半導体層３５１の側面等を覆って絶縁層３５８、絶縁層３５０が設けられている。絶縁層３５８は、半導体層３５１に水または水素などの不純物が拡散すること、及び半導体層３５１から酸素が脱離することを防ぐバリア層として機能する。絶縁層３５８としては、上記絶縁層３５２と同様の絶縁膜を用いることができる。
【0321】
絶縁層３５８及び絶縁層３５０に、半導体層３５１に達する開口部が設けられている。当該開口部の内部に、半導体層３５１の上面に接する絶縁層３５３と、導電層３５４とが埋め込まれている。導電層３５４は、第１のゲート電極として機能し、絶縁層３５３は第１のゲート絶縁層として機能する。
【0322】
導電層３５４の上面、絶縁層３５３の上面、及び絶縁層３５０の上面は、それぞれ高さが一致または概略一致するように平坦化処理され、これらを覆って絶縁層３５９が設けられている。絶縁層３５９は、トランジスタ３２０に水または水素などの不純物が拡散することを防ぐバリア層として機能する。絶縁層３５９としては、上記絶縁層３５２と同様の絶縁膜を用いることができる。
【0323】
トランジスタ３２０には、チャネルが形成される半導体層を２つのゲートで挟持する構成が適用されている。２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを駆動してもよい。または、２つのゲートのうち、一方に閾値電圧を制御するための電位を与え、他方に駆動のための電位を与えることで、トランジスタの閾値電圧を制御してもよい。
【0324】
絶縁層３５９上に絶縁層５６４が設けられている。絶縁層５６４は、層間絶縁層として機能する。
【0325】
導電層３５５の一方と接続するプラグ５７４は、絶縁層５６４、絶縁層３５９、絶縁層３５０及び絶縁層３５８に埋め込まれるように設けられている。ここで、プラグ５７４は、絶縁層５６４等の開口部の側面、及び導電層３５５の上面の一部を覆う導電層５７４ａと、導電層５７４ａの上面に接する導電層５７４ｂとを有することが好ましい。このとき、導電層５７４ａとして、酸素が拡散しにくい導電材料を用いることが好ましい。
【0326】
また、絶縁層５６４上に容量５４０が設けられている。容量５４０は、導電層５４１と、導電層５４５と、これらの間に位置する絶縁層５４３を有する。導電層５４１は、容量５４０の一方の電極として機能し、導電層５４５は、容量５４０の他方の電極として機能し、絶縁層５４３は、容量５４０の誘電体として機能する。
【0327】
導電層５４１は絶縁層５６４上に設けられた絶縁層５５４に埋め込まれている。導電層５４１は、プラグ５７４によってトランジスタ３２０の導電層３５５と電気的に接続されている。絶縁層５４３は導電層５４１を覆って設けられる。導電層５４５は、絶縁層５４３を介して導電層５４１と重なる領域に設けられている。
【0328】
容量５４０を覆って、絶縁層５５５ａが設けられ、絶縁層５５５ａ上に絶縁層５５５ｂが設けられ、絶縁層５５５ｂ上に絶縁層５５５ｃが設けられている。
【0329】
絶縁層５５５ａ、絶縁層５５５ｂ、及び絶縁層５５５ｃには、それぞれ無機絶縁膜を好適に用いることができる。例えば、絶縁層５５５ａ及び絶縁層５５５ｃに酸化シリコン膜を用い、絶縁層５５５ｂに窒化シリコン膜を用いることが好ましい。これにより、絶縁層５５５ｂは、エッチング保護膜として機能させることができる。本実施の形態では、絶縁層５５５ｃの一部がエッチングされ、凹部が形成されている例を示すが、絶縁層５５５ｃに凹部が設けられていなくてもよい。
【0330】
絶縁層５５５ｃ上に発光素子１１０Ｒ、発光素子１１０Ｇ、及び、発光素子１１０Ｂが設けられている。
【0331】
発光素子１１０Ｒは、画素電極１１１Ｒ、有機層１１２Ｒ、共通層１１４、及び共通電極１１３を有する。発光素子１１０Ｇは、画素電極１１１Ｇ、有機層１１２Ｇ、共通層１１４、及び共通電極１１３を有する。発光素子１１０Ｂは、画素電極１１１Ｂ、有機層１１２Ｂ、共通層１１４、及び共通電極１１３を有する。共通層１１４と共通電極１１３は、発光素子１１０Ｒ、発光素子１１０Ｇ、及び発光素子１１０Ｂに共通に設けられる。
【0332】
発光素子１１０Ｒが有する有機層１１２Ｒは、少なくとも赤色の光を発する発光性の有機化合物を有する。発光素子１１０Ｇが有する有機層１１２Ｇは、少なくとも緑色の光を発する発光性の有機化合物を有する。発光素子１１０Ｂが有する有機層１１２Ｂは、少なくとも青色の光を発する発光性の有機化合物を有する。有機層１１２Ｒ、有機層１１２Ｇ、及び有機層１１２Ｂは、それぞれＥＬ層とも呼ぶことができ、少なくとも発光性の有機化合物を含む層（発光層）を有する。
【0333】
表示装置５００Ａは、発光色ごとに、発光デバイスを作り分けているため、低輝度での発光と高輝度での発光で色度の変化が小さい。また、有機層１１２Ｒ、１１２Ｇ、１１２Ｂがそれぞれ離隔しているため、高精細な表示パネルであっても、隣接する副画素間におけるクロストークの発生を抑制することができる。したがって、高精細であり、かつ、表示品位の高い表示パネルを実現することができる。
【0334】
隣り合う発光素子の間の領域には、絶縁層１２５、樹脂層１２６、及び層１２８が設けられる。
【0335】
発光素子の画素電極１１１Ｒ、画素電極１１１Ｇ、及び、画素電極１１１Ｂは、絶縁層５５５ａ、絶縁層５５５ｂ、及び、絶縁層５５５ｃに埋め込まれたプラグ５５６、絶縁層５５４に埋め込まれた導電層５４１、及びプラグ５７４によってトランジスタ３２０の導電層３５５と電気的に接続されている。絶縁層５５５ｃの上面の高さと、プラグ５５６の上面の高さは、一致または概略一致している。プラグには各種導電材料を用いることができる。
【0336】
また、発光素子１１０Ｒ、１１０Ｇ、及び１１０Ｂ上には保護層１２１が設けられている。保護層１２１上には、接着層１７１によって基板１７０が貼り合わされている。
【0337】
隣接する２つの画素電極１１１間には、画素電極１１１の上面端部を覆う絶縁層が設けられていない。そのため、隣り合う発光素子の間隔を極めて狭くすることができる。したがって、高精細、または、高解像度の表示装置とすることができる。
【0338】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【0339】
（実施の形態６）
本発明の一態様に係る半導体装置について説明する。図２３（Ａ）は本発明の一態様に係る半導体装置１０の斜視模式図である。図２３（Ｂ）は半導体装置１０の一部の斜視模式図である。図２４は半導体装置１０の構成を説明する斜視模式図である。
本発明の一態様に係る半導体装置について説明する。図２３（Ａ）は本発明の一態様に係る半導体装置１０の斜視模式図である。図２３（Ｂ）は半導体装置１０の一部の斜視模式図である。図２４は半導体装置１０の構成を説明する斜視模式図である。
【0340】
図２３（Ａ）、図２３（Ｂ）及び図２４において、半導体装置１０は、半導体基板である基板２２を含む素子層２０の下に素子層３０を有し、素子層２０の上に絶縁層４１を介して支持基板４０を有する。素子層２０は機能回路１１を構成する複数のトランジスタ２１を有する。素子層３０はスイッチ回路１５を構成する複数のトランジスタ３１を有する。トランジスタ３１は外部からの電源供給線と電源線として機能する導電層３２との導通・非導通を制御するためのスイッチとして機能する。
【0341】
トランジスタ３１に、実施の形態２で例示したトランジスタを適用できる。
【0342】
素子層２０が有するトランジスタ２１は、基板２２の表面（「第１面」ともいう）側に形成されている。また、素子層３０は基板２２の裏面（表面とは反対側の面、「第２面」ともいう）側に形成されている。よって、素子層３０が有するトランジスタ３１は、基板２２の第２面側に形成されている。
【0343】
図２４では、機能回路１１としてＣＰＵ１２、ＧＰＵ１３及びメモリ１４を例示している。
【0344】
なお、機能回路１１はＣＰＵ１２、ＧＰＵ１３及びメモリ１４に限定されるものではなく、これらの一又は複数を用いることができる。また、これら以外の機能を有する回路を含むことも可能である。
【0345】
半導体装置１０の動作速度向上、実装密度向上、省電力化を実現するため、機能回路１１には、トランジスタ、配線などの微細化及び薄膜化、電源電位の低減が求められる。スイッチ回路１５は外部から供給された電圧を、機能回路１１が有する各回路に供給すること、及び供給を停止することを制御することができる。これにより、待機状態の回路に電源電位の供給を停止することが可能で、消費電力を低減することができる。
【0346】
また、スイッチ回路１５を構成するトランジスタには高い絶縁耐圧が求められる。トランジスタの絶縁耐圧を高める手段の１つとして、ゲート絶縁膜の厚膜化が有効である。このように、トランジスタ２１とトランジスタ３１には異なる性能が求められる。よって、トランジスタ２１とトランジスタ３１には異なる特性向上策が求められる。
【0347】
また、機能回路１１では微細化及び薄膜化が求められる。このため、機能回路１１と同じプロセスノードでスイッチ回路１５を構成すると、引き回し配線だけでなく、電力を供給するための配線（電源線）も細くなり、機能回路１１に十分な電力を供給できない。また、微細化により配線抵抗が高くなると、電圧降下によって機能回路１１内で電源電位の不均一が生じやすい。機能回路１１へ電力を安定供給するため、スイッチ回路１５を構成する配線は、機能回路１１を構成する配線よりも配線抵抗を低くすることが好ましい。特に、電源線として機能する配線は、機能回路１１を構成する配線よりも配線抵抗が低いことが好ましい。配線抵抗を低減するための手段の１つとして、配線として機能する導電層の断面積を大きくすることが有効である。ただし、導電層の断面積を大きくするためには、導電層の幅及び高さの一方又は双方を大きくする必要がある。このように、機能回路１１とスイッチ回路１５にはそれぞれ異なるプロセスノードを用いると好適である。
【0348】
本発明の一態様に係る半導体装置１０では、機能回路１１とスイッチ回路１５を異なる素子層に設けることにより、機能回路１１とスイッチ回路１５で異なる改善策を実施できる。また、機能回路１１とスイッチ回路１５をそれぞれ異なるプロセスノードで形成できる。
【0349】
本発明の一態様では、機能回路１１の下に電源線として機能する複数の導電層３２とスイッチ回路１５を配置できるため、半導体装置１０の占有面積を低減できる。また、素子層２０に重ねて設ける素子層３０は、ＣＶＤ法、スパッタリング法などの薄膜形成技術を用いて形成することが好ましい。よって、素子層３０に含まれるトランジスタ３１は薄膜トランジスタが好ましい。
【0350】
素子層３０が有する複数の導電層３２は、少なくともその一部が電源線として機能することができる。また、素子層３０がクロック信号生成回路を有する場合は、複数の導電層３２の少なくとも一部がクロック信号線として機能することができる。また、外部から供給された電源電力及びクロック信号の一方又は双方を、複数の導電層３２の少なくとも一部を介して素子層２０が有する機能回路１１に供給することも可能である。
【0351】
例えば、機能回路１１を含むダイ（半導体チップ）とスイッチ回路１５を含むダイを別々に製造し、３次元集積化技術によって両者を機械的に貼り合わせることも可能である。しかしながら、３次元集積化技術では両者を機械的に貼り合わせるため位置合わせ精度の向上が難しいこと、両者の接続に使用するバンプの小型化が難しいこと、などから、接続箇所の狭ピッチ化が難しい。その結果、機能回路１１の必要な個所へ電力を供給するため配線引き回し距離の短距離化が難しいという課題があった。
【0352】
本発明の一態様によれば、スイッチ回路１５を含む素子層３０を、基板２２の裏面側に薄膜形成技術、フォトリソグラフィ技術などを用いて形成する。よって、本発明の一態様に係る半導体装置１０は、モノリシック積層された半導体装置である。
【0353】
素子層３０を薄膜形成技術によって形成することによって、フォトリソグラフィレベルでの高精度な位置合わせが実現できる。また、機能回路１１の必要な個所に電源線として機能する導電層を極めて短い距離で接続することができる。よって、機能回路１１の必要な個所に、必要な電圧の電力を供給できる。また、本発明の一態様に係る半導体装置１０では、スイッチ回路１５と機能回路１１の接続距離が短いため、電力伝送に係る電力ロスが低減され、消費電力が低減できる。
【0354】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【0355】
【0356】
本実施の形態の電子機器は、表示部に本発明の一態様のトランジスタが適用された表示パネル（表示装置）を有する。本発明の一態様の表示装置は、高精細化及び高解像度化が容易であり、また、高い表示品位を実現できる。したがって、様々な電子機器の表示部に用いることができる。
【0357】
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
【0358】
特に、本発明の一態様の表示パネルは、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器としては、例えば、腕時計型及びブレスレット型の情報端末機（ウェアラブル機器）、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、メガネ型のＡＲ向け機器、及び、ＭＲ向け機器など、頭部に装着可能なウェアラブル機器等が挙げられる。
【0359】
本発明の一態様の表示パネルは、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）といった極めて高い解像度を有していることが好ましい。特に４Ｋ、８Ｋ、またはそれ以上の解像度とすることが好ましい。また、本発明の一態様の表示パネルにおける画素密度（精細度）は、１００ｐｐｉ以上が好ましく、３００ｐｐｉ以上が好ましく、５００ｐｐｉ以上がより好ましく、１０００ｐｐｉ以上がより好ましく、２０００ｐｐｉ以上がより好ましく、３０００ｐｐｉ以上がより好ましく、５０００ｐｐｉ以上がより好ましく、７０００ｐｐｉ以上がさらに好ましい。このように高い解像度及び高い精細度の一方または双方を有する表示パネルを用いることで、臨場感及び奥行き感などをより高めることが可能となる。また、本発明の一態様の表示パネルの画面比率（アスペクト比）については、特に限定はない。例えば、表示パネルは、１：１（正方形）、４：３、１６：９、１６：１０など様々な画面比率に対応することができる。
【0360】
本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）を有していてもよい。
【0361】
本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
【0362】
図２５（Ａ）乃至図２５（Ｄ）を用いて、頭部に装着可能なウェアラブル機器の一例を説明する。これらウェアラブル機器は、ＡＲのコンテンツを表示する機能、及びＶＲのコンテンツを表示する機能の一方または双方を有する。なお、これらウェアラブル機器は、ＡＲ、ＶＲの他に、ＳＲまたはＭＲのコンテンツを表示する機能を有していてもよい。電子機器が、ＡＲ、ＶＲ、ＳＲ、及びＭＲなどのうち少なくとも一つのコンテンツを表示する機能を有することで、使用者の没入感を高めることが可能となる。
【0363】
図２５（Ａ）に示す電子機器７００Ａ、及び、図２５（Ｂ）に示す電子機器７００Ｂは、それぞれ、一対の表示パネル７５１と、一対の筐体７２１と、通信部（図示しない）と、一対の装着部７２３と、制御部（図示しない）と、撮像部（図示しない）と、一対の光学部材７５３と、フレーム７５７と、一対の鼻パッド７５８と、を有する。
【0364】
表示パネル７５１には、本発明の一態様の表示パネルを適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。
【0365】
電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、光学部材７５３の表示領域７５６に、表示パネル７５１で表示した画像を投影することができる。光学部材７５３は透光性を有するため、使用者は光学部材７５３を通して視認される透過像に重ねて、表示領域に表示された画像を見ることができる。したがって、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ＡＲ表示が可能な電子機器である。
【0366】
電子機器７００Ａ、及び、電子機器７００Ｂには、撮像部として、前方を撮像することのできるカメラが設けられていてもよい。また、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ジャイロセンサなどの加速度センサを備えることで、使用者の頭部の向きを検知して、その向きに応じた画像を表示領域７５６に表示することもできる。
【0367】
通信部は無線通信機を有し、当該無線通信機により映像信号等を供給することができる。なお、無線通信機に代えて、または無線通信機に加えて、映像信号及び電源電位が供給されるケーブルを接続可能なコネクタを備えていてもよい。
【0368】
また、電子機器７００Ａ、及び、電子機器７００Ｂには、バッテリが設けられており、無線及び有線の一方または双方によって充電することができる。
【0369】
筐体７２１には、タッチセンサモジュールが設けられていてもよい。タッチセンサモジュールは、筐体７２１の外側の面がタッチされることを検出する機能を有する。タッチセンサモジュールにより、使用者のタップ操作またはスライド操作などを検出し、様々な処理を実行することができる。例えば、タップ操作によって動画の一時停止または再開などの処理を実行することが可能となり、スライド操作により、早送りまたは早戻しの処理を実行することなどが可能となる。また、２つの筐体７２１のそれぞれにタッチセンサモジュールを設けることで、操作の幅を広げることができる。
【0370】
タッチセンサモジュールとしては、様々なタッチセンサを適用することができる。例えば、静電容量方式、抵抗膜方式、赤外線方式、電磁誘導方式、表面弾性波方式、光学方式等、種々の方式を採用することができる。特に、静電容量方式または光学方式のセンサを、タッチセンサモジュールに適用することが好ましい。
【0371】
光学方式のタッチセンサを用いる場合には、受光デバイス（受光素子ともいう）として、光電変換デバイス（光電変換素子ともいう）を用いることができる。光電変換デバイスの活性層には、無機半導体及び有機半導体の一方または双方を用いることができる。
【0372】
図２５（Ｃ）に示す電子機器８００Ａ、及び、図２５（Ｄ）に示す電子機器８００Ｂは、それぞれ、一対の表示部８２０と、筐体８２１と、通信部８２２と、一対の装着部８２３と、制御部８２４と、一対の撮像部８２５と、一対のレンズ８３２と、を有する。
【0373】
表示部８２０には、本発明の一態様の表示パネルを適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。これにより、使用者に高い没入感を感じさせることができる。
【0374】
表示部８２０は、筐体８２１の内部の、レンズ８３２を通して視認できる位置に設けられる。また、一対の表示部８２０に異なる画像を表示させることで、視差を用いた３次元表示を行うこともできる。
【0375】
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、ＶＲ向けの電子機器ということができる。電子機器８００Ａまたは電子機器８００Ｂを装着した使用者は、レンズ８３２を通して、表示部８２０に表示される画像を視認することができる。
【0376】
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、レンズ８３２及び表示部８２０が、使用者の目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ８３２と表示部８２０との距離を変えることで、ピントを調整する機構を有していることが好ましい。
【0377】
装着部８２３により、使用者は電子機器８００Ａまたは電子機器８００Ｂを頭部に装着することができる。なお、図２５（Ｃ）などにおいては、メガネのつる（テンプルなどともいう）のような形状として例示しているがこれに限定されない。装着部８２３は、使用者が装着できればよく、例えば、ヘルメット型またはバンド型の形状としてもよい。
【0378】
撮像部８２５は、外部の情報を取得する機能を有する。撮像部８２５が取得したデータは、表示部８２０に出力することができる。撮像部８２５には、イメージセンサを用いることができる。また、望遠、広角などの複数の画角に対応可能なように複数のカメラを設けてもよい。
【0379】
なお、ここでは撮像部８２５を有する例を示したが、対象物の距離を測定することのできる測距センサ（以下、検知部ともよぶ）を設ければよい。すなわち、撮像部８２５は、検知部の一態様である。検知部としては、例えばイメージセンサ、または、ライダー（ＬＩＤＡＲ：Ｌｉｇｈｔ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｒａｎｇｉｎｇ）などの距離画像センサを用いることができる。カメラによって得られた画像と、距離画像センサによって得られた画像とを用いることにより、より多くの情報を取得し、より高精度なジェスチャー操作を可能とすることができる。
【0380】
電子機器８００Ａは、骨伝導イヤホンとして機能する振動機構を有していてもよい。例えば、表示部８２０、筐体８２１、及び装着部８２３のいずれか一または複数に、当該振動機構を有する構成を適用することができる。これにより、別途、ヘッドホン、イヤホン、またはスピーカなどの音響機器を必要とせず、電子機器８００Ａを装着しただけで映像と音声を楽しむことができる。
【0381】
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、入力端子を有していてもよい。入力端子には映像出力機器等からの映像信号、及び、電子機器内に設けられるバッテリを充電するための電力等を供給するケーブルを接続することができる。
【0382】
本発明の一態様の電子機器は、イヤホン７５０と無線通信を行う機能を有していてもよい。イヤホン７５０は、通信部（図示しない）を有し、無線通信機能を有する。イヤホン７５０は、無線通信機能により、電子機器から情報（例えば音声データ）を受信することができる。例えば、図２５（Ａ）に示す電子機器７００Ａは、無線通信機能によって、イヤホン７５０に情報を送信する機能を有する。また、例えば、図２５（Ｃ）に示す電子機器８００Ａは、無線通信機能によって、イヤホン７５０に情報を送信する機能を有する。
【0383】
また、電子機器がイヤホン部を有していてもよい。図２５（Ｂ）に示す電子機器７００Ｂは、イヤホン部７２７を有する。例えば、イヤホン部７２７と制御部とは、互いに有線接続されている構成とすることができる。イヤホン部７２７と制御部とをつなぐ配線の一部は、筐体７２１または装着部７２３の内部に配置されていてもよい。
【0384】
同様に、図２５（Ｄ）に示す電子機器８００Ｂは、イヤホン部８２７を有する。例えば、イヤホン部８２７と制御部８２４とは、互いに有線接続されている構成とすることができる。イヤホン部８２７と制御部８２４とをつなぐ配線の一部は、筐体８２１または装着部８２３の内部に配置されていてもよい。また、イヤホン部８２７と装着部８２３とがマグネットを有していてもよい。これにより、イヤホン部８２７を装着部８２３に磁力によって固定することができ、収納が容易となり好ましい。
【0385】
なお、電子機器は、イヤホンまたはヘッドホンなどを接続することができる音声出力端子を有していてもよい。また、電子機器は、音声入力端子及び音声入力機構の一方または双方を有していてもよい。音声入力機構としては、例えば、マイクなどの集音装置を用いることができる。電子機器が音声入力機構を有することで、電子機器に、いわゆるヘッドセットとしての機能を付与してもよい。
【0386】
このように、本発明の一態様の電子機器としては、メガネ型（電子機器７００Ａ、及び、電子機器７００Ｂなど）と、ゴーグル型（電子機器８００Ａ、及び、電子機器８００Ｂなど）と、のどちらも好適である。
【0387】
図２６（Ａ）に示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
【0388】
電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８及び制御装置６５０９などを有する。表示部６５０２はタッチパネル機能を備える。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。本発明の一態様の半導体装置を制御装置６５０９に用いることで、消費電力を低減させることができるため好適である。
【0389】
表示部６５０２に、本発明の一態様の表示パネルを適用することができる。
【0390】
図２６（Ｂ）は、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
【0391】
筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリ６５１８等が配置されている。
【0392】
保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない）により固定されている。
【0393】
表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
【0394】
表示パネル６５１１には本発明の一態様の表示装置を適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
【0395】
図２６（Ｃ）にテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
【0396】
図２６（Ｃ）に示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、及び、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
【0397】
なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間など）の情報通信を行うことも可能である。
【0398】
図２６（Ｄ）に、ノート型パーソナルコンピュータの一例を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４、制御装置７２１６等を有する。筐体７２１１に、表示部７０００が組み込まれている。制御装置７２１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部７０００、制御装置７２１６などに適用することができる。本発明の一態様の半導体装置を制御装置７２１６に用いることで、消費電力を低減させることができるため好適である。
【0399】
【0400】
図２６（Ｅ）に示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
【0401】
図２６（Ｆ）は円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
【0402】
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
【0403】
表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
【0404】
また、図２６（Ｅ）及び図２６（Ｆ）に示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、使用者が所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
【0405】
また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数の使用者が同時にゲームに参加し、楽しむことができる。
【0406】
【0407】
図２７（Ａ）乃至図２７（Ｇ）に示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）、マイクロフォン９００８、等を有する。
【0408】
図２７（Ａ）乃至図２７（Ｇ）に示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有していてもよい。また、電子機器にカメラ等を設け、静止画または動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
【0409】
【0410】
図２７（Ａ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字及び画像情報をその複数の面に表示することができる。図２７（Ａ）では３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例としては、電子メール、ＳＮＳ、電話などの着信の通知、電子メールまたはＳＮＳなどの題名、送信者名、日時、時刻、バッテリの残量、電波強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
【0411】
図２７（Ｂ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
【0412】
図２７（Ｃ）は、タブレット端末９１０３を示す斜視図である。タブレット端末９１０３は、一例として、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲーム等の種々のアプリケーションの実行が可能である。タブレット端末９１０３は、筐体９０００の正面に表示部９００１、カメラ９００２、マイクロフォン９００８、スピーカ９００３を有し、筐体９０００の左側面には操作用のボタンとしての操作キー９００５、底面には接続端子９００６を有する。
【0413】
図２７（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、及び、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
【0414】
図２７（Ｅ）乃至図２７（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図２７（Ｅ）は携帯情報端末９２０１を展開した状態、図２７（Ｇ）は折り畳んだ状態、図２７（Ｆ）は図２７（Ｅ）と図２７（Ｇ）の一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。
【0415】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【0416】
（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置の応用例について説明する。本発明の一態様の半導体装置は、例えば、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンター（Ｄａｔａ Ｃｅｎｔｅｒ：ＤＣとも呼称する）に用いることができる。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターは、低消費電力化といった高性能化に有効である。
本実施の形態では、本発明の一態様の半導体装置の応用例について説明する。本発明の一態様の半導体装置は、例えば、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンター（Ｄａｔａ Ｃｅｎｔｅｒ：ＤＣとも呼称する）に用いることができる。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターは、低消費電力化といった高性能化に有効である。
【0417】
本発明の一態様の半導体装置が適用された電子部品等は、実施の形態７で例示した電子機器に適用することができる。
【0418】
［電子部品］
電子部品７００が実装された基板（実装基板７０４）の斜視図を、図２８（Ａ）に示す。図２８（Ａ）に示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図２８（Ａ）は、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
電子部品７００が実装された基板（実装基板７０４）の斜視図を、図２８（Ａ）に示す。図２８（Ａ）に示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図２８（Ａ）は、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
【0419】
また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）などの貫通電極技術、及び、Ｃｕ－Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
【0420】
また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくできるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
【0421】
また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシの一方または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
【0422】
また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
【0423】
次に、電子部品７３０の斜視図を図２８（Ｂ）に示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
【0424】
電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、またはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等の集積回路に用いることができる。
【0425】
パッケージ基板７３２は、例えば、セラミック基板、プラスチック基板、または、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、または樹脂インターポーザを用いることができる。
【0426】
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
【0427】
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
【0428】
また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
【0429】
一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、前述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
【0430】
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
【0431】
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２８（Ｂ）では、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
【0432】
電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）が挙げられる。
【0433】
［大型計算機］
大型計算機５６００の斜視図を図２９（Ａ）に示す。大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
大型計算機５６００の斜視図を図２９（Ａ）に示す。大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
【0434】
図２９（Ｂ）に計算機５６２０の一例の斜視図を示す。計算機５６２０は、マザーボード５６３０を有する。マザーボード５６３０には複数のスロット５６３１、及び複数の接続端子が設けられる。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
【0435】
図２９（Ｃ）にＰＣカード５６２１の一例を示す。ＰＣカード５６２１は、例えばＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードである。ＰＣカード５６２１は、ボード５６２２と、ボード５６２２に実装される、接続端子５６２３、接続端子５６２４、接続端子５６２５、電子部品５６２６、電子部品５６２７、電子部品５６２８、接続端子５６２９などを有する。なお、図２９（Ｃ）には、電子部品５６２６、電子部品５６２７、及び電子部品５６２８以外の部品を図示している。
【0436】
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
【0437】
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
【0438】
電子部品５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、電子部品５６２６とボード５６２２を電気的に接続することができる。
【0439】
電子部品５６２７及び電子部品５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、実装することができる。電子部品５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。電子部品５６２７として、例えば、電子部品７３０を用いることができる。電子部品５６２８としては、例えば、記憶装置などが挙げられる。電子部品５６２８として、例えば、電子部品７００を用いることができる。
【0440】
大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
【0441】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【0442】
５０：基板、５１ｆ：半導体膜、２００：トランジスタ、２００Ａ：トランジスタ、２００Ｂ：トランジスタ、２００Ｃ：トランジスタ、２００Ｄ：トランジスタ、２１０：基板、２３０：半導体層、２３０ｆ：半導体膜、２３０ｉ：領域、２３０ｎａ：領域、２３０ｎｂ：領域、２４０ａ：導電層、２４０ｂ：導電層、２４１ａ：絶縁層、２４１ｂ：絶縁層、２４２：導電層、２４２ａ：導電層、２４２ｂ：導電層、２４２ｆ：導電膜、２５０：絶縁層、２５５：絶縁層、２６０：導電層、２６０ａ：導電層、２６０ｂ：導電層、２７０：マスク層、２７１ａ：絶縁層、２７１ｂ：絶縁層、２７５：絶縁層、２８０：絶縁層、２８１：絶縁層、２８２：絶縁層、２８３：絶縁層、２８５：絶縁層、２９０：元素
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】