特許 7112930 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-07-27

(45)【発行日】2022-08-04

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09F 9/00 20060101AFI20220728BHJP

   G09F 9/30 20060101ALI20220728BHJP

   G02F 1/1368 20060101ALI20220728BHJP

   G02F 1/1345 20060101ALI20220728BHJP

【ＦＩ】

G09F9/00 346D

G09F9/00 348Z

G09F9/30 336

G09F9/30 348Z

G02F1/1368

G02F1/1345

【請求項の数】 12

(21)【出願番号】P 2018190080

(22)【出願日】2018-10-05

(65)【公開番号】P2020060620

(43)【公開日】2020-04-16

【審査請求日】2021-07-08

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】勝田 忠義

(72)【発明者】

【氏名】乃一 俊祐

(72)【発明者】

【氏名】寺西 康幸

(72)【発明者】

【氏名】内野 聡

(72)【発明者】

【氏名】倉澤 隼人

(72)【発明者】

【氏名】仲島 義晴

【審査官】中村 直行

(56)【参考文献】

【文献】特開２０１６－１０９９２７（ＪＰ，Ａ）

【文献】特開２０１４－０５２５４６（ＪＰ，Ａ）

【文献】特開２０１６－０４５３７１（ＪＰ，Ａ）

【文献】特開２００８－０１５５０７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／００６３９７０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０３６５６５０（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｆ ９／００ － ９／４６

Ｇ０２Ｆ １／１３４５

Ｇ０２Ｆ １／１３６８

(57)【特許請求の範囲】

【請求項1】

複数の画素を有する表示領域と、
前記表示領域の外側の額縁領域に設けられ、前記画素を駆動するドライバＩＣと、
それぞれ前記ドライバＩＣに電気的に接続される第１電源配線及び第２電源配線と、
第１絶縁層を介して前記第１電源配線及び前記第２電源配線と対向配置され、前記第１電源配線と電気的に接続される第１電極と、
を備え、
前記第１電極は、前記ドライバＩＣに重なる領域に設けられている
表示装置。

【請求項2】

前記画素は、画素トランジスタを備え、
前記第１電源配線及び前記第２電源配線と同層に、前記画素トランジスタのドレイン電極及びソース電極が設けられている
請求項１に記載の表示装置。

【請求項3】

複数の画素を有する表示領域と、
前記表示領域の外側の額縁領域に設けられ、前記画素を駆動するドライバＩＣと、
それぞれ前記ドライバＩＣに電気的に接続される第１電源配線及び第２電源配線と、
第１絶縁層を介して前記第１電源配線及び前記第２電源配線と対向配置され、前記第１電源配線と電気的に接続される第１電極と、
を備え、
第２絶縁層を介して前記第１電極と対向配置され、前記第２電源配線と電気的に接続される第２電極をさらに備え、
前記第２電極は、前記ドライバＩＣに重なる領域に設けられている
表示装置。

【請求項4】

前記画素は、画素トランジスタを備え、
前記第１電源配線及び前記第２電源配線と同層に、前記画素トランジスタのドレイン電極及びソース電極が設けられている
請求項３に記載の表示装置。

【請求項5】

前記画素は、画素トランジスタを備え、
前記第２電極と同層に、前記画素トランジスタのゲート電極が設けられている
請求項３に記載の表示装置。

【請求項6】

前記画素は、画素トランジスタを備え、
前記第１電源配線及び前記第２電源配線と同層に、前記画素トランジスタのドレイン電極及びソース電極が設けられ、前記第２電極と同層に、前記画素トランジスタのゲート電極が設けられている
請求項３に記載の表示装置。

【請求項7】

複数の画素を有する表示領域と、
前記表示領域の外側の額縁領域に設けられ、前記画素を駆動するドライバＩＣと、
それぞれ前記ドライバＩＣに電気的に接続される第１電源配線及び第２電源配線と、
第１絶縁層を介して前記第１電源配線及び前記第２電源配線と対向配置され、前記第１電源配線と電気的に接続される第１電極と、
を備え、
第２絶縁層を介して前記第１電極と対向配置され、前記第２電源配線と電気的に接続される第２電極をさらに備え、
前記画素は、画素トランジスタと、該画素トランジスタの半導体に対向して設けられる遮光膜とを備え、
前記第１電極と同層に、前記画素トランジスタの半導体が設けられ、
前記第２電極と同層に、前記遮光膜が設けられている
表示装置。

【請求項8】

第３絶縁層を介して前記第１電源配線及び前記第２電源配線と対向配置され、前記第１電源配線と電気的に接続される第３電極をさらに備える
請求項１乃至請求項７の何れか一項に記載の表示装置。

【請求項9】

前記画素は、画素電極と、該画素電極に対向して設けられる共通電極とを備え、
前記第３電極と同層に、前記共通電極に駆動信号を供給する配線が設けられている
請求項８に記載の表示装置。

【請求項10】

前記第３電極は、前記ドライバＩＣに重なる領域に設けられている
請求項８又は９に記載の表示装置。

【請求項11】

前記表示領域は、第１方向に延在する上下辺と、該第１方向に直交する第２方向に延在する左右辺とを備え、前記下辺に沿って前記ドライバＩＣが設けられており、
該ドライバＩＣに対して第２方向に離れた位置には、少なくとも前記第１電源配線及び前記第２電源配線を介して当該ドライバＩＣに電気的に接続される端子部が設けられ、
前記ドライバＩＣと前記端子部とが、前記第１方向にずれて配置されている
請求項１乃至請求項１０の何れか一項に記載の表示装置。

【請求項12】

前記ドライバＩＣの重なる位置に、前記第１方向に並んで設けられると共に前記ドライバＩＣに接続される複数の第１パッドが設けられ、前記端子部は、前記第１方向に並んで設けられる複数の第２パッドを備え、複数の前記第１パッドと複数の前記第２パッドとは、前記第１電源配線及び前記第２電源配線を含む配線を介して、互いに対応してそれぞれ接続されており、互いに対応する前記第１パッドと前記第２パッドとの前記第２方向の距離は、これら第１パッドと第２パッドとの前記第１方向のずれ量よりも小さい
請求項１１に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に関する。

【背景技術】

【0002】

ノート型のパーソナルコンピュータ等の機器では、２つの筐体を物理的に接続しつつ開閉可能とした構成が一般的である。このような構成の機器では、２つの筐体が物理的に接続される辺の両側に２軸ヒンジが設けられる場合がある（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１７－２１５０１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一般に、上記したような構成において、一方の筐体に設けられた表示パネルと、他方の筐体に設けられる回路基板との間の各配線は、ヒンジ間に設けられるフレキシブル配線基板を介して接続される。このような構成では、フレキシブル配線基板を設けるための幅は、ヒンジの幅により制限される。一方で、上述したような機器では、表示領域の外周に位置する額縁領域を狭くする、いわゆる狭額縁化が望まれている。狭額縁化に伴い、フレキシブル配線基板から延びる表示パネル側の配線が細くなる可能性がある。特に、電源配線が細くなり抵抗値が増大すると、電流量の瞬時的な変動によって電源電圧が不安定となり、誤動作や表示画像不良を招く場合がある。

【0005】

本発明は、電源電圧の安定化を図ることができる表示装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一態様に係る表示装置は、複数の画素を用いて画像を表示する表示領域と、前記表示領域の外側の額縁領域に設けられ、前記画素を駆動するドライバＩＣと、それぞれ前記ドライバＩＣに電源信号を供給する第１電源配線及び第２電源配線と、第１絶縁層を介して前記第１電源配線及び前記第２電源配線と対向配置され、前記第１電源配線と電気的に接続される第１電極と、を備える。

【図面の簡単な説明】

【0007】

【図1】図１は、実施形態１に係る表示装置の概略構成を示す模式図である。

【図2】図２は、表示領域における画素配列の一例を示す図である。

【図3】図３は、表示装置の概略断面構造を表す断面図である。

【図4】図４は、画素の構成例を示す平面図である。

【図5】図５は、図４のＡ１－Ａ２線に沿う断面図である。

【図6A】図６Ａは、図１に示す領域Ｄの拡大図である。

【図6B】図６Ｂは、図１に示す領域Ｄの拡大図である。

【図7】図７は、実施形態１に係る電源配線部の一例を示す平面図である。

【図8】図８は、図７のＣ１－Ｃ２線に沿う断面図である。

【図9】図９は、図７に示す電源配線部の等価回路図である。

【図10】図１０は、実施形態２に係る電源配線部の一例を示す平面図である。

【図11】図１１は、図１０のＤ１－Ｄ２線に沿う断面図である。

【図12】図１２は、図１０に示す電源配線部の等価回路図である。

【図13】図１３は、実施形態３における図４のＡ１－Ａ２線に沿う断面図である。

【図14】図１４は、実施形態３における図７のＣ１－Ｃ２線に沿う断面図である。

【図15】図１５は、実施形態４における図７のＣ１－Ｃ２線に沿う断面図である。

【発明を実施するための形態】

【0008】

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0009】

（実施形態１）
図１は、実施形態１に係る表示装置の概略構成を示す模式図である。図２は、表示領域における画素配列の一例を示す図である。

【0010】

本実施形態において、表示装置１は、例えばノート型のパーソナルコンピュータ７の表示部として用いられる。パーソナルコンピュータ７は、第１筐体７ａと第２筐体７ｂとがヒンジ部７ｃにより開閉可能に設けられている。本実施形態に係る表示装置１は、第１筐体７ａに組み込まれる。

【0011】

図１に示すように、本実施形態に係る表示装置１は、表示領域１１ａを有する表示パネル１０と、該表示パネル１０の一辺に取り付けられる複数のフレキシブル配線基板９ａとを有している。図２に示すように、表示領域１１ａには、図中のＤｘ方向（第１方向）及びＤｙ方向（第２方向）に並ぶ複数の画素Ｐｉｘが設けられている。また、表示領域１１ａは、Ｄｘ方向に延在する上下辺と、該Ｄｘ方向に直交するＤｙ方向に延在する左右辺とを備えている。なお、図２では一部の画素Ｐｉｘについて示しているが、画素Ｐｉｘは表示領域１１ａの全域に亘って配置される。また、図３に示すように、表示パネル１０は、アレイ基板２と、アレイ基板２の表面に垂直な方向に対向して配置された対向基板３と、アレイ基板２と対向基板３との間に設けられた液晶層６（図３参照）とを有する。

【0012】

なお、本実施形態では、表示素子として液晶表示素子を用いた構成を例示しているが、例えば有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やマイクロ発光ダイオード（ＭｉｃｒｏＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を表示素子として備えた構成であっても良い。表示素子の態様により本開示が限定されるものではない。

【0013】

図２に示すように、表示領域１１ａには、画素Ｐｉｘに走査信号（ゲート信号）ＧＡＴＥ（・・・，ｍ，ｍ＋１，・・・，ｍ＋ｎ，・・・）を供給するゲート線ＧＣＬや、画素Ｐｉｘに画素信号ＳＩＧ（１，２，・・・，Ｐ）を供給する信号線ＳＧＬが設けられている。本実施形態において、ゲート線ＧＣＬは、Ｄｘ方向に延伸して設けられている。また、本実施形態において、信号線ＳＧＬは、Ｄｙ方向に延伸して設けられている。

【0014】

画素Ｐｉｘは、それぞれ画素電極２２及び画素トランジスタＴｒを備えている。画素トランジスタＴｒは、薄膜トランジスタにより構成されるものであり、例えば、ｎチャネルのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成される。画素トランジスタＴｒのソースは信号線ＳＧＬに接続され、ゲートはゲート線ＧＣＬに接続され、ドレインは画素電極２２に接続されている。

【0015】

図１に示すように、表示領域１１ａの外側の額縁領域１１ｂには、駆動回路部５Ａが設けられている。該駆動回路部５Ａは、アレイ基板２上に実装される複数個のドライバＩＣ５を備えている。図１に示す例では、水平方向に分割された複数の領域にそれぞれ対応する複数個のドライバＩＣ５を設けた例を示している。ドライバＩＣ５は、信号線駆動回路等が集積されている半導体チップであり、例えば信号線ＳＧＬに供給する画素信号ＳＩＧ等がドライバＩＣ５内で生成される。複数個のドライバＩＣ５は、Ｄｘ方向に沿って所定の間隔を空けて並び実装される。

【0016】

なお、図１に示す例では、４個のドライバＩＣ５を設けた構成を例示したが、１個、又は、２個あるいは４個以上の複数個のドライバＩＣ５を設けた構成であっても良い。ドライバＩＣ５の数により本開示が限定されるものではない。

【0017】

また、例えば、アレイ基板２上には、走査信号（ゲート信号）ＧＡＴＥを生成するゲートドライバ（不図示）等が形成される。

【0018】

第２筐体７ｂには、回路基板４が組み込まれる。回路基板４は、例えば、プリント回路板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）等のリジッド基板である。回路基板４には、例えば、各種の基準電位を発生する電源回路、映像信号を処理する信号処理回路及びフレームメモリ等の回路要素を配置することができる。

【0019】

アレイ基板２の端部には、ドライバＩＣ５に対してＤｙ方向に離れた位置に、回路基板４側の各配線と接続するための複数個の端子部８が設けられている。本実施形態において、ドライバＩＣ５と端子部８とは、１対１で対応している。複数個の端子部８は、アレイ基板２上に、Ｄｘ方向に沿って所定の間隔を空けて設けられている。また、回路基板４の端部には、表示パネル１０側の各配線と接続するためのコネクタ９が設けられている。アレイ基板２の端子部８と回路基板４のコネクタ９とは、フレキシブル配線基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）９ａにより接続される。フレキシブル配線基板９ａは、端子部８に例えばＡＣＦを介して表示パネル１０に接着される。

【0020】

次に、実施形態１に係る表示装置１の概略構造について、図３から図５を参照して説明する。図３は、表示装置の概略断面構造を表す断面図である。図４は、画素の構成例を示す平面図である。図５は、図４のＡ１－Ａ２線に沿う断面図である。

【0021】

図３に示すように、アレイ基板２は、ガラス又は透明樹脂からなる第１基板２１と、複数の画素電極２２と、共通電極ＣＯＭＬと、画素電極２２と共通電極ＣＯＭＬとを絶縁する絶縁層２４と、を含む。複数の画素電極２２は、第１基板２１の上方に例えば行列状（マトリクス状）に配設される。共通電極ＣＯＭＬは、第１基板２１と画素電極２２との間に設けられる。

【0022】

画素電極２２及び共通電極ＣＯＭＬは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透光性を有する導電性材料で構成されている。第１基板２１の下側には、接着層（不図示）を介して偏光板３５Ｂが設けられている。

【0023】

対向基板３は、ガラス又は透明樹脂からなる第２基板３１と、この第２基板３１の一方の面に形成されたカラーフィルタ３２及び遮光層（図示省略）とを含む。また第２基板の上側には、接着層（不図示）を介して偏光板３５Ａが設けられている。

【0024】

アレイ基板２と対向基板３とは、所定の間隔（セルギャップ）を設けて対向して配置される。第１基板２１と第２基板３１との間の空間に、表示機能層として液晶層６が設けられる。液晶層６は、電界の状態に応じてそこを通過する光を変調するものであり、例えば、ＦＦＳ（フリンジフィールドスイッチング）を含むＩＰＳ（インプレーンスイッチング）等の横電界モードに適した液晶が用いられる。

【0025】

アレイ基板２は、各画素Ｐｉｘの画素トランジスタＴｒ、各画素電極２２に画素信号ＳＩＧを供給する信号線ＳＧＬ、各画素トランジスタＴｒを駆動するゲート信号ＧＡＴＥを供給するゲート線ＧＣＬ等の配線を備えている。信号線ＳＧＬ及びゲート線ＧＣＬは、第１基板２１の表面と平行な平面に延在する。

【0026】

図４に示すように、ゲート線ＧＣＬと信号線ＳＧＬとで囲まれた領域が画素Ｐｉｘである。画素電極２２は、複数の帯状電極２２ａと、連結部２２ｂとを有する。

【0027】

図４に示すように、画素トランジスタＴｒは、半導体６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を含む。

【0028】

図５に示すように、第１基板２１の上にゲート線層５１が設けられている。ゲート線層５１には、ゲート電極６４（ゲート線ＧＣＬ）が設けられている。絶縁層５８ａ（第２絶縁層）は、ゲート電極６４を覆って第１基板２１の上に設けられている。絶縁層５８ａの上には半導体層５２が設けられている。半導体層５２には、半導体６１が設けられている。半導体層５２の上側に、絶縁層５８ｃ（第１絶縁層）を介して信号線層５３が設けられている。信号線層５３には、ドレイン電極６３及びソース電極６２（信号線ＳＧＬ）が設けられる。ドレイン電極６３及びソース電極６２（信号線ＳＧＬ）の上側に、絶縁層５８ｄ（第３絶縁層）を介して補助配線層５４が設けられている。補助配線層５４の上側に、絶縁層５８ｅを介して共通電極層５５が設けられる。共通電極層５５には、共通電極ＣＯＭＬが設けられる。なお、絶縁層を介することなく補助配線層と共通電極層とが重なっている構成も採用可能である。共通電極層５５の上側に、絶縁層２４を介して画素電極２２が設けられる。

【0029】

図４及び図５に示すように、画素電極２２は、コンタクトホールＨ１１を介して画素トランジスタＴｒのドレイン電極６３と接続されている。ドレイン電極６３は、コンタクトホールＨ１２を介して半導体６１に接続される。半導体６１は、平面視でゲート電極６４と交差する。ゲート電極６４はゲート線ＧＣＬに接続され、ゲート線ＧＣＬの一辺から突出して設けられている。半導体６１は、ソース電極６２と重畳する位置まで延びて、コンタクトホールＨ１３を介してソース電極６２と電気的に接続される。ソース電極６２は、信号線ＳＧＬに接続され、信号線ＳＧＬの一辺から突出している。

【0030】

半導体６１の材料としては、ポリシリコンや酸化物半導体などの公知の材料を用いることができる。例えばＴＡＯＳ（Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、透明アモルファス酸化物半導体）を用いることで、映像表示用の電圧を長時間保持する能力（保持率）が良く、表示品位を向上させることができる。

【0031】

ゲート電極６４（ゲート線ＧＣＬ）は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）又はこれらの合金で構成される。ドレイン電極６３及びソース電極６２（信号線ＳＧＬ）は、例えば、チタンとアルミニウムとの合金である、チタンアルミニウム（ＴｉＡｌ）で構成される。

【0032】

絶縁層２４，５８ａ，５８ｃ，５８ｄ，５８ｅの材料としては、公知の絶縁材料を用いることができる。例えば、絶縁層５８ｂの材料としては、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を用いることができる。また、例えば、絶縁層５８ｃの材料としては、シリコン酸化膜（ＳｉＯ_２）を用いることができる。

【0033】

補助配線層５４の材料としては、ゲート電極６４（ゲート線ＧＣＬ）と同様に、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）又はこれらの合金で構成される。

【0034】

図１に示すように、本実施形態においては、第１筐体７ａと第２筐体７ｂとがヒンジ部７ｃにより開閉可能な構成である。このため、フレキシブル配線基板９ａを設けるための幅（図中に示すＤｘ方向の幅）がヒンジ部７ｃによって制限される。このような構成では、端子部８がそれぞれ対応するドライバＩＣ５に対し、Ｄｘ方向にずれて配置される場合がある。図１では、両端に設けられた２つの端子部８が、それぞれ対応するドライバＩＣ５に対し、Ｄｘ方向にずれて配置された例を示している。これに対し、中央付近に設けられた２つの端子部８は、それぞれ対応するドライバＩＣ５に対し、Ｄｘ方向の位置が一致している。また、詳細な説明は後述するが、本実施形態において、各ドライバＩＣ５には、コネクタ９、フレキシブル配線基板９ａ及び端子部８を介して回路基板４からロジック回路用の正電源ＶＤＤと負電源ＶＳＳ、及び、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとが供給される。以下、図６Ａ及び図６Ｂを参照して、各電源の供給経路について説明する。

【0035】

図６Ａ及び図６Ｂは、図１に示す領域Ｂの拡大図である。図６Ａ及び図６Ｂでは、ドライバＩＣ５が実装される複数の第１パッド４０ｂと、端子部８を構成する複数の第２パッド４０ａとが、それぞれＤｘ方向に並び、Ｄｙ方向に距離ｄだけ離れて配置された例を示している。複数の第１パッド４０ｂは、ドライバＩＣ５の重なる位置に設けられ、それぞれドライバＩＣ５に接続されている。

【0036】

また、図６Ａ及び図６Ｂに示す例において、電源配線４１は、ロジック回路用の正電源ＶＤＤを供給する。電源配線４２は、ロジック回路用の負電源ＶＳＳを供給する。電源配線４３は、アナログ回路用の正電源ＡＶＤＤを供給する。電源配線４４は、アナログ回路用の負電源ＡＶＳＳを供給する。各電源配線４１，４２，４３，４４は、ドライバＩＣ５に重なる領域に設けられている。また、図６Ａ及び図６Ｂに示す例では、第２パッド４０ａと第１パッド４０ｂとの間の各配線を「配線４０」としている。本実施形態において、ドライバＩＣ５は、ドライバＩＣ５の両端部にそれぞれ２系統の入力を有している。各電源配線４１，４２，４３，４４は、それぞれ、２系統の入力間を接続する。各電源配線４１，４２，４３，４４は、２系統の入力の一方を介して、配線４０に接続される。第２パッド４０ａと第１パッド４０ｂとは、配線４０を介して、互いに対応してそれぞれ接続されている。なお、図６Ａに示す例と、図６Ｂに示す例とでは、第２パッド４０ａと第１パッド４０ｂとのＤｙ方向の距離ｄが異なっている。

【0037】

図１に示すように、端子部８とドライバＩＣ５とがＤｘ方向にずれて配置されている場合、図６Ａ及び図６Ｂに示すように、第２パッド４０ａと第１パッド４０ｂとの間の各配線４０の幅が細くなる。特に、図６Ｂに示すように、第２パッド４０ａと第１パッド４０ｂとのＤｙ方向の距離ｄが小さくなると、図６Ａに示す例よりも各配線４０の幅がより細くなり配線抵抗が増大する。特に、各電源配線４１，４２，４３，４４に接続される各配線４０の配線抵抗が増大すると、ドライバＩＣ５の負荷電流の瞬時的な増加によって電源電圧が低下し、ドライバＩＣ５の誤動作や表示画像不良の要因となる場合がある。

【0038】

図６Ａに示すように、第２パッド４０ａと第１パッド４０ｂとのＤｙ方向の距離ｄを大きくすると、配線抵抗を小さくすることができドライバＩＣ５の誤動作や表示画像不良を抑制することができる。しかしながら、この場合には、Ｄｙ方向の図中下側の額縁領域１１ｂの狭額縁化が困難となる。具体的に、互いに対応する第２パッド４０ａと第１パッド４０ｂとのＤｙ方向の距離ｄは、これら第２パッド４０ａと第１パッド４０ｂとのＤｘ方向のずれ量よりも小さくすることで表示パネル１０の下辺部の狭額縁化が図られる。

【0039】

図７は、実施形態１に係る電源配線部の一例を示す平面図である。図８は、図７のＣ１－Ｃ２線に沿う断面図である。図９は、図７に示す電源配線部の等価回路図である。

【0040】

まず、ロジック回路用の正電源ＶＤＤ及び負電源ＶＳＳの関係について説明する。

【0041】

図８に示すように、ロジック回路用の正電源ＶＤＤをドライバＩＣ５に供給する電源配線４１（第１電源配線）、及び、ロジック回路用の負電源ＶＳＳをドライバＩＣ５に供給する電源配線４２（第２電源配線）は、信号線層５３に設けられている。

【0042】

また、図８に示すように、半導体層５２には、絶縁層５８ｃ（第１絶縁層）を介して電源配線４１（第１電源配線）及び電源配線４２（第２電源配線）と対向配置される第１電極４１ａが設けられ、ゲート線層５１には、絶縁層５８ａ（第２絶縁層）を介して第１電極４１ａと対向配置される第２電極４２ａが設けられている。第１電極４１ａ及び第２電極４２ａは、ドライバＩＣ５に重なる領域に設けられている。

【0043】

図７及び図８に示すように、第１電極４１ａは、コンタクトホールＨ２１を介して、電源配線４１（第１電源配線）に接続されている。これにより、図９に示すように、電源配線４２（第２電源配線）と第１電極４１ａとが重なる領域に、静電容量Ｃ２１が設けられる。

【0044】

また、図７及び図８に示すように、第２電極４２ａは、コンタクトホールＨ２２を介して、電源配線４２（第２電源配線）に接続されている。これにより、図９に示すように、第１電極４１ａと第２電極４２ａとが重なる領域に、静電容量Ｃ１２が設けられる。

【0045】

上記構成により、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの間には、静電容量Ｃ２１と静電容量Ｃ１２との合成静電容量が設けられる。これにより、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの間で電荷供給を相互に補填することができる。

【0046】

なお、ゲート線層５１に第２電極４２ａを構成しない態様であっても良い。この場合には、電源配線４２（第２電源配線）と第１電極４１ａとが重なる領域に設けられた静電容量Ｃ２１により、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの間で電荷供給を相互に補填することができる。また、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの構造上の位置関係は、図７，８，９に示す態様に限らず、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの構造上の位置関係が逆であってもよい。

【0047】

これにより、ロジック回路用の正電源ＶＤＤ及び負電源ＶＳＳの電圧変動を抑制することができる。

【0048】

次に、アナログ回路用の正電源ＡＶＤＤ及び負電源ＡＶＳＳの関係について説明する。

【0049】

図８に示すように、アナログ回路用の正電源ＡＶＤＤをドライバＩＣ５に供給する電源配線４３（第１電源配線）、及び、アナログ回路用の負電源ＡＶＳＳをドライバＩＣ５に供給する電源配線４４（第２電源配線）は、信号線層５３に設けられている。

【0050】

また、図８に示すように、半導体層５２には、絶縁層５８ｃ（第１絶縁層）を介して電源配線４３（第１電源配線）及び電源配線４４（第２電源配線）と対向配置される第１電極４３ａが設けられ、ゲート線層５１には、絶縁層５８ａ（第２絶縁層）を介して第１電極４３ａと対向配置される第２電極４４ａが設けられている。第１電極４３ａ及び第２電極４４ａは、ドライバＩＣ５に重なる領域に設けられている。

【0051】

図７及び図８に示すように、第１電極４３ａは、コンタクトホールＨ２３を介して、電源配線４３（第１電源配線）に接続されている。これにより、図９に示すように、電源配線４４（第２電源配線）と第１電極４３ａとが重なる領域に、静電容量Ｃ４３が設けられる。

【0052】

また、図７及び図８に示すように、第２電極４４ａは、コンタクトホールＨ２４を介して、電源配線４４（第２電源配線）に接続されている。これにより、図９に示すように、第１電極４３ａと第２電極４４ａとが重なる領域に、静電容量Ｃ３４が設けられる。

【0053】

上記構成により、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの間には、静電容量Ｃ４３と静電容量Ｃ３４との合成静電容量が設けられる。これにより、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの間で電荷供給を相互に補填することができる。

【0054】

なお、ゲート線層５１に第２電極４４ａを構成しない態様であっても良い。この場合には、電源配線４４（第２電源配線）と第１電極４３ａとが重なる領域に設けられた静電容量Ｃ４３により、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの間で電荷供給を相互に補填することができる。また、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの構造上の位置関係は、図７，８，９に示す態様に限らず、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの構造上の位置関係が逆であってもよい。

【0055】

これにより、アナログ回路用の正電源ＡＶＤＤ及び負電源ＡＶＳＳの電圧変動を抑制することができる。

【0056】

以上説明したように、実施形態１に係る表示装置１は、複数の画素Ｐｉｘを用いて画像を表示する表示領域１１ａと、表示領域１１ａの外側の額縁領域１１ｂに設けられ、画素Ｐｉｘを駆動するドライバＩＣ５と、それぞれドライバＩＣ５に電源信号を供給する第１電源配線（電源配線４１，４３）及び第２電源配線（電源配線４２，４４）と、第１絶縁層（絶縁層５８ｃ）を介して第１電源配線（電源配線４１，４３）及び第２電源配線（電源配線４２，４４）と対向配置され、第１電源配線（電源配線４１，４３）と電気的に接続される第１電極４１ａ，４３ａと、を備える。

【0057】

上記構成により、第２電源配線（電源配線４２，４４）と第１電極４１ａ，４３ａとが重なる領域に設けられた静電容量Ｃ２１，Ｃ４３により、第１電源配線（電源配線４１，４３）に供給される電源（ロジック回路用の正電源ＶＤＤ、アナログ回路用の正電源ＡＶＤＤ）と第２電源配線（電源配線４２，４４）に供給される電源（ロジック回路用の負電源ＶＳＳ、アナログ回路用の負電源ＡＶＳＳ）との間で電荷供給を相互に補填することができる。これにより、ドライバＩＣ５内で瞬時的に大きな電圧負荷がかかる場合でも、電源電圧の変動を抑制することができる。また、表示領域１１ａの下側の額縁領域１１ｂの幅を狭くすることができ、表示装置１の狭額縁化に寄与することができる。

【0058】

また、第２絶縁層（絶縁層５８ａ）を介して第１電極４１ａ，４３ａと対向配置され、第２電源配線（電源配線４２，４４）と接続される第２電極４２ａ，４４ａをさらに備えることで、第２電源配線（電源配線４２，４４）と第１電極４１ａ，４３ａとが重なる領域に設けられた静電容量Ｃ２１，Ｃ４３、及び、第１電極４１ａ，４３ａと第２電極４２ａ，４４ａとが重なる領域に設けられた静電容量Ｃ１２，Ｃ３４の合成静電容量により、第１電源配線（電源配線４１，４３）に供給される電源（ロジック回路用の正電源ＶＤＤ、アナログ回路用の正電源ＡＶＤＤ）と第２電源配線（電源配線４２，４４）に供給される電源（ロジック回路用の負電源ＶＳＳ、アナログ回路用の負電源ＡＶＳＳ）との間で電荷供給を相互に補填することができる。これにより、電源電圧の変動をさらに抑制することができる。

【0059】

本実施形態により、電源電圧の安定化を図ることができる表示装置を得ることができる。

【0060】

（実施形態２）
図１０は、実施形態２に係る電源配線部の一例を示す平面図である。図１１は、図１０のＤ１－Ｄ２線に沿う断面図である。図１２は、図１０に示す電源配線部の等価回路図である。なお、上述した実施形態１と同等あるいは同一の構成部については、重複する説明を省略する。

【0061】

まず、ロジック回路用の正電源ＶＤＤ及び負電源ＶＳＳの関係について説明する。

【0062】

図１１に示すように、本実施形態では、補助配線層５４に絶縁層５８ｄ（第３絶縁層）を介して電源配線４１（第１電源配線）及び電源配線４２（第２電源配線）と対向配置される第３電極４１ｂを設け、コンタクトホールＨ３１を介して、電源配線４１（第１電源配線）に接続されている点で、実施形態１とは異なっている。第３電極４１ｂは、ドライバＩＣ５に重なる領域に設けられている。これにより、図１２に示すように、第３電極４１ｂと電源配線４２（第２電源配線）とが重なる領域に、静電容量Ｃ１２ａが設けられる。

【0063】

上記構成により、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの間には、静電容量Ｃ２１、静電容量Ｃ１２、及び静電容量１２ａの合成静電容量が設けられる。これにより、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの間で電荷供給を相互に補填することができる。なお、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの構造上の位置関係は、図１０，１１，１２に示す態様に限らず、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの構造上の位置関係が逆であってもよい。

【0064】

これにより、ロジック回路用の正電源ＶＤＤ及び負電源ＶＳＳの電圧変動を実施形態１よりも抑制することができる。

【0065】

次に、アナログ回路用の正電源ＡＶＤＤ及び負電源ＡＶＳＳの関係について説明する。

【0066】

図１１に示すように、本実施形態では、補助配線層５４に絶縁層５８ｄ（第３絶縁層）を介して電源配線４３（第１電源配線）及び電源配線４４（第２電源配線）と対向配置される第３電極４３ｂを設け、コンタクトホールＨ３３を介して、電源配線４３（第１電源配線）に接続されている点で、実施形態１とは異なっている。第３電極４３ｂは、ドライバＩＣ５に重なる領域に設けられている。これにより、図１２に示すように、第３電極４３ｂと電源配線４４（第２電源配線）とが重なる領域に、静電容量Ｃ３４ａが設けられる。

【0067】

上記構成により、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの間には、静電容量Ｃ４３、静電容量Ｃ３４、及び静電容量３４ａの合成静電容量が設けられる。これにより、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの間で電荷供給を相互に補填することができる。なお、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの構造上の位置関係は、図１０，１１，１２に示す態様に限らず、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの構造上の位置関係が逆であってもよい。

【0068】

これにより、アナログ回路用の正電源ＡＶＤＤ及び負電源ＡＶＳＳの電圧変動を実施形態１よりも抑制することができる。

【0069】

以上説明したように、実施形態２では、第３絶縁層（絶縁層５８ｄ）を介して第１電源配線（電源配線４１，４３）及び第２電源配線（電源配線４２，４４）と対向配置され、第１電源配線（電源配線４１，４３）と接続される第３電極４１ｂ，４３ｂをさらに備えることで、第２電源配線（電源配線４２，４４）と第１電極４１ａ，４３ａとが重なる領域に設けられた静電容量Ｃ２１，Ｃ４３、第１電極４１ａ，４３ａと第２電極４２ａ，４４ａとが重なる領域に設けられた静電容量Ｃ１２，Ｃ３４、及び、第３電極４１ｂ，４３ｂと第２電源配線（電源配線４２，４４）とが重なる領域に設けられた静電容量Ｃ１２ａ，Ｃ３４ａの合成静電容量により、第１電源配線（電源配線４１，４３）に供給される電源（ロジック回路用の正電源ＶＤＤ、アナログ回路用の正電源ＡＶＤＤ）と第２電源配線（電源配線４２，４４）に供給される電源（ロジック回路用の負電源ＶＳＳ、アナログ回路用の負電源ＡＶＳＳ）との間で電荷供給を相互に補填することができる。これにより、実施形態１よりも電源電圧の変動を抑制することができる。

【0070】

本実施形態により、電源電圧の安定化を図ることができる表示装置を得ることができる。

【0071】

（実施形態３）
図１３は、実施形態３における図４のＡ１－Ａ２線に沿う断面図である。図１４は、実施形態３における図７のＣ１－Ｃ２線に沿う断面図である。なお、実施形態３に係る画素の構成例を示す平面図（実施形態１の図４に相当）、実施形態３に係る電源配線部の一例を示す平面図（実施形態１の図７に相当）、及び、実施形態３に係る電源配線部の等価回路図（実施形態１の図９に相当）については、実施形態１と同様であるので、ここでは説明を省略する。また、上述した実施形態１と同等あるいは同一の構成部については、重複する説明を省略する。

【0072】

本実施形態では、図１３に示すように、遮光層５６が第１基板２１の上に設けられている。遮光層５６には、遮光膜６５が設けられている。絶縁層５８ａは、遮光層５６の上に設けられている。絶縁層５８ａの上には半導体層５２が設けられている。半導体層５２には、半導体６１が設けられている。半導体層５２の上側に、絶縁層５８ｂを介してゲート線層５７が設けられているゲート線層５７には、ゲート電極６４（ゲート線ＧＣＬ）が設けられている。絶縁層５８ｃ（第１絶縁層）を介して信号線層５３が設けられている。信号線層５３には、ドレイン電極６３及びソース電極６２（信号線ＳＧＬ）が設けられる。ドレイン電極６３及びソース電極６２（信号線ＳＧＬ）の上側に、絶縁層５８ｄ（第３絶縁層）を介して補助配線層５４が設けられている。補助配線層５４の上側に、絶縁層５８ｅを介して共通電極層５５が設けられる。共通電極層５５には、共通電極ＣＯＭＬが設けられる。なお、絶縁層を介することなく補助配線層と共通電極層とが重なっている構成も採用可能である。共通電極層５５の上側に、絶縁層２４を介して画素電極２２が設けられる。

【0073】

絶縁層５８ｂの材料としては、公知の絶縁材料を用いることができる。例えば、絶縁層５８ｂの材料としては、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を用いることができる。

【0074】

本実施形態において、遮光層５６には、半導体６１に重畳する遮光膜６５が設けられている。遮光膜６５は、半導体６１よりも大きい面積を有していることが好ましい。この遮光膜６５により、バックライトから半導体６１に入射する光が遮光される。

【0075】

図１４に示すように、本実施形態では、遮光層５６に第２電極４２ａ及び第２電極４４ａが設けられている。このような構成であっても、実施形態１と同様に、電源配線４２（第２電源配線）と第１電極４１ａとが重なる領域に、静電容量Ｃ２１が設けられ、第１電極４１ａと第２電極４２ａとが重なる領域に、静電容量Ｃ１２が設けられる。

【0076】

上記構成により、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの間には、静電容量Ｃ２１と静電容量Ｃ１２との合成静電容量が設けられる。これにより、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの間で電荷供給を相互に補填することができる。

【0077】

なお、遮光層５６に第２電極４２ａを構成しない態様であっても良い。この場合には、電源配線４２（第２電源配線）と第１電極４１ａとが重なる領域に設けられた静電容量Ｃ２１により、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの間で電荷供給を相互に補填することができる。また、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの構造上の位置関係は、図１４に示す態様に限らず、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの構造上の位置関係が逆であってもよい。

【0078】

これにより、ロジック回路用の正電源ＶＤＤ及び負電源ＶＳＳの電圧変動を抑制することができる。

【0079】

また、実施形態１と同様に、電源配線４４（第２電源配線）と第１電極４３ａとが重なる領域に、静電容量Ｃ４３が設けられ、第１電極４３ａと第２電極４４ａとが重なる領域に、静電容量Ｃ３４が設けられる。

【0080】

上記構成により、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの間には、静電容量Ｃ４３と静電容量Ｃ３４との合成静電容量が設けられる。これにより、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの間で電荷供給を相互に補填することができる。

【0081】

なお、遮光層５６に第２電極４４ａを構成しない態様であっても良い。この場合には、電源配線４４（第２電源配線）と第１電極４３ａとが重なる領域に設けられた静電容量Ｃ４３により、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの間で電荷供給を相互に補填することができる。また、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの構造上の位置関係は、図１４に示す態様に限らず、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの構造上の位置関係が逆であってもよい。

【0082】

これにより、アナログ回路用の正電源ＡＶＤＤ及び負電源ＡＶＳＳの電圧変動を抑制することができる。

【0083】

（実施形態４）
図１５は、実施形態４における図７のＣ１－Ｃ２線に沿う断面図である。なお、実施形態４における図４のＡ１－Ａ２線に沿う断面図（実施形態３の図１３に相当）、実施形態４に係る画素の構成例を示す平面図（実施形態１の図４に相当）、実施形態４に係る電源配線部の一例を示す平面図（実施形態２の図１０に相当）、及び、実施形態４に係る電源配線部の等価回路図（実施形態２の図１２に相当）については、上述した各実施形態と同様であるので、ここでは説明を省略する。また、上述した各実施形態と同等あるいは同一の構成部については、重複する説明を省略する。

【0084】

図１５に示すように、本実施形態では、実施形態３と同様に、遮光層５６に第２電極４２ａ及び第２電極４４ａが設けられている。このような構成であっても、実施形態２と同様に、第３電極４１ｂと電源配線４２（第２電源配線）とが重なる領域に、静電容量Ｃ１２ａが設けられる。

【0085】

上記構成により、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの間には、静電容量Ｃ２１、静電容量Ｃ１２、及び静電容量１２ａの合成静電容量が設けられる。これにより、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの間で電荷供給を相互に補填することができる。なお、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの構造上の位置関係は、図１５に示す態様に限らず、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの構造上の位置関係が逆であってもよい。

【0086】

これにより、ロジック回路用の正電源ＶＤＤ及び負電源ＶＳＳの電圧変動を実施形態１よりも抑制することができる。

【0087】

また、実施形態２と同様に、第３電極４３ｂと電源配線４４（第２電源配線）とが重なる領域に、静電容量Ｃ３４ａが設けられる。

【0088】

上記構成により、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの間には、静電容量Ｃ４３、静電容量Ｃ３４、及び静電容量３４ａの合成静電容量が設けられる。これにより、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの間で電荷供給を相互に補填することができる。なお、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの構造上の位置関係は、図１５に示す態様に限らず、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの構造上の位置関係が逆であってもよい。

【0089】

これにより、アナログ回路用の正電源ＡＶＤＤ及び負電源ＡＶＳＳの電圧変動を実施形態１よりも抑制することができる。

【0090】

なお、上述した実施形態では、コンタクトホールＨ２１，Ｈ２２，Ｈ２３，Ｈ２４，Ｈ３１，Ｈ３３をそれぞれ複数個設けた例を示したが、これらコンタクトホールＨ２１，Ｈ２２，Ｈ２３，Ｈ２４，Ｈ３１，Ｈ３３はそれぞれ１個でも良いし、実施形態の各図に示した個数とは異なる複数個設けた構成であっても良い。

【0091】

また、上述した実施形態では、信号線層５３に第１電源配線（電源配線４１，４３）及び第２電源配線（電源配線４２，４４）を設け、半導体層５２に第１電極４１ａ，４３ａを設け、ゲート線層５１に第２電極４２ａ，４４ａを設け、補助配線層５４に第３電極４１ｂ，４３ｂを設ける例を示したが、これに限るものではない。さらには、図５に示す各層とは異なる層に、第１電源配線（電源配線４１，４３）、第２電源配線（電源配線４２，４４）、第１電極４１ａ，４３ａ、第２電極４２ａ，４４ａ、又は第３電極４１ｂ，４３ｂを設ける態様であっても良い。

【0092】

また、上述した実施形態では、ロジック回路用の正電源ＶＤＤと負電源ＶＳＳとの間、及び、アナログ回路用の正電源ＡＶＤＤと負電源ＡＶＳＳとの間でそれぞれ静電容量を設けた例を示したが、例えば、ロジック回路用の正電源ＶＤＤとアナログ回路用の正電源ＡＶＤＤとの間に静電容量を設けた態様であっても良いし、ロジック回路用の負電源ＶＳＳとアナログ回路用の負電源ＡＶＳＳとの間に静電容量を設けた態様であっても良い。さらには、ロジック回路用の正電源ＶＤＤとアナログ回路用の負電源ＡＶＳＳとの間に静電容量を設けた態様であっても良いし、ロジック回路用の負電源ＶＳＳとアナログ回路用の正電源ＡＶＤＤとの間に静電容量を設けた態様であっても良い。また、各電源と基準電位との間に静電容量を設けた態様であっても良い。電源配線とは異なる層に電極を設け、電源配線と電極とが重なる領域又は各電極が重なる領域に静電容量を設ける態様とすることで、実施形態の効果を得ることができる。

【0093】

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。

【符号の説明】

【0094】

１ 表示装置
２ アレイ基板
３ 対向基板
４ 回路基板
５ ドライバＩＣ
５Ａ 駆動回路部
６ 液晶層
８ 端子部
９ コネクタ
９ａ フレキシブル配線基板
１０ 表示パネル
１１ａ 表示領域
１１ｂ 額縁領域
２１ 第１基板
２２ 画素電極
２４ 絶縁層
３１ 第２基板
３２ カラーフィルタ
４０ 配線
４０ａ 第２パッド
４０ｂ 第１パッド
４１ 電源配線（第１電源配線）
４１ａ 第１電極
４１ｂ 第３電極
４２ 電源配線（第２電源配線）
４２ａ 第２電極
４３ 電源配線（第１電源配線）
４３ａ 第１電極
４３ｂ 第３電極
４４ 電源配線（第２電源配線）
４４ａ 第２電極
５１，５７ ゲート線層
５２ 半導体層
５３ 信号線層
５４ 補助配線層
５６ 遮光層
５８ａ 絶縁層（第２絶縁層）
５８ｂ 絶縁層
５８ｃ 絶縁層（第１絶縁層）
５８ｄ 絶縁層（第３絶縁層）
５８ｅ 絶縁層
６１ 半導体
６２ ソース電極
６３ ドレイン電極
６４ ゲート電極
６５ 遮光膜
Ｃ１２，Ｃ１２ａ，Ｃ２１，Ｃ３４，Ｃ３４ａ，Ｃ４３ 静電容量
ＧＣＬ ゲート線
Ｐｉｘ 画素
ＳＧＬ 信号線
Ｔｒ 画素トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】