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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-04-10
(45)【発行日】2023-04-18
(54)【発明の名称】デジタル－アナログ変換器及び人工ニューロン回路
(51)【国際特許分類】
G06N 3/063 20230101AFI20230411BHJP
H03M 1/66 20060101ALN20230411BHJP
【ＦＩ】
G06N3/063
H03M1/66 C
【請求項の数】
4
(21)【出願番号】P 2019016024
(22)【出願日】2019-01-31
(65)【公開番号】P2020123250
(43)【公開日】2020-08-13
【審査請求日】2022-01-27
(73)【特許権者】
【識別番号】504137912
【氏名又は名称】国立大学法人 東京大学
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100109346
【弁理士】
【氏名又は名称】大貫 敏史
(74)【代理人】
【識別番号】100117189
【弁理士】
【氏名又は名称】江口 昭彦
(74)【代理人】
【識別番号】100134120
【弁理士】
【氏名又は名称】内藤 和彦
(72)【発明者】
【氏名】上ノ原 誠二
【審査官】山本 俊介
(56)【参考文献】
【文献】特開平０５－３１４２８６（ＪＰ，Ａ）
【文献】特開２００６－３１１６２４（ＪＰ，Ａ）
【文献】特開２０１３－１１８６３９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｎ ３／００－９９／００
Ｈ０３Ｍ １／６６
(57)【特許請求の範囲】
【請求項1】
入力信号をトリガとして、複数のビットのいずれかに対応するサンプリング信号を出力するサンプリング回路と、前記サンプリング信号が出力される度に、前記複数のビットのいずれかと、当該ビットに対応する前記サンプリング信号との論理積に従って、単調に時間変化する電流を遮断又は出力する電流源と、
を備えるデジタル－アナログ変換器。
【請求項2】
前記電流源は、前記複数のビットの最上位ビットに基づいて、単調減少する電流を遮断若しくは出力するか又は単調増加する電流を遮断若しくは出力する、請求項１に記載のデジタル－アナログ変換器。
【請求項3】
前記電流の時定数は、前記複数のビットの数に応じて定められている、請求項２に記載のデジタル－アナログ変換器。
【請求項4】
前記電流の最大値又は最小値が可変である、請求項１から３のいずれか一項に記載のデジタル－アナログ変換器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デジタル－アナログ変換器及び人工ニューロン回路に関する。
【背景技術】
【0002】
従来、デジタル信号をアナログ信号に変換するデジタル－アナログ変換器が用いられている。例えば、下記非特許文献１には、電流源スイッチ型のデジタル－アナログ変換器が記載されている。電流源スイッチ型のデジタル－アナログ変換器は、動作が比較的高速であり、映像信号処理や通信に用いられることがあるが、消費電力が比較的大きく、分解能を増やす毎に回路規模が指数関数的に増大してしまう。
【0003】
また、下記非特許文献２には、抵抗ストリング型のデジタル－アナログ変換器が記載されている。抵抗ストリング型のデジタル－アナログ変換器は、動作の線形性が保証されているという特徴があるが、分解能を増やす毎に回路規模が指数関数的に増大してしまう。
【0004】
さらに、下記特許文献１には、抵抗ラダー型のデジタル－アナログ変換器が記載されている。抵抗ラダー型のデジタル－アナログ変換器は、高速動作には適さないものの、回路規模を比較的小さくできるため、サーボモータ制御等において広く用いられている。なお、高精度化には、レーザトリミングが必要となる。
【0005】
また、下記特許文献２には、容量アレイ型のデジタル－アナログ変換器が記載されている。容量アレイ型のデジタル－アナログ変換器は、抵抗ラダー型の抵抗を容量に置き換えた構成であり、消費電力が比較的小さく、回路規模を比較的小さくできる。
【0006】
また、下記非特許文献３には、デルタ－シグマ型のデジタル－アナログ変換器が記載されている。デルタ－シグマ型のデジタル－アナログ変換器は、分解能が比較的高く、回路規模を小さくできるため、オーディオ機器等に用いられることがある。
【先行技術文献】
【特許文献】
【0007】
【文献】米国特許第３８９０６１０号明細書
【文献】米国特許第５８８９４６８号明細書
【非特許文献】
【0008】
【文献】T. Miki, 外５名, "An 80-MHz 8-bit CMOS D/A converter", IEEE Journal of Solid-State Circuits, Volume 21, Issue 6 , 1986
【文献】H.-U. Post and K. Schoppe, "A 14-bit monotonic NMOS D/A converter", IEEE Journal of Solid-State Circuits, Volume 18, Issue 3 , 1983
【文献】H. Inose, Y. Yasuda and J. Murakami, "A Telemetering System by Code Modulation - Δ-Σ Modulation", IRE Transactions on Space Electronics and Telemetry, Volume SET-8, Issue 3 1962
【発明の概要】
【発明が解決しようとする課題】
【0009】
特許文献１及び２並びに非特許文献１、２及び３に記載されたデジタル－アナログ変換器は、抵抗又は容量を構成要素とするものである。しかしながら、抵抗や容量は、実装面積が比較的大きく、チップ上に数百～数千単位で集積することが困難である。そのため、例えば、重み係数をデジタル値としてメモリに長期記憶し、アナログ回路で入力信号と重み係数の積和演算を行う人工ニューロンを数万単位で集積した人工ニューロン回路を作成するためには、より高密度で集積可能なデジタル－アナログ変換器が必要となる。
【0010】
そこで、本発明は、実装面積がより小さく、より高密度で集積可能なデジタル－アナログ変換器及び人工ニューロン回路を提供する。
【課題を解決するための手段】
【0011】
本発明の一態様に係るデジタル－アナログ変換器は、入力信号をトリガとして、複数のビットのいずれかに対応するサンプリング信号を出力するサンプリング回路と、サンプリング信号が出力される度に、複数のビットのいずれかと、当該ビットに対応するサンプリング信号との論理積に従って、単調に時間変化する電流を遮断又は出力する電流源と、を備える。
【0012】
この態様によれば、複数のビットの値に応じて電流を遮断又は出力することとして、時間変化する波形によってデジタル信号をアナログ信号に変換することで、複数のビットの数が多くなっても、電流源の数を増やす必要がなくなり、実装面積がより小さくなり、より高密度で集積可能となる。
【0013】
上記態様において、電流源は、複数のビットの最上位ビットに基づいて、単調減少する電流を遮断若しくは出力するか又は単調増加する電流を遮断若しくは出力してもよい。
【0014】
この態様によれば、正負両方の範囲のアナログ信号を利用して、デジタル信号をアナログ信号に変換することができる。
【0015】
上記態様において、電流の時定数は、複数のビットの数に応じて定められてもよい。
【0016】
この態様によれば、電流の変化幅を効率良く用いてデジタル信号をアナログ信号に変換することができる。
【0017】
上記態様において、電流の最大値又は最小値が可変であってもよい。
【0018】
この態様によれば、デジタル信号に対応するアナログ信号の範囲を調整可能とすることができる。
【0019】
本発明の他の態様に係る人工ニューロン回路は、上記態様に記載のデジタル－アナログ変換器から出力される電流により充電又は放電されるコンデンサと、コンデンサの電圧に基づいて、発火信号の出力を制御する出力回路と、発火信号を出力した場合にコンデンサの電圧をリセットするリセット回路と、を備えてもよい。
【0020】
この態様によれば、入力信号と重み係数の積和演算をアナログ信号で行うことで、比較的少ない電力でニューロンの出力を演算することができる。
【発明の効果】
【0021】
本発明によれば、実装面積がより小さく、より高密度で集積可能なデジタル－アナログ変換器及び人工ニューロン回路を提供することができる。
【図面の簡単な説明】
【0022】
【図1】本発明の実施形態に係るデジタル－アナログ変換器の概要を示す図である。
【図2】本実施形態に係るデジタル－アナログ変換器のデジタル信号読出回路の回路図である。
【図3】本実施形態に係るデジタル－アナログ変換器のアナログ信号出力回路の回路図である。
【図4】本実施形態に係るデジタル－アナログ変換器によるデジタル－アナログ変換の第１例を示すタイミングチャートである。
【図5】本実施形態に係るデジタル－アナログ変換器によるデジタル－アナログ変換の第２例を示すタイミングチャートである。
【図6】本実施形態に係るデジタル－アナログ変換器によるデジタル－アナログ変換の例を示すグラフである。
【図7】本実施形態に係る人工ニューロン回路の概要を示す図である。
【図8】本実施形態に係る人工ニューロン回路の回路図である。
【図9】本実施形態に係る人工ニューロン回路による発火信号の生成を示すタイミングチャートである。
【発明を実施するための形態】
【0023】
添付図面を参照して、本発明の実施形態について説明する。なお、各図において、同一の符号を付したものは、同一又は同様の構成を有する。
【0024】
図１は、本発明の実施形態に係るデジタル－アナログ変換器１０の概要を示す図である。デジタル－アナログ変換器１０は、デジタル信号である複数のビットＢ1～Ｂ8を読み出して、複数のビットの値を時間波形として出力するデジタル信号読出回路１１と、デジタル信号読出回路１１の出力を受け付けて、アナログ信号である電流Ｉout（ｔ）を出力するアナログ信号出力回路１２とを備える。なお、本実施形態では、ビット数が８の場合について説明するが、デジタル－アナログ変換器１０により変換されるデジタル信号のビット数は任意である。
【0025】
デジタル信号読出回路１１は、複数のビットＢ1～Ｂ8、遅延回路の電圧Ｖdl及び入力信号Ｓin（ｔ）を受け付ける。そして、デジタル信号読出回路１１は、最上位ビット（本例の場合Ｂ8）が１の場合、複数のビットＢ1～Ｂ7の値に応じた時間波形Ｓpin（ｔ）を出力する。また、デジタル信号読出回路１１は、最上位ビット（本例の場合Ｂ8）が０の場合、複数のビットＢ1～Ｂ7の値に応じた時間波形Ｓnin（ｔ）を出力する。その他の出力に関しては、次図を用いて詳細に説明する。
【0026】
アナログ信号出力回路１２は、時間波形Ｓpin（ｔ）又は時間波形Ｓnin（ｔ）に従ったタイミングで電流をオン・オフして、アナログ信号である電流Ｉout（ｔ）を出力する。また、電流Ｉout（ｔ）によってコンデンサ（本例では０．５ｐＦ）が充放電され、アナログ信号である電圧Ｖc（ｔ）が出力される。
【0027】
図２は、本実施形態に係るデジタル－アナログ変換器１０のデジタル信号読出回路１１の回路図である。デジタル信号読出回路１１は、入力信号Ｓin（ｔ）をトリガとして、複数のビットＢ1～Ｂ7のいずれかに対応するサンプリング信号ＳB,1（ｔ）～ＳB,7（ｔ）を出力するサンプリング回路１１ａを備える。以下では、図４に示すデジタル－アナログ変換の第１例を示すタイミングチャート及び図５に示すデジタル－アナログ変換の第２例を示すタイミングチャートを参照しつつ、デジタル信号読出回路１１の構成について説明する。ここで、図４に示すデジタル－アナログ変換の第１例を示すタイミングチャートは、複数のビットＢ1～Ｂ8の最上位ビット（Ｂ8）が１である場合の例を示しており、図５に示すデジタル－アナログ変換の第１例を示すタイミングチャートは、複数のビットＢ1～Ｂ8の最上位ビット（Ｂ8）が０である場合の例を示している。
【0028】
デジタル信号読出回路１１は、最上位ビット（ＭＳＢ、本例の場合Ｂ8）を除いた複数のビットＢ1～Ｂ7に降順で対応する複数の遅延回路（ＤＬ）によって、サンプリング信号ＳB,1（ｔ）～ＳB,7（ｔ）を逐次出力する。具体的には、初段の遅延回路（ＤＬ）にはサンプリング信号ＳB,1（ｔ）～ＳB,7（ｔ）のパルス幅を制御する電圧Ｖdlが固定値で入力される。そして、入力信号Ｓin（ｔ）が初段の遅延回路（ＤＬ）に入力されると、入力信号Ｓin（ｔ）の立ち下がりタイミングでサンプリング信号ＳB,7（ｔ）が出力される。サンプリング信号ＳB,7（ｔ）は、第７ビットＢ7との論理積を演算する論理回路に入力されるとともに、次段の遅延回路（ＤＬ）に入力される。そして、次段の遅延回路（ＤＬ）は、サンプリング信号ＳB,7（ｔ）の立ち下がりタイミングでサンプリング信号ＳB,6（ｔ）を出力する。サンプリング信号ＳB,6（ｔ）は、第６ビットＢ6との論理積を演算する論理回路に入力されるとともに、次段の遅延回路（ＤＬ）に入力される。このようにして、サンプリング回路１１ａは、サンプリング信号ＳB,1（ｔ）～ＳB,7（ｔ）を逐次出力する。なお、例えば、Ｖdl＝１８０ｍＶに設定してよい。
【0029】
デジタル信号読出回路１１は、最上位ビット（ＭＳＢ、本例の場合Ｂ8）が１の場合（図４に示すタイミングチャートの場合）、サンプリング信号ＳB,1（ｔ）～ＳB,7（ｔ）と、第１～７ビットＢ1～Ｂ7との論理積を時間の経過とともに降順で演算し、演算結果が１である場合にハイ電圧となり、演算結果が０である場合にロー電圧となる時間波形Ｓpin（ｔ）を出力する。本例の場合、Ｂ7＝１、Ｂ6＝１、Ｂ5＝０、Ｂ4＝１、Ｂ3＝０、Ｂ2＝０、Ｂ1＝０であるため、時間波形Ｓpin（ｔ）は、入力信号Ｓin（ｔ）の後、ハイ電圧、ハイ電圧、ロー電圧、ハイ電圧、ロー電圧、ロー電圧、ロー電圧と時間変化する波形となる。
【0030】
また、デジタル信号読出回路１１は、最上位ビット（ＭＳＢ、本例の場合Ｂ8）が０の場合（図５に示すタイミングチャートの場合）、サンプリング信号ＳB,1（ｔ）～ＳB,7（ｔ）と、反転した第１～７ビットＢ1～Ｂ7との論理積を時間の経過とともに降順で演算し、演算結果が０である場合にハイ電圧となり、演算結果が１である場合にロー電圧となる時間波形Ｓnin（ｔ）を出力する。本例の場合、Ｂ7＝１、Ｂ6＝１、Ｂ5＝０、Ｂ4＝１、Ｂ3＝０、Ｂ2＝０、Ｂ1＝０であるため、時間波形Ｓnin（ｔ）は、入力信号Ｓin（ｔ）の後、ロー電圧、ロー電圧、ハイ電圧、ロー電圧、ハイ電圧、ハイ電圧、ハイ電圧と時間変化する波形となる。
【0031】
デジタル信号読出回路１１は、最上位ビット（ＭＳＢ、本例の場合Ｂ8）が１の場合（図４に示すタイミングチャートの場合）、入力信号Ｓin（ｔ）と最上位ビットの論理積を演算し、入力信号Ｓin（ｔ）と同じタイミングでハイ電圧になるリセット電圧Ｓrsp（ｔ）と、その反転電圧Ｓstp（ｔ）とを出力する。また、デジタル信号読出回路１１は、最上位ビット（ＭＳＢ、本例の場合Ｂ8）が０の場合（図５に示すタイミングチャートの場合）、入力信号Ｓin（ｔ）と反転した最上位ビットの論理積を演算し、入力信号Ｓin（ｔ）と同じタイミングでロー電圧になるリセット電圧Ｓrsn（ｔ）と、その反転電圧Ｓstn（ｔ）とを出力する。
【0032】
図３は、本実施形態に係るデジタル－アナログ変換器１０のアナログ信号出力回路１２の回路図である。アナログ信号出力回路１２は、サンプリング信号ＳB,1（ｔ）～ＳB,7（ｔ）が出力される度に、複数のビットＢ1～Ｂ7のいずれかと、当該ビットに対応するサンプリング信号との論理積に従って、単調に時間変化する電流を遮断又は出力する電流源（第１電流源１２ａ及び第２電流源１２ｂ）を備える。
【0033】
第１電流源１２ａは、最上位ビット（ＭＳＢ、本例の場合Ｂ8）が１の場合（図４に示すタイミングチャートの場合）、時間波形Ｓpin（ｔ）を反転した電圧を、第１トランジスタＭ1及び第２トランジスタＭ2のゲート電圧として受け付ける。第１トランジスタＭ1は、ＰＭＯＳトランジスタであってよく、ゲート電圧がロー電圧の場合、すなわち時間波形Ｓpin（ｔ）がハイ電圧の場合にオンとなり、電源から電流源Ｍpのドレイン側に電流が流れる。この電流の値は、Ｖgp（ｔ）によって変化する。また、第２トランジスタＭ2は、ＮＭＯＳトランジスタであってよく、ゲート電圧がロー電圧の場合、すなわち時間波形Ｓpin（ｔ）がハイ電圧の場合にオフとなる。一方、第１トランジスタＭ1は、ゲート電圧がハイ電圧の場合、すなわち時間波形Ｓpin（ｔ）がロー電圧の場合にオフとなり、第２トランジスタＭ2は、ゲート電圧がハイ電圧の場合、すなわち時間波形Ｓpin（ｔ）がロー電圧の場合にオンとなり、電流源Ｍpのソースを接地電位とする。この時、電流源Ｍpのソース電圧はゲート電圧以下であるため、電流源Ｍpのソース-ドレイン間に電流は流れない。
【0034】
時間波形Ｓpin（ｔ）が入力される直前に、アナログ信号出力回路１２は、リセット電圧Ｓrsp（ｔ）に従って、第４トランジスタＭ4をオンして、電流源Ｍpのゲート電圧Ｖgp（ｔ）を０Ｖに近いＶrspにリセットする。この際、反転電圧Ｓstp（ｔ）がロー電圧にセットされることで、第４トランジスタＭ4及び第５トランジスタＭ5間を流れるリーク電流が抑えられる。その後、コンデンサとして動作する第３トランジスタＭ3が充電され、電流源Ｍpのゲート電圧Ｖgp（ｔ）は、単調増加してＶDDに近付いていく。ここで、電流源Ｍpは、ＰＭＯＳであってよく、ゲート電圧Ｖgp（ｔ）がＶrspの場合にソース－ドレイン間に流れる電流が大きくなり、ゲート電圧Ｖgp（ｔ）がＶDDに近付くほどソース－ドレイン間に流れる電流が小さくなる。なお、例えば、Ｖlkp＝１４０ｍＶ、ＶDD＝７００ｍＶに設定してよい。
【0035】
第１電流源１２ａは、電流源Ｍpのゲート電圧Ｖgp（ｔ）がＶrspから単調増加してＶDDに近付いていく過程で、時間波形Ｓpin（ｔ）に従って電流源Ｍpをオン・オフさせて、単調減少する電流Ｉout（ｔ）を遮断又は出力する。本例では、第７ビット、第６ビット及び第４ビットに対応する期間で時間波形Ｓpin（ｔ）がハイ電圧であるため、その期間に流れる電流Ｉout（ｔ）は単調減少する非零の値となり、第５ビット、第３ビット、第２ビット及び第１ビットに対応する期間で時間波形Ｓpin（ｔ）がロー電圧であるため、その期間に流れる電流Ｉout（ｔ）はゼロとなる。
【0036】
また、電流Ｉout（ｔ）によって充電されたコンデンサの電圧Ｖc（ｔ）は、電流Ｉout（ｔ）に応じて上昇し、最終的にデジタル信号（Ｂ8＝１、Ｂ7＝１、Ｂ6＝１、Ｂ5＝０、Ｂ4＝１、Ｂ3＝０、Ｂ2＝０、Ｂ1＝０）に対応するアナログ信号が得られる。
【0037】
第２電流源１２ｂは、最上位ビット（ＭＳＢ、本例の場合Ｂ8）が０の場合（図５に示すタイミングチャートの場合）、時間波形Ｓnin（ｔ）を反転した電圧を、第６トランジスタＭ6及び第７トランジスタＭ7のゲート電圧として受け付ける。第６トランジスタＭ6は、ＰＭＯＳトランジスタであってよく、ゲート電圧がロー電圧の場合、すなわち時間波形Ｓnin（ｔ）がハイ電圧の場合にオンとなり、電流源Ｍnのソース電圧は、ハイになる。この時、電流源Ｍnのゲート電圧はＶDD以下であるため、電流源Ｍnのソース-ドレイン間に電流は流れない。また、第７トランジスタＭ7は、ＮＭＯＳトランジスタであってよく、ゲート電圧がロー電圧の場合、すなわち時間波形Ｓnin（ｔ）がハイ電圧の場合にオフとなる。一方、第６トランジスタＭ6は、ゲート電圧がハイ電圧の場合、すなわち時間波形Ｓnin（ｔ）がロー電圧の場合にオフとなり、第７トランジスタＭ7は、ゲート電圧がハイ電圧の場合、すなわち時間波形Ｓnin（ｔ）がロー電圧の場合にオンとなり、電流源Ｍnのソースを接地電位とする。この時、電流源Ｍnのドレイン側から接地側にかけて、電流が流れる。この電流の値は、Ｖgn（ｔ）によって変化する。
【0038】
時間波形Ｓnin（ｔ）が入力される直前に、アナログ信号出力回路１２は、リセット電圧Ｓrsn（ｔ）に従って、第９トランジスタＭ9をオンして、電流源Ｍnのゲート電圧Ｖgn（ｔ）をＶDDに近いＶrsnにリセットする。この際、反転電圧Ｓstn（ｔ）がハイ電圧にセットされることで、第９トランジスタＭ9及び第１０トランジスタＭ10間を流れるリーク電流が抑えられる。その後、コンデンサとして動作する第８トランジスタＭ8が放電され、電流源Ｍnのゲート電圧Ｖgn（ｔ）は、単調減少して０に近付いていく。ここで、電流源Ｍnは、ＮＭＯＳであってよく、ゲート電圧Ｖgn（ｔ）がＶrsnの場合にソース－ドレイン間に流れる電流が大きくなり、ゲート電圧Ｖgn（ｔ）が０に近付くほどソース－ドレイン間に流れる電流が小さくなる。なお、例えば、Ｖlkn＝４２０ｍＶに設定してよい。
【0039】
第２電流源１２ｂは、電流源Ｍnのゲート電圧Ｖgn（ｔ）がＶrsnから単調減少して０に近付いていく過程で、時間波形Ｓnin（ｔ）に従って電流源Ｍnをオン・オフさせて、非正の値からゼロに向かって単調増加する電流Ｉout（ｔ）を遮断又は出力する。本例では、第７ビット、第６ビット及び第４ビットに対応する期間で時間波形Ｓnin（ｔ）がロー電圧であるため、その期間に流れる電流Ｉout（ｔ）は単調増加する非零の値となり、第５ビット、第３ビット、第２ビット及び第１ビットに対応する期間で時間波形Ｓnin（ｔ）がハイ電圧であるため、その期間に流れる電流Ｉout（ｔ）はゼロとなる。
【0040】
また、電流Ｉout（ｔ）によって放電されたコンデンサの電圧Ｖc（ｔ）は、電流Ｉout（ｔ）に応じて減少し、最終的にデジタル信号（Ｂ8＝０、Ｂ7＝１、Ｂ6＝１、Ｂ5＝０、Ｂ4＝１、Ｂ3＝０、Ｂ2＝０、Ｂ1＝０）に対応するアナログ信号が得られる。
【0041】
このように、本実施形態に係るデジタル－アナログ変換器１０によれば、複数のビットの値に応じて電流を遮断又は出力することとして、時間変化する波形によってデジタル信号をアナログ信号に変換することで、複数のビットの数が多くなっても、電流源の数を増やす必要がなくなり、実装面積がより小さくなり、より高密度で集積可能となる。
【0042】
また、以上説明したように、第１電流源１２ａ及び第２電流源１２ｂは、複数のビットの最上位ビットに基づいて、単調減少する電流を遮断若しくは出力するか又は単調増加する電流を遮断若しくは出力させてよい。これにより、正負両方の範囲のアナログ信号を利用して、デジタル信号をアナログ信号に変換することができる。
【0043】
また、電流の時定数は、複数のビットの数に応じて定められていてよい。より具体的には、最下位ビットに対応する時間波形Ｓpin（ｔ），Ｓnin（ｔ）の入力が終わるタイミングで電流がゼロとなるような時定数が定められていることが望ましい。これにより、電流の変化幅を効率良く用いてデジタル信号をアナログ信号に変換することができる。
【0044】
図６は、本実施形態に係るデジタル－アナログ変換器１０によるデジタル－アナログ変換の例を示すグラフである。同図では、横軸にデジタル信号のデジタルコード（０～２５５）を示し、縦軸にアナログ信号である電圧（Ｖc－３５０）の大きさをｍｖの単位で示している。同図では、最上位ビットが０である場合と１である場合それぞれについて、変換パラメータを４種類設定して８ビットのデジタル信号をアナログ信号である電圧に変換する例を示している。
【0045】
実線で示す第１グラフＧ１は、最上位ビットが０であり、リセット電圧をＶrsn＝６５０ｍＶとした場合におけるデジタル－アナログ変換の例を示す。また、丸点線で示す第２グラフＧ２は、最上位ビットが０であり、リセット電圧をＶrsn＝６３０ｍＶとした場合におけるデジタル－アナログ変換の例を示す。また、角点線で示す第３グラフＧ３は、最上位ビットが０であり、リセット電圧をＶrsn＝６１０ｍＶとした場合におけるデジタル－アナログ変換の例を示す。また、破線で示す第４グラフＧ４は、最上位ビットが０であり、リセット電圧をＶrsn＝５９０ｍＶとした場合におけるデジタル－アナログ変換の例を示す。
【0046】
さらに、一点鎖線で示す第５グラフＧ５は、最上位ビットが１であり、リセット電圧をＶrsp＝０ｍＶとした場合におけるデジタル－アナログ変換の例を示す。また、長破線で示す第６グラフＧ６は、最上位ビットが１であり、リセット電圧をＶrsp＝２０ｍＶとした場合におけるデジタル－アナログ変換の例を示す。また、長鎖線で示す第７グラフＧ７は、最上位ビットが１であり、リセット電圧をＶrsp＝４０ｍＶとした場合におけるデジタル－アナログ変換の例を示す。また、二点鎖線で示す第８グラフＧ８は、最上位ビットが１であり、リセット電圧をＶrsp＝６０ｍＶとした場合におけるデジタル－アナログ変換の例を示す。
【0047】
このように、リセット電圧Ｖrsp，Ｖnspを調整することで、電流Ｉout（ｔ）の最大値又は最小値が調整され、電圧Ｖc（ｔ）の最大値又は最小値が調整される。電流の最大値又は最小値が可変であることで、デジタル信号に対応するアナログ信号の範囲を調整可能とすることができる。
【0048】
図７は、本実施形態に係る人工ニューロン回路２０の概要を示す図である。本例では、人工ニューロン回路２０は、第１デジタル－アナログ変換器１０ａ、第２デジタル－アナログ変換器１０ｂ及び第３デジタル－アナログ変換器１０ｃから出力された電流の総和Σi=1
3ＩDAC,i（ｔ）を受け付けて、発火信号Ｓout（ｔ）を出力する。第１デジタル－アナログ変換器１０ａ、第２デジタル－アナログ変換器１０ｂ、第３デジタル－アナログ変換器１０ｃ及び人工ニューロン回路２０は、３つの人工ニューロンから発火信号の入力を受け付けて、１つの発火信号を出力する人工ニューロン１００として動作する。
【0049】
第１デジタル－アナログ変換器１０ａは、第１人工ニューロン（図示せず）の発火信号を表す第１入力信号Ｓin,1（ｔ）の入力を受け付けた場合に、第１人工ニューロンと人工ニューロン１００の結合係数を表す８つのビット（Ｂ*,1）の値に応じたアナログ信号である電流ＩDAC,1（ｔ）を出力する。また、第２デジタル－アナログ変換器１０ｂは、第２人工ニューロン（図示せず）の発火信号を表す第２入力信号Ｓin,2（ｔ）の入力を受け付けた場合に、第２人工ニューロンと人工ニューロン１００の結合係数を表す８つのビット（Ｂ*,2）の値に応じたアナログ信号である電流ＩDAC,2（ｔ）を出力する。また、第３デジタル－アナログ変換器１０ｃは、第３人工ニューロン（図示せず）の発火信号を表す第３入力信号Ｓin,3（ｔ）の入力を受け付けた場合に、第３人工ニューロンと人工ニューロン１００の結合係数を表す８つのビット（Ｂ*,3）の値に応じたアナログ信号である電流ＩDAC,3（ｔ）を出力する。
【0050】
図８は、本実施形態に係る人工ニューロン回路２０の回路図である。人工ニューロン回路２０は、第１デジタル－アナログ変換器１０ａ、第２デジタル－アナログ変換器１０ｂ及び第３デジタル－アナログ変換器１０ｃから出力される電流Σi=1
3ＩDAC,i（ｔ）により充電又は放電されるコンデンサＭvxを備える。本例では、コンデンサＭvxはトランジスタで構成される。電流Σi=1
3ＩDAC,i（ｔ）がゼロの場合、コンデンサＭvxの電圧Ｖc（ｔ）は、トランジスタＭlkのソース－ドレイン間を流れる電流により放電されてＶxrstまで減衰する。
【0051】
また、人工ニューロン回路２０は、コンデンサＭvxの電圧Ｖc（ｔ）に基づいて、発火信号Ｓout（ｔ）の出力を制御する出力回路２１と、発火信号Ｓout（ｔ）を出力した場合にコンデンサＭvxの電圧Ｖc（ｔ）をリセットするリセット回路２２とを備える。出力回路２１は、電圧Ｖc（ｔ）がロー電圧（発火しきい値より低い電圧）の場合、発火信号Ｓout（ｔ）としてロー電圧を出力する。一方、出力回路２１は、電圧Ｖc（ｔ）がハイ電圧（発火しきい値より高い電圧）の場合、発火信号Ｓout（ｔ）としてハイ電圧を出力する。
【0052】
リセット回路２２は、出力回路２１により発火信号Ｓout（ｔ）としてハイ電圧が出力されると、スイッチをオンして、コンデンサＭvxの電圧Ｖc（ｔ）をＶxrstにリセットする。
【0053】
図９は、本実施形態に係る人工ニューロン回路２０による発火信号Ｓout（ｔ）の生成を示すタイミングチャートである。同図では、第１入力信号Ｓin,1（ｔ）、第２入力信号Ｓin,2（ｔ）、第３入力信号Ｓin,3（ｔ）、コンデンサＭvxの電圧Ｖc（ｔ）及び発火信号Ｓout（ｔ）を示している。本例では、第１入力信号Ｓin,1（ｔ）が入力されて、第１人工ニューロンと人工ニューロン１００の結合係数を表す８つのビット（Ｂ*,1）の値に応じた電流ＩDAC,1（ｔ）によってコンデンサＭvxが充電され、電圧Ｖc（ｔ）がアルファ関数状に時間変化する様子を示している。一度目の第１入力信号Ｓin,1（ｔ）が入力された場合、電圧Ｖc（ｔ）は発火しきい値に到達せず、その後Ｖxrstまで減衰している。
【0054】
二度目の第１入力信号Ｓin,1（ｔ）が入力された場合、電圧Ｖc（ｔ）が減衰して小さくなる前に第２入力信号Ｓin,2（ｔ）が入力されて、電流の総和が大きくなり、電圧Ｖc（ｔ）が発火しきい値を超え、発火信号Ｓout（ｔ）が出力されている。この際、電圧Ｖc（ｔ）は、リセット回路２２によってＶxrstにリセットされている。
【0055】
その後、第３入力信号Ｓin,3（ｔ）、第２入力信号Ｓin,2（ｔ）の順に入力があり、電圧Ｖc（ｔ）が減衰して小さくなる前に第２入力信号Ｓin,2（ｔ）が入力されて、電流の総和が大きくなり、電圧Ｖc（ｔ）が発火しきい値を超え、発火信号Ｓout（ｔ）が出力されている。この際、電圧Ｖc（ｔ）は、リセット回路２２によってＶxrstにリセットされた後、第１入力信号Ｓin,1（ｔ）の入力によって再び上昇し、発火しきい値に到達せずにＶxrstまで減衰している。
【0056】
このように、本実施形態に係る人工ニューロン回路２０によれば、入力信号と重み係数の積和演算をアナログ信号で行うことで、比較的少ない電力でニューロンの出力を演算することができる。
【0057】
以上説明した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。実施形態が備える各要素並びにその配置、材料、条件、形状及びサイズ等は、例示したものに限定されるわけではなく適宜変更することができる。また、異なる実施形態で示した構成同士を部分的に置換し又は組み合わせることが可能である。
【符号の説明】
【0058】
１０…デジタル－アナログ変換器、１０ａ…第１デジタル－アナログ変換器、１０ｂ…第２デジタル－アナログ変換器、１０ｃ…第３デジタル－アナログ変換器、１１…デジタル信号読出回路、１１ａ…サンプリング回路、１２…アナログ信号出力回路、１２ａ…第１電流源、１２ｂ…第２電流源、２０…人工ニューロン回路、２１…出力回路、２２…リセット回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】