特許 7286601 低損失スナバ回路および電源装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-05-26

(45)【発行日】2023-06-05

(54)【発明の名称】低損失スナバ回路および電源装置

(51)【国際特許分類】

   H02M 3/28 20060101AFI20230529BHJP

【ＦＩ】

H02M3/28 R

【請求項の数】 7

(21)【出願番号】P 2020168377

(22)【出願日】2020-10-05

(65)【公開番号】P2022060729

(43)【公開日】2022-04-15

【審査請求日】2022-04-19

(73)【特許権者】

【識別番号】000005049

【氏名又は名称】シャープ株式会社

(74)【代理人】

【識別番号】110000338

【氏名又は名称】弁理士法人 ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ

(72)【発明者】

【氏名】塩見 竹史

【審査官】柳下 勝幸

(56)【参考文献】

【文献】特開２０１５－１８６３６３（ＪＰ，Ａ）

【文献】国際公開第２０１７／２２０１３３（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ３／２８

(57)【特許請求の範囲】

【請求項1】

基準電圧ノードとスイッチノードとを備える整流回路に接続されたスナバ回路であって、
上記スナバ回路はスナバコンデンサとＰ型ＭＯＳトランジスタとを備えており、
上記スナバコンデンサは、正極が上記スイッチノードに接続されており、
上記Ｐ型ＭＯＳトランジスタは、ドレインが上記スナバコンデンサの負極に接続されており、ソースが基準電圧ノードに接続され、
上記スイッチノードの電圧は略基準電圧と高電圧とを繰り返し、
上記Ｐ型ＭＯＳトランジスタのＯＮは、上記スイッチノードの電圧が上記高電圧となることで上記Ｐ型ＭＯＳトランジスタの寄生ダイオードが導通した後に行われ、
上記Ｐ型ＭＯＳトランジスタのＯＦＦは、上記スイッチノードの電圧が上記高電圧を下回る前に行われ、
上記Ｐ型ＭＯＳトランジスタがＯＮしている期間は上記スイッチノードが高電圧の期間内である、スナバ回路。

【請求項2】

上記Ｐ型ＭＯＳトランジスタのゲートにはゲート駆動回路が接続されており、
上記ゲート駆動回路は、ゲート駆動信号発生器とゲート駆動コンデンサとゲート駆動ダイオードとを備えており、
上記ゲート駆動信号発生器は、基準電圧端子が上記基準電圧ノードに接続されており、出力端子が上記ゲート駆動コンデンサの正極に接続されており、
上記ゲート駆動コンデンサは、負極が上記ゲート駆動ダイオードのアノードと上記Ｐ型ＭＯＳトランジスタのゲートとに接続されており、
上記ゲート駆動ダイオードは、カソードが上記基準電圧ノードに接続されている、請求項１記載のスナバ回路。

【請求項3】

上記Ｐ型ＭＯＳトランジスタのＯＮは上記ゲート駆動信号発生器の基準電圧出力で実行され、
上記Ｐ型ＭＯＳトランジスタのＯＦＦは上記ゲート駆動信号発生器の正電圧出力で実行される、請求項２記載のスナバ回路。

【請求項4】

上記基準電圧ノードから上記スイッチノードに向けて整流素子が順方向接続されていて、
上記スナバコンデンサの静電容量は上記整流素子の出力容量の２倍以上である、請求項３記載のスナバ回路。

【請求項5】

上記Ｐ型ＭＯＳトランジスタの出力容量は、上記整流素子の出力容量の１／２以下である、請求項４記載のスナバ回路。

【請求項6】

上記スイッチノードは第１スイッチノードであって、
上記スナバ回路は第１スナバ回路であって、
上記整流回路はセンタータップを備えたトランスの巻線に接続されており、
上記整流回路は上記第１スイッチノードと第２スイッチノードとを備え、
上記第１スイッチノードには上記第１スナバ回路が接続され、
上記第２スイッチノードには上記第１スナバ回路と同じ構成の第２スナバ回路が接続された、請求項１記載の整流回路。

【請求項7】

請求項１に記載のスナバ回路を備えた、電源装置。

【発明の詳細な説明】

【技術分野】

【0001】

以下の開示は、スナバ回路に関する。

【背景技術】

【0002】

スナバ回路は、スイッチ素子に印加されるサージ電圧を抑制するために付加される。一方で、スナバ回路において発生する損失も問題になっている。特許文献１には、スナバ回路の損失削減を目的とした回路が開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１７－１６９２５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

但し、このようなスナバ回路を用いても、なおも損失削減の余地がある。本開示の一態様は、従来よりも損失削減が可能なスナバ回路を提供することを目的とする。

【課題を解決するための手段】

【0005】

上記の課題を解決するために、本開示の一態様に係るスナバ回路は、基準電圧ノードとスイッチノードとを備える整流回路に接続されたスナバ回路であって、上記スナバ回路はスナバコンデンサとＰ型ＭＯＳトランジスタとを備えており、上記スナバコンデンサは、正極が上記スイッチノードに接続されており、上記Ｐ型ＭＯＳトランジスタは、ドレインが上記スナバコンデンサの負極に接続されており、ソースが基準電圧ノードに接続されている。

【発明の効果】

【0006】

本開示の一態様によれば、スナバ回路の損失を削減することが可能となる。

【図面の簡単な説明】

【0007】

【図1】実施形態１のスナバ回路とゲート駆動回路と整流回路とを示す図である。

【図2】スナバ回路とゲート駆動回路との電流経路を示す図である。

【図3】スナバ回路とゲート駆動回路との動作波形を示す図である。

【図4】実施形態２のスナバ回路の応用例を示す図である。

【図5】実施形態３の電源装置を示す図である。

【発明を実施するための形態】

【0008】

〔実施形態１〕
実施形態１のスナバ回路１は、整流回路１０において発生するサージ電圧を抑制することに加えて、スナバ回路１の損失も抑制する。整流回路１０と、スナバ回路１と、スナバ回路１を制御するゲート駆動回路５との各回路構成は、図１で示している。スナバ回路１とゲート駆動回路５との動作に関わる電流経路は、図２で示している。スナバ回路１とゲート駆動回路５の動作波形は、２つのグラフを使って図３で示している。2つのグラフの時間軸は、同一の時間軸に合わせてある。本開示において、記載の簡潔化のために、例えば「負荷ＬＯ１」を、単に「ＬＯ１」とも表記する。また、以下に述べる各数値は、単なる一例であることに留意されたい。

【0009】

（整流回路１０の概要）
整流回路１０は、絶縁ＤＣＤＣコンバータ１００（後述）のトランス（変圧器）ＴＲ１の２次側に接続されている。整流回路１０は、センタータップ整流回路と呼ばれ、トランスＴＲ１の交流起電力を直流電圧に変換する。

【0010】

（整流回路１０の構成）
トランスＴＲ１は、１次巻線ＰＷ１と２次巻線ＳＷ１とを備えている。ＰＷ１は１次側回路に接続され、ＳＷ１は整流回路１０に接続される。ＳＷ１は、２ターンの巻線であり、その中点（センタータップ）には、平滑コイルＣＯ１の一端が接続されている。ＣＯ１の他端には、平滑コンデンサＣＡ１の正極が接続されている。ＣＡ１の負極は基準電圧ノードに接続されている。負荷ＬＯ１は、ＣＡ１に並列接続されている。

【0011】

整流回路１０は、基準電圧ノードと第１スイッチノードと第２スイッチノードとを備える。ＳＷ１の一端は、整流素子ＲＣ１を介して基準電圧ノードに接続されている。ＳＷ１の一端とＲＣ１との接続点は、第１スイッチノードである。ＳＷ１の他端は、整流素子ＲＣ２を介して基準電圧ノードに接続されている。ＳＷ１の他端とＲＣ２との接続点は、第２スイッチノードである。

【0012】

基準電圧ノードの電圧は、０Ｖである。ＣＡ１の正極は、１２．５Ｖの出力電圧ノードである。第１スイッチノードの電圧は、ＲＣ１の導通時に約０Ｖ、非導通時に約３５Ｖへと切り替えられる。導通時の０Ｖには、ＲＣ１の電流量に応じた電圧降下（約－１Ｖ）が加算されるが、これも含めて略基準電圧と定義する。非導通時の３５Ｖは、スイッチノードの高電圧である。ここには、サージ電圧やノイズなどの瞬時電圧は含まれない。これらは、第２スイッチノードでも同様に定義される。

【0013】

ＣＯ１は、インダクタンスが１．８μＨ、直流抵抗が０．３ｍΩである。平均電流は、８０Ａである。ＣＡ１は、静電容量が８．８ｍＦである。ＲＣ１およびＲＣ２は、ドレイン耐圧が８０ＶのＮ型のＭＯＳトランジスタ（Metal Oxide Semiconductor Transistor、金属酸化膜半導体トランジスタ）である。ＲＣ１およびＲＣ２の各オン抵抗が０．４ｍΩになるようにＭＯＳトランジスタが並列接続されている。出力容量の合計は、２４ｎＦ（ドレイン電圧３５Ｖ時）である。

【0014】

整流素子として、ＭＯＳトランジスタを適用したが、ダイオードの適用も可能である。整流素子は、一方向のみに電流を流す素子全般を示す。例えば、ＭＯＳトランジスタは、ゲートＯＦＦ時において、「ソースからドレインへ電流が導通し、ドレインからソースへの電流を遮断する」ことから、整流素子と定義している。

【0015】

（整流回路の交流動作とサージ電圧）
ＳＷ１に接続された第１および第２スイッチノードの電圧は、周波数６６ｋＨｚの交流起電力によって切り替えられる。第１スイッチノードの電圧は正の半サイクル時に３５Ｖになり、第２スイッチノードの電圧は負の半サイクル時に３５Ｖになる。サージ電圧は、この３５Ｖへ切り替わる時に発生し、スナバ回路無しでは瞬時的に約６０Ｖになる。

【0016】

（スナバ回路の構成）
整流回路１０に接続されたスナバ回路１は、スナバコンデンサＳＣ１と、Ｐ型ＭＯＳトランジスタＳＱ１とを備える。ＳＣ１は、耐圧が１００Ｖ、ＤＣ３５Ｖ時の容量が３．８μＦのセラミックコンデンサである。ＳＱ１は、耐圧８０Ｖ、オン抵抗８５ｍΩ、入力容量１ｎＦ、出力容量（ドレイン電圧－３５Ｖ時）２００ｐＦ、しきい値電圧－２．５ＶのＰ型ＭＯＳトランジスタである。

【0017】

第１スイッチノードに接続されるスナバ回路１では、ＳＣ１の正極は第１スイッチノードに接続され、ＳＱ１のドレインがＳＣ１の負極に接続され、ＳＱ１のソースが基準電圧ノードに接続されている。

【0018】

第２スイッチノードに接続されるスナバ回路１Ａは、スナバコンデンサＳＣ２とＰ型ＭＯＳトランジスタＳＱ２を使ってスナバ回路１と同様に構成されている。

【0019】

ＭＯＳトランジスタの寄生ダイオードを介してスナバコンデンサを充電する回路接続を行うケースについて考える。スナバ回路にＮ型ＭＯＳトランジスタを使った場合、ソース端子が基準電圧ノードに接続できない為、基準電圧ノードからのゲート駆動が困難になる。例えば、先行技術文献の特開２０１７－１６９２５６号公報のＮ型ＭＯＳトランジスタ２２３は、基準電圧ノードからのゲート駆動が容易でない。

【0020】

スナバ回路にＰ型ＭＯＳトランジスタを使った場合には、ソース端子が基準電圧ノードに接続できることから、基準電圧ノードからのゲート駆動が容易になる。この為、本実施形態では、スナバ回路１および１ＡにＰ型ＭＯＳトランジスタを採用している。

【0021】

（ゲート駆動回路の構成）
スナバ回路１のＳＱ１のゲートにはゲート駆動回路５が接続されている。ゲート駆動回路５の構成には、ゲート駆動信号発生器ＧＳ１とゲート駆動コンデンサＧＣ１とゲート駆動ダイオードＧＤ１とが含まれている。

【0022】

ＧＳ１は、基準電圧端子が基準電圧ノードに接続され、出力端子がＧＣ１の正極に接続されている。ＧＣ１は、負極がＧＤ１のアノードとＳＱ１のゲートとに接続されている。ＧＤ１は、カソードが基準電圧ノードに接続されている。図示はしていないが、ＳＱ１のゲート駆動速度の調整の為に、ＧＣ１の負極とＳＱ１のゲートとの経路上に２０Ωの抵抗を介在させている。この様に、必要箇所に部品の追加も可能である。

【0023】

ＧＳ１は、電源電圧１２Ｖが供給されており、出力端子から基準電圧０Ｖ又は電源電圧１２Ｖのどちらかが任意のタイミングで出力できる。ＧＣ１は、耐圧が５０Ｖ、静電容量がＤＣ１２Ｖ時に６８ｎＦのセラミックコンデンサである。ＧＤ１は、耐圧が８０Ｖ、定格電流が０．１Ａ、導通開始時点（約０．１ｍＡ時）のＶＦが０．４Ｖ、導通時の抵抗が８５ｍΩである。

【0024】

スナバ回路１ＡのＳＱ２のゲートにはゲート駆動回路５Ａが接続されている。ゲート駆動回路５Ａには、ゲート駆動信号発生器ＧＳ２とゲート駆動コンデンサＧＣ２とゲート駆動ダイオードＧＤ２が含まれている。ゲート駆動回路５Ａの構成は、ゲート駆動回路５と同じである。

【0025】

（ゲート駆動回路５の動作と電流経路）
ゲート駆動回路５は、１２Ｖと０Ｖの信号電圧を、０Ｖと－１２Ｖの電圧へレベルシフトし、ＳＱ１をＯＮさせることを可能にする回路である。ＧＳ１の出力端子から１２Ｖを出力した時には、ＧＣ１とＧＤ１とＧＳ１とを介する経路ＡＲ３を使ってＧＣ１を約１２Ｖまで充電する。この時、ＳＱ１のゲートには、約０Ｖ（正確にはＧＤ１のＶＦ０．４Ｖ）の電圧が印加されるため、ＳＱ１はＯＦＦする。

【0026】

ＧＳ１の出力端子から０Ｖを出力した時には、ＧＳ１とＧＤ１とＧＣ１とを介する経路ＡＲ４を使ってＧＤ１の寄生容量を充電し、ＧＤ１に逆方向電圧を印加する。逆方向電圧の大きさはＧＣ１の電圧によって決められ、ＳＱ１のゲートに－１２Ｖが印加されて、ＳＱ１がＯＮする。経路ＡＲ３とＡＲ４には、ＳＱ１の入力容量を充放電する電流経路（ＧＤ１に並列）を省略している。

【0027】

（ゲート駆動回路の動作波形）
図３の下側グラフを使って、スナバ回路１を駆動する、ＧＳ１の出力とＳＱ１のゲート波形を説明する。図３の時間軸１Ｅ－６ｓｅｃは、ＧＳ１信号電圧１２Ｖを使ってＳＱ１のゲート電圧約０Ｖ（ＯＦＦ）に制御している。２Ｅ－６ｓｅｃ付近において、ＧＳ１の出力を０Ｖに替えることで、ＳＱ１のゲート電圧が－１２Ｖに変化し、ＳＱ１をＯＮさせている。このように、ＧＳ１の出力電圧を、ゲート駆動回路５によって、負の方向へレベルシフト（-１２Ｖ）させることで、ＳＱ１のＯＮとＯＦＦの制御を行っている。従って、ＳＱ１のＯＮはＧＳ１の基準電圧出力で実行され、ＳＱ１のＯＦＦはＧＳ１の正電圧出力で実行される。

【0028】

（スナバ回路の動作と電流経路）
第１スイッチノードが略基準電圧からスイッチノードの高電圧へ切り替わる時に、サージ電圧が発生する。スナバ回路１は、このサージ電圧を吸収し、その電力を第１スイッチノードへ回生する。発生したサージ電圧は、ＳＣ１とＳＱ１とＲＣ１とを介する経路ＡＲ１を使って、ＳＣ１を充電する。この時、ＳＱ１は、ＯＮまたはＯＦＦを問わない。ＯＦＦの場合には、寄生ダイオードを介して、ＳＣ１を充電する為である。

【0029】

吸収されたサージ電力は、ＳＱ１のＯＮによって、第１スイッチノードへ回生させる。その経路は、ＲＣ１とＳＱ１とＳＣ１を介するＡＲ２の経路である。第１スイッチノードへ回生された電力は、ＴＲ１を介して負荷側へ供給される。ＳＱ１のＯＮ期間は、第１スイッチノードの高電圧期間以内に実施する。それ以外の期間（第１スイッチノードの電圧が低い期間）に、ＳＱ１をＯＮさせた場合には、ＳＣ１が過放電しスナバ回路で損失が発生する。

【0030】

（スナバ回路の動作波形）
図３の上側グラフを使って、第１スイッチノードのサージ電圧抑制効果を説明する。第１スイッチノード電圧について「スナバ回路無し」と「スナバ回路１有り」のデータを示している。第１スイッチノードのサージ電圧は、「スナバ回路無し」の場合には６０Ｖを超えるが、「スナバ回路１有り」の場合には３７Ｖ程度に抑制できることが分かる。

【0031】

本実施形態では、第１スイッチノードの高電圧期間より内側でＳＱ１をＯＮしている。具体的には、第１スイッチノードの高電圧に達してから、５０ｎｓｅｃ後にＳＱ１をＯＮさせている。この５０ｎｓｅｃ期間は、ＳＱ１の寄生ダイオードを介してＳＣ１を充電する。この為、サージ電圧発生のタイミングに対して、ＳＱ１のＯＮが遅れても問題にならない利点が有る。

【0032】

また、ＳＱ１のＯＦＦは、第１スイッチノードの電圧が、第１スイッチノードの高電圧を下回る５０ｎｓｅｃ前に行っている。これら２つの５０ｎｓｅｃは、タイミングズレに対して余裕を持たせた期間である。ＳＱ１のＯＮは、スイッチノードが高電圧の期間内に実施することで、ＳＣ１の過放電を防止出来て、ＳＱ１の損失を低減できる。

【0033】

（スナバ回路１の改良点１～２）
実施形態１には、複数の好ましい改良点が適用されている。以下、これらの好ましい改良点について説明する。

【0034】

（改良点１：スナバコンデンサの静電容量は整流素子の出力容量の２倍以上）
基準電圧ノードから第１スイッチノードに向けてＲＣ１が順方向接続されている。ＳＣ１の静電容量は、ＲＣ１の出力容量よりも２倍以上大きい方が、スナバ回路１によるサージ電圧抑制を効果的に実施できる。更には１０倍以上が好ましく、１００倍以上がより好ましい。１０００倍以上になると、サージ電圧抑制効果が飽和し、且つ、コンデンサの大きさが課題になる。本実施形態では、ＳＣ１の静電容量は３．８μＦであり、ＲＣ１の静電容量が２４ｎＦである。本実施形態では、より好ましいサージ電力抑制効果が得られる。

【0035】

（改良点２：Ｐ型ＭＯＳトランジスタの出力容量は、整流素子の出力容量の１／２以下である）
整流回路１０に接続されたＳＱ１の出力容量は、ＲＣ１の出力容量に対する並列容量として機能する。ＲＣ１の出力容量は、第１スイッチノードの電圧が０Ｖに移行する時に、放電電流を流す。この放電電流は無効電流として整流回路１０を流れる為、ＲＣ１の出力容量は小さくしなければならない。したがって、スナバ回路５を接続することによる放電電流の増加を抑制しなければならない。この為、ＳＱ１の出力容量は、ＲＣ１の出力容量の１／２以下が好ましい。更には、１／１０以下が好ましく、１／１００以下がより好ましい。１／１０００以下まで低減させた場合、効果が飽和し、且つ、ＳＱ１のオン抵抗が課題になる。

【0036】

〔実施形態２〕
スナバ回路１は、基準電圧ノードと第１スイッチノードとを備える整流回路であれば、適用可能である。本実施形態では、図４に示す半波整流回路１１に対するスナバ回路１の応用例を示す。半波整流回路１１はトランスＴＲ２に接続されている。トランスＴＲ２は１次巻線ＰＷ２および２次巻線ＳＷ２を備える。半波整流回路１１は、整流素子としてＲＣ３とＲＣ４を備える。半波整流回路１１は、更に、平滑コイルＣＯ２と平滑コンデンサＣＡ２を備える。スナバ回路１は、スナバコンデンサＳＣ３と、Ｐ型ＭＯＳトランジスタＳＱ３とを備える。半波整流回路１１には、ゲート駆動信号発生器ＧＳ３とゲート駆動コンデンサＧＣ３とゲート駆動ダイオードＧＤ３で構成されるゲート駆動回路５も備わっている。

【0037】

第１スイッチノードは、ＳＷ２とＲＣ３との接続点である。基準電圧ノードの電圧は０Ｖ、出力電圧ノードの電圧は、１２．５Ｖ、第１スイッチノードの最大電圧は５０Ｖである。この様な回路にも、スナバ回路１は適用できる。

【0038】

この他の応用例としては、カレントダブラー整流回路またはフルブリッジ整流回路があげられる。これらの回路は、実施形態１と同様に、基準電圧ノード、第１および第２スイッチノードを備える整流回路であることから、スナバ回路１の適用が可能である。

【0039】

〔実施形態３〕
図５は、スナバ回路１を備えた電源装置２００を示す図である。電源装置２００は、絶縁ＤＣＤＣコンバータ１００を備える。絶縁ＤＣＤＣコンバータ１００は、一次側回路であるスイッチング回路２０、２次側回路である整流回路１０、スナバ回路１、及び、制御回路３０を備える。ゲート駆動回路５は、制御回路３０に組み込まれている。スイッチング回路２０と整流回路１０は、トランスを介して接続されている。スナバ回路１は、整流回路１０に直接接続されている。制御回路３０は、絶縁ＤＣＤＣコンバータ１００に設けられる各素子のＯＮ／ＯＦＦが制御できるように接続されている。

【0040】

電源装置２００は、スナバ回路１を備えることで、損失を削減することが出来る。

【0041】

〔まとめ〕
本開示の態様１に係るスナバ回路は、基準電圧ノードとスイッチノードとを備える整流回路に接続されたスナバ回路であって、上記スナバ回路はスナバコンデンサとＰ型ＭＯＳトランジスタとを備えており、上記スナバコンデンサは、正極が上記スイッチノードに接続されており、上記Ｐ型ＭＯＳトランジスタは、ドレインが上記スナバコンデンサの負極に接続されており、ソースが基準電圧ノードに接続されている。

【0042】

上記の構成によれば、スイッチノードで発生するサージ電力は、Ｐ型ＭＯＳトランジスタを介して、スナバコンデンサを充電する。スナバコンデンサを充電したサージ電力は、Ｐ型ＭＯＳトランジスタをＯＮさせることで、スイッチノードへ回生できる。このため、スナバ回路の損失が低減できる。

【0043】

本開示の態様２に係るスナバ回路では、上記Ｐ型ＭＯＳトランジスタのゲートにはゲート駆動回路が接続されており、上記ゲート駆動回路は、ゲート駆動信号発生器とゲート駆動コンデンサとゲート駆動ダイオードとを備えており、上記ゲート駆動信号発生器は、基準電圧端子が上記基準電圧ノードに接続されており、出力端子が上記ゲート駆動コンデンサの正極に接続されており、上記ゲート駆動コンデンサは、負極が上記ゲート駆動ダイオードのアノードと上記Ｐ型ＭＯＳトランジスタのゲートとに接続されており、上記ゲート駆動ダイオードは、カソードが上記基準電圧ノードに接続されている。

【0044】

上記の構成によれば、正電圧と基準電圧とを出力するゲート駆動信号発生器をつかって、Ｐ型ＭＯＳトランジスタをＯＮ／ＯＦＦ制御することが出来る。正電圧の出力では、ゲート駆動ダイオードの導通により、ゲート駆動コンデンサに電圧が蓄積されると共に、約０ＶがＰ型ＭＯＳトランジスタのゲートに印加され、Ｐ型ＭＯＳトランジスタがＯＦＦする。基準電圧の出力では、ゲート駆動コンデンサに蓄積された電圧がゲート駆動ダイオードに逆方向電圧を印加し、生成された負電圧がＰ型ＭＯＳトランジスタのゲートに印加され、Ｐ型ＭＯＳトランジスタがＯＮする。

【0045】

本開示の態様３に係るスナバ回路では、上記Ｐ型ＭＯＳトランジスタのＯＮは上記ゲート駆動信号発生器の基準電圧出力で実行され、上記Ｐ型ＭＯＳトランジスタのＯＦＦは上記ゲート駆動信号発生器の正電圧出力で実行され、上記スイッチノードの電圧は略基準電圧と高電圧とを繰り返し、上記Ｐ型ＭＯＳトランジスタのＯＮは上記スイッチノードが高電圧の期間内に実行される。

【0046】

上記の構成によれば、スナバコンデンサの過剰な放電の抑制により、スナバ回路の損失が低減できる。

【0047】

本開示の態様４に係るスナバ回路では、上記基準電圧ノードから上記スイッチノードに向けて整流素子が順方向接続されていて、上記スナバコンデンサの静電容量は上記整流素子の出力容量の２倍以上である。

【0048】

上記の構成によれば、スナバコンデンサがサージ電圧を効果的に抑制できる。

【0049】

本開示の態様５に係るスナバ回路では、上記Ｐ型ＭＯＳトランジスタの出力容量は、上記整流素子の出力容量の１／２以下である。

【0050】

上記の構成によれば、スナバ回路１の放電電流の削減が可能になる。スイッチノードの電圧が低下する時に、整流素子とＰ型ＭＯＳトランジスタとの両出力容量が、還流電流を発生させる。Ｐ型ＭＯＳトランジスタの出力容量を整流素子の出力容量よりも低く抑えることで、スナバ回路追加による放電電流の増加を抑制できる。

【0051】

本開示の態様６に係る電源装置は、本開示の一態様に係るスナバ回路を備えている。

【0052】

上記の構成によれば、損失が低減されたスナバ回路を用いることにより、損失が低減された電源装置を実現できる。

【0053】

〔付記事項〕
本開示の一態様は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても、本開示の一態様の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成できる。

【符号の説明】

【0054】

１，１Ａ スナバ回路
５，５Ａ ゲート駆動回路
１０ 整流回路
１００ 絶縁ＤＣＤＣコンバータ
２００ 電源装置
ＲＣ１ 整流素子
ＳＣ１ スナバコンデンサ
ＳＱ１ Ｐ型ＭＯＳトランジスタ
ＧＳ１ ゲート駆動信号発生器
ＧＣ１ ゲート駆動コンデンサ
ＧＤ１ ゲート駆動ダイオード

【図1】

【図2】

【図3】

【図4】

【図5】