知財求人 - 知財ポータルサイト「IP Force」
特許7299834アクティブマトリクス基板、アクティブマトリクス基板を備えたインセルタッチパネル型液晶表示装置、およびアクティブマトリクス基板の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-06-20
(45)【発行日】2023-06-28
(54)【発明の名称】アクティブマトリクス基板、アクティブマトリクス基板を備えたインセルタッチパネル型液晶表示装置、およびアクティブマトリクス基板の製造方法
(51)【国際特許分類】
G02F 1/1368 20060101AFI20230621BHJP
G02F 1/1333 20060101ALI20230621BHJP
G06F 3/041 20060101ALI20230621BHJP
G06F 3/044 20060101ALI20230621BHJP
G02F 1/133 20060101ALI20230621BHJP
G09F 9/35 20060101ALI20230621BHJP
H01L 29/786 20060101ALI20230621BHJP
H01L 21/336 20060101ALI20230621BHJP
【ＦＩ】
G02F1/1368
G02F1/1333
G06F3/041 412
G06F3/044 120
G02F1/133 530
G09F9/35
H01L29/78 618B
H01L29/78 619B
H01L29/78 616S
H01L29/78 612D
【請求項の数】
18
(21)【出願番号】P 2019235845
(22)【出願日】2019-12-26
(65)【公開番号】P2021105638
(43)【公開日】2021-07-26
【審査請求日】2022-10-18
(73)【特許権者】
【識別番号】000005049
【氏名又は名称】シャープ株式会社
(74)【代理人】
【識別番号】100147304
【弁理士】
【氏名又は名称】井上 知哉
(74)【代理人】
【識別番号】100148493
【弁理士】
【氏名又は名称】加藤 浩二
(72)【発明者】
【氏名】森永 潤一
【審査官】鈴木 俊光
(56)【参考文献】
【文献】国際公開第２０１８／１６８６８２（ＷＯ，Ａ１）
【文献】中国特許出願公開第１０６４０６６１２（ＣＮ，Ａ）
【文献】韓国公開特許第１０－２０１３－００７１９９７（ＫＲ，Ａ）
【文献】特開２００５－０３７９１３（ＪＰ，Ａ）
【文献】国際公開第０１／０３３２９２（ＷＯ，Ａ１）
【文献】特開平０５－３０７１９４（ＪＰ，Ａ）
【文献】特開２０１７－１６２２５５（ＪＰ，Ａ）
【文献】特表２０１６－５３１３２１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０１４９９００（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０２Ｆ １／１３６８
Ｇ０２Ｆ １／１３３３
Ｇ０６Ｆ ３／０４１
Ｇ０６Ｆ ３／０４４
Ｇ０２Ｆ １／１３３
Ｈ０１Ｌ ２９／７８６
Ｇ０９Ｆ ９／００
Ｇ０９Ｆ ９／３５
(57)【特許請求の範囲】
【請求項1】
行方向および列方向にマトリクス状に配置された複数の画素領域を含むアクティブマトリクス基板であって、前記複数の画素領域は、複数の画素行と複数の画素列とを含み、前記アクティブマトリクス基板は、
主面を有する基板と、
前記基板の前記主面上に設けられた複数の遮光層と、
前記複数の遮光層を覆うように設けられた下部絶縁層と、
前記複数の画素領域のそれぞれに対応して設けられた画素ＴＦＴであって、前記下部絶縁層上に設けられた酸化物半導体層、前記酸化物半導体層上に設けられたゲート絶縁層、および、前記ゲート絶縁層を介して前記酸化物半導体層に対向するように設けられたゲート電極を有する画素ＴＦＴと、
行方向に延びる複数のゲート配線であって、前記ゲート電極と同じ導電膜から形成された複数のゲート配線と、
列方向に延びる複数のソース配線と、
前記複数の画素領域のそれぞれに設けられ、前記画素ＴＦＴに電気的に接続された画素電極と、
前記酸化物半導体層、前記ゲート電極および前記複数のゲート配線を覆うように設けられた層間絶縁層と、
前記層間絶縁層上に設けられた共通電極であって、それぞれがタッチセンサ電極として機能し得る複数のセグメントを含む、共通電極と、
列方向に延びる複数のタッチ配線であって、それぞれが対応するタッチセンサ電極に接続された複数のタッチ配線と、を有し、
前記酸化物半導体層は、チャネル領域と、前記チャネル領域の両側に位置し前記チャネル領域よりも比抵抗の低い第１低抵抗領域および第２低抵抗領域とを含み、前記第１低抵抗領域は、前記複数のソース配線のいずれかに接続され、
前記複数のソース配線および前記複数のタッチ配線は、前記基板の前記主面と前記下部絶縁層との間に位置し、前記複数の遮光層と同じ導電膜から形成されており、
前記画素電極は、前記酸化物半導体層と同じ酸化物膜から形成され、前記酸化物半導体層の前記第２低抵抗領域と連続しており、
前記複数のゲート配線および前記複数のソース配線は、１つの画素行に対して一対のゲート配線が接続され、かつ、一対の画素列に対して１つのソース配線が接続されるように配置されており、前記一対の画素列は、第１画素列と、前記第１画素列に隣接する第２画素列とを含み、
前記基板の前記主面の法線方向から見たとき、前記複数のソース配線のそれぞれは、対応する前記一対の画素列における前記第１画素列と前記第２画素列との間に配置され、前記複数のタッチ配線のそれぞれは、前記複数のソース配線のうちの隣接する２つのソース配線の間において、隣接する２つの画素列の間に配置されている、アクティブマトリクス基板。
【請求項2】
前記アクティブマトリクス基板は、前記共通電極と同じ透明導電膜から形成された接続電極であって、前記複数のソース配線のいずれかと前記画素ＴＦＴにおける前記酸化物半導体層の前記第１低抵抗領域とを接続する接続電極をさらに有する、請求項１に記載のアクティブマトリクス基板。
【請求項3】
前記接続電極は、前記層間絶縁層および前記下部絶縁層に形成されたソースコンタクトホール内において、前記複数のソース配線のいずれかと前記酸化物半導体層の前記第１低抵抗領域とを接続している請求項２に記載のアクティブマトリクス基板。
【請求項4】
前記画素ＴＦＴの前記酸化物半導体層は、前記下部絶縁層上、および、前記下部絶縁層に形成されたソースコンタクトホール内に配置されており、前記ソースコンタクトホール内で前記複数のソース配線のいずれかに接続されている、請求項１に記載のアクティブマトリクス基板。
【請求項5】
前記タッチセンサ電極は、前記層間絶縁層および前記下部絶縁層に形成されたタッチコンタクトホール内において、前記複数のタッチ配線のいずれかに接続されている、請求項１から４のいずれかに記載のアクティブマトリクス基板。
【請求項6】
前記基板の前記主面の法線方向から見たとき、前記一対のゲート配線は、前記１つの画素行を挟んで互いに隣接している、請求項１から５のいずれかに記載のアクティブマトリクス基板。
【請求項7】
前記一対の画素列は、異なる画素行に位置する２つの画素領域からなる画素セットを複数セット含み、各画素セットにおける前記２つの画素領域の前記画素電極および前記酸化物半導体層は、連続した１つの酸化物パターン内に形成されており、
前記各画素セットの前記酸化物パターンと、他の画素セットの酸化物パターンとは分離している、請求項６に記載のアクティブマトリクス基板。
【請求項8】
前記各画素セットにおける前記２つの画素領域の前記酸化物半導体層の前記第１低抵抗領域は、共通の１つのソースコンタクト部において、前記１つのソース配線に電気的に接続されている、請求項７に記載のアクティブマトリクス基板。
【請求項9】
前記複数のソース配線と前記複数のタッチ配線とは、行方向に交互に配置されている、請求項１から８のいずれかに記載のアクティブマトリクス基板。
【請求項10】
前記アクティブマトリクス基板は、前記基板の前記主面と前記下部絶縁層との間に位置し、かつ、前記複数の遮光層と同じ導電膜から形成された少なくとも１つのダミータッチ配線をさらに備え、前記少なくとも１つのダミータッチ配線は、いずれのタッチセンサ電極にも電気的に接続されておらず、
前記複数のソース配線と、前記複数のタッチ配線または前記少なくとも１つのダミータッチ配線とは、行方向に交互に配置されている、請求項１から８のいずれかに記載のアクティブマトリクス基板。
【請求項11】
前記アクティブマトリクス基板は、前記共通電極と前記基板との間に有機絶縁層を有していない、請求項１から１０のいずれかに記載のアクティブマトリクス基板。
【請求項12】
前記一対の画素列は、画素行ごとに、互いに隣接する第１画素領域および第２画素領域からなる画素対を有し、前記第１画素領域および前記第２画素領域に配置された前記画素ＴＦＴの前記第１低抵抗領域は、いずれも、前記１つのソース配線に接続され、
前記第１画素領域に配置された前記画素ＴＦＴの前記ゲート電極は、前記一対のゲート配線の一方に接続され、前記第２画素領域に配置された前記画素ＴＦＴの前記ゲート電極は、前記一対のゲート配線の他方に接続されている、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
【請求項13】
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
【請求項14】
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項１３に記載のアクティブマトリクス基板。
【請求項15】
複数の画素を有するインセルタッチパネル型液晶表示装置であって、請求項１から１４のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
を備え、
前記アクティブマトリクス基板における前記複数の画素領域に対応する複数の画素を有し、
１垂直走査期間内に、各画素行が２回ずつ走査され、1回目の走査で各画素行の一部の画素が選択され、2回目の走査で残りの画素が選択されるダブルゲート駆動で表示が行われる、インセルタッチパネル型液晶表示装置。
【請求項16】
請求項１から１４のいずれかに記載のアクティブマトリクス基板の製造方法であって、（ａ）前記基板の前記主面上に第１導電膜を堆積し、その後前記第１導電膜をパターニングすることによって前記複数の遮光層、前記複数のソース配線および前記複数のタッチ配線を形成する工程と、
（ｂ）前記複数の遮光層および前記複数のソース配線を覆うように前記下部絶縁層を形成し、次に、前記下部絶縁層上に酸化物半導体膜を堆積し、その後前記酸化物半導体膜をパターニングする工程と、
（ｃ）前記酸化物半導体膜を覆うように絶縁膜および第２導電膜をこの順で堆積し、その後、前記絶縁膜および前記第２導電膜をパターニングすることによって、前記ゲート絶縁層、前記ゲート電極および前記複数のゲート配線を形成する工程と、
（ｄ）前記酸化物半導体層、前記ゲート電極および前記複数のゲート配線を覆うように前記層間絶縁層を形成する工程と、
（ｅ）前記層間絶縁層および前記下部絶縁層に、それぞれが前記複数のタッチ配線のいずれかの一部を露出する複数のタッチコンタクトホールを形成する工程と、
（ｆ）前記層間絶縁層上に透明導電膜を堆積し、その後前記透明導電膜をパターニングすることによって、前記タッチセンサ電極として機能する前記複数のセグメントを含む前記共通電極を形成する工程であって、前記タッチセンサ電極は、前記複数のタッチコンタクトホールのうちの少なくとも１つのタッチコンタクトホール内において、前記複数のタッチ配線のいずれかに接続される、工程と、
を包含し、
（ｇ）前記酸化物半導体膜の一部を低抵抗化させて、前記第１低抵抗領域、前記第２低抵抗領域および前記画素電極とする工程、
をさらに包含する、アクティブマトリクス基板の製造方法。
【請求項17】
前記工程（ｅ）において、前記層間絶縁層および前記下部絶縁層に、それぞれが前記酸化物半導体層の前記第１低抵抗領域の一部および前記複数のソース配線のいずれかの一部を露出する複数のソースコンタクトホールを、前記複数のタッチコンタクトホールとともに形成し、前記工程（ｆ）において、前記透明導電膜をパターニングすることによって、前記複数のソースコンタクトホールのいずれかにおいて、前記複数のソース配線のいずれかと前記第１低抵抗領域とを接続する接続電極を、前記共通電極とともに形成する、請求項１６に記載のアクティブマトリクス基板の製造方法。
【請求項18】
前記工程（ｂ）では、前記酸化物半導体膜のパターニングによって、互いに分離された複数の酸化物パターンを形成し、前記複数の酸化物パターンのそれぞれは、前記複数の画素領域のうちの２つの画素領域ごとに配置され、前記２つの画素領域の前記画素電極および前記酸化物半導体層となる部分を含む、請求項１６または１７に記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アクティブマトリクス基板、アクティブマトリクス基板を備えたインセルタッチパネル型液晶表示装置、およびアクティブマトリクス基板の製造方法に関する。
【背景技術】
【0002】
現在、画素ごとにスイッチング素子が設けられたアクティブマトリクス基板を備える液晶表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下では「ＴＦＴ」と呼ぶ）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、液晶表示装置の画素に対応するアクティブマトリクス基板の領域も画素と呼ぶことがある。また、アクティブマトリクス基板の各画素にスイッチング素子として設けられたＴＦＴを「画素ＴＦＴ」と呼ぶことがある。
【0003】
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体膜を活性層として有するＴＦＴを、「酸化物半導体ＴＦＴ」と称する。特許文献１には、Ｉｎ―Ｇａ―Ｚｎ－Ｏ系の半導体膜をＴＦＴの活性層に用いたアクティブマトリクス基板が開示されている。
【0004】
酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
【0005】
ＴＦＴの構造は、ボトムゲート構造と、トップゲート構造とに大別される。現在、酸化物半導体ＴＦＴには、ボトムゲート構造が採用されることが多いが、トップゲート構造を用いることも提案されている。トップゲート構造では、ゲート絶縁層を薄くできるので、高い電流供給性能が得られる。
【0006】
液晶表示装置において、液晶パネルの狭額縁化やドライバＩＣの搭載点数の削減などを目的として、ゲートドライバやＳＳＤ（Ｓｏｕｒｃｅ Ｓｈａｒｅｄ ｄｒｉｖｉｎｇ）回路がアクティブマトリクス基板に一体的に（モノリシックに）形成されることがある。アクティブマトリクス基板にモノリシックに形成されたゲートドライバは、ＧＤＭ回路と呼ばれることもある。ＧＤＭ回路やＳＳＤ回路がモノリシックに形成されたアクティブマトリクス基板では、ＴＦＴは大きな容量（バスライン容量）を充電する必要があるので、ＴＦＴはトップゲート構造であることが好ましいといえる。また、狭額縁化のために省スペース化が可能な点からも、トップゲート構造が好ましいといえる。
【0007】
トップゲート構造のＴＦＴにおいて、半導体層への光の照射によるリーク電流の発生を防止するために、半導体層のチャネル領域の下方に遮光層を設ける構成が知られている。特許文献２には、このような遮光層を設けた構成が開示されている。
【0008】
また、最近では、タブレットやノートＰＣ、スマートフォンに用いられる中小型の液晶表示装置の表示モードとして、Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ（ＦＦＳ）モードが多く採用されている。
【0009】
ＦＦＳモードの液晶表示装置では、水平配向型の液晶層を挟持する一対の基板の一方に、フリンジ電界を生成するための一対の電極が設けられる。この一対の電極は、例えば、複数のスリットが形成された画素電極と、絶縁層を介して画素電極の下に配置された共通電極である。あるいは、一対の電極は、複数のスリットが形成された共通電極と、絶縁層を介して共通電極の下に配置された画素電極である。画素電極と共通電極との間に電圧を印加すると、フリンジ電界が生成され、このフリンジ電界の配向規制力により、液晶分子の配向方向が変化する。
【0010】
このように、ＦＦＳモードの液晶表示装置では、フリンジ電界を用いて液晶分子の配向状態が制御される。ＦＦＳモードでは、液晶分子が表示面に平行な面内で回転するので、高い視野角特性が得られる。
【0011】
スマートフォン、タブレットなどに使用される液晶表示装置には、タッチセンサ機能が付与されている。タッチセンサには、抵抗膜式、静電容量式、光学式など、種々の方式のものが知られている。静電容量式のタッチセンサでは、物体（例えば指）の接触または接近による静電容量の変化を電気的に検出することで、タッチ状態か否かを判別する。
【0012】
静電容量方式のタッチセンサには、タッチセンサ用の電極と物体（例えば指）との間に生じる静電容量の変化を検知する自己容量方式と、タッチセンサ用の一対の電極（トランスミッタ電極とレシーバ電極）を用いて電界を発生させ、電極間の電界変化を検出する相互容量方式とがある。
【0013】
また、タッチセンサを備えた液晶表示装置（以下、「タッチパネル」）には、外付け型（観察者側に配置された偏光板のさらに観察者側にタッチセンサを配置したもの）と、内蔵型とがある。内蔵型タッチパネルは、外付け型タッチパネルよりも薄型化、軽量化などに有利であり、光の透過率を高められるという利点を有している。
【0014】
内蔵型タッチパネルには、オンセル型タッチパネルとインセル型タッチパネルとがある。ここで、セルは表示セル（以下では、「表示パネル」という。）を指し、例えば、液晶表示パネルは、液晶層を間に介して互いに対向するように配置されたアクティブマトリクス基板（ＴＦＴ基板）と対向基板とを含み、偏光板を含まない。「インセル型」は、表示パネル内にタッチセンサ機能を担う層を有するものをいう。一方、「オンセル型」は、タッチセンサ機能を担う層が、表示パネルと偏光板との間（例えば対向基板と偏光板との間）に配置されているものをいう。
【0015】
本出願人による特許文献３は、ＦＦＳモードで表示を行うインセル型タッチパネルを開示している。以下、液晶表示パネルを用いたインセル型タッチパネルを、「インセルタッチパネル型液晶表示装置」または単に「インセルタッチパネル」と呼ぶ。
【0016】
特許文献３のインセルタッチパネルでは、画素ＴＦＴとしてボトムゲート構造のＴＦＴを用いている。また、共通電極は、複数のセグメントに分離されており、各セグメントはタッチセンサ用の電極（以下、「タッチセンサ電極」）としても機能する。各タッチセンサ電極には、タッチセンサの駆動用および／または検出用の配線（以下、「タッチ配線」と総称する）が接続されている。
【先行技術文献】
【特許文献】
【0017】
【文献】特開２０１２－１３４４７５号公報
【文献】国際公開第２０１８／２１２１００号
【文献】国際公開第２０１８／１６８６８２号
【発明の概要】
【発明が解決しようとする課題】
【0018】
ＦＦＳモードで表示を行うインセルタッチパネルでは、画素ＴＦＴとして、トップゲート構造の酸化物半導体ＴＦＴを用いると、アクティブマトリクス基板の製造工程が多くなり、製造コストが増大するという問題がある。
【0019】
これは、ＦＦＳモードでは、絶縁層を介して上下に配置された２層の透明電極（画素電極および共通電極）が必要であること、および、トップゲート構造の酸化物半導体ＴＦＴでは、遮光層、酸化物半導体層、ゲート配線、ソース配線等の多層構造が必要であることに起因している。
【0020】
また、タッチセンサ機能を付与するために、アクティブマトリクス基板にさらにタッチ配線が設けられる。必要に応じて、タッチ配線と他の配線層とを絶縁するための層間絶縁層が追加されることもある。このため、製造工程数はさらに増大してしまう。
【0021】
なお、特許文献３に開示されたインセルタッチパネルでは、画素ＴＦＴとしてボトムゲート構造のＴＦＴを用いており、トップゲート構造のＴＦＴを用いたアクティブマトリクス基板の具体的な構造や製造工程は開示されていない。
【0022】
本発明は、上記問題に鑑みてなされたものであり、その目的は、トップゲート構造の酸化物半導体ＴＦＴを画素ＴＦＴとして備えたアクティブマトリクス基板、および、そのようなアクティブマトリクス基板を有するインセルタッチパネルの製造工程を少なくして製造コストを低減することにある。
【課題を解決するための手段】
【0023】
本明細書は、以下の項目に記載のアクティブマトリクス基板、アクティブマトリクス基板を備えたインセルタッチパネル型液晶表示装置、およびアクティブマトリクス基板の製造方法を開示している。
【0024】
［項目１］
行方向および列方向にマトリクス状に配置された複数の画素領域を含むアクティブマトリクス基板であって、前記複数の画素領域は、複数の画素行と複数の画素列とを含み、
前記アクティブマトリクス基板は、
主面を有する基板と、
前記基板の前記主面上に設けられた複数の遮光層と、
前記複数の遮光層を覆うように設けられた下部絶縁層と、
前記複数の画素領域のそれぞれに対応して設けられた画素ＴＦＴであって、前記下部絶縁層上に設けられた酸化物半導体層、前記酸化物半導体層上に設けられたゲート絶縁層、および、前記ゲート絶縁層を介して前記酸化物半導体層に対向するように設けられたゲート電極を有する画素ＴＦＴと、
行方向に延びる複数のゲート配線であって、前記ゲート電極と同じ導電膜から形成された複数のゲート配線と、
列方向に延びる複数のソース配線と、
前記複数の画素領域のそれぞれに設けられ、前記画素ＴＦＴに電気的に接続された画素電極と、
前記酸化物半導体層、前記ゲート電極および前記複数のゲート配線を覆うように設けられた層間絶縁層と、
前記層間絶縁層上に設けられた共通電極であって、それぞれがタッチセンサ電極として機能し得る複数のセグメントを含む、共通電極と、
列方向に延びる複数のタッチ配線であって、それぞれが対応するタッチセンサ電極に接続された複数のタッチ配線と、を有し、
前記酸化物半導体層は、チャネル領域と、前記チャネル領域の両側に位置し前記チャネル領域よりも比抵抗の低い第１低抵抗領域および第２低抵抗領域とを含み、前記第１低抵抗領域は、前記複数のソース配線のいずれかに接続され、
前記複数のソース配線および前記複数のタッチ配線は、前記基板の前記主面と前記下部絶縁層との間に位置し、前記複数の遮光層と同じ導電膜から形成されており、
前記画素電極は、前記酸化物半導体層と同じ酸化物膜から形成され、前記酸化物半導体層の前記第２低抵抗領域と連続しており、
前記複数のゲート配線および前記複数のソース配線は、１つの画素行に対して一対のゲート配線が接続され、かつ、一対の画素列に対して１つのソース配線が接続されるように配置されており、前記一対の画素列は、第１画素列と、前記第１画素列に隣接する第２画素列とを含み、
前記基板の前記主面の法線方向から見たとき、前記複数のソース配線のそれぞれは、対応する前記一対の画素列における前記第１画素列と前記第２画素列との間に配置され、前記複数のタッチ配線のそれぞれは、前記複数のソース配線のうちの隣接する２つのソース配線の間において、隣接する２つの画素列の間に配置されている、アクティブマトリクス基板。
行方向および列方向にマトリクス状に配置された複数の画素領域を含むアクティブマトリクス基板であって、前記複数の画素領域は、複数の画素行と複数の画素列とを含み、
前記アクティブマトリクス基板は、
主面を有する基板と、
前記基板の前記主面上に設けられた複数の遮光層と、
前記複数の遮光層を覆うように設けられた下部絶縁層と、
前記複数の画素領域のそれぞれに対応して設けられた画素ＴＦＴであって、前記下部絶縁層上に設けられた酸化物半導体層、前記酸化物半導体層上に設けられたゲート絶縁層、および、前記ゲート絶縁層を介して前記酸化物半導体層に対向するように設けられたゲート電極を有する画素ＴＦＴと、
行方向に延びる複数のゲート配線であって、前記ゲート電極と同じ導電膜から形成された複数のゲート配線と、
列方向に延びる複数のソース配線と、
前記複数の画素領域のそれぞれに設けられ、前記画素ＴＦＴに電気的に接続された画素電極と、
前記酸化物半導体層、前記ゲート電極および前記複数のゲート配線を覆うように設けられた層間絶縁層と、
前記層間絶縁層上に設けられた共通電極であって、それぞれがタッチセンサ電極として機能し得る複数のセグメントを含む、共通電極と、
列方向に延びる複数のタッチ配線であって、それぞれが対応するタッチセンサ電極に接続された複数のタッチ配線と、を有し、
前記酸化物半導体層は、チャネル領域と、前記チャネル領域の両側に位置し前記チャネル領域よりも比抵抗の低い第１低抵抗領域および第２低抵抗領域とを含み、前記第１低抵抗領域は、前記複数のソース配線のいずれかに接続され、
前記複数のソース配線および前記複数のタッチ配線は、前記基板の前記主面と前記下部絶縁層との間に位置し、前記複数の遮光層と同じ導電膜から形成されており、
前記画素電極は、前記酸化物半導体層と同じ酸化物膜から形成され、前記酸化物半導体層の前記第２低抵抗領域と連続しており、
前記複数のゲート配線および前記複数のソース配線は、１つの画素行に対して一対のゲート配線が接続され、かつ、一対の画素列に対して１つのソース配線が接続されるように配置されており、前記一対の画素列は、第１画素列と、前記第１画素列に隣接する第２画素列とを含み、
前記基板の前記主面の法線方向から見たとき、前記複数のソース配線のそれぞれは、対応する前記一対の画素列における前記第１画素列と前記第２画素列との間に配置され、前記複数のタッチ配線のそれぞれは、前記複数のソース配線のうちの隣接する２つのソース配線の間において、隣接する２つの画素列の間に配置されている、アクティブマトリクス基板。
【0025】
［項目２］
前記アクティブマトリクス基板は、前記共通電極と同じ透明導電膜から形成された接続電極であって、前記複数のソース配線のいずれかと前記画素ＴＦＴにおける前記酸化物半導体層の前記第１低抵抗領域とを接続する接続電極をさらに有する、項目１に記載のアクティブマトリクス基板。
前記アクティブマトリクス基板は、前記共通電極と同じ透明導電膜から形成された接続電極であって、前記複数のソース配線のいずれかと前記画素ＴＦＴにおける前記酸化物半導体層の前記第１低抵抗領域とを接続する接続電極をさらに有する、項目１に記載のアクティブマトリクス基板。
【0026】
［項目３］
前記接続電極は、前記層間絶縁層および前記下部絶縁層に形成されたソースコンタクトホール内において、前記複数のソース配線のいずれかと前記酸化物半導体層の前記第１低抵抗領域とを接続している項目２に記載のアクティブマトリクス基板。
前記接続電極は、前記層間絶縁層および前記下部絶縁層に形成されたソースコンタクトホール内において、前記複数のソース配線のいずれかと前記酸化物半導体層の前記第１低抵抗領域とを接続している項目２に記載のアクティブマトリクス基板。
【0027】
［項目４］
前記画素ＴＦＴの前記酸化物半導体層は、前記下部絶縁層上、および、前記下部絶縁層に形成されたソースコンタクトホール内に配置されており、前記ソースコンタクトホール内で前記複数のソース配線のいずれかに接続されている、項目１に記載のアクティブマトリクス基板。
前記画素ＴＦＴの前記酸化物半導体層は、前記下部絶縁層上、および、前記下部絶縁層に形成されたソースコンタクトホール内に配置されており、前記ソースコンタクトホール内で前記複数のソース配線のいずれかに接続されている、項目１に記載のアクティブマトリクス基板。
【0028】
［項目５］
前記タッチセンサ電極は、前記層間絶縁層および前記下部絶縁層に形成されたタッチコンタクトホール内において、前記複数のタッチ配線のいずれかに接続されている、項目１から４のいずれかに記載のアクティブマトリクス基板。
前記タッチセンサ電極は、前記層間絶縁層および前記下部絶縁層に形成されたタッチコンタクトホール内において、前記複数のタッチ配線のいずれかに接続されている、項目１から４のいずれかに記載のアクティブマトリクス基板。
【0029】
［項目６］
前記基板の前記主面の法線方向から見たとき、前記一対のゲート配線は、前記１つの画素行を挟んで互いに隣接している、項目１から５のいずれかに記載のアクティブマトリクス基板。
前記基板の前記主面の法線方向から見たとき、前記一対のゲート配線は、前記１つの画素行を挟んで互いに隣接している、項目１から５のいずれかに記載のアクティブマトリクス基板。
【0030】
［項目７］
前記一対の画素列は、異なる画素行に位置する２つの画素領域からなる画素セットを複数セット含み、
各画素セットにおける前記２つの画素領域の前記画素電極および前記酸化物半導体層は、連続した１つの酸化物パターン内に形成されており、
前記各画素セットの前記酸化物パターンと、他の画素セットの酸化物パターンとは分離している、項目６に記載のアクティブマトリクス基板。
前記一対の画素列は、異なる画素行に位置する２つの画素領域からなる画素セットを複数セット含み、
各画素セットにおける前記２つの画素領域の前記画素電極および前記酸化物半導体層は、連続した１つの酸化物パターン内に形成されており、
前記各画素セットの前記酸化物パターンと、他の画素セットの酸化物パターンとは分離している、項目６に記載のアクティブマトリクス基板。
【0031】
［項目８］
前記各画素セットにおける前記２つの画素領域の前記酸化物半導体層の前記第１低抵抗領域は、共通の１つのソースコンタクト部において、前記１つのソース配線に電気的に接続されている、項目７に記載のアクティブマトリクス基板。
前記各画素セットにおける前記２つの画素領域の前記酸化物半導体層の前記第１低抵抗領域は、共通の１つのソースコンタクト部において、前記１つのソース配線に電気的に接続されている、項目７に記載のアクティブマトリクス基板。
【0032】
［項目９］
前記複数のソース配線と前記複数のタッチ配線とは、行方向に交互に配置されている、項目１から８のいずれかに記載のアクティブマトリクス基板。
前記複数のソース配線と前記複数のタッチ配線とは、行方向に交互に配置されている、項目１から８のいずれかに記載のアクティブマトリクス基板。
【0033】
［項目１０］
前記アクティブマトリクス基板は、前記基板の前記主面と前記下部絶縁層との間に位置し、かつ、前記複数の遮光層と同じ導電膜から形成された少なくとも１つのダミータッチ配線をさらに備え、
前記少なくとも１つのダミータッチ配線は、いずれのタッチセンサ電極にも電気的に接続されておらず、
前記複数のソース配線と、前記複数のタッチ配線または前記少なくとも１つのダミータッチ配線とは、行方向に交互に配置されている、項目１から８のいずれかに記載のアクティブマトリクス基板。
前記アクティブマトリクス基板は、前記基板の前記主面と前記下部絶縁層との間に位置し、かつ、前記複数の遮光層と同じ導電膜から形成された少なくとも１つのダミータッチ配線をさらに備え、
前記少なくとも１つのダミータッチ配線は、いずれのタッチセンサ電極にも電気的に接続されておらず、
前記複数のソース配線と、前記複数のタッチ配線または前記少なくとも１つのダミータッチ配線とは、行方向に交互に配置されている、項目１から８のいずれかに記載のアクティブマトリクス基板。
【0034】
［項目１１］
前記アクティブマトリクス基板は、前記共通電極と前記基板との間に有機絶縁層を有していない、項目１から１０のいずれかに記載のアクティブマトリクス基板。
前記アクティブマトリクス基板は、前記共通電極と前記基板との間に有機絶縁層を有していない、項目１から１０のいずれかに記載のアクティブマトリクス基板。
【0035】
［項目１２］
前記一対の画素列は、画素行ごとに、互いに隣接する第１画素領域および第２画素領域からなる画素対を有し、
前記第１画素領域および前記第２画素領域に配置された前記画素ＴＦＴの前記第１低抵抗領域は、いずれも、前記１つのソース配線に接続され、
前記第１画素領域に配置された前記画素ＴＦＴの前記ゲート電極は、前記一対のゲート配線の一方に接続され、前記第２画素領域に配置された前記画素ＴＦＴの前記ゲート電極は、前記一対のゲート配線の他方に接続されている、項目１から１１のいずれかに記載のアクティブマトリクス基板。
前記一対の画素列は、画素行ごとに、互いに隣接する第１画素領域および第２画素領域からなる画素対を有し、
前記第１画素領域および前記第２画素領域に配置された前記画素ＴＦＴの前記第１低抵抗領域は、いずれも、前記１つのソース配線に接続され、
前記第１画素領域に配置された前記画素ＴＦＴの前記ゲート電極は、前記一対のゲート配線の一方に接続され、前記第２画素領域に配置された前記画素ＴＦＴの前記ゲート電極は、前記一対のゲート配線の他方に接続されている、項目１から１１のいずれかに記載のアクティブマトリクス基板。
【0036】
［項目１３］
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から１２のいずれかに記載のアクティブマトリクス基板。
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から１２のいずれかに記載のアクティブマトリクス基板。
【0037】
［項目１４］
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、項目１３に記載のアクティブマトリクス基板。
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、項目１３に記載のアクティブマトリクス基板。
【0038】
［項目１５］
複数の画素を有するインセルタッチパネル型液晶表示装置であって、
項目１から１４のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
を備え、
前記アクティブマトリクス基板における前記複数の画素領域に対応する複数の画素を有し、
１垂直走査期間内に、各画素行が２回ずつ走査され、1回目の走査で各画素行の一部の画素が選択され、2回目の走査で残りの画素が選択されるダブルゲート駆動で表示が行われる、インセルタッチパネル型液晶表示装置。
複数の画素を有するインセルタッチパネル型液晶表示装置であって、
項目１から１４のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
を備え、
前記アクティブマトリクス基板における前記複数の画素領域に対応する複数の画素を有し、
１垂直走査期間内に、各画素行が２回ずつ走査され、1回目の走査で各画素行の一部の画素が選択され、2回目の走査で残りの画素が選択されるダブルゲート駆動で表示が行われる、インセルタッチパネル型液晶表示装置。
【0039】
［項目１６］
項目１から１４のいずれかに記載のアクティブマトリクス基板の製造方法であって、
（ａ）前記基板の前記主面上に第１導電膜を堆積し、その後前記第１導電膜をパターニングすることによって前記複数の遮光層、前記複数のソース配線および前記複数のタッチ配線を形成する工程と、
（ｂ）前記複数の遮光層および前記複数のソース配線を覆うように前記下部絶縁層を形成し、次に、前記下部絶縁層上に酸化物半導体膜を堆積し、その後前記酸化物半導体膜をパターニングする工程と、
（ｃ）前記酸化物半導体膜を覆うように絶縁膜および第２導電膜をこの順で堆積し、その後、前記絶縁膜および前記第２導電膜をパターニングすることによって、前記ゲート絶縁層、前記ゲート電極および前記複数のゲート配線を形成する工程と、
（ｄ）前記酸化物半導体層、前記ゲート電極および前記複数のゲート配線を覆うように前記層間絶縁層を形成する工程と、
（ｅ）前記層間絶縁層および前記下部絶縁層に、それぞれが前記複数のタッチ配線のいずれかの一部を露出する複数のタッチコンタクトホールを形成する工程と、
（ｆ）前記層間絶縁層上に透明導電膜を堆積し、その後前記透明導電膜をパターニングすることによって、前記タッチセンサ電極として機能する前記複数のセグメントを含む前記共通電極を形成する工程であって、前記タッチセンサ電極は、前記複数のタッチコンタクトホールのうちの少なくとも１つのタッチコンタクトホール内において、前記複数のタッチ配線のいずれかに接続される、工程と、
を包含し、
（ｇ）前記酸化物半導体膜の一部を低抵抗化させて、前記第１低抵抗領域、前記第２低抵抗領域および前記画素電極とする工程、
をさらに包含する、アクティブマトリクス基板の製造方法。
項目１から１４のいずれかに記載のアクティブマトリクス基板の製造方法であって、
（ａ）前記基板の前記主面上に第１導電膜を堆積し、その後前記第１導電膜をパターニングすることによって前記複数の遮光層、前記複数のソース配線および前記複数のタッチ配線を形成する工程と、
（ｂ）前記複数の遮光層および前記複数のソース配線を覆うように前記下部絶縁層を形成し、次に、前記下部絶縁層上に酸化物半導体膜を堆積し、その後前記酸化物半導体膜をパターニングする工程と、
（ｃ）前記酸化物半導体膜を覆うように絶縁膜および第２導電膜をこの順で堆積し、その後、前記絶縁膜および前記第２導電膜をパターニングすることによって、前記ゲート絶縁層、前記ゲート電極および前記複数のゲート配線を形成する工程と、
（ｄ）前記酸化物半導体層、前記ゲート電極および前記複数のゲート配線を覆うように前記層間絶縁層を形成する工程と、
（ｅ）前記層間絶縁層および前記下部絶縁層に、それぞれが前記複数のタッチ配線のいずれかの一部を露出する複数のタッチコンタクトホールを形成する工程と、
（ｆ）前記層間絶縁層上に透明導電膜を堆積し、その後前記透明導電膜をパターニングすることによって、前記タッチセンサ電極として機能する前記複数のセグメントを含む前記共通電極を形成する工程であって、前記タッチセンサ電極は、前記複数のタッチコンタクトホールのうちの少なくとも１つのタッチコンタクトホール内において、前記複数のタッチ配線のいずれかに接続される、工程と、
を包含し、
（ｇ）前記酸化物半導体膜の一部を低抵抗化させて、前記第１低抵抗領域、前記第２低抵抗領域および前記画素電極とする工程、
をさらに包含する、アクティブマトリクス基板の製造方法。
【0040】
［項目１７］
前記工程（ｅ）において、前記層間絶縁層および前記下部絶縁層に、それぞれが前記酸化物半導体層の前記第１低抵抗領域の一部および前記複数のソース配線のいずれかの一部を露出する複数のソースコンタクトホールを、前記複数のタッチコンタクトホールとともに形成し、
前記工程（ｆ）において、前記透明導電膜をパターニングすることによって、前記複数のソースコンタクトホールのいずれかにおいて、前記複数のソース配線のいずれかと前記第１低抵抗領域とを接続する接続電極を、前記共通電極とともに形成する、項目１６に記載のアクティブマトリクス基板の製造方法。
前記工程（ｅ）において、前記層間絶縁層および前記下部絶縁層に、それぞれが前記酸化物半導体層の前記第１低抵抗領域の一部および前記複数のソース配線のいずれかの一部を露出する複数のソースコンタクトホールを、前記複数のタッチコンタクトホールとともに形成し、
前記工程（ｆ）において、前記透明導電膜をパターニングすることによって、前記複数のソースコンタクトホールのいずれかにおいて、前記複数のソース配線のいずれかと前記第１低抵抗領域とを接続する接続電極を、前記共通電極とともに形成する、項目１６に記載のアクティブマトリクス基板の製造方法。
【0041】
［項目１８］
前記工程（ｂ）では、前記酸化物半導体膜のパターニングによって、互いに分離された複数の酸化物パターンを形成し、前記複数の酸化物パターンのそれぞれは、前記複数の画素領域のうちの２つの画素領域ごとに配置され、前記２つの画素領域の前記画素電極および前記酸化物半導体層となる部分を含む、項目１６または１７に記載のアクティブマトリクス基板の製造方法。
前記工程（ｂ）では、前記酸化物半導体膜のパターニングによって、互いに分離された複数の酸化物パターンを形成し、前記複数の酸化物パターンのそれぞれは、前記複数の画素領域のうちの２つの画素領域ごとに配置され、前記２つの画素領域の前記画素電極および前記酸化物半導体層となる部分を含む、項目１６または１７に記載のアクティブマトリクス基板の製造方法。
【発明の効果】
【0042】
本発明の実施形態によると、トップゲート構造の酸化物半導体ＴＦＴを画素ＴＦＴとして備えたアクティブマトリクス基板、および、そのようなアクティブマトリクス基板を有するインセルタッチパネルの製造工程を少なくして製造コストを低減することができる。
【図面の簡単な説明】
【0043】
【図1A】本発明の実施形態による液晶表示装置（インセルタッチパネル）１００１の概略を示す平面図である。
【図1C】アクティブマトリクス基板１０１におけるタッチセンサ電極とソース配線およびタッチ配線との配置関係を示す平面図である。
【図1D】アクティブマトリクス基板１０１におけるタッチ配線と補助配線との配置関係を例示する平面図である。
【図2A】アクティブマトリクス基板１０１の画素構造を例示する平面図である。
【図2B】アクティブマトリクス基板１０１の他の画素構造を示す平面図である。
【図2C】アクティブマトリクス基板１０１の他の画素構造を示す平面図である。
【図3A】アクティブマトリクス基板１０１を模式的に示す平面図である。
【図4A】アクティブマトリクス基板１０１を模式的に示す平面図である。
【図5】アクティブマトリクス基板１０１の製造方法の一例を示すフローチャートである。
【図6A】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図6B】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図6C】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図6D】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図7A】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図7B】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図7C】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図7D】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図8A】比較例のアクティブマトリクス基板９０１を示す平面図である。
【図9】比較例のアクティブマトリクス基板９０１の製造方法の一例を示すフローチャートである。
【図10A】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図10B】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図10C】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図10D】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図11A】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図11B】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図11C】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図11D】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図12A】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図12B】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図12C】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図13A】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図13B】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図13C】比較例のアクティブマトリクス基板９０１の製造方法の一例を示す工程断面図である。
【図14】液晶表示装置１００１の周辺領域ＦＲにノッチＮＰやコーナカットＣが設けられた構成を示す図である。
【図15A】ソースコンタクトホールＣＨ１内における酸化物半導体層１２とソース配線ＳＬとの位置関係の他の例を示す平面図である。
【図16A】本発明の実施形態によるアクティブマトリクス基板１０２を模式的に示す平面図である。
【図17】アクティブマトリクス基板１０２の製造方法の一例を示すフローチャートである。
【図18A】アクティブマトリクス基板１０２の製造方法の一例を示す工程断面図である。
【図18B】アクティブマトリクス基板１０２の製造方法の一例を示す工程断面図である。
【図18C】アクティブマトリクス基板１０２の製造方法の一例を示す工程断面図である。
【発明を実施するための形態】
【0044】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。以下で参照する図面において、実質的に同じ機能を有する構成要素を共通の参照符号で示し、その説明を省略することがある。また、説明のわかりやすさのために、以下で参照する図面において、構成を簡略化または模式化して示したり、一部の構成要素を省略したりしている。各図に示された構成要素間の寸法比は、必ずしも実際の寸法比を示すものではない。
【0045】
（第１の実施形態）
本発明による第１の実施形態のアクティブマトリクス基板は、例えば、横電界モード（例えばＦＦＳモード）の液晶表示パネルを用いたインセルタッチパネル型液晶表示装置に用いられる。まず、液晶表示装置の概略を説明する。
本発明による第１の実施形態のアクティブマトリクス基板は、例えば、横電界モード（例えばＦＦＳモード）の液晶表示パネルを用いたインセルタッチパネル型液晶表示装置に用いられる。まず、液晶表示装置の概略を説明する。
【0046】
＜インセルタッチパネル型液晶表示装置の全体構造＞
図１Ａは、第１の実施形態のインセルタッチパネル型液晶表示装置（以下、単に「液晶表示装置」と呼ぶ。）１００１の模式的な平面図である。図１Ｂは、図１Ａにおける１Ｂ－１Ｂ’線に沿った断面を示す。液晶表示装置１００１は、例えば、自己容量方式のタッチセンサを有する。
図１Ａは、第１の実施形態のインセルタッチパネル型液晶表示装置（以下、単に「液晶表示装置」と呼ぶ。）１００１の模式的な平面図である。図１Ｂは、図１Ａにおける１Ｂ－１Ｂ’線に沿った断面を示す。液晶表示装置１００１は、例えば、自己容量方式のタッチセンサを有する。
【0047】
液晶表示装置１００１は、表示領域ＤＲと、表示領域ＤＲの周辺に位置する周辺領域（額縁領域ともいう。）ＦＲとを有する。表示領域ＤＲは、行方向に略平行に延設された複数のゲート配線（不図示）と、列方向に略平行に延設された複数のソース配線（不図示）と、行方向および列方向に２次元に配列された複数の画素Ｐとを含む。列方向は、行方向と交差する方向であり、行方向と直交していてもよい。
【0048】
表示領域ＤＲは、さらに、２次元に配列された複数のタッチ検出単位ＴＵを含む。図示する例では、タッチ検出単位ＴＵは行方向および列方向に２次元に配列されている。各タッチ検出単位ＴＵは、図１Ｂに例示しているように、２以上の画素Ｐに対応して配置されていてもよい。
【0049】
一方、周辺領域ＦＲには、駆動回路を含む周辺回路、端子部などが設けられる。図示していないが、駆動回路は、画素ＴＦＴにゲート配線を介して走査信号を供給するゲートドライバ、画素ＴＦＴにソース配線を介して画素信号を供給するソースドライバ、タッチセンサを駆動するための駆動回路（「タッチ駆動部」と称する。）などを含む。これらの駆動回路は、例えばアクティブマトリクス基板１０１に設けられている（実装または一体的に形成されている）。この例では、アクティブマトリクス基板１０１に、タッチ駆動部、ソースドライバなどの一部の駆動回路を含む半導体チップ３０が搭載されている。図示していないが、ゲートドライバはアクティブマトリクス基板１０１に一体的に（モノリシックに）形成されてもよい。
【0050】
液晶表示装置１００１は、アクティブマトリクス基板１０１と、アクティブマトリクス基板１０１に対向するように配置された対向基板２０１と、アクティブマトリクス基板１０１および対向基板２０１の間に設けられた液晶層ＣＬとを備える。典型的には、アクティブマトリクス基板１０１の背面側（観察者とは反対側）に配置されたバックライト（照明装置）をさらに備える。液晶層ＣＬは、アクティブマトリクス基板１０１および対向基板２０１の間に、シール材１１０によって封入されている。
【0051】
アクティブマトリクス基板１０１は、液晶層ＣＬに電圧を印加するための一対の電極として、複数の画素電極ＰＥおよび共通電極ＣＥを有している。図示していないが、アクティブマトリクス基板１０１の最表面には、液晶層ＣＬに接するように配向膜（水平配向膜）が設けられている。
【0052】
対向基板２０１は、カラーフィルタおよびブラックマトリクス（いずれも不図示）を有する。対向基板２０１の最表面にも、液晶層ＣＬに接するように水平配向膜（不図示）が設けられている。
【0053】
また、ここでは図示していないが、液晶表示装置１００１は、少なくとも液晶層ＣＬを介して互いに対向する一対の偏光板を有する。例えば、一対の偏光板の一方がアクティブマトリクス基板１０１の背面側に配置され、他方が対向基板２０１の前面側に配置される。
【0054】
液晶表示装置１００１には、タッチセンサが内蔵されている。タッチセンサは、タッチセンサ用の電極（以下、「タッチセンサ電極」）ＴＸと、不図示のタッチセンサ用の配線（以下、「タッチ配線」と称する。）とを含む。タッチセンサ電極ＴＸおよびタッチ配線は、アクティブマトリクス基板１０１に設けられている。
【0055】
タッチセンサ電極ＴＸは、タッチ検出単位ＴＵごとに配置されている。この例では、共通電極ＣＥが複数のセグメントに分離されており、各セグメントがタッチセンサ電極ＴＸとしても機能する。各タッチセンサ電極ＴＸは、対応するタッチ配線を介して、半導体チップ３０に設けられたタッチ駆動部に接続されている。
【0056】
図１Ｃは、アクティブマトリクス基板１０１におけるタッチセンサ電極、タッチ配線およびソース配線の配置関係を例示する模式的な平面図である。簡単のため、タッチ検出単位ＴＵが行方向および列方向に３つずつ配列された場合を例示している。各タッチ検出単位ＴＵは、複数の画素（不図示）に対応して配置されている。タッチ検出単位ＴＵの数は、図示する例に限定されない。
【0057】
アクティブマトリクス基板１０１は、タッチ検出単位ＴＵごとに設けられた複数のタッチセンサ電極ＴＸと、列方向に延びる複数のタッチ配線ＴＬと、列方向に延びる複数のソース配線ＳＬとを有している。
【0058】
各ソース配線ＳＬは、対応する画素の画素ＴＦＴ（不図示）に接続されている。各タッチセンサ電極ＴＸは、対応するタッチ配線ＴＬに電気的に接続されている。タッチセンサ電極ＴＸとタッチ配線ＴＬとの接続部ＴＣを「タッチ配線コンタクト部」と呼ぶ。タッチ配線ＴＬは、１つのタッチセンサ電極ＴＸに対して少なくとも１つ設けられていればよい。１つのタッチセンサ電極ＴＸに対して２以上のタッチ配線コンタクト部ＴＣが設けられてもよい。
【0059】
タッチ配線ＴＬは、非表示領域に設けられたタッチ駆動部ＴＤに接続されている。前述したように、各タッチセンサ電極ＴＸは、共通電極ＣＥとしても機能する。タッチ駆動部ＴＤは、複数のタッチセンサ電極ＴＸを共通電極ＣＥとして機能させる表示モードと、タッチセンサ電極ＴＸとして機能させるタッチ検出モードとを時分割で切り替えるように構成されている。タッチ駆動部ＴＤは、例えば、表示モードにおいて、タッチ配線ＴＬを介してタッチセンサ電極ＴＸ（共通電極ＣＥ）に共通信号を印加する。一方、タッチ検出モードにおいては、タッチ駆動部ＴＤは、タッチ配線ＴＬを介して、タッチセンサ電極ＴＸにタッチ駆動信号を印加する。
【0060】
上記では、液晶表示装置１００１が自己容量方式のタッチセンサを備える例を説明したが、代わりに、相互容量方式のタッチセンサを備えていてもよい。この場合、液晶層を挟んでアクティブマトリクス基板１０１に対向して配置される対向基板に、タッチセンサ用の他の電極が設けられてもよい。例えば、タッチセンサ電極ＴＸが一方向（例えば行方向）に延び、対向基板に設けられたタッチセンサ用の電極が他の方向（例えば列方向）に延びており、これらの電極の交差する部分（タッチ検出単位）の容量の変化を検出してもよい。相互容量方式および自己容量方式のタッチセンサの具体的な構造、駆動方法などは、例えば特開２０１８－５４８４号公報、国際出願第２０１８／０９２７５８号、国際出願第２０１７／１２６６０３号、特開２０１６－１２６３３６号公報などに記載されており、公知であるので、詳細な説明を省略する。参考のために、特開２０１８－５４８４号公報、国際出願第２０１８／０９２７５８号、国際出願第２０１７／１２６６０３号、特開２０１６－１２６３３６号公報の開示内容の全てを本明細書に援用する。
【0061】
なお、本明細書では、アクティブマトリクス基板１０１に形成されたタッチセンサが自己容量方式であっても、相互容量方式であっても、アクティブマトリクス基板１０１側に配置されたタッチセンサ用の電極を、単に「タッチセンサ電極ＴＸ」と呼び、タッチセンサ電極ＴＸに電気的に接続されたタッチセンサ用の配線を「タッチ配線」と呼ぶ。
【0062】
＜液晶表示装置１００１の駆動方式、アクティブマトリクス基板１０１の画素構造＞
本実施形態の液晶表示装置１００１では、１垂直走査期間内に、各画素行が２回ずつ走査されることで表示を行う。1回目の走査で、各画素行の一部の画素が選択され、2回目の走査で、残りの画素が選択される。本明細書では、このような駆動方法を「ダブルゲート駆動」（または「デュアルゲート駆動」、「ダブルスキャン駆動」）と呼ぶ。
本実施形態の液晶表示装置１００１では、１垂直走査期間内に、各画素行が２回ずつ走査されることで表示を行う。1回目の走査で、各画素行の一部の画素が選択され、2回目の走査で、残りの画素が選択される。本明細書では、このような駆動方法を「ダブルゲート駆動」（または「デュアルゲート駆動」、「ダブルスキャン駆動」）と呼ぶ。
【0063】
液晶表示装置１００１のアクティブマトリクス基板１０１は、ダブルゲート駆動を行うことができるように構成されている。ダブルゲート駆動を行うための、アクティブマトリクス基板１０１の構造を「ダブルゲート駆動構造」と呼ぶ。ダブルゲート駆動構造では、１つの画素行に対して2本のゲート配線ＧＬ（一対のゲート配線）が設けられている。また、隣接する２つの画素列（１対の画素列）に対して１本のソース配線ＳＬが設けられ、一対の画素列における各画素は同じソース配線を共用する。
【0064】
以下、図面を参照しながら、アクティブマトリクス基板１０１における画素構造の一例をより具体的に説明する。なお、本明細書では、アクティブマトリクス基板１０１において、液晶表示装置１００１の画素に対応する領域を「画素領域」または単に「画素」と呼ぶ。
【0065】
図２Ａは、アクティブマトリクス基板１０１における画素構造を例示する平面図である。簡単のため、タッチ検出単位ＴＵ（またはタッチセンサ電極ＴＸ）は図示していない。
【0066】
アクティブマトリクス基板１０１では、複数の画素領域ＰＩＸは、複数の行（画素行）ｐｘおよび複数の列（画素列）ｐｙを含むマトリクス状に配列されている。各画素領域ＰＩＸには、画素ＴＦＴ１１および画素電極ＰＥが配置されている。各画素ＴＦＴ１１のソース側は、対応する１つのソース配線ＳＬに電気的に接続され、ドレイン側は、対応する画素電極ＰＥに電気的に接続されている。
【0067】
複数の画素領域ＰＩＸは、複数のカラー表示画素ＣＰを構成している。複数のカラー表示画素ＣＰのそれぞれは、互いに異なる色を呈する３個の画素、つまり、赤画素ＰＩＸ＿Ｒ、緑画素ＰＩＸ＿Ｇおよび青画素ＰＩＸ＿Ｂから構成されている。各カラー表示画素ＣＰ内で、赤画素ＰＩＸ＿Ｒ、緑画素ＰＩＸ＿Ｇおよび青画素ＰＩＸ＿Ｂは、行方向に配列されている（「縦ストライプ配列」と呼ばれることがある）。図示していないが、赤画素ＰＩＸ＿Ｒ、緑画素ＰＩＸ＿Ｇおよび青画素ＰＩＸ＿Ｂを列方向に配列してもよい（「横ストライプ配列」）。なお、図２Ａには、カラー表示画素ＣＰが互いに異なる色を呈する３個の画素から構成される例を示したが、カラー表示画素ＣＰが互いに異なる色を呈する４個以上の画素から構成されてもよい。例えば、１つのカラー表示画素ＣＰを構成する複数の画素が、赤画素、緑画素および青画素に加え、黄を表示する黄画素を含んでもよい。
【0068】
上述したように、アクティブマトリクス基板１０１は、ダブルゲート駆動構造を有する。画素領域ＰＩＸの画素行ｐｘの総数をＮ、画素列ｐｙの総数をＭとすると、Ｎ行Ｍ列の画素領域ＰＩＸに対して、２×Ｎ本のゲート配線ＧＬおよびＭ／２本のソース配線ＳＬが使用される。
【0069】
複数のソース配線ＳＬのそれぞれは、隣接する２つの画素列ｐｙからなる１対の画素列に対して接続されている。ここでは、複数のソース配線ＳＬを、一方の端から順に（この図では左から順に）、ソース配線ＳＬ（１）、ＳＬ（２）・・・ＳＬ（Ｍ）と呼び、ソース配線ＳＬ（ｍ）（ｍ：１以上の整数）に対応する２つの画素列を、第１画素列ｐｙ１（ｍ）および第２画素列ｐｙ２（ｍ）と呼ぶ。ソース配線ＳＬ（ｍ）は、第１画素列ｐｙ１（ｍ）および第２画素列ｐｙ２（ｍ）の間に配置されている。これらの画素列ｐｙ１（ｍ）、ｐｙ２（ｍ）では、各画素領域ＰＩＸの画素ＴＦＴ１１のソース側は、いずれも、ソース配線ＳＬ（ｍ）に電気的に接続されている。
【0070】
一方、複数のゲート配線ＧＬは、１つの画素行ｐｘに対して接続された一対のゲート配線を複数対含んでいる。ここでは、複数の画素行ｐｘを、一方の端から順に（この図では上から順に）、画素行ｐｘ（１）、ｐｘ（２）・・・、ｐｘ（Ｎ）と呼び、画素行ｐｘ（ｎ）（ｎ：１以上の整数）に対応する一対のゲート配線を、第１ゲート配線ＧＬ１（ｎ）および第２ゲート配線ＧＬ２（ｎ）と呼ぶ。第１ゲート配線ＧＬ１（ｎ）および第２ゲート配線ＧＬ２（ｎ）は、画素行ｐｘ（ｎ）を挟んで隣接している。つまり、第１ゲート配線ＧＬ１（ｎ）は、画素行ｐｘ（ｎ）とその上の画素行ｐｘ（ｎ－１）との間に配置され、第２ゲート配線ＧＬ２（ｎ）は、画素行ｐｘ（ｎ）とその下の画素行ｐｘ（ｎ＋１）との間に配置されている。
【0071】
一対の画素列ｐｙ１（ｍ）、ｐｙ２（ｍ）は、画素行ごとに、隣接する２つの画素領域ＰＩＸからなる画素対ＰＡを有している。画素対ＰＡの一方の画素領域ＰＩＸでは、画素ＴＦＴ１１のゲート電極は、第１ゲート配線ＧＬ１（ｎ）に接続され、他方の画素領域ＰＩＸでは、画素ＴＦＴ１１のゲート電極は、第２ゲート配線ＧＬ２（ｎ）に電気的に接続されている。第１ゲート配線ＧＬ１（ｎ）に接続された方（つまり、第１ゲート配線ＧＬ１（ｎ）によって選択された方）の画素領域を「第１画素領域Ｐ１」、第２ゲート配線ＧＬ２（ｎ）に接続された方（つまり、第２ゲート配線ＧＬ２（ｎ）によって選択された方）の画素領域を「第２画素領域Ｐ２」と呼ぶ。前述したように、各画素対ＰＡの画素領域Ｐ１、Ｐ２の画素ＴＦＴ１１は、いずれも、対応する１つのソース配線ＳＬ（ｍ）に接続される。
【0072】
従って、アクティブマトリクス基板１０１における各画素行ｐｘは、複数の第１画素領域Ｐ１と複数の第２画素領域Ｐ２とを含む。アクティブマトリクス基板１０１を用いた液晶表示装置１００１では、例えばｎ行目の画素行ｐｘ（ｎ）を駆動する水平走査期間（１Ｈ）に、第１ゲート配線ＧＬ１（ｎ）と第２ゲート配線ＧＬ２（ｎ）とが時分割に選択される。第１ゲート配線ＧＬ１（ｎ）が選択された期間には、画素行ｐｘ（ｎ）における複数の第１画素領域Ｐ１の画素ＴＦＴ１１が、ゲートドライバから供給される走査信号によってオン状態となり、ソース配線ＳＬ（ｍ）から第１画素領域Ｐ１（ｎ）の画素電極ＰＥに表示信号が供給される。第２ゲート配線ＧＬ２（ｎ）が選択された期間には、画素行ｐｘ（ｎ）における複数の第２画素領域Ｐ２（ｎ）の画素ＴＦＴ１１が、ゲートドライバから供給される走査信号によってオン状態となり、ソース配線ＳＬ（ｍ）から第２画素領域Ｐ２（ｎ）の画素電極ＰＥに表示信号が供給される。この動作を、１行目からＮ行目まで順次行うことによって、表示領域に１枚の画像（フレーム）が書き込まれ、表示される。
【0073】
アクティブマトリクス基板１０１では、２つの画素列ｐｙごとに１つのソース配線ＳＬが配置されている。各タッチ配線ＴＬは、隣接する２つのソース配線ＳＬ（例えば、ソース配線ＳＬ（ｍ）、ＳＬ（ｍ＋１））の間において、隣接する２つの画素列（例えば、画素列ｐｙ２（ｍ）、ｐｙ１（ｍ＋１））の間に配置されている。各タッチ配線ＴＬは、ソース配線ＳＬに略平行（列方向）に延びており、対応するタッチセンサ電極（不図示）に電気的に接続されている。このように、本実施形態では、ダブルゲート駆動構造を有することで、ソース配線ＳＬが配置されていない画素列間にタッチ配線ＴＬを配置することが可能になる。
【0074】
アクティブマトリクス基板１０１では、ある画素列に配置された画素電極ＰＥと、その画素列に隣接する他の画素列に配置された画素電極ＰＥとは、行方向に所定の間隔（開口部）Ｓ１、Ｓ２を空けて配置されている。一対の画素列を構成する第１画素列ｐｙ１（ｍ）と第２画素列ｐｙ２（ｍ）との間の開口部Ｓ１を「第１開口部」と呼ぶ。また、隣接する２対の画素列の間（画素列ｐｙ２（ｍ－１）と画素列ｐｙ１（ｍ）との間）の開口部Ｓ２を「第２開口部」と呼ぶ。本明細書において、「ソース配線ＳＬ（ｍ）が、一対の画素列ｐｙ１（ｍ）、ｐｙ２（ｍ）の間に配置されている」とは、ソース配線ＳＬ（ｍ）が、基板面法線方向から見たとき、２つの画素列ｐｙ１（ｍ）、ｐｙ２（ｍ）の画素電極間の第１開口部Ｓ１に少なくとも部分的に重なるように列方向に延びている場合を含む。つまり、ソース配線ＳＬ（ｍ）は、基板面法線方向から見たとき、一対の画素列ｐｙ１（ｍ）、ｐｙ２（ｍ）の画素電極ＰＥのいずれにも重なっていなくてもよいし、いずれかの画素電極ＰＥに部分的に重なっていてもよい（いずれかの画素電極ＰＥの一部を横切って延びていてもよい）。同様に、「タッチ配線ＴＬが、隣接する２つの画素列ｐｙ２（ｍ－１）、ｐｙ１（ｍ）の間に配置されている」とは、タッチ配線ＴＬが、基板面法線方向から見たとき、２つの画素列ｐｙ２（ｍ－１）、ｐｙ１（ｍ）の画素電極間の第２開口部Ｓ２と少なくとも部分的に重なるように列方向に延びている場合を含む。
【0075】
図示する例では、基板面法線方向から見たとき、ソース配線ＳＬとタッチ配線ＴＬとは、行方向に交互に配列されているが、タッチセンサ電極の数（タッチ検出単位ＴＵの数）によっては、２以上のソース配線ＳＬに対して１つのタッチ配線ＴＬが配置されてもよい。つまり、隣接する２つのソース配線ＳＬの間に、タッチ配線ＴＬが配置されていない画素列間が存在していてもよい。あるいは、そのような画素列間に、タッチセンサ電極に接続されていないダミータッチ配線が形成されてもよい。例えば、基板面法線方向から見たとき、ソース配線ＳＬと、タッチ配線ＴＬまたはダミータッチ配線とは、行方向に交互に配列されていてもよい。このように、表示領域における全ての画素列間に、ソース配線ＳＬ、タッチ配線ＴＬおよびダミータッチ配線のいずれかが形成されていると、表示領域に亘ってより均質な開口率を得ることが可能である。
【0076】
アクティブマトリクス基板１０１の画素構造は、図２Ａに例示する構造に限定されない。図２Ａでは、各画素対の画素領域Ｐ１、Ｐ２の配置は全て同じ（第１画素領域Ｐ１が左側、第２画素領域Ｐ２が右側）であるが、画素対ごとに配置を異ならせてもよい。例えば、図２Ｂに例示するように、第１画素領域Ｐ１と第２画素領域Ｐ２とが、行方向および列方向に１つずつ交互に配置（千鳥配置）されていてもよい。あるいは、図２Ｃに例示するように、第１画素領域Ｐ１と第２画素領域Ｐ２とが、２つずつ交互に配置されていてもよい。
【0077】
なお、隣接する２つのソース配線ＳＬの間に、１つのタッチセンサ電極ＴＸに接続され、かつ、タッチ駆動部ＴＤには接続されていない補助配線をさらに有してもよい。補助配線は、タッチ配線ＴＬと同じ（つまり遮光層１４と同じ）導電膜から形成されている。補助配線を設けることで、タッチセンサ電極ＴＸの内部抵抗を下げることができる。
【0078】
図１Ｄは、補助配線およびタッチ配線の配置を例示する模式的な平面図であり、表示領域の一部のみを示している。図１Ｄに示す例では、タッチ駆動部ＴＤ側から、タッチセンサ電極ＴＸ１、ＴＸ２、ＴＸ３が列方向に配列されている。タッチセンサ電極ＴＸ１、ＴＸ２、ＴＸ３は、それぞれ、タッチ配線ＴＬａ、ＴＬｂ、ＴＬｃを介して、タッチ駆動部ＴＤに電気的に接続されている。基板１の法線方向から見たとき、これらのタッチセンサ電極ＴＸ１～ＴＸ３を横切って、ソース配線ＳＬ１～ＳＬ３が列方向に延びている。タッチ配線ＴＬｂは、ソース配線ＳＬ１およびソース配線ＳＬ２の間に配置され、タッチ配線ＴＬｃは、ソース配線ＳＬ２およびソース配線ＳＬ３の間に配置されている。
【0079】
タッチ配線ＴＬｂは、タッチ駆動部ＴＤ側からタッチセンサ電極ＴＸ２の下方まで延びて、タッチセンサ電極ＴＸ２に接続されているが、タッチセンサ電極ＴＸ３の下には延設されていない。代わりに、ソース配線ＳＬ１およびソース配線ＳＬ２の間において、タッチセンサ電極ＴＸ３の下方には、補助配線ｂ１が設けられている。補助配線ｂ１は、タッチ配線ＴＬｂとは分離して（離間して配置されて）おり、補助配線コンタクト部ＡＣでタッチセンサ電極ＴＸ３に接続されている。補助配線コンタクト部ＡＣの構造は、タッチ配線コンタクト部ＴＣの構造と同様であってもよい。同様に、タッチ配線ＴＬｃは、タッチ駆動部ＴＤ側からタッチセンサ電極ＴＸ１の下方まで延びて、タッチセンサ電極ＴＸ１に接続されているが、タッチセンサ電極ＴＸ２、ＴＸ３の下には延設されていない。代わりに、ソース配線ＳＬ２およびソース配線ＳＬ３の間において、タッチセンサ電極ＴＸ２、ＴＸ３の下には、それぞれ、補助配線ｃ１、ｃ２が設けられている。補助配線ｃ１、ｃ２は、それぞれ、補助配線コンタクト部ＡＣでタッチセンサ電極ＴＸ２、ＴＸ３に接続されている。タッチ配線ＴＬｃ、補助配線ｃ１、および補助配線ｃ２は、互いに分離されている。
【0080】
図示するように、各補助配線ｂ１、ｃ１、ｃ２は、対応するタッチセンサ電極ＴＸに２箇所以上の補助配線コンタクト部ＡＣで接続されていてもよい。また、各タッチ配線ＴＬａ、ＴＬｂ、ＴＬｃは、対応するタッチセンサ電極ＴＸに２箇所以上のタッチコンタクト部ＴＣで接続されていてもよい。
【0081】
このように、隣接する２つのソース配線ＳＬの間であって、かつ、タッチ配線が配置されていない（延設されていない）画素列間に補助配線を設けることで、表示領域に亘って均質な開口率を確保しつつ、透明導電膜から形成された各タッチセンサ電極（特に、タッチ駆動部ＴＤから遠い位置にあるタッチセンサ電極）ＴＸの内部抵抗を下げることが可能である。
【0082】
＜アクティブマトリクス基板１０１の画素領域ＰＩＸの構造＞
次いで、アクティブマトリクス基板１０１の画素領域ＰＩＸの構造をより具体的に説明する。
次いで、アクティブマトリクス基板１０１の画素領域ＰＩＸの構造をより具体的に説明する。
【0083】
図３Ａは、アクティブマトリクス基板１０１における一部の画素領域ＰＩＸを示す拡大平面図であり、図３Ｂは、図３Ａに示す３Ｂ－３Ｂ’線に沿った断面図である。図３Ｃは、図３Ａに示す３Ｃ－３Ｃ’線に沿った断面図である。また、図４Ａは、アクティブマトリクス基板１０１におけるより多くの画素領域ＰＩＸを示す拡大平面図であり、図４Ｂは、図４Ａに示す４Ｂ－４Ｂ’線に沿った断面図である。
【0084】
アクティブマトリクス基板１０１は、主面１０ａを有する基板１０と、複数の画素領域ＰＩＸのそれぞれに対応して設けられた画素ＴＦＴ１１と、行方向に延びる複数のゲート配線ＧＬと、列方向に延びる複数のソース配線ＳＬと、列方向に延びる複数のタッチ配線ＴＬとを有する。さらに、アクティブマトリクス基板１０１は、複数の遮光層１４と、下部絶縁層１５と、画素電極ＰＥと、層間絶縁層１６と、共通電極ＣＥとを有する。
【0085】
基板１０は、透明で絶縁性を有する。基板１０は、例えばガラス基板またはプラスチック基板である。
【0086】
複数の遮光層１４は、基板１０の主面１０ａ上に設けられている。複数の遮光層１４のそれぞれは、後述するように、各画素ＴＦＴ１１に対応して配置されている。遮光層１４は、遮光性を有する導電材料（例えば金属材料）から形成されている。
【0087】
下部絶縁層１５は、複数の遮光層１４を覆うように設けられている。下部絶縁層１５としては、例えば、酸化珪素（ＳｉＯ２）層または窒化珪素（ＳｉＮｘ）層を用いることができる。また、下部絶縁層１５は、積層構造を有していてもよく、例えば、窒化珪素層を下層、酸化珪素層を上層として含んでもよい。
【0088】
画素ＴＦＴ１１は、下部絶縁層１５上に設けられた酸化物半導体層１２と、酸化物半導体層１２上に設けられたゲート絶縁層１３と、ゲート絶縁層１３を介して酸化物半導体層１２に対向するように設けられたゲート電極ＧＥとを有する。このように、画素ＴＦＴ１１は、トップゲート構造を有する酸化物半導体ＴＦＴである。本実施形態における画素ＴＦＴ１１は、後に詳述するように、金属材料から形成されたソース電極およびドレイン電極を有していない。
【0089】
酸化物半導体層１２は、チャネル領域１２ｃと、チャネル領域１２ｃよりも比抵抗の低い第１低抵抗領域（ソース領域）１２ｓおよび第２低抵抗領域（ドレイン領域）１２ｄとを含む。チャネル領域１２ｃは、基板１０の主面１０ａの法線方向（以下では「基板面法線方向」と呼ぶ）から見たとき、ゲート電極ＧＥに重なっている。第１低抵抗領域１２ｓおよび第２低抵抗領域１２ｄは、チャネル領域１２ｃの両側に位置している。各画素に対応して配置された遮光層１４は、基板面法線方向から見たときに少なくともチャネル領域１２ｃに重なっている。
【0090】
ゲート絶縁層１３としては、下部絶縁層１５の具体例として例示した絶縁層を用いることができる。ゲート絶縁層１３として（ゲート絶縁層１３が積層構造を有する場合には、その最下層として）、酸化珪素層などの酸化物層を用いると、チャネル領域１２ｃに生じた酸素欠損を酸化物層によって低減できる。
【0091】
画素電極ＰＥは、複数の画素のそれぞれに設けられている。画素電極ＰＥは、画素ＴＦＴ１１に電気的に接続されている。本実施形態では、画素電極ＰＥは、酸化物半導体層１２と同じ酸化物膜から形成されている。画素電極ＰＥは、具体的には、酸化物半導体膜の一部を低抵抗化することによって形成されており、酸化物半導体層１２の第２低抵抗領域１２ｄと連続している。
【0092】
複数のゲート配線ＧＬは、ゲート電極ＧＥと同じ導電膜（ゲートメタル膜）から形成されている。図示している例では、ゲート電極ＧＥは、複数のゲート配線ＧＬのいずれかと一体に形成されており、各ゲート配線ＧＬの、酸化物半導体層１２に重なる部分がゲート電極ＧＥとして機能する。以下では、ゲートメタル膜から形成されたすべての導電層を一括してゲートメタル層と呼ぶことがある。つまり、ゲート電極ＧＥおよびゲート配線ＧＬは、ゲートメタル層に含まれているといえる。また、図示している例では、ゲート絶縁層１３は、基板面法線方向から見たときにゲートメタル層に重なる領域にのみ形成されている。つまり、ゲート絶縁層１３のエッジは、ゲートメタル層のエッジと整合している。
【0093】
複数のゲート配線ＧＬは、１つの画素行ｐｘ（ｎ）に対して配置された一対のゲート配線（第１ゲート配線ＧＬ１（ｎ）および第２ゲート配線ＧＬ２（ｎ））を複数対含む。この例では、第１ゲート配線ＧＬ１（ｎ）および第２ゲート配線ＧＬ２（ｎ）は、基板面法線方向から見たとき、対応する画素行ｐｘ（ｎ）における画素電極ＰＥを挟んで、互いに隣接している。
【0094】
層間絶縁層１６は、酸化物半導体層１２、ゲート電極ＧＥおよび複数のゲート配線ＧＬを覆うように設けられている。層間絶縁層１６としては、下部絶縁層１５の具体例として例示した絶縁層を用いることができ、例えば窒化珪素層を用いることができる。
【0095】
層間絶縁層１６は、例えば無機絶縁層である。アクティブマトリクス基板１０１は、共通電極ＣＥと基板１０との間に有機絶縁層を有していない。
【0096】
共通電極ＣＥは、層間絶縁層１６上に設けられている。共通電極ＣＥは、透明導電材料（例えばＩＴＯまたはＩＺＯ）から形成されている。共通電極ＣＥには、画素ごとに少なくとも１つのスリットｓが形成されている。図１には、共通電極ＣＥが画素ごとに３つのスリットｓを有する例を示しているが、スリットｓの個数や形状は、図示している例に限定されない。共通電極ＣＥは、タッチ検出単位ＴＵごとに複数のセグメントに分割されている。各セグメントはタッチセンサ電極ＴＸとして機能する。
【0097】
複数のソース配線ＳＬおよび複数のタッチ配線ＴＬは、基板１０の主面１０ａと下部絶縁層１５との間に位置している。複数のソース配線ＳＬと、複数のタッチ配線ＴＬと、複数の遮光層１４とは、同じ導電膜（ソースメタル膜）から形成されている。以下では、ソースメタル膜から形成されたすべての導電層を一括してソースメタル層と呼ぶことがある。つまり、複数のソース配線ＳＬ、複数のタッチ配線ＴＬおよび複数の遮光層１４は、ソースメタル層に含まれているといえる。
【0098】
本実施形態では、互いに隣接する２つの画素列（第１画素列ｐｙ１（ｍ）および第２画素列ｐｙ２（ｍ））からなる１対の画素列に対して、１つのソース配線ＳＬ（ｍ）が配置されている。ソース配線ＳＬ（ｍ）は、これらの画素列ｐｙ１（ｍ）、ｐｙ２（ｍ）の間に配置されている。これらの画素列ｐｙ１（ｍ）、ｐｙ２（ｍ）における各画素ＴＦＴ１１の第１低抵抗領域１２ｓは、ソースコンタクト部ＳＣにおいて、ソース配線ＳＬ（ｍ）に接続されている。
【0099】
1対の画素列は、画素行ごとに、第１画素領域Ｐ１と、第１画素領域Ｐ１に隣接する第２画素領域Ｐ２とを含む画素対を含む。各画素対の第１画素領域Ｐ１のゲート電極ＧＥは第１ゲート配線ＧＬ１（ｎ）に接続され、第２画素領域Ｐ２のゲート電極ＧＥは第２ゲート配線ＧＬ２（ｎ）に接続されている。
【0100】
複数のタッチ配線ＴＬのそれぞれは、ソース配線ＳＬが形成されていない画素列間に配置されている。例えば、タッチ配線ＴＬの１つは、隣接する２つのソース配線ＳＬ（ｍ）、ＳＬ（ｍ＋１）の間において、隣接する２つの画素列ｐｙ２（ｍ）、ｐｙ１（ｍ＋１）の間に配置されている。
【0101】
各タッチセンサ電極ＴＸは、タッチ配線コンタクト部ＴＣにおいて、対応するタッチ配線ＴＬに電気的に接続されている。ここでは、図３Ｃに示すように、タッチセンサ電極ＴＸは、層間絶縁層１６および下部絶縁層１５に形成されたタッチコンタクトホールＣＨ２内で、タッチ配線ＴＬに接続されている。タッチ配線コンタクト部の位置は、特に限定しない。ここでは、基板面法線方向から見たとき、隣接する２つの画素行の間隔において、２つのゲート配線ＧＬ（図３Ａに示す例ではゲート配線ＧＬ１（ｎ）とゲート配線ＧＬ２（ｎ－１））の間にタッチ配線コンタクト部ＴＣが設けられている。
【0102】
アクティブマトリクス基板１０１は、共通電極ＣＥと同じ透明導電膜から形成された接続電極１７をさらに有してもよい。この例では、共通電極ＣＥは、各ソースコンタクト部ＳＣに開口部１８を有しており、接続電極１７は、開口部１８の内部に共通電極ＣＥとは離間して形成されてもよい。
【0103】
接続電極１７は、ソースコンタクト部ＳＣにおいて、複数のソース配線ＳＬのいずれかと酸化物半導体層１２の第１低抵抗領域１２ｓとを接続する。本実施形態では、接続電極１７は、層間絶縁層１６および下部絶縁層１５に形成されたソースコンタクトホールＣＨ１内において、複数のソース配線ＳＬのいずれかと酸化物半導体層１２の第１低抵抗領域１２ｓとを接続している。基板面法線方向から見たとき、酸化物半導体層１２は、対応するソース配線ＳＬのソースコンタクトホールＣＨ１内に位置する領域のうちの略半分に重なっていてもよい。ソースコンタクト部ＳＣの位置は、特に限定しない。ここでは、ソースコンタクト部ＳＣは、基板面法線方向から見たとき、隣接する２つの画素行の間隔において、２つのゲート配線ＧＬの間に配置されている。
【0104】
図４Ａから分かるように、２つの画素領域ごとに、酸化物半導体層１２および画素電極ＰＥが繋がって（一体的に形成されて）いてもよい。本明細書では、２つの画素領域の画素電極ＰＥおよび酸化物半導体層１２を含む１つの連続したパターン１２０を「酸化物パターン」、１つの酸化物パターン１２０を構成する上記２つの画素領域を「画素セット」と呼ぶ。図４Ａに示す例では、列方向に隣接する２つの画素対において、上側の画素対における１つの画素領域（ここでは第２画素領域Ｐ２）の酸化物半導体層１２および画素電極ＰＥと、下側の画素対における１つの画素領域（ここでは第１画素領域Ｐ１）の酸化物半導体層１２および画素電極ＰＥとが、１つの酸化物パターン１２０内に一体的に形成されている。なお、図４Ａでは、下側の画素対における第１画素領域Ｐ１の斜め上に、上側の画素対における第２画素領域Ｐ２が位置しているので、列方向に対して傾斜した方向に延びる酸化物パターン１２０が形成されている。図示していないが、図２Ｂに示す例では、下側の画素対における第１画素領域Ｐ１と上側の画素対における第２画素領域Ｐ２とが同じ画素列に位置しているので、列方向に延びる酸化物パターン１２０が形成される。
【0105】
各画素セットの酸化物パターン１２０は、他の画素セットの酸化物パターンとは分離している（離間して配置されている）。複数の酸化物パターン１２０が行方向および列方向に配列されることで、全ての画素領域の画素電極ＰＥおよび酸化物半導体層１２が得られる。
【0106】
各酸化物パターン１２０では、２つの画素領域の酸化物半導体層１２の第１低抵抗領域１２ｓが互いに繋がっており、同一のソースコンタクト部ＳＣにおいて、同じソース配線ＳＬに接続されている。この例では、２つの画素領域の画素ＴＦＴ１１における第１低抵抗領域１２ｓと、これらの画素領域の間のソース配線ＳＬとは、同一のソースコンタクトホールＣＨ１内で接続されている。従来のアクティブマトリクス基板では、画素領域ごとに１つのソースコンタクト部が形成されるのに対し、上記構成によると、２つの画素領域（画素セット）に対して１つのソースコンタクト部ＳＣを形成すればよいので、ソースコンタクト部ＳＣの数を従来の１／２に低減できる。従って、画素開口率をさらに高めることが可能になる。
【0107】
＜アクティブマトリクス基板１０１の製造方法＞
以下、図５、図６Ａ～図６Ｄおよび図７Ａ～図７Ｄを参照しながら、アクティブマトリクス基板１０１の製造方法を説明する。図５は、アクティブマトリクス基板１０１の製造方法の一例を示すフローチャートである。図６Ａ～図６Ｄおよび図７Ａ～図７Ｄは、アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
以下、図５、図６Ａ～図６Ｄおよび図７Ａ～図７Ｄを参照しながら、アクティブマトリクス基板１０１の製造方法を説明する。図５は、アクティブマトリクス基板１０１の製造方法の一例を示すフローチャートである。図６Ａ～図６Ｄおよび図７Ａ～図７Ｄは、アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【0108】
・ＳＴＥＰ１：遮光層１４、ソース配線ＳＬおよびタッチ配線ＴＬの形成
図６Ａに示すように、基板１０の主面１０ａ上に遮光層１４、ソース配線ＳＬおよびタッチ配線ＴＬを形成する。具体的には、まず、基板１０の主面１０ａ上にソースメタル膜（第１導電膜）を例えばスパッタリング法により堆積し、その後ソースメタル膜をパターニングすることによって、遮光層１４およびソース配線ＳＬを形成することができる。ソースメタル膜のパターニングは、フォトリソ工程（レジストのパターニング）、ソースメタル膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図６Ａに示すように、基板１０の主面１０ａ上に遮光層１４、ソース配線ＳＬおよびタッチ配線ＴＬを形成する。具体的には、まず、基板１０の主面１０ａ上にソースメタル膜（第１導電膜）を例えばスパッタリング法により堆積し、その後ソースメタル膜をパターニングすることによって、遮光層１４およびソース配線ＳＬを形成することができる。ソースメタル膜のパターニングは、フォトリソ工程（レジストのパターニング）、ソースメタル膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
【0109】
基板１０としては、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
【0110】
ソースメタル膜としては、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜などを用いることができる。また、これらのうち複数の膜を含む積層膜を用いてもよい。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造あるいはモリブデン膜－アルミニウム膜－モリブデン膜の３層構造を有する積層膜を用いることができる。なお、ソースメタル膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、ソースメタル膜として、Ｔｉ膜（厚さ：１５ｎｍ以上７０ｎｍ以下）を下層、Ｃｕ膜（厚さ：２００ｎｍ以上４００ｎｍ以下）を上層とする積層膜を用いる。
【0111】
・ＳＴＥＰ２：下部絶縁層１５および酸化物半導体膜１２’の形成
図６Ｂに示すように、遮光層１４、ソース配線ＳＬおよびタッチ配線ＴＬを覆うように第１絶縁膜を堆積することによって、下部絶縁層１５を形成する。
図６Ｂに示すように、遮光層１４、ソース配線ＳＬおよびタッチ配線ＴＬを覆うように第１絶縁膜を堆積することによって、下部絶縁層１５を形成する。
【0112】
下部絶縁層１５としては、酸化珪素（ＳｉＯ２）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層、酸化アルミニウム層または酸化タンタル層等を適宜用いることができる。下部絶縁層１５は、積層構造を有していてもよい。ここでは、下部絶縁層１５として、例えば、ＣＶＤ法を用いて、窒化珪素（ＳｉＮｘ）層（厚さ：５０ｎｍ以上６００ｎｍ以下）を下層、酸化珪素（ＳｉＯ２）層（厚さ：５０ｎｍ以上６００ｎｍ以下）を上層とする積層膜を形成する。下部絶縁層１５として（下部絶縁層１５が積層構造を有する場合には、その最上層として）、酸化珪素膜などの酸化物膜を用いると、後で形成される酸化物半導体層１２のチャネル領域１２ｃに生じた酸素欠損を酸化物膜によって低減できるので、チャネル領域１２ｃの低抵抗化を抑制できる。
【0113】
次に、図６Ｃに示すように、下部絶縁層１５上に酸化物半導体膜１２’を堆積し、その後酸化物半導体膜１２’をパターニングする。
【0114】
酸化物半導体膜１２’のパターニングによって、互いに分離された複数の酸化物パターン１２０を形成する。ここでは、互いに異なる画素行に配置された２つの画素領域（画素セット）ごとに１つの酸化物パターン１２０が形成される。各酸化物パターン１２０は、２つの画素領域の画素電極および酸化物半導体層となる部分を含む。
【0115】
酸化物半導体膜１２’のパターニングは、フォトリソ工程（レジストのパターニング）、酸化物半導体膜１２’のエッチングおよびレジストの剥離を順次行うことによって実行される。酸化物半導体膜１２’は、例えば、スパッタリング法を用いて形成された厚さ１５ｎｍ以上２００ｎｍ以下のＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜である。
【0116】
・ＳＴＥＰ３：ゲート絶縁層１３、ゲート電極ＧＥおよびゲート配線ＧＬの形成
図６Ｄに示すように、酸化物半導体膜１２’を覆うように第２絶縁膜およびゲートメタル膜（第２導電膜）をこの順で堆積し、その後ゲートメタル膜および第２絶縁膜をパターニングすることによって、ゲート絶縁層１３、ゲート電極ＧＥおよびゲート配線ＧＬを形成する。ゲートメタル膜および第２絶縁膜のパターニングは、フォトリソ工程（レジストのパターニング）、ゲートメタル膜のエッチング、第２絶縁膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図６Ｄに示すように、酸化物半導体膜１２’を覆うように第２絶縁膜およびゲートメタル膜（第２導電膜）をこの順で堆積し、その後ゲートメタル膜および第２絶縁膜をパターニングすることによって、ゲート絶縁層１３、ゲート電極ＧＥおよびゲート配線ＧＬを形成する。ゲートメタル膜および第２絶縁膜のパターニングは、フォトリソ工程（レジストのパターニング）、ゲートメタル膜のエッチング、第２絶縁膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
【0117】
第２絶縁膜として、下部絶縁層１５と同様の絶縁膜（下部絶縁層１５として例示した絶縁膜）を用いることができる。第２絶縁膜として、酸化珪素膜などの酸化物膜を用いると、酸化物半導体層１２のチャネル領域１２ｃに生じた酸素欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。ここでは、第２絶縁膜として、厚さ８０ｎｍ以上２５０ｎｍ以下の酸化珪素（ＳｉＯ２）膜をＣＶＤ法により形成する。
【0118】
ゲートメタル膜として、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜などを用いることができる。また、これらのうち複数の膜を含む積層膜を用いてもよい。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造あるいはモリブデン膜－アルミニウム膜－モリブデン膜の３層構造を有する積層膜を用いることができる。なお、ゲートメタル膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、ゲートメタル膜として、Ｔｉ膜（厚さ：１５ｎｍ以上７０ｎｍ以下）を下層、Ｃｕ膜（厚さ：２００ｎｍ以上４００ｎｍ以下）を上層とする積層膜をスパッタリング法により形成する。
【0119】
・ＳＴＥＰ４：酸化物半導体膜１２’の低抵抗化
図７Ａに示すように、酸化物半導体膜１２’の一部を低抵抗化（導体化）させて、第１低抵抗領域１２ｓ、第２低抵抗領域１２ｄおよび画素電極ＰＥとする。低抵抗化処理として、ここでは、プラズマ処理を行う。これにより、酸化物半導体膜１２’のうち、基板面法線方向から見たときにゲート電極ＧＥおよびゲート絶縁層１３に重なっていない領域は、ゲート電極ＧＥおよびゲート絶縁層１３に重なっている領域（チャネル領域１２ｃ）よりも比抵抗が低くなる（例えばシート抵抗が２００Ω／□以下となる）。
図７Ａに示すように、酸化物半導体膜１２’の一部を低抵抗化（導体化）させて、第１低抵抗領域１２ｓ、第２低抵抗領域１２ｄおよび画素電極ＰＥとする。低抵抗化処理として、ここでは、プラズマ処理を行う。これにより、酸化物半導体膜１２’のうち、基板面法線方向から見たときにゲート電極ＧＥおよびゲート絶縁層１３に重なっていない領域は、ゲート電極ＧＥおよびゲート絶縁層１３に重なっている領域（チャネル領域１２ｃ）よりも比抵抗が低くなる（例えばシート抵抗が２００Ω／□以下となる）。
【0120】
プラズマ処理では、例えば、酸化物半導体膜１２’のうちゲート電極ＧＥで覆われていない部分が、還元性プラズマまたはドーピング元素を含むプラズマ（例えばアルゴンプラズマ）に晒される。これにより、酸化物半導体膜１２’のうち露出した部分の表面近傍で比抵抗が低下する。なお、低抵抗化処理の方法および条件などは、例えば特開２００８－４０３４３号公報に記載されている。参考のために、特開２００８－４０３４３号公報の開示内容の全てを本明細書に援用する。
【0121】
・ＳＴＥＰ５：層間絶縁層１６およびソースコンタクトホールＣＨ１の形成
図７Ｂに示すように、酸化物半導体層１２、ゲート電極ＧＥおよびゲート配線ＧＬを覆うように層間絶縁層（第３絶縁膜）１６を堆積して形成する。層間絶縁層１６として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層または積層させて形成することができる。無機絶縁層の厚さは例えば１００ｎｍ以上７００ｎｍ以下である。層間絶縁層１６を窒化珪素膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、層間絶縁層１６と接する領域（第１低抵抗領域１２ｓ、第２低抵抗領域１２ｄおよび画素電極ＰＥ）の比抵抗を低く維持できるので好ましい。ここでは、層間絶縁層１６として、ＳｉＮｘ層（厚さ：５００ｎｍ）をＣＶＤ法で形成する。
図７Ｂに示すように、酸化物半導体層１２、ゲート電極ＧＥおよびゲート配線ＧＬを覆うように層間絶縁層（第３絶縁膜）１６を堆積して形成する。層間絶縁層１６として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層または積層させて形成することができる。無機絶縁層の厚さは例えば１００ｎｍ以上７００ｎｍ以下である。層間絶縁層１６を窒化珪素膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、層間絶縁層１６と接する領域（第１低抵抗領域１２ｓ、第２低抵抗領域１２ｄおよび画素電極ＰＥ）の比抵抗を低く維持できるので好ましい。ここでは、層間絶縁層１６として、ＳｉＮｘ層（厚さ：５００ｎｍ）をＣＶＤ法で形成する。
【0122】
その後、図７Ｃに示すように、層間絶縁層１６および下部絶縁層１５に、酸化物半導体層１２の第１低抵抗領域１２ｓの一部を露出させるソースコンタクトホールＣＨ１と、いずれかのタッチ配線ＴＬの一部を露出させる不図示のタッチコンタクトホールＣＨ２（図３Ａおよび図３Ｃ参照）とを形成する。これらのコンタクトホールＣＨ１、ＣＨ２の形成は、フォトリソ工程（レジストのパターニング）、層間絶縁層１６のエッチング、下部絶縁層１５のエッチングおよびレジストの剥離を順次行うことによって実行される。
【0123】
・ＳＴＥＰ６：共通電極ＣＥおよび接続電極１７の形成
図７Ｄに示すように、層間絶縁層１６上に透明導電膜を堆積し、その後透明導電膜をパターニングすることによって、接続電極１７および共通電極ＣＥを形成する。接続電極１７は、対応するソースコンタクトホールＣＨ１内において複数のソース配線ＳＬのいずれかと酸化物半導体層１２の第１低抵抗領域１２ｓとに接続される。共通電極ＣＥは、タッチセンサ電極ＴＸとなる複数のセグメントに分離され、各セグメントは、対応するタッチコンタクトホールＣＨ２（不図示）内でタッチ配線に接続される。透明導電膜のパターニングは、フォトリソ工程（レジストのパターニング）、透明導電膜のエッチングおよびレジストの剥離を順次行うことによって実行される
透明電極膜の材料としては、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。ここでは、透明導電膜として、厚さ２０ｎｍ以上３００ｎｍ以下のインジウム－亜鉛酸化物膜をスパッタリング法により形成する。
図７Ｄに示すように、層間絶縁層１６上に透明導電膜を堆積し、その後透明導電膜をパターニングすることによって、接続電極１７および共通電極ＣＥを形成する。接続電極１７は、対応するソースコンタクトホールＣＨ１内において複数のソース配線ＳＬのいずれかと酸化物半導体層１２の第１低抵抗領域１２ｓとに接続される。共通電極ＣＥは、タッチセンサ電極ＴＸとなる複数のセグメントに分離され、各セグメントは、対応するタッチコンタクトホールＣＨ２（不図示）内でタッチ配線に接続される。透明導電膜のパターニングは、フォトリソ工程（レジストのパターニング）、透明導電膜のエッチングおよびレジストの剥離を順次行うことによって実行される
透明電極膜の材料としては、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。ここでは、透明導電膜として、厚さ２０ｎｍ以上３００ｎｍ以下のインジウム－亜鉛酸化物膜をスパッタリング法により形成する。
【0124】
その後、共通電極ＣＥおよび層間絶縁層１６を覆うように配向膜が形成される。このようにして、アクティブマトリクス基板１０１が製造される。
【0125】
本実施形態のアクティブマトリクス基板１０１は、上述した構成を有するので、製造工程を少なくして製造コストを低減することができる。以下、この理由を、図８Ａおよび図８Ｂに示す比較例のアクティブマトリクス基板９０１と比較して説明する。
【0126】
＜比較例のアクティブマトリクス基板９０１＞
図８Ａは、比較例のアクティブマトリクス基板９０１を示す平面図である。図８Ｂは、アクティブマトリクス基板９０１を示す断面図であり、図８Ａ中の７Ａ－７Ａ’線に沿った断面を示している。アクティブマトリクス基板９０１は、シングルスキャン駆動で表示を行うインセルタッチパネル型液晶表示装置に使用される。
図８Ａは、比較例のアクティブマトリクス基板９０１を示す平面図である。図８Ｂは、アクティブマトリクス基板９０１を示す断面図であり、図８Ａ中の７Ａ－７Ａ’線に沿った断面を示している。アクティブマトリクス基板９０１は、シングルスキャン駆動で表示を行うインセルタッチパネル型液晶表示装置に使用される。
【0127】
アクティブマトリクス基板９０１は、図８Ａおよび図８Ｂに示すように、主面９１０ａを有する基板９１０、複数の画素のそれぞれに対応して設けられた画素ＴＦＴ９１１、行方向に延びる複数のゲート配線ＧＬ、列方向に延びる複数のソース配線ＳＬ、および、列方向に延びる複数のタッチ配線ＴＬを有する。さらに、アクティブマトリクス基板９０１は、複数の遮光層９１４、下部絶縁層９１５、第１層間絶縁層９１６Ａ、第２層間絶縁層９１６Ｂ、有機絶縁層９１８、画素電極ＰＥ、第３層間絶縁層９１６Ｃおよび共通電極ＣＥを有する。
【0128】
複数の遮光層９１４は、基板９１０の主面９１０ａ上に設けられている。複数の遮光層９１４のそれぞれは、各画素ＴＦＴ９１１に対応して配置されている。下部絶縁層９１５は、複数の遮光層９１４を覆うように設けられている。
【0129】
画素ＴＦＴ９１１は、下部絶縁層９１５上に設けられた酸化物半導体層９１２と、酸化物半導体層９１２上に設けられたゲート絶縁層９１３と、ゲート絶縁層９１３を介して酸化物半導体層９１２に対向するように設けられたゲート電極ＧＥとを有する。また、画素ＴＦＴ９１１は、ソース配線ＳＬに電気的に接続されたソース電極ＳＥと、画素電極ＰＥに電気的に接続されたドレイン電極ＤＥとをさらに有する。
【0130】
酸化物半導体層９１２は、チャネル領域９１２ｃと、チャネル領域９１２ｃの両側に位置するソース領域９１２ｓおよびドレイン領域９１２ｄとを含む。チャネル領域９１２ｃは、基板９１０の主面９１０ａの法線方向（基板面法線方向）から見たとき、ゲート電極ＧＥに重なっている。各画素に対応して配置された遮光層９１４は、基板面法線方向から見たときに少なくともチャネル領域９１２ｃに重なっている。
【0131】
複数のゲート配線ＧＬは、ゲート電極ＧＥと同じ導電膜（ゲートメタル膜）から形成されている。より具体的には、ゲート電極ＧＥは、複数のゲート配線ＧＬのいずれかと一体に形成されており、各ゲート配線ＧＬの、酸化物半導体層１２に重なる部分がゲート電極ＧＥとして機能する。
【0132】
第１層間絶縁層９１６Ａは、酸化物半導体層９１２、ゲート電極ＧＥおよびゲート配線ＧＬを覆うように設けられている。複数のソース配線ＳＬは、第１層間絶縁層９１６Ａ上に設けられている。
【0133】
ソース電極ＳＥは、酸化物半導体層９１２のソース領域９１２ｓに電気的に接続されている。より具体的には、ソース電極ＳＥは、第１層間絶縁層９１６Ａに形成されたソースコンタクトホールＣＨ９１においてソース領域９１２ｓに接続されている。ソース電極ＳＥは、複数のソース配線ＳＬのいずれかと一体に形成されており、各ソース配線ＳＬの、酸化物半導体層９１２に重なる部分がソース電極ＳＥとして機能する。
【0134】
ドレイン電極ＤＥは、酸化物半導体層９１２のドレイン領域９１２ｄに電気的に接続されている。より具体的には、ドレイン電極ＤＥは、第１層間絶縁層９１６Ａに形成されたドレインコンタクトホールＣＨ９２においてドレイン領域９１２ｄに接続されている。
【0135】
第２層間絶縁層９１６Ｂは、画素ＴＦＴ９１１を覆うように設けられている。有機絶縁層９１８は、第２層間絶縁層９１６Ｂ上に設けられている。
【0136】
画素電極ＰＥは、有機絶縁層９１８上に設けられている。画素電極ＰＥは、透明導電材料（例えばＩＴＯまたはＩＺＯ）から形成されている。画素電極ＰＥは、画素ＴＦＴ９１１のドレイン電極ＤＥに電気的に接続されている。より具体的には、画素電極ＰＥは、有機絶縁層９１８および第２層間絶縁層９１６Ｂに形成された画素コンタクトホールＣＨ９３内において、ドレイン電極ＤＥに接続されている。
【0137】
複数のタッチ配線ＴＬは、ソース配線ＳＬおよびゲート配線ＧＬとは別層に形成されている。この例では、タッチ配線ＴＬは有機絶縁層９１８上に配置されている。タッチ配線ＴＬは、基板面法線方向から見たとき、いずれかのソース配線ＳＬと重なるように列方向に延びていてもよい。このような配置により、画素開口率を確保できる。なお、タッチ配線ＴＬは、第３層間絶縁層９１６Ｃ上に配置されていてもよいし、共通電極ＣＥ上に他の絶縁層を介して配置されていてもよい。
【0138】
第３層間絶縁層９１６Ｃは、画素電極ＰＥを覆うように設けられている。
【0139】
共通電極ＣＥは、第３層間絶縁層９１６Ｃ上に設けられている。共通電極ＣＥは、透明導電材料（例えばＩＴＯまたはＩＺＯ）から形成されている。共通電極ＣＥには、画素ごとに少なくとも１つのスリットｓが形成されている。
【0140】
共通電極ＣＥは、それぞれがタッチセンサ電極ＴＸとして機能する複数のセグメントに分離されている。タッチセンサ電極ＴＸは、対応するタッチ配線ＴＬに電気的に接続されている。この例では、タッチセンサ電極ＴＸは、第３層間絶縁層９１６Ｃに形成されたタッチコンタクトホール（不図示）内でタッチ配線ＴＬに接している。
【0141】
続いて、図９、図１０Ａ～図１０Ｄ、図１１Ａ～図１１Ｄ、図１２Ａ～図１２Ｃおよび図１３Ａ～図１３Ｃを参照しながら、アクティブマトリクス基板９０１の製造方法を説明する。図９は、アクティブマトリクス基板９０１の製造方法を示すフローチャートである。図１０Ａ～図１０Ｄ、図１１Ａ～図１１Ｄ、図１２Ａ～図１２Ｃおよび図１３Ａ～図１３Ｃは、アクティブマトリクス基板９０１の製造方法を示す工程断面図である。
【0142】
・ＳＴＥＰ１：遮光層９１４の形成
図１０Ａに示すように、基板９１０の主面９１０ａ上に遮光層９１４を形成する。具体的には、まず、基板９１０の主面９１０ａ上に遮光膜をスパッタリング法により堆積し、その後遮光膜をパターニングすることによって、遮光層９１４を形成することができる。遮光膜のパターニングは、フォトリソ工程（レジストのパターニング）、遮光膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図１０Ａに示すように、基板９１０の主面９１０ａ上に遮光層９１４を形成する。具体的には、まず、基板９１０の主面９１０ａ上に遮光膜をスパッタリング法により堆積し、その後遮光膜をパターニングすることによって、遮光層９１４を形成することができる。遮光膜のパターニングは、フォトリソ工程（レジストのパターニング）、遮光膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
【0143】
・ＳＴＥＰ２：下部絶縁層９１５および酸化物半導体膜９１２’の形成
図１０Ｂに示すように、遮光層９１４を覆うように第１絶縁膜を堆積することによって、下部絶縁層９１５を形成する。
図１０Ｂに示すように、遮光層９１４を覆うように第１絶縁膜を堆積することによって、下部絶縁層９１５を形成する。
【0144】
次に、図１０Ｃに示すように、下部絶縁層９１５上に酸化物半導体膜９１２’を堆積し、その後酸化物半導体膜９１２’をパターニングする。酸化物半導体膜９１２’のパターニングは、フォトリソ工程（レジストのパターニング）、酸化物半導体膜９１２’のエッチングおよびレジストの剥離を順次行うことによって実行される。
【0145】
・ＳＴＥＰ３：ゲート絶縁層９１３、ゲート電極ＧＥおよびゲート配線ＧＬの形成
図１０Ｄに示すように、酸化物半導体膜９１２’を覆うように第２絶縁膜およびゲートメタル膜をこの順で堆積し、その後ゲートメタル膜および第２絶縁膜をパターニングすることによって、ゲート絶縁層９１３、ゲート電極ＧＥおよびゲート配線ＧＬを形成する。ゲートメタル膜および第２絶縁膜のパターニングは、フォトリソ工程（レジストのパターニング）、ゲートメタル膜のエッチング、第２絶縁膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図１０Ｄに示すように、酸化物半導体膜９１２’を覆うように第２絶縁膜およびゲートメタル膜をこの順で堆積し、その後ゲートメタル膜および第２絶縁膜をパターニングすることによって、ゲート絶縁層９１３、ゲート電極ＧＥおよびゲート配線ＧＬを形成する。ゲートメタル膜および第２絶縁膜のパターニングは、フォトリソ工程（レジストのパターニング）、ゲートメタル膜のエッチング、第２絶縁膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
【0146】
・ＳＴＥＰ４：酸化物半導体膜９１２’の低抵抗化
図１１Ａに示すように、酸化物半導体膜９１２’の一部をプラズマ処理により低抵抗化（導体化）させて、ソース領域９１２ｓおよびドレイン領域９１２ｄとする。
図１１Ａに示すように、酸化物半導体膜９１２’の一部をプラズマ処理により低抵抗化（導体化）させて、ソース領域９１２ｓおよびドレイン領域９１２ｄとする。
【0147】
・ＳＴＥＰ５：第１層間絶縁層９１６Ａ、ソースコンタクトホールＣＨ９１およびドレインコンタクトホールＣＨ９２の形成
図１１Ｂに示すように、酸化物半導体層９１２、ゲート電極ＧＥおよびゲート配線ＧＬを覆うように第１層間絶縁層（第３絶縁膜）９１６Ａを堆積して形成する。
図１１Ｂに示すように、酸化物半導体層９１２、ゲート電極ＧＥおよびゲート配線ＧＬを覆うように第１層間絶縁層（第３絶縁膜）９１６Ａを堆積して形成する。
【0148】
その後、図１１Ｃに示すように、第１層間絶縁層９１６Ａに、酸化物半導体層９１２のソース領域９１２ｓの一部およびドレイン領域９１２ｄの一部を露出させるソースコンタクトホールＣＨ９１およびドレインコンタクトホールＣＨ９２を形成する。ソースコンタクトホールＣＨ９１およびドレインコンタクトホールＣＨ９２の形成は、フォトリソ工程（レジストのパターニング）、第１層間絶縁層９１６Ａのエッチングおよびレジストの剥離を順次行うことによって実行される。
【0149】
・ＳＴＥＰ６：ソース電極ＳＥ、ドレイン電極ＤＥおよびソース配線ＳＬの形成
図１１Ｄに示すように、第１層間絶縁層９１６Ａ上に、ソースメタル膜を堆積し、その後ソースメタル膜をパターニングすることによって、ソース電極ＳＥ、ドレイン電極ＤＥおよびソース配線ＳＬを形成する。ソースメタル膜のパターニングは、フォトリソ工程（レジストのパターニング）、ソースメタル膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図１１Ｄに示すように、第１層間絶縁層９１６Ａ上に、ソースメタル膜を堆積し、その後ソースメタル膜をパターニングすることによって、ソース電極ＳＥ、ドレイン電極ＤＥおよびソース配線ＳＬを形成する。ソースメタル膜のパターニングは、フォトリソ工程（レジストのパターニング）、ソースメタル膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
【0150】
・ＳＴＥＰ７：第２層間絶縁層９１６Ｂ、有機絶縁層９１８および画素コンタクトホールＣＨ９３の形成
図１２Ａに示すように、画素ＴＦＴ９１１を覆うように第２層間絶縁層（第４絶縁膜）９１６Ｂを堆積して形成する。
図１２Ａに示すように、画素ＴＦＴ９１１を覆うように第２層間絶縁層（第４絶縁膜）９１６Ｂを堆積して形成する。
【0151】
次に、図１２Ｂに示すように、第２層間絶縁層９１６Ｂ上に有機絶縁層（第５絶縁膜）９１８を堆積（塗布）して形成する。
【0152】
その後、図１２Ｃに示すように、有機絶縁層９１８および第２層間絶縁層９１６Ｂに、ドレイン電極ＤＥの一部を露出させる画素コンタクトホールＣＨ９３を形成する。画素コンタクトホールＣＨ９３の形成は、ハーフトーンマスクを利用した有機絶縁層９１８のパターニング、有機絶縁層９１８のアッシング、第２層間絶縁層９１６Ｂのエッチングおよびレジストの剥離を順次行うことによって実行される。図８に示した例では、第２層間絶縁層９１６Ｂのエッチングとレジストの剥離との間に、下部絶縁層９１５のエッチングが行われる。
【0153】
・ＳＴＥＰ８：画素電極ＰＥの形成
図１３Ａに示すように、有機絶縁層９１８上に第１透明導電膜を堆積し、その後第１透明導電膜をパターニングすることによって画素電極ＰＥを形成する。第１透明導電膜のパターニングは、フォトリソ工程（レジストのパターニング）、第１透明導電膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図１３Ａに示すように、有機絶縁層９１８上に第１透明導電膜を堆積し、その後第１透明導電膜をパターニングすることによって画素電極ＰＥを形成する。第１透明導電膜のパターニングは、フォトリソ工程（レジストのパターニング）、第１透明導電膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
【0154】
・ＳＴＥＰ９：タッチ配線ＴＬの形成
次いで、図１３Ａに示すように、有機絶縁層９１８上にタッチ配線用メタル膜を堆積し、その後タッチ配線用メタル膜をパターニングすることによってタッチ配線ＴＬを形成する。タッチ配線用メタル膜のパターニングは、フォトリソ工程（レジストのパターニング）、タッチ配線用メタル膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
次いで、図１３Ａに示すように、有機絶縁層９１８上にタッチ配線用メタル膜を堆積し、その後タッチ配線用メタル膜をパターニングすることによってタッチ配線ＴＬを形成する。タッチ配線用メタル膜のパターニングは、フォトリソ工程（レジストのパターニング）、タッチ配線用メタル膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
【0155】
・ＳＴＥＰ１０：第３層間絶縁層９１６Ｃの形成
図１３Ｂに示すように、画素電極ＰＥを覆うように第３層間絶縁層（第６絶縁膜）９１６Ｃを堆積し、その後第３層間絶縁層９１６Ｃをパターニングする。これにより、第３層間絶縁層９１６Ｃにタッチコンタクトホール（不図示）を形成する。第３層間絶縁層９１６Ｃのパターニングは、フォトリソ工程（レジストのパターニング）、第３層間絶縁層９１６Ｃのエッチングおよびレジストの剥離を順次行うことによって実行される。
図１３Ｂに示すように、画素電極ＰＥを覆うように第３層間絶縁層（第６絶縁膜）９１６Ｃを堆積し、その後第３層間絶縁層９１６Ｃをパターニングする。これにより、第３層間絶縁層９１６Ｃにタッチコンタクトホール（不図示）を形成する。第３層間絶縁層９１６Ｃのパターニングは、フォトリソ工程（レジストのパターニング）、第３層間絶縁層９１６Ｃのエッチングおよびレジストの剥離を順次行うことによって実行される。
【0156】
・ＳＴＥＰ１１：共通電極ＣＥの形成
図１３Ｃに示すように、第３層間絶縁層９１６Ｃ上に第２透明導電膜を堆積し、その後第２透明導電膜をパターニングすることによって共通電極ＣＥを形成する。共通電極ＣＥは、それぞれがタッチセンサ電極ＴＸとして機能する複数のセグメントに分離されている。第２透明導電膜のパターニングは、フォトリソ工程（レジストのパターニング）、第２透明導電膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図１３Ｃに示すように、第３層間絶縁層９１６Ｃ上に第２透明導電膜を堆積し、その後第２透明導電膜をパターニングすることによって共通電極ＣＥを形成する。共通電極ＣＥは、それぞれがタッチセンサ電極ＴＸとして機能する複数のセグメントに分離されている。第２透明導電膜のパターニングは、フォトリソ工程（レジストのパターニング）、第２透明導電膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
【0157】
その後、共通電極ＣＥを覆うように配向膜が形成される。このようにして、アクティブマトリクス基板９０１が製造される。
【0158】
このように、比較例では、アクティブマトリクス基板９０１の製造工程が多く、製造コストが増大してしまう。これは、ＦＦＳモードを採用するために、絶縁層（第３層間絶縁層９１６Ｃ）を介して上下に配置された２層の透明電極（画素電極ＰＥおよび共通電極ＣＥ）が必要であること、および、トップゲート構造の酸化物半導体ＴＦＴ９１１では、遮光層９１４、酸化物半導体層９１２、ゲート配線ＧＬ、ソース配線ＳＬ等の多層構造が必要であることに起因している。また、多層構造であることにより、平面デザインが複雑となって高い開口率を得ることが困難となる。
【0159】
さらに、比較例では、タッチ配線ＴＬの形成に伴い、製造工程がさらに増加する。タッチ配線ＴＬは、典型的には、有機絶縁層９１８よりも上方に、ソース配線ＳＬおよびゲート配線ＧＬとは別層に設けられる。このため、タッチ配線用メタルを形成し、パターニングを行う工程をさらに追加する必要がある。図示していないが、タッチ配線ＴＬと画素電極ＰＥまたは共通電極ＣＥとを分離するために、さらなる層間絶縁層が形成される場合もある。また、タッチ配線コンタクト部のタッチコンタクトホールを形成するためのパターニング工程を追加で行う場合もある。
【0160】
これに対し、本実施形態のアクティブマトリクス基板１０１は、下記［Ａ］～［Ｄ］の構成を有している。
［Ａ］複数のソース配線ＳＬおよび複数のタッチ配線ＴＬは、基板１０の主面１０ａと下部絶縁層１５との間に位置し、複数の遮光層１４と同じ導電膜から（遮光層１４と同層に）形成されている。
［Ｂ］画素電極ＰＥは、酸化物半導体層１２と同じ酸化物膜から形成され、酸化物半導体層１２の第２低抵抗領域１２ｄと連続している。
［Ｃ］１つの画素行ｐｘに対して一対のゲート配線ＧＬ１、ＧＬ２が接続され、かつ、一対の画素列に対して１つのソース配線ＳＬが接続されている。一対の画素列は、第１画素列ｐｙ１と、第１画素列に隣接する第２画素列ｐｙ２とを含む。
［Ｄ］基板面の法線方向から見たとき、複数のソース配線ＳＬのそれぞれは、対応する一対の画素列における第１画素列ｐｙ１と第２画素列ｐｙ２との間に配置されている。複数のタッチ配線ＴＬのそれぞれは、複数のソース配線ＳＬのうちの隣接する２つのソース配線の間において、隣接する２つの画素列の間に配置されている。
［Ａ］複数のソース配線ＳＬおよび複数のタッチ配線ＴＬは、基板１０の主面１０ａと下部絶縁層１５との間に位置し、複数の遮光層１４と同じ導電膜から（遮光層１４と同層に）形成されている。
［Ｂ］画素電極ＰＥは、酸化物半導体層１２と同じ酸化物膜から形成され、酸化物半導体層１２の第２低抵抗領域１２ｄと連続している。
［Ｃ］１つの画素行ｐｘに対して一対のゲート配線ＧＬ１、ＧＬ２が接続され、かつ、一対の画素列に対して１つのソース配線ＳＬが接続されている。一対の画素列は、第１画素列ｐｙ１と、第１画素列に隣接する第２画素列ｐｙ２とを含む。
［Ｄ］基板面の法線方向から見たとき、複数のソース配線ＳＬのそれぞれは、対応する一対の画素列における第１画素列ｐｙ１と第２画素列ｐｙ２との間に配置されている。複数のタッチ配線ＴＬのそれぞれは、複数のソース配線ＳＬのうちの隣接する２つのソース配線の間において、隣接する２つの画素列の間に配置されている。
【0161】
このことにより、図５を参照しながら説明したことから分かるように、アクティブマトリクス基板１０１の製造工程を少なくして、製造コストを低減することができる。例えば、比較例のアクティブマトリクス基板９０１を製造する際には、１０枚のフォトマスクを必要とするのに対し、図５に示した例では、必要とするフォトマスクの枚数を５枚まで少なくすることができる。このように、フォトマスクの枚数を大幅に削減することができるので、製造コストを低減することができる。また、層数が少ない（つまり製造フローが短い）ことによって歩留りを高くすることができるので、そのことによっても製造コストを低減することができる。
【0162】
具体的には、本実施形態によると、タッチ配線ＴＬおよびソース配線ＳＬを同一層（ソースメタル層）内に形成することで（構成［Ａ］）、タッチ配線用のメタル層を新たに追加する必要がない。なお、比較例では、開口率を確保するために、１つの画素列間にタッチ配線ＴＬおよびソース配線ＳＬの両方を配置する必要があるので、これらの配線を同一層内に形成できない。これに対し、本実施形態では、構成［Ｃ］および構成［Ｄ］により、開口率を低下させることなく、同一層（ソースメタル層）内に、タッチ配線ＴＬおよびソース配線ＳＬを形成することができる。
【0163】
また、構成［Ｂ］により、比較例に比べて、画素電極のための透明導電層を減らすことができる。
【0164】
アクティブマトリクス基板１０１は、共通電極ＣＥと同じ透明導電膜から形成された接続電極１７を含み、接続電極１７は、層間絶縁層１６および下部絶縁層１５に形成されたソースコンタクトホールＣＨ１内において、複数のソース配線ＳＬのいずれかと酸化物半導体層１２の第１低抵抗領域１２ｓとを接続していてもよい。これにより、ソースコンタクトホールＣＨ１と共通のパターニング工程で、タッチ配線ＴＬとタッチセンサ電極ＴＸ（共通電極ＣＥ）とを接続するためのタッチコンタクトホールＣＨ２を形成することが可能になる。従って、タッチ配線コンタクト部ＴＣを形成することによる製造工程数の増加をさらに抑制できる。
【0165】
比較例（シングルスキャン駆動）では、ソース配線ＳＬの数は、画素列の数Ｍと同数であるが、本実施形態では、ダブルゲート駆動を採用しているので（構成［Ｃ］）、ソース配線ＳＬの数はＭ／２となる。そのため、半導体チップ３０のソースドライバの実装点数を、比較例に比べて１／２に削減することができる。従って、製造コストのさらなる低減を図ることができる。
【0166】
また、ソースドライバの実装点数が削減される結果、周辺領域ＦＲにおいて半導体チップ３０が占める面積を小さくすることができるので、パネルの外形の自由度が高くなる。例えば、図１４に示すように、周辺領域ＦＲにノッチＮＰやコーナカットＣを設ける（つまり周辺領域ＦＲを部分的に切り欠く）ことが容易になる。なお、ノッチＮＰおよびコーナカットＣの個数や形状は、ここで例示したものに限定されない。
【0167】
なお、本実施形態では、ゲート配線ＧＬの本数が２倍となるので、画素への書き込み時間が約１／２となる。しかしながら、画素ＴＦＴ１１が、電流供給能力の高いトップゲート構造であるので、比較的短い時間で画素への書き込みを好適に行うことができる。
【0168】
さらに、本実施形態によると、比較例よりも開口率を高めることができる。
【0169】
構成［Ｂ］により、画素ＴＦＴ１１のドレイン電極および画素コンタクトホール（画素ＴＦＴのドレイン電極と画素電極とを接続するためのコンタクトホール）が不要となるので、画素内で遮光性を有する層が占める面積の割合（「メタル占有率」と呼ぶ）が小さくなる。一例として、行方向のピッチが２５μｍで、列方向のピッチが７５μｍの画素について、ドレイン電極および画素コンタクトホールを形成する場合、および、これらを形成しない場合のメタル占有率を計算した。この結果、ドレイン電極および画素コンタクトホールを形成しないことによって、メタル占有率を５％程度小さくできることが確認された。従って、本実施形態によると、メタル占有率を小さくできるので、開口率を向上させることができる。
【0170】
また、構成［Ｄ］により、タッチ配線ＴＬおよびソース配線ＳＬはいずれも画素列間に配置されるので、これらの配線に起因する開口率の低下を抑制できる。
【0171】
さらに、本実施形態のアクティブマトリクス基板１０１では、基板面法線方向から見たとき、酸化物半導体層１２が、ソース配線ＳＬのソースコンタクトホールＣＨ１内に位置する領域のうちの略半分（具体的にはソース配線ＳＬのソースコンタクトホールＣＨ１内に位置する領域のうちの４０％以上６０％以下）に重なっている。また、上述したように、ソースコンタクト部ＳＣの数は、比較例のアクティブマトリクス基板９０１におけるソースコンタクト部ＳＣの数の１／２である。従って、接続電極１７により接続が行われる領域（接続部）の面積を小さくして開口率のいっそうの向上を図ることができる。
【0172】
なお、図３Ａには、酸化物半導体層１２がソースコンタクトホールＣＨ１内でソース配線ＳＬの上半分に重なり、下半分に重ならない例を示しているが、ソースコンタクトホールＣＨ１内における酸化物半導体層１２とソース配線ＳＬとの位置関係は、この例に限定されない。例えば、酸化物半導体層１２は、ソースコンタクトホールＣＨ１内で図１５Ａおよび図１５Ｂに示すようにソース配線ＳＬに重なっていてもよい。図１５Ａおよび図１５Ｂに示す例では、酸化物半導体層１２は、基板面法線方向から見たとき、ソースコンタクトホールＣＨ１のエッジ全周の近傍でソース配線ＳＬに重なり、ソースコンタクトホールＣＨ１の中心近傍ではソース配線ＳＬに重なっていない。
【0173】
（第２の実施形態）
図１６Ａおよび図１６Ｂは、それぞれ、第２の実施形態におけるアクティブマトリクス基板１０２を模式的に示す平面図および断面図である。図１６Ｂは、図１６Ａ中の１６Ｂ－１６Ｂ’線に沿った断面を示している。
図１６Ａおよび図１６Ｂは、それぞれ、第２の実施形態におけるアクティブマトリクス基板１０２を模式的に示す平面図および断面図である。図１６Ｂは、図１６Ａ中の１６Ｂ－１６Ｂ’線に沿った断面を示している。
【0174】
本実施形態のアクティブマトリクス基板１０２は、前述の実施形態のアクティブマトリクス基板１０１とは異なる構造のソースコンタクト部ＳＣを有する。その他の構造は、アクティブマトリクス基板１０１と同様である。
【0175】
アクティブマトリクス基板１０２では、ソースコンタクト部ＳＣにおいて、下部絶縁層１５にソースコンタクトホールＣＨ３が形成されている。酸化物半導体層１２は、下部絶縁層１５上、および、下部絶縁層１５に形成されたソースコンタクトホールＣＨ３内に配置される。酸化物半導体層１２の第１低抵抗領域１２ｓは、ソースコンタクトホールＣＨ３内で、対応するソース配線ＳＬに電気的に接続されている。酸化物半導体層１２は、ソース配線ＳＬに直接接していてもよい。
【0176】
前述の実施形態では、酸化物半導体層１２の第１低抵抗領域１２ｓは、共通電極ＣＥと同じ透明導電膜を用いて形成された接続電極１７を介して、対応するソース配線ＳＬに電気的に接続されている。このようなコンタクト構造は、タッチセンサ電極ＴＸとタッチ配線ＴＬとのコンタクト構造と共通のプロセスで形成され得るので、製造工程数をさらに削減できるメリットがある。ただし、接続電極１７と共通電極ＣＥとの間でリークが発生しないように、接続電極１７と共通電極ＣＥとを十分に間隔を空けて形成するので、共通電極ＣＥのサイズが小さくなり、画素開口率（各画素領域における表示に寄与する部分の面積割合）が低下する可能性がある。
【0177】
これに対し、本実施形態では、接続電極を形成しないので、上記のようなリーク不良は生じない。従って、前述の実施形態よりも画素開口率の低下を抑制できる場合がある。ただし、酸化物半導体層１２の形成前に下部絶縁層１５のパターニングを行う必要があるため、フォトリソ工程の数が増加する。
【0178】
次いで、図１７、図１８Ａ～図１８Ｃを参照しながら、アクティブマトリクス基板１０２の製造方法を説明する。図１７は、アクティブマトリクス基板１０２の製造方法の一例を示すフローチャートである。図１８Ａ～図１８Ｃは、アクティブマトリクス基板１０２の製造方法の一例を示す工程断面図である。以下の説明では、アクティブマトリクス基板１０１の製造方法と異なる点を主に説明する。各層の材料、厚さおよび形成方法は、アクティブマトリクス基板１０１と同様であるので、説明を省略する。
【0179】
まず、ＳＴＥＰ１において、図１８Ａに示すように、基板１０上に、遮光層１４、ソース配線ＳＬおよびタッチ配線ＴＬを形成する。
【0180】
次いで、ＳＴＥＰ２において、図１８Ｂに示すように、遮光層１４、ソース配線ＳＬおよびタッチ配線ＴＬを覆うように第１絶縁膜を堆積した後、第１絶縁膜のパターニングを行うことにより、下部絶縁層１５を形成する。第１絶縁膜のパターニングは、フォトリソ工程（レジストのパターニング）、第１絶縁膜のエッチングおよびレジストの剥離を順次行うことによって実行される。これにより、第１絶縁膜に、ソース配線ＳＬの一部を露出するソースコンタクトホールＣＨ３を形成する。
【0181】
次に、ＳＴＥＰ３において、図１８Ｃに示すように、下部絶縁層１５上およびソースコンタクトホールＣＨ３内に酸化物半導体膜１２’を堆積し、その後酸化物半導体膜１２’をパターニングする。酸化物半導体膜１２’は、ソースコンタクトホールＣＨ３内で、ソース配線ＳＬの露出部分に接続される。
【0182】
この後のプロセス（ＳＴＥＰ４～ＳＴＥＰ６）は、アクティブマトリクス基板１０１と同様である。ただし、本実施形態では、ＳＴＥＰ５において、層間絶縁層１６および下部絶縁層１５にタッチコンタクトホールＣＨ２を形成する際に、ソースコンタクトホールを形成しない。また、ＳＴＥＰ６において、透明導電膜のパターニングによって、共通電極ＣＥ（タッチセンサ電極ＴＸ）を形成する際に、接続電極を形成しない。このようにして、アクティブマトリクス基板１０２が製造される。
【0183】
［酸化物半導体について］
酸化物半導体層１２に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層１２に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【0184】
酸化物半導体層１２は、２層以上の積層構造を有していてもよい。酸化物半導体層１２が積層構造を有する場合には、酸化物半導体層１２は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層１２が上層と下層とを含む２層構造を有する場合、下層に含まれる酸化物半導体のエネルギーギャップは、上層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、上層の酸化物半導体のエネルギーギャップが下層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【0185】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
【0186】
酸化物半導体層１２は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層１２は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１２は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【0187】
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
【0188】
なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【0189】
酸化物半導体層１２は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層１２は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
【産業上の利用可能性】
【0190】
本発明の実施形態によると、トップゲート構造の酸化物半導体ＴＦＴを画素ＴＦＴとして備えたアクティブマトリクス基板、および、そのようなアクティブマトリクス基板を有するインセルタッチパネルの製造工程を少なくして製造コストを低減することができる。
【符号の説明】
【0191】
１０ 基板
１０ａ 基板の主面
１１ 画素ＴＦＴ
１２ 酸化物半導体層
１２ｃ チャネル領域
１２ｓ 第１低抵抗領域
１２ｄ 第２低抵抗領域
１３ ゲート絶縁層
１４ 遮光層
１５ 下部絶縁層
１６ 層間絶縁層
１７ 接続電極
１８ 共通電極の開口部
３０ 半導体チップ
１０１、１０２ アクティブマトリクス基板
２０１ 対向基板
１２０ 酸化物パターン
１００１ インセルタッチパネル型液晶表示装置
ＣＬ 液晶層
ＧＥ ゲート電極
ＧＬ ゲート配線
ＧＬ１ 第１ゲート配線
ＧＬ２ 第２ゲート配線
ＳＬ ソース配線
ＳＣ ソースコンタクト部
ＴＬ タッチ配線
ＴＸ タッチセンサ電極
ＴＣ タッチ配線コンタクト部
ＣＥ 共通電極
ｓ 共通電極のスリット
ＰＥ 画素電極
Ｐ 画素
ＰＩＸ 画素領域
Ｐ１ 第１画素領域
Ｐ２ 第２画素領域
ＰＡ 画素対
ｐｘ 画素行
ｐｙ１ 第１画素列
ｐｙ２ 第２画素列
Ｓ１ 画素列間の第１開口部
Ｓ２ 画素列間の第２開口部
ＴＤ タッチ駆動部
ＴＵ タッチ検出単位
ＣＨ１、ＣＨ３ ソースコンタクトホール
ＣＨ２ タッチコンタクトホール
ＤＲ 表示領域
ＦＲ 周辺領域
ＮＰ ノッチ
Ｃ コーナカット
１０ａ 基板の主面
１１ 画素ＴＦＴ
１２ 酸化物半導体層
１２ｃ チャネル領域
１２ｓ 第１低抵抗領域
１２ｄ 第２低抵抗領域
１３ ゲート絶縁層
１４ 遮光層
１５ 下部絶縁層
１６ 層間絶縁層
１７ 接続電極
１８ 共通電極の開口部
３０ 半導体チップ
１０１、１０２ アクティブマトリクス基板
２０１ 対向基板
１２０ 酸化物パターン
１００１ インセルタッチパネル型液晶表示装置
ＣＬ 液晶層
ＧＥ ゲート電極
ＧＬ ゲート配線
ＧＬ１ 第１ゲート配線
ＧＬ２ 第２ゲート配線
ＳＬ ソース配線
ＳＣ ソースコンタクト部
ＴＬ タッチ配線
ＴＸ タッチセンサ電極
ＴＣ タッチ配線コンタクト部
ＣＥ 共通電極
ｓ 共通電極のスリット
ＰＥ 画素電極
Ｐ 画素
ＰＩＸ 画素領域
Ｐ１ 第１画素領域
Ｐ２ 第２画素領域
ＰＡ 画素対
ｐｘ 画素行
ｐｙ１ 第１画素列
ｐｙ２ 第２画素列
Ｓ１ 画素列間の第１開口部
Ｓ２ 画素列間の第２開口部
ＴＤ タッチ駆動部
ＴＵ タッチ検出単位
ＣＨ１、ＣＨ３ ソースコンタクトホール
ＣＨ２ タッチコンタクトホール
ＤＲ 表示領域
ＦＲ 周辺領域
ＮＰ ノッチ
Ｃ コーナカット
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図7C】
【図7D】
【図8A】
【図8B】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図11A】
【図11B】
【図11C】
【図11D】
【図12A】
【図12B】
【図12C】
【図13A】
【図13B】
【図13C】
【図14】
【図15A】
【図15B】
【図16A】
【図16B】
【図17】
【図18A】
【図18B】
【図18C】