特許 7357169 ＤＲＡＭのリフレッシュ管理

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-09-27

(45)【発行日】2023-10-05

(54)【発明の名称】ＤＲＡＭのリフレッシュ管理

(51)【国際特許分類】

   G06F 12/00 20060101AFI20230928BHJP

   G11C 11/408 20060101ALI20230928BHJP

【ＦＩ】

G06F12/00 550B

G11C11/408 140

【請求項の数】 33

(21)【出願番号】P 2022567615

(86)(22)【出願日】2021-04-27

(65)【公表番号】

(43)【公表日】2023-05-23

(86)【国際出願番号】 US2021029296

(87)【国際公開番号】W WO2021231075

(87)【国際公開日】2021-11-18

【審査請求日】2023-01-13

(31)【優先権主張番号】16/875,281

(32)【優先日】2020-05-15

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ケビン エム． ブランドル

(72)【発明者】

【氏名】ケダーナシュ バラクリシュナン

(72)【発明者】

【氏名】ジン ワン

(72)【発明者】

【氏名】グァンハオ シェン

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２０２０－１６６８３２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０２２８８１３（ＵＳ，Ａ１）

【文献】特表２０２０－５２１２６７（ＪＰ，Ａ）

【文献】国際公開第２０１８／２１５７１５（ＷＯ，Ａ１）

【文献】特表２０１６－５０４７０２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／００

Ｇ１１Ｃ １１／４０８

(57)【特許請求の範囲】

【請求項1】

装置であって、
メモリコントローラを備え、
前記メモリコントローラは、
メモリアクセス要求を受信するための第１の入力を有するコマンドキューと、
少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）に結合するように構成されたメモリチャネルに結合するための出力を有するメモリインターフェースキューと、
前記コマンドキューからエントリを選択し、前記エントリを前記メモリインターフェースキューに配置して前記エントリを前記メモリチャネル上で送信させるために、前記コマンドキューに結合されたアービタと、
前記アービタに結合されたリフレッシュ制御回路と、を備え、
前記リフレッシュ制御回路は、
前記メモリチャネルを介してメモリ領域に送信されたアクティブ化コマンドの数をカウントするアクティブ化カウンタを監視することと、
前記アクティブ化カウンタが中間管理閾値を超え且つ最大管理閾値以下であることに応じて、前記メモリ領域について前記リフレッシュ制御回路に現在保持されているリフレッシュ（ＲＥＦ）コマンドが存在しない場合に、リフレッシュ管理（ＲＦＭ）コマンドのみを発行することと、を行うように動作可能である、
装置。

【請求項2】

前記リフレッシュ制御回路は、前記アクティブ化カウンタが前記最大管理閾値を超えていることに応じて、ＲＥＦコマンドが前記メモリ領域について前記リフレッシュ制御回路に現在保持されているかどうかを判定し、保持されていない場合に、ＲＥＦコマンドを前記メモリ領域に送信させ、保持されている場合に、保留中のＲＥＦコマンドを、前記ＲＦＭコマンドを発行させることなく発行することを可能にし、前記ＲＦＭコマンド又は前記保留中のＲＥＦコマンドのうち何れかがスケジュールされるまで新たなアクティブ化コマンドが前記メモリ領域にスケジュールされることを抑制する、
請求項１の装置。

【請求項3】

前記アービタは、少なくともそれぞれのコマンドのメモリ領域についてのそれぞれのアクティブ化カウンタ値に基づいて、コマンド選択の適格性を判定する、
請求項１の装置。

【請求項4】

メモリ領域は、メモリバンク又はサブバンクの何れかである、
請求項１の装置。

【請求項5】

前記メモリ領域は、メモリバンクのサブバンクであり、前記リフレッシュ制御回路は、前記メモリバンクの複数のサブバンクのそれぞれについて複数のアクティブ化カウンタを監視するように動作可能である、
請求項４の装置。

【請求項6】

前記リフレッシュ制御回路は、前記メモリバンクに向けられたＲＥＦ及びＲＦＭコマンドに応じて、前記アクティブ化カウンタをデクリメントさせるように動作可能である、
請求項５の装置。

【請求項7】

前記リフレッシュ制御回路は、前記複数のサブバンクの粒度レベルで前記アクティブ化カウンタを監視し、前記ＲＥＦ及びＲＦＭコマンドを前記メモリバンクの粒度レベルで発行することを可能にする又は発行させるように動作可能である、
請求項５の装置。

【請求項8】

前記複数のサブバンクにわたって連続するメモリアドレスを広げ、前記複数のサブバンクをアドレス指定するためのメモリアドレスビットを提供するように動作可能なフレキシブルアドレスデコーダロジックを更に備える、
請求項５の装置。

【請求項9】

前記リフレッシュ制御回路は、メモリバンク又はサブバンクのアクティブ化カウンタを提供するように構成可能である、
請求項４の装置。

【請求項10】

前記リフレッシュ制御回路は、前記アクティブ化カウンタの指定条件に応じて、前記指定条件が修正されるまで、前記メモリ領域のリフレッシュレートを倍増させるように更に動作可能である、
請求項１の装置。

【請求項11】

前記メモリコントローラと通信する１つ以上のプロセッサコアと、
前記メモリコントローラと通信し、前記メモリ領域を含む１つ以上のメモリデバイスであって、前記１つ以上のメモリデバイスは、前記メモリコントローラによって発行された前記ＲＦＭコマンドを受信する、１つ以上のメモリデバイスと、を更に備える、
請求項１の装置。

【請求項12】

方法であって、
メモリ読み取り及びメモリ書き込みを含む複数のメモリアクセス要求を受信することと、
前記メモリアクセス要求を満たすためのメモリアクセスコマンドをメモリインターフェースキューに選択的に配置し、前記メモリアクセスコマンドを、前記メモリインターフェースキューから少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）に結合されたメモリチャネルに送信することと、
アクティブ化カウンタにおいて、前記メモリチャネルを介してメモリ領域に送信されたアクティブ化コマンドの数をカウントすることと、
前記アクティブ化カウンタが管理閾値を超え且つ最大管理閾値以下であることに応じて、前記メモリ領域についてリフレッシュ制御回路に現在保持されているリフレッシュ（ＲＥＦ）コマンドが存在しない場合に、リフレッシュ管理（ＲＦＭ）コマンドのみを発行することと、を含む、
方法。

【請求項13】

前記アクティブ化コマンドの数が前記最大管理閾値を超えることに応じて、ＲＦＭコマンドを前記メモリ領域に送信させることを更に含む、
請求項１２の方法。

【請求項14】

前記リフレッシュ制御回路が、前記アクティブ化カウンタが前記最大管理閾値を超えていることに応じて、ＲＥＦコマンドが前記メモリ領域について前記リフレッシュ制御回路に現在保持されているかどうかを判定し、保持されていない場合に、ＲＥＦコマンドを前記メモリ領域に送信させ、保持されている場合に、保留中のＲＥＦコマンドを、前記ＲＦＭコマンドを発行させることなく発行することを可能にし、前記ＲＦＭコマンド又は前記保留中のＲＥＦコマンドのうち何れかがスケジュールされるまで新たなアクティブ化コマンドが前記メモリ領域にスケジュールされることを抑制することを更に含む、
請求項１２の方法。

【請求項15】

コマンドアービタにおいて、少なくともそれぞれのコマンドのメモリ領域についてのそれぞれのアクティブ化カウンタ値に基づいて、コマンド選択の適格性を判定することを更に含む、
請求項１２の方法。

【請求項16】

前記メモリ領域は、メモリバンク又はサブバンクの何れかである、
請求項１２の方法。

【請求項17】

前記メモリ領域がメモリバンクのメモリサブバンクである場合に、前記方法は、前記メモリバンクの複数のサブバンクのそれぞれについて複数のアクティブ化カウンタを監視することを更に含む、
請求項１６の方法。

【請求項18】

前記メモリバンクに向けられたＲＥＦ及びＲＦＭコマンドに応じて、前記複数のアクティブ化カウンタをデクリメントさせることを更に含む、
請求項１７の方法。

【請求項19】

前記複数のサブバンクの粒度レベルで前記アクティブ化カウンタを監視することと、前記ＲＥＦ及びＲＦＭコマンドを前記メモリバンクの粒度レベルで発行することと、を更に含む、
請求項１７の方法。

【請求項20】

前記複数のサブバンクにわたって連続するメモリアドレスを広げることを更に含む、
請求項１７の方法。

【請求項21】

前記連続するメモリアドレスを広げることは、前記複数のサブバンクをアドレス指定するためのメモリアドレスビットを提供するフレキシブルアドレスデコーダにおいて実行される、
請求項２０の方法。

【請求項22】

前記リフレッシュ制御回路は、メモリバンク又はサブバンクのアクティブ化カウンタを提供するように構成可能である、
請求項１６の方法。

【請求項23】

前記アクティブ化カウンタの指定条件に応じて、前記指定条件が修正されるまで、前記メモリ領域のリフレッシュレートを倍増させることを更に含む、
請求項１２の方法。

【請求項24】

データ処理システムであって、
データプロセッサと、
前記データプロセッサに結合されたデータファブリックと、
前記データプロセッサからのメモリ要求を満たすために前記データファブリックに結合されたメモリコントローラと、を備え、
前記メモリコントローラは、
メモリアクセス要求を受信するための第１の入力を有するコマンドキューと、
少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）に結合するように構成されたメモリチャネルに結合するための出力を有するメモリインターフェースキューと、
前記コマンドキューからエントリを選択し、前記エントリを前記メモリインターフェースキューに配置して前記エントリを前記メモリチャネル上で送信させるために、前記コマンドキューに結合されたアービタと、
前記アービタに結合されたリフレッシュ制御回路と、を備え、
前記リフレッシュ制御回路は、
前記メモリチャネルを介してメモリ領域に送信されたアクティブ化コマンドのローリング数をカウントするアクティブ化カウンタを監視することと、
前記アクティブ化カウンタが中間管理閾値を超え且つ最大管理閾値以下であることに応じて、前記メモリ領域について前記リフレッシュ制御回路に現在保持されているリフレッシュ（ＲＥＦ）コマンドが存在しない場合に、リフレッシュ管理（ＲＦＭ）コマンドのみを発行することと、を行うように動作可能である、
データ処理システム。

【請求項25】

前記リフレッシュ制御回路は、前記アクティブ化カウンタが前記最大管理閾値を超えていることに応じて、ＲＥＦコマンドが前記メモリ領域について前記リフレッシュ制御回路に現在保持されているかどうかを判定し、保持されていない場合に、ＲＥＦコマンドを前記メモリ領域に送信させ、保持されている場合に、保留中のＲＥＦコマンドを、前記ＲＦＭコマンドを発行させることなく発行することを可能にし、前記ＲＦＭコマンド又は前記保留中のＲＥＦコマンドのうち何れかがスケジュールされるまで新たなアクティブ化コマンドが前記メモリ領域にスケジュールされることを抑制する、
請求項２４のデータ処理システム。

【請求項26】

前記アービタは、少なくともそれぞれのコマンドのメモリ領域についてのそれぞれのアクティブ化カウンタ値に基づいて、コマンド選択の適格性を判定する、
請求項２４のデータ処理システム。

【請求項27】

前記メモリ領域は、メモリバンク又はサブバンクの何れかである、
請求項２４のデータ処理システム。

【請求項28】

前記メモリ領域は、メモリバンクのサブバンクであり、前記リフレッシュ制御回路は、前記メモリバンクの複数のサブバンクのそれぞれについて複数のアクティブ化カウンタを監視するように動作可能である、
請求項２７のデータ処理システム。

【請求項29】

前記リフレッシュ制御回路は、前記メモリバンクに向けられたＲＥＦ及びＲＦＭコマンドに応じて、前記アクティブ化カウンタをデクリメントさせるように動作可能である、
請求項２８のデータ処理システム。

【請求項30】

前記リフレッシュ制御回路は、前記複数のサブバンクの粒度レベルで前記アクティブ化カウンタを監視し、前記ＲＥＦ及びＲＦＭコマンドを前記メモリバンクの粒度レベルで発行することを可能にする又は発行させるように動作可能である、
請求項２８のデータ処理システム。

【請求項31】

前記複数のサブバンクにわたって連続するメモリアドレスを広げ、前記複数のサブバンクをアドレス指定するためのメモリアドレスビットを提供するように動作可能なフレキシブルアドレスデコーダロジックを更に備える、
請求項２８のデータ処理システム。

【請求項32】

前記リフレッシュ制御回路は、メモリバンク又はサブバンクのアクティブ化カウンタを提供するように構成可能である、
請求項２８のデータ処理システム。

【請求項33】

前記リフレッシュ制御回路は、前記アクティブ化カウンタの指定条件に応じて、前記指定条件が修正されるまで、前記メモリ領域のリフレッシュレートを倍増させるように更に動作可能である、
請求項２４のデータ処理システム。

【発明の詳細な説明】

【背景技術】

【0001】

コンピュータシステムは、典型的には、メインメモリ用の安価で高密度のダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップを使用する。ＤＲＡＭチップ内の特定の行（row）が読み取り又は書き込みのためにアクティブ化される場合、行に関連付けられたワード線がアクティブ化され、行に沿ったメモリセルの内容がページバッファに読み込まれる。行内のメモリセルへの後続の読み取り及び書き込みアクセスは、再び行にアクセスすることなく、ページバッファ内で全体的に行うことができる。データプロセッサが後で同じメモリバンク内の別の行にアクセスする場合、行に沿ったメモリセルは、別の行がアクティブ化され得る前にプリチャージ動作で復元される。

【0002】

現代のＤＲＡＭチップは、典型的には、ディープサブミクロン技術（deep sub-micron technology）を使用して、１～８ギガビット（Ｇｂ）データを記憶する。高密度及び小フィーチャサイズ（small feature size）のために、メモリの行が他の行に物理的に非常に近接しているため、特定の行のアクティブ化は、メモリセルコンデンサ上の電荷を変化させることによって隣接行に記憶されたデータを混乱させる可能性がある。メモリセルが定期的にリフレッシュされるため、これまで、こうした混乱は、典型的には無害であった。しかしながら、時折、いくつかのメモリアクセスパターンは、次のリフレッシュサイクルの前に特定の行を何度もアクティブ化及びプリチャージさせることがあるため、隣接行のメモリセルが破損し、論理状態を逆転させる。破損した後、元のデータが失われ、後続のリフレッシュサイクルで復元させることができない。フィーチャサイズが小さくなるにつれて、「ロウハンマー（row hammer）」として知られるこの問題は、問題を引き起こすのに要する行アクティブ化の数がより小さくなるため、軽減することが一層困難になる。

【0003】

データ混乱の問題（data upset problem）に対処するための１つの既知の技術は、ターゲット行リフレッシュ（ＴＲＲ）として知られている。ＤＲＡＭの行がリフレッシュ期間内に何回もアクティブ化されないように確保するため、メモリコントローラは、特定のモードレジスタビットを設定することによってＤＲＡＭをＴＲＲモードに配置する。ＴＲＲモードでは、連続的なアクティブ化及びプリチャージコマンドが、ターゲット行及び２つの物理的に隣接する行に送信される。ＴＲＲモードが有効にされると、ＴＲＲモードが完了するまで、他のモードレジスタコマンドが許可されない。ＴＲＲモードが自動クリアされ、モードレジスタビットがＴＲＲモードの完了後に設定される。ＴＲＲにより、メモリコントローラは、特定の期間内の特定の行への過剰なアクティブ化を回避することができる一方、ＴＲＲがモードレジスタを設定することによって開始され、これには、コントローラがモードレジスタセットコマンドを発行することができる前に全てのバンクがアイドル状態になければならないため、相当の時間を必要とする。

【図面の簡単な説明】

【0004】

【図1】先行技術で知られている加速処理ユニット（ＡＰＵ）及びメモリシステムを示すブロック図である。

【図2】いくつかの実施形態による、図１のようなＡＰＵでの使用に適したメモリコントローラを示すブロック図である。

【図3】いくつかの実施形態による、リフレッシュ管理を処理するためのプロセスのフロー図である。

【図4】いくつかの実施形態による、フレキシブルアドレスデコーダを示すブロック図である。

【図5】図４に示すようなフレキシブルアドレスデコーダを使用して、論理メモリアドレスを物理メモリ位置にマッピングするプロセスを示す図である。

【図6】いくつかの実施形態による、メモリサブバンクのリフレッシュ管理を実行するための回路を示す図である。

【発明を実施するための形態】

【0005】

異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。特に明記しない限り、「結合された」という用語及びそれに関連する動詞形態は、当技術分野で知られている手段による直接的な接続及び間接的な電気的接続の両方を含み、特に明記しない限り、直接的な接続の如何なる説明も、間接的な電気接続の適切な形態を使用する代替の実施形態を示唆する。

【0006】

メモリコントローラは、メモリアクセス要求を受信するための第１の入力を有するコマンドキューと、少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）モジュールに接続するように適合されたメモリチャネルに結合するための出力を有するメモリインターフェースキューと、を含む。メモリコントローラは、メモリチャネル上でＤＲＡＭモジュールのメモリ領域に送信されたアクティブ化コマンドのローリング数（rolling number）をカウントするアクティブ化カウンタを監視するリフレッシュ制御回路を含む。アクティブ化カウンタが中間管理閾値（intermediate management threshold value）を超えることに応じて、リフレッシュ制御回路は、メモリ領域についてリフレッシュコマンド回路に現在保持されているＲＥＦコマンドが存在しない場合に、リフレッシュ管理（ＲＦＭ）コマンドのみを発行する。

【0007】

方法は、メモリ読み取り及びメモリ書き込みを含む複数のメモリアクセス要求を受信することを含む。メモリアクセス要求を満たすためのメモリアクセスコマンドが、メモリインターフェースキューに選択的に配置され、メモリインターフェースキューから少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）に結合されたメモリチャネルに送信される。本方法は、アクティブ化カウンタで、メモリチャネル上でメモリ領域に送信されたアクティブ化コマンドのローリング数をカウントする。本方法は、アクティブ化カウンタが中間管理閾値を超え、且つ、最大管理閾値（maximum management threshold value）以下であることに応じて、メモリ領域についてリフレッシュコマンド回路に現在保持されているＲＥＦコマンドが存在しない場合に、リフレッシュ管理（ＲＦＭ）コマンドのみを発行する。

【0008】

データ処理システムは、データプロセッサと、中央処理ユニットに結合されたデータファブリックと、中央処理ユニットからメモリ要求を満たすためにデータファブリックに結合されたメモリコントローラと、を含む。メモリコントローラは、コマンドキューと、メモリインターフェースキューと、アービタと、リフレッシュ制御回路と、を含む。コマンドキューは、メモリアクセス要求を受信するための第１の入力を有する。メモリインターフェースキューは、少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）モジュールに結合するように適合されたメモリチャネルに結合するための出力を有する。アービタは、コマンドキューからエントリを選択し、エントリをメモリインターフェースキューに配置して、メモリチャネル上で送信させるために、コマンドキューに接続される。リフレッシュ制御回路は、アービタに接続され、アクティブ化カウンタを監視して、メモリチャネル上でメモリ領域に送信されたアクティブ化コマンドのローリング数をカウントするように動作する。アクティブ化カウンタが中間管理閾値を超えることに応じて、リフレッシュ制御回路は、メモリ領域についてリフレッシュコマンド回路に現在保持されているＲＥＦコマンドが存在しない場合に、リフレッシュ管理（ＲＦＭ）コマンドのみを発行する。

【0009】

図１は、従来技術で知られている加速処理ユニット（ＡＰＵ）１００及びメモリシステム１３０を示すブロック図である。ＡＰＵ１００は、ホストデータ処理システム内のプロセッサとしての使用に適した集積回路であり、概して、中央処理ユニット（ＣＰＵ）コア複合体１１０と、グラフィックコア１２０と、ディスプレイエンジン１２２のセットと、メモリ管理ハブ１２４と、データファブリック１２５と、周辺コントローラ１６０のセットと、周辺バスコントローラ１７０のセットと、システム管理ユニット（ＳＭＵ）１８０と、を含む。

【0010】

ＣＰＵコア複合体１１０は、ＣＰＵコア１１２及びＣＰＵコア１１４を含む。この例では、ＣＰＵコア複合体１１０は、２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコア複合体１１０は、任意の数のＣＰＵコアを含むことができる。ＣＰＵコア１１２，１１４の各々は、制御ファブリックを形成するシステム管理ネットワーク（ＳＭＮ）と、データファブリック１２５と、に双方向に接続されており、データファブリック１２５にメモリアクセス要求を提供することができる。ＣＰＵコア１１２，１１４の各々は、単一コアであってもよいし、キャッシュ等の特定のリソースを共有する２つ以上の単一コアを備えたコア複合体であってもよい。

【0011】

グラフィックコア１２０は、高度に統合された並列様式で、頂点処理、フラグメント処理、シェーディング、テクスチャブレンド等のグラフィック動作を実行することができる高性能グラフィックス処理ユニット（ＧＰＵ）である。グラフィックコア１２０は、ＳＭＮ及びデータファブリック１２５に双方向に接続されており、データファブリック１２５にメモリアクセス要求を提供することができる。これに関して、ＡＰＵ１００は、ＣＰＵコア複合体１１０とグラフィックコア１２０が同じメモリ空間を共有する一体型メモリアーキテクチャ、又は、ＣＰＵコア複合体１１０及びグラフィックコア１２０がメモリ空間の一部を共有するが、グラフィックコア１２０がＣＰＵコア複合体１１０によってアクセス可能ではないプライベートグラフィックメモリも使用するメモリアーキテクチャもサポートし得る。

【0012】

ディスプレイエンジン１２２は、モニタ上に表示するためにグラフィックコア１２０によって生成されたオブジェクトをレンダリング及びラスタリングする。グラフィックコア１２０及びディスプレイエンジン１２２は、メモリシステム１３０内の適切なアドレスへの均一な変換のために共通のメモリ管理ハブ１２４に双方向に接続されており、メモリ管理ハブ１４０は、そのようなメモリアクセスを生成し、メモリシステムから返された読み取りデータを受信するために、データファブリック１２５に双方向に接続されている。

【0013】

データファブリック１２５は、メモリアクセスエージェントとメモリ管理ハブ１４０との間のメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリックは、システム構成及び各仮想接続のためのバッファに基づいてメモリアクセスの宛先を決定するために、基本入力／出力システム（ＢＩＯＳ）によって定義されるシステムメモリマップも含む。

【0014】

周辺コントローラ１６０は、ユニバーサルシリアルバス（ＵＳＢ）コントローラ１６２及びシリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）インターフェースコントローラ１６４を含み、それらの各々は、システムハブ１６６とＳＭＮバスに双方向に接続されている。これら２つのコントローラは、ＡＰＵ１００で使用され得る周辺コントローラの単なる例示である。

【0015】

周辺バスコントローラ１７０は、システムコントローラ又は「サウスブリッジ」（ＳＢ）１７２及び周辺コンポーネントインターコネクトエクスプレス（ＰＣＩｅ）コントローラ１７４を含み、それらの各々は、入力／出力（Ｉ／Ｏ）ハブ１７６とＳＭＮバスに双方向に接続されている。Ｉ／Ｏハブ１７６は、システムハブ１６６及びデータファブリック１２５に双方向に接続されている。したがって、例えば、ＣＰＵコアは、ＵＳＢコントローラ１６２、ＳＡＴＡインターフェースコントローラ１６４、ＳＢ１７２、又は、ＰＣＩｅコントローラ１７４内のレジスタを、データファブリック１２５がＩ／Ｏハブ１７６を通じてルーティングするアクセスによってプログラムすることができる。ＡＰＵ１００のためのソフトウェア及びファームウェアは、読み取り専用メモリ（ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプのうちの何れかであり得るシステムデータドライブ又はシステムＢＩＯＳメモリ（図示省略）に記憶される。典型的には、ＢＩＯＳメモリは、ＰＣＩｅバスを介してアクセスされ、システムデータドライブは、ＳＡＴＡインターフェースを介してアクセスされる。

【0016】

ＳＭＵ１８０は、ＡＰＵ１００上のリソースの動作を制御し、それらの間の通信を同期させるローカルコントローラである。ＳＭＵ１８０は、ＡＰＵ１００上の様々なプロセッサの電源投入シーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ１８０は、ＡＰＵ１００の各構成要素にクロック信号を提供するために、位相ロックループ（ＰＬＬ）等の１つ以上のクロック源（図示省略）を含む。また、ＳＭＵ１８０は、様々なプロセッサ及び他の機能ブロックの電力を管理し、ＣＰＵコア１１２，１１４及びグラフィックコア１２０から測定された電力消費値を受信して、適切な電力状態を判定し得る。

【0017】

この実施形態では、メモリ管理ハブ１４０及びそれに関連する物理インターフェース（ＰＨＹ）１５１，１５２は、ＡＰＵ１００と統合される。メモリ管理ハブ１４０は、メモリチャネル１４１，１４２と、パワーエンジン１４９と、を含む。メモリチャネル１４１は、ホストインターフェース１４５と、メモリチャネルコントローラ１４３と、物理インターフェース１４７と、を含む。ホストインターフェース１４５は、シリアル存在検出リンク（ＳＤＰ）を介してメモリチャネルコントローラ１４３をデータファブリック１２５に双方向に接続する。物理インターフェース１４７は、メモリチャネルコントローラ１４３をＰＨＹ１５１に双方向に接続し、ＤＤＲＰＨＹインターフェース（ＤＦＩ）仕様に準拠する。メモリチャネル１４２は、ホストインターフェース１４６と、メモリチャネルコントローラ１４４と、物理インターフェース１４８と、を含む。ホストインターフェース１４６は、別のＳＤＰを介してメモリチャネルコントローラ１４４をデータファブリック１２５に双方向に接続する。物理インターフェース１４８は、メモリチャネルコントローラ１４４をＰＨＹ１５２に双方向に接続し、ＤＦＩ仕様に準拠する。パワーエンジン１４９は、ＳＭＮバスを介してＳＭＵ１８０に、ＡＰＢを介してＰＨＹ１５１，１５２に双方向に接続されており、また、メモリチャネルコントローラ１４３，１４４にも双方向に接続されている。ＰＨＹ１５１は、メモリチャネル１３１への双方向接続を有する。ＰＨＹ１５２は、双方向接続メモリチャネル１３３を有する。

【0018】

メモリ管理ハブ１４０は、２つのメモリチャネルコントローラを有するメモリコントローラの具体例であり、以下で更に説明するように、共有パワーエンジン１４９を使用して、メモリチャネルコントローラ１４３及びメモリチャネルコントローラ１４４の両方の動作を制御する。メモリチャネル１４１，１４２の各々は、ＤＤＲバージョン４（ＤＤＲ４）、低電力ＤＤＲ４（ＬＰＤＤＲ４）、グラフィックＤＤＲバージョン５（ｇＤＤＲ５）及び高帯域幅メモリ（ＨＢＭ）等の最新技術のＤＤＲメモリに接続することができ、将来のメモリ技術に適合させることができる。これらのメモリは、高バス帯域幅及び高速動作を提供する。同時に、それらはまた、ラップトップコンピュータ等の電池駆動アプリケーションの電力を節約するために低電力モードを提供し、内蔵熱監視も提供する。

【0019】

メモリシステム１３０は、メモリチャネル１３１及びメモリチャネル１３３を含む。メモリチャネル１３１は、この例では別個のランクに対応する代表的なＤＩＭＭ１３４，１３６，１３８を含む、ＤＤＲｘバス１３２に接続されたデュアルインラインメモリモジュール（ＤＩＭＭ）のセットを含む。同様に、メモリチャネル１３３は、代表的なＤＩＭＭ１３５，１３７，１３９を含む、ＤＤＲｘバス１２９に接続されたＤＩＭＭのセットを含む。

【0020】

ＡＰＵ１００は、ホストデータ処理システムの中央処理ユニット（ＣＰＵ）として動作し、現代のコンピュータシステムにおいて有用な様々なバス及びインターフェースを提供する。これらのインターフェースは、２つのダブルデータレート（ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクに接続するためのＰＣＩｅルート複合体、ＵＳＢネットワークに接続するためのＵＳＢコントローラ、及び、ＳＡＴＡ大容量ストレージデバイスへのインターフェースを含む。

【0021】

また、ＡＰＵ１００は、様々なシステム監視及び省電力機能を実装する。特に、１つのシステム監視機能は、熱監視である。例えば、ＡＰＵ１００が高温になる場合、ＳＭＵ１８０は、ＣＰＵコア１１２，１１４及び／又はグラフィックコア１２０の周波数及び電圧を低減することができる。ＡＰＵ１００が高くなりすぎる場合、完全にシャットダウンさせることができる。また、熱イベントは、ＳＭＮバスを介してＳＭＵ１８０によって外部センサから受信することができ、ＳＭＵ１８０は、それに応じて、クロック周波数及び／又は電源電圧を低減することができる。

【0022】

図２は、図１に示すようなＡＰＵでの使用に適したメモリコントローラ２００を示すブロック図である。メモリコントローラ２００は、概して、メモリチャネルコントローラ２１０及びパワーコントローラ２５０を含む。メモリチャネルコントローラ２１０は、概して、インターフェース２１２と、メモリインターフェースキュー２１４と、コマンドキュー２２０と、アドレス生成器２２２と、コンテンツアドレサブルメモリ（ＣＡＭ）２２４と、リプレイキュー２３０を含むリプレイ制御ロジック２３１と、リフレッシュロジックブロック２３２と、タイミングブロック２３４と、ページテーブル２３６と、アービタ２３８と、エラー訂正コード（ＥＣＣ）チェック回路２４２と、ＥＣＣ生成ブロック２４４と、データバッファ２４６と、を含む。

【0023】

インターフェース２１２は、外部バスを介したデータファブリック１２５への第１の双方向接続を有し、出力を有する。メモリコントローラ２００では、この外部バスは、「ＡＸＩ４」として知られる、イギリス、ケンブリッジ、ＡＲＭ Ｈｏｌｄｉｎｇｓ，ＰＬＣ製の高度拡張可能インターフェースバージョン４と互換性があるが、他の実施形態では他のタイプのインターフェースであり得る。インターフェース２１２は、ＦＣＬＫ（又はＭＥＭＣＬＫ）ドメインとして知られる第１のクロックドメインから、ＵＣＬＫドメインとして知られるメモリコントローラ２００の内部の第２のクロックドメインにメモリアクセス要求を変換する。同様に、メモリインターフェースキュー２１４は、ＵＣＬＫドメインからＤＦＩインターフェースに関連付けられたＤＦＩＣＬＫドメインへメモリアクセスを提供する。

【0024】

アドレス生成器２２２は、ＡＸＩ４バスを介してデータファブリック１２５から受信したメモリアクセス要求のアドレスを復号する。メモリアクセス要求は、正規化フォーマットで表される物理アドレス空間内のアクセスアドレスを含む。アドレス生成器２２２は、正規化されたアドレスを、メモリシステム１３０内の実際のメモリデバイスに対処するだけでなく、関連するアクセスを効率的にスケジュールするために使用することができるフォーマットに変換する。このフォーマットは、メモリアクセス要求を特定のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループと関連付ける領域識別子を含む。起動時に、システムＢＩＯＳは、メモリシステム１３０内のメモリデバイスに照会して、それらのサイズ及び構成を決定し、アドレス生成器２２２と関連付けられた構成レジスタのセットをプログラムする。アドレス生成器２２２は、構成レジスタに記憶された構成を使用して、正規化アドレスを適切なフォーマットに変換する。コマンドキュー２２０は、ＣＰＵコア１１２，１１４及びグラフィックコア１２０等のようにＡＰＵ１００内のメモリアクセスエージェントから受信されるメモリアクセス要求のキューである。コマンドキュー２２０は、アドレス生成器２２２によって復号されたアドレスフィールドと、アービタ２３８が、アクセスタイプ及びサービス品質（ＱｏＳ）識別子を含むメモリアクセスを効率的に選択することを可能にする他のアドレス情報と、を記憶する。ＣＡＭ２２４は、書き込み後書き込み（ＷＡＷ）及び書き込み後読み取り（ＲＡＷ）順序規則等の順序規則を実施するための情報を含む。

【0025】

エラー訂正コード（ＥＣＣ）生成ブロック２４４は、メモリに送信される書き込みデータのＥＣＣを判定する。ＥＣＣチェック回路２４２は、受信されたＥＣＣを入力ＥＣＣに対して照合する。

【0026】

リプレイキュー２３０は、アドレス及びコマンドパリティ応答等の応答を待機するアービタ２３８によって捕捉された選択メモリアクセスを記憶するための一時的なキューである。リプレイ制御ロジック２３１は、ＥＣＣチェック回路２４２にアクセスして、返されたＥＣＣが正しいか、又は、エラーを示すかを判定する。リプレイ制御ロジック２３１は、これらのサイクルのうち何れかのパリティ又はＥＣＣエラーの場合にアクセスがリプレイされる修復シーケンスを開始し制御する。リプレイされたコマンドは、メモリインターフェースキュー２１４に置かれる。

【0027】

リフレッシュ制御ロジック２３２は、メモリアクセスエージェントから受信した通常の読み取り及び書き込みメモリアクセス要求とは別に生成される、様々な電源遮断、リフレッシュ、及び、終端抵抗（ＺＱ）較正サイクルのための状態機械を含む。例えば、メモリランクは、プリチャージ遮断にある場合、リフレッシュサイクルを実行するために定期的に起動されなければならない。リフレッシュ制御ロジック２３２は、ＤＲＡＭチップ内のメモリセルの蓄電コンデンサからの電荷の漏れによって引き起こされるデータエラーを防止するために、定期的に及び指定された条件に応じて、リフレッシュコマンドを生成する。メモリ領域は、いくつかの実施形態ではメモリバンクであり、以下で更に説明するように、他の実施形態ではメモリサブバンクである。また、リフレッシュ制御ロジック２３２は、リフレッシュ（ＲＥＦ）コマンド及びリフレッシュ管理（ＲＦＭ）コマンドの両方を含むリフレッシュコマンドを生成し、ＲＦＭコマンドは、以下で更に説明するように、行ハンマーの問題を軽減するためのリフレッシュ機能を実行するようにメモリに指示する。更に、リフレッシュ制御ロジック２３２は、ＺＱを定期的に較正して、システムの熱変化によるオンダイ終端抵抗の不一致を防止する。

【0028】

アービタ２３８は、コマンドキュー２２０に双方向に接続されており、メモリチャネルコントローラ２１０の中心である。アービタ２３８は、メモリバスの使用を改善するためのアクセスのインテリジェントスケジューリングによって効率を改善する。アービタ２３８は、タイミングブロック２３４を使用して、コマンドキュー２２０内の特定のアクセスがＤＲＡＭタイミングパラメータに基づく発行に適格であるかどうかを判定することによって適切なタイミング関係を実施する。例えば、各ＤＲＡＭは、「ｔ_ＲＣ」として知られる、アクティブ化コマンド間の最小指定時間を有する。タイミングブロック２３４は、このタイミングパラメータ及びＪＥＤＥＣ仕様で指定された他のタイミングパラメータに基づく適格性を判定するカウンタのセットを保持し、リプレイキュー２３０に双方向に接続されている。ページテーブル２３６は、アービタ２３８のメモリチャネルの各バンク及びランク内のアクティブページに関する状態情報を保持し、リプレイキュー２３０に双方向に接続されている。アービタ２３８は、アクティブ化カウンタ２４８を含み、この実施形態では、メモリチャネル上でメモリ領域に送信されたアクティブ化コマンドのローリング数をカウントする、各メモリ領域に対するカウンタを含む。ローリング数を提供するために、各アクティブ化コマンドがカウントされるが、リフレッシュコマンド又はリフレッシュ管理コマンドがメモリ領域に対して発行される場合、カウント以下に説明されるように低減される。アービタ２３８は、リフレッシュ制御ロジック２３２に双方向に接続されており、リフレッシュコマンドを監視し、リフレッシュアクティビティを指示する。

【0029】

インターフェース２１２から受信された書き込みメモリアクセス要求に応じて、ＥＣＣ生成ブロック２４４は、書き込みデータに従ってＥＣＣを計算する。データバッファ２４６は、受信したメモリアクセス要求の書き込みデータ及びＥＣＣを記憶する。アービタ２３８がメモリチャネルへの送出のために対応する書き込みアクセスを捕捉する場合、データバッファは、結合された書き込みデータ／ＥＣＣをメモリインターフェースキュー２１４に出力する。

【0030】

パワーコントローラ２５０は、概して、高度拡張可能インターフェースバージョン１（ＡＸＩ）へのインターフェース２５２と、高度周辺バス（ＡＰＢ）インターフェース２５４と、パワーエンジン２６０と、を含む。インターフェース２５２は、ＳＭＮへの第１の双方向接続を有し、ＳＭＮは、図２に別々に示される「ＥＶＥＮＴ＿ｎ」とラベル付けされたイベント信号を受信するための入力と出力とを含む。ＡＰＢインターフェース２５４は、インターフェース２５２の出力に接続された入力と、ＡＰＢ上のＰＨＹに接続するための出力と、を有する。パワーエンジン２６０は、インターフェース２５２の出力に接続された入力と、メモリインターフェースキュー２１４の入力に接続された出力と、を有する。パワーエンジン２６０は、構成レジスタ２６２のセットと、マイクロコントローラ（μＣ）２６４と、セルフリフレッシュコントローラ（ＳＬＦＲＥＦ／ＰＥ）２６６と、高信頼読み取り／書き込みタイミングエンジン（ＲＲＷ／ＴＥ）２６８と、を含む。構成レジスタ２６２は、ＡＸＩバス上でプログラムされ、メモリコントローラ２００内の様々なブロックの動作を制御するための構成情報を記憶する。したがって、構成レジスタ２６２は、図２に詳細に示されていないこれらのブロックに接続された出力を有する。セルフリフレッシュコントローラ２６６は、リフレッシュ制御ロジック２３２によるリフレッシュの自動生成に加えて、リフレッシュの手動生成を可能にするエンジンである。高信頼読み取り／書き込みタイミングエンジン２６８は、ＤＤＲインターフェース最大読み取り待ち時間（ＭＲＬ）トレーニング及びループバック試験等の目的のために、メモリ又はＩ／Ｏデバイスに連続メモリアクセスストリームを提供する。

【0031】

メモリチャネルコントローラ２１０は、関連付けられたメモリチャネルへの送出のためにメモリアクセスを捕捉することを可能にする回路を含む。所望のアービトレーション決定を行うために、アドレス生成器２２２は、アドレス情報を、ランク、行アドレス、列アドレス、バンクアドレス及びバンクグループを含む予め復号された情報に復号し、コマンドキュー２２０は、予め復号された情報を記憶する。構成レジスタ２６２は、アドレス生成器２２２が受信したアドレス情報をどのように復号するかを決定するための構成情報を記憶する。アービタ２３８は、復号されたアドレス情報、タイミングブロック２３４によって示されるタイミング適格性情報、及び、ページテーブル２３６によって示されるアクティブページ情報を使用して、サービス品質（ＱｏＳ）要件等の他の基準を観察しながらメモリアクセスを効率的にスケジュールする。例えば、アービタ２３８は、メモリページを変更するために必要とされるプリチャージ及びアクティブ化コマンドのオーバーヘッドを回避するためにオープンページへのアクセスを優先し、あるバンクへのオーバーヘッドアクセスを、それらと別のバンクへの読み取り及び書き込みアクセスとをインターリーブすることによって隠す。特に通常動作中、アービタ２３８は、通常、異なるページを選択する前にプリチャージされる必要があるまで、異なるバンク内でページを開放し続ける。いくつかの実施形態では、アービタ２３８は、少なくともそれぞれのコマンドのターゲットメモリ領域についてのアクティブ化カウンタ２４８のそれぞれの値に基づいて、コマンド選択の適格性を決定する。

【0032】

図３は、いくつかの実施形態による、リフレッシュ管理を処理するためのプロセス３００のフロー図である。プロセス３００は、いくつかの実施形態ではリフレッシュ制御ロジック２３２（図２）によって、又は、他の実施形態では同様の機能を有するメモリコントローラデジタルロジック又はコントローラによって実行される。本実施形態では、リフレッシュ制御ロジック２３２は、アービタ２３８に接続されており、アクティブ化カウンタ２４８を監視するように動作し、このカウンタは、ブロック３０２に示されるようにメモリチャネル上でメモリ領域に送信されたアクティブ化コマンドのローリング数をカウントする。メモリ領域は、いくつかの実施形態ではメモリバンクであるが、以下で更に説明するように、他の実施形態ではメモリサブバンクである。プロセス３００は、各メモリ領域について繰り返される。ブロック３０４で、プロセス３００は、リフレッシュ（ＲＥＦ）コマンドがそれぞれの監視領域に発行される場合、第１の指定量だけカウンタをデクリメントすることによってカウンタを管理する。ブロック３０４は、特定のメモリバンクに向けられる「バンク毎」ＲＥＦコマンド、及び、特定のメモリランク内の全てのバンクに向けられる「全バンク」ＲＥＦコマンドについて説明する。例えば、メモリバンクのためのアクティブ化カウンタは、一実施形態では、バンク毎ＲＥＦであるか又は全バンクＲＥＦであるかに関係なく、ＲＥＦコマンドがメモリバンクに発行されたことに応じて５０だけデクリメントされる。したがって、全バンクＲＥＦコマンドは、影響を受ける全バンクに対して複数のアクティブ化カウンタを減少させる。また、プロセス３００は、ブロック３０６に示すように、ＲＦＭコマンドがメモリ領域に発行される場合に、カウンタを第２の指定量だけデクリメントすることによって、リフレッシュ管理（ＲＦＭ）コマンドの発行を説明する（accounts for）。例えば、メモリバンクのアクティブ化カウンタは、一実施形態では、ＲＦＭコマンドがメモリバンクに発行されたことに応じて１００だけデクリメントされる。

【0033】

アクティブ化カウンタ２４８はブロック３０２，３０４，３０６によって更新されるが、この値は、メモリ領域に発行する通常のＲＥＦコマンドに加えて、様々なリフレッシュ管理アクションを行うブロック３０８～３２０に示すようにプロセス３００によって監視される。一般に、プロセス３００は、リフレッシュ制御ロジック２３２（図２）の周期的リフレッシュ機能によって生成されたＲＥＦコマンドを選択しつつ、何らかのタイプ（ＲＥＦ又はＲＦＭ）のリフレッシュコマンドを提供するように機能する。この選択は、アクティブ化カウンタが中間管理閾値を超え、最大管理閾値を下回ることに応じて、保留中のリフレッシュ（ＲＥＦ）コマンドが現在、メモリ領域のリフレッシュ制御回路に保持されているかどうかを判定し、保持されていない場合、リフレッシュ管理（ＲＦＭ）コマンドをメモリ領域に送信させることによって達成される。保持されている場合、保留中のＲＥＦコマンドは、ＲＦＭコマンドが発行されない場合に発行が許可される。アクティブ化カウンタが最大管理閾値以上であることに応じて、プロセスは、メモリ領域に対してＲＦＭコマンドをスケジュールさせ、ＲＦＭコマンドがスケジュールされるか、又は、保留中のＲＥＦコマンドがスケジュールされるまで、新しいアクティブ化コマンドがメモリ領域にスケジュールされることを防止する。異なる実施形態では、異なる論理プロセスを使用してこれを達成する。

【0034】

図示したプロセス３００では、ブロック３０８は、アクティブ化カウンタ２４８の値を監視する。ブロック３１０で、値が最大管理閾値以上である場合、プロセス３００はブロック３１６に進み、ＲＥＦコマンドがメモリ領域についてアービタ２３８で保留されているかどうかをチェックする。ブロック３１６は、問題のバンクに適用される「バンク毎」ＲＥＦコマンド及び「全バンク」ＲＥＦコマンドをチェックする。問題のバンクをカバーする何れかのタイプのＲＥＦコマンドのうち何れかが保留中である場合、プロセスは、ブロック３１８に進み、アービタに信号を伝達して、保留中のＲＥＦコマンドを、スケジュール及び発行させるように優先順位付けする。ブロック３１６で保留中のＲＥＦコマンドが見つからない場合、プロセス３００はブロック３２０に進み、アービタによってスケジュールされる新しいＲＦＭコマンドを作成する。ブロック３１８又は３２０の何れかの後、プロセス３００はブロック３２２に進む、新たに生成されたＲＦＭコマンドがスケジュールされるか、又は、保留中のＲＥＦがスケジュールされるまで、アクティブ化コマンドがアービタ２３８でスケジュールされることを防止する。いくつかの代替的な実施形態では、リフレッシュ制御回路は、ブロック３１０での最大閾値を超える等のアクティブ化カウンタ２４８の指定条件に応じて、指定条件が修正されるまで、メモリ領域のリフレッシュレートを倍増させるように更に動作可能である。そのようなレート増は、ブロック３２０でＲＦＭコマンドを生成することに加えて、又は、その代わりに実行され得る。いくつかの実施形態では、リフレッシュ制御ロジックは、レート増を含むように構成可能である。

【0035】

ブロック３１０でアクティブ化カウンタ２４８が最大管理閾値を超えない場合、ブロック３１４は、アクティブ化カウンタ２４８が中間管理閾値以上であるかどうかをチェックする。以上でない場合、ブロック３１５は単にブロック３０８に戻り、アクティブ化カウンタの監視を継続する。以上である場合、プロセス３００はブロック３２４に進み、ＲＥＦコマンドがメモリ領域についてアービタ２３８で保留中であるかどうかをチェックする。ブロック３１６は、問題のバンクに適用される「バンク毎」ＲＥＦコマンド及び「全バンク」ＲＥＦコマンドをチェックする。問題のバンクをカバーする何れかのタイプのＲＥＦコマンドのうち何れかが保留中である場合、プロセスは、ブロック３２６に進み、アービタに信号を伝達して、保留中のＲＥＦコマンドを、スケジュール及び発行させるように優先順位付けする。保留中でない場合、プロセス３００はブロック３２８に進み、アービタによってスケジュールされる新たなＲＦＭコマンドを生成する。

【0036】

示されたプロセスブロックが順番に示されているが、この順序は限定的ではなく、図示した論理的機能又はその論理的等価物は、典型的には、並列に動作する様々なデジタル論理回路によって達成される。様々な実施形態では、デジタル論理回路は、アクティブ化カウンタの変化に応じて、又は、アクティブなカウンタ値を中間閾値及び最大閾値の一方又は両方と繰り返し比較することによって、様々な方法でアクティブ化カウンタの監視を実行する。ブロック３０８での監視は、図示した論理機能の各分岐の後に続く。

【0037】

中間管理閾値及び最大管理閾値は、メモリコントローラが、様々な製造業者からの異なるＤＲＡＭモジュールでも十分に機能することを可能にするように調整可能であることが好ましく、ＲＥＦ及びＲＦＭコマンドは、それらの実行において変動することが多い。いくつかの実施形態では、中間管理閾値及び最大管理閾値は、監視プロセスの簡略化バージョンを実行するために同じ値に設定することができる。これら２つの閾値を等しく設定することは、好ましくは、最大管理閾値ロジック（ブロック３１０）を無効にするように機能し、中間管理閾値の比較を実施するロジック（ブロック３１４，３１５，３２４，３２６，３２８）が、カウンタが等しい閾値を超える状況を処理することを可能にする。そのような実施態様は、それによって、新しいＲＦＭコマンドを生成するのではなく、存在する場合に保留中のＲＥＦコマンドを選択するように機能する。この選択は、様々なＤＲＡＭモジュールの実施態様において、大抵の場合、ＲＥＦコマンドの方がＲＦＭコマンドよりも高速であるために効率を向上させることが多い。他の実施態様では、中間管理閾値のみが使用される。

【0038】

様々な実施形態では、アクティブ化カウンタが監視されるメモリ領域は、メモリバンク又はサブバンクである。メモリ領域がメモリバンクのサブバンクである場合、リフレッシュ制御回路は、メモリバンクのそれぞれの複数のサブバンクの複数のアクティブ化カウンタを監視し、バンクレベルでＲＥＦ及びＲＦＭコマンドを適用するように動作可能である。そのようなコマンドは、バンク内のサブバンクについての全てのサブバンクアクティブ化カウンタを更新させる。同様に、全てのバンクＲＥＦコマンドは、それぞれのランク内の全てのサブバンクについてのサブバンクアクティブ化カウンタを更新させる。したがって、プロセス３００は、複数のサブバンクの粒度レベルでアクティブ化カウンタを監視し、ＲＥＦ及びＲＦＭコマンドを選択されたメモリバンクの粒度レベルで発行することを可能にするか、又は、発行させるように動作可能である。リフレッシュ制御回路は、メモリバンク又はサブバンクのアクティブ化カウンタを提供するように構成可能であってもよく、リフレッシュ管理プロセスも、バンク又はサブバンクを考慮するように調整可能である。

【0039】

図４は、いくつかの実施形態による、フレキシブルアドレスデコーダ４００を示すブロック図である。いくつかの実施形態において、複数のサブバンクにわたって連続メモリアドレスを広げ（spread）し、複数のサブバンクをアドレス指定するためのメモリアドレスビットを提供するために、フレキシブルアドレスデコーダ４００がアドレス生成器２２２（図２）に含まれる。フレキシブルアドレスデコーダ４００は、復号されているメモリコマンドと関連付けられた入力論理アドレスＡＤＤＲを受信し、入力論理アドレスをＤＲＡＭモジュール内の出力物理アドレスにマッピングすることによって、アドレスをそれぞれのＤＲＡＭモジュール内の物理的メモリ位置にマッピングするハッシュ関数又は他の適切な数学的分布関数を適用する。図示したように、このバージョンでは、出力アドレスビットは、メモリランクを選択する１つ以上のランクビットと、メモリバンクを選択する１つ以上のバンクビットと、サブバンクを選択する１つ以上のサブバンクビットと、行を選択する１つ以上の行ビットと、列を選択する１つ以上の列ビットと、を含む。

【0040】

図５は、図４に示すようなフレキシブルアドレスデコーダを使用して、論理メモリアドレスを物理メモリ位置にマッピングするプロセス５００を示す図である。プロセス５００は、メモリバンク内の異なるサブバンクにわたって連続した論理アドレスを行に分布することによって、「行ハンマー」の問題を軽減するのに役立つ。図示したように、ＤＲＡＭモジュールのメモリランクは、いくつかのメモリバンクであるバンク０～バンクｎを含む。本実施形態では、４つのサブバンクは、ＤＲＡＭモジュールの各バンクであるサブバンク０、サブバンク１、サブバンク２及びサブバンク３内で使用される。他の実施形態では、２つのサブバンクが使用されてもよいし、４つ以上のサブバンクが使用されてもよい。連続的なロジックメモリ位置Ａ～Ｄの範囲が図示されており、バンク内の異なるサブバンクへのフレキシブルなアドレス復号に従ってマッピングされているとして矢印によって示されている。本明細書に記載のリフレッシュ管理技術は、いくつかの実施形態では、図５のようなアドレスマッピングプロセスと組み合わせて使用され、メモリバンクレベルではなく各サブバンクに対するアクティブ化カウンタを提供する。

【0041】

図６は、いくつかの実施形態による、メモリサブバンクのリフレッシュ管理を実行するための回路６００を示すブロック図である。回路６００は、図３を参照して上述したリフレッシュ管理技術を実行し、サブバンクレベルの粒度でカウントをアクティブ化する。この例示的な実施形態では、リフレッシュ管理が行われるメモリバンクは、４つのサブバンクを含む。サブバンクであるサブバンク０～サブバンク３の各々のアクティブ化（ＡＣＴ）コマンドは、図示したように、各サブバンクのそれぞれのアクティブ化カウンタ６０２で追跡される。図３のプロセス等のリフレッシュ管理プロセスを実行するために、各サブバンクに対してリフレッシュ管理回路６０４が提供される。本実施形態では、別個のリフレッシュ管理回路６０４が各サブバンクに対して提供されているが、他の実施形態では、単一のリフレッシュ管理回路が、全てのサブバンクを循環して関連する条件をチェックすることによって、全サブバンクを管理することができる。

【0042】

各リフレッシュ管理回路６０４は、それぞれのアクティブ化カウンタ６０２の値のための入力と、図示した管理閾値入力「ＭＧＭＮＴ閾値」等の調整可能な構成値のための追加の入力と、を有し、その追加入力を通じて、中間管理閾値及び最大管理閾値等の調整可能な値が提供される。４つのリフレッシュ管理回路６０４の出力は、例えば、図３のプロセス等のように、採用されるリフレッシュ管理プロセスに従って、ＲＦＭコマンドをそれぞれのサブバンクに対して発行すべきかどうかを信号で伝達する。これらの４つの出力は４つの入力ＯＲゲート６０６に供給され、これらのゲートは、監視されているメモリバンクに対してＲＦＭコマンドが発行されることを示す出力「バンクＲＦＭ」を生成する。それにより、回路６００は、サブバンク粒度レベルでのリフレッシュ管理を提供するが、メモリバンクの粒度レベルでＲＦＭコマンドをアクティブ化する。

【0043】

図２のメモリコントローラ２００又はアービタ２３８及びリフレッシュ制御回路２３２等のその一部は、データベースの形態のコンピュータアクセス可能なデータ構造、又は、集積回路を製造するためにプログラムによって読み取られ、直接的又は間接的に使用され得る他のデータ構造によって説明又は表示され得る。例えば、データ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high-leveldesignlanguage、ＨＤＬ）におけるハードウェア機能の行動レベルの記述又はレジスタ転送レベル（register-transferlevel、ＲＴＬ）の記述であり得る。記述は、ゲートのリストを含むネットリストを合成ライブラリから生成するために記述を合成することができる合成ツールにより読み取り得る。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクを様々な半導体製造ステップで使用して、集積回路を生成し得る。代替的に、コンピュータアクセス可能格納媒体上のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。

【0044】

特定の実施形態が説明されてきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。例えば、メモリチャネルコントローラ２１０及び／又はパワーエンジン２５０の内部アーキテクチャは、異なる実施形態では異なり得る。メモリコントローラ２００は、高帯域幅メモリ（ＨＢＭ）、ＲＡＭｂｕｓＤＲＡＭ（ＲＤＲＡＭ）等のＤＤＲｘ以外の他のタイプのメモリにインターフェース接続することができる。図示した実施形態は、別個のＤＩＭＭ又はＳＩＭＭに対応するメモリの各ランクを示したが、他の実施形態では、各モジュールは、複数のランクをサポートすることができる。更に他の実施形態は、ホストマザーボードに取り付けられるＤＲＡＭ等のように、特定のモジュールに含まれていない他のタイプのＤＲＡＭモジュール又はＤＲＡＭを含み得る。したがって、添付の特許請求の範囲によって、開示された実施形態の範囲内にある開示された実施形態の全ての修正を網羅することが意図される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】