特許 7382110 回転を伴う積層によるチップの組み立て

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-08

(45)【発行日】2023-11-16

(54)【発明の名称】回転を伴う積層によるチップの組み立て

(51)【国際特許分類】

   H01L 21/768 20060101AFI20231109BHJP

   H01L 21/3205 20060101ALI20231109BHJP

   H01L 23/522 20060101ALI20231109BHJP

   H01L 25/07 20060101ALI20231109BHJP

   H01L 25/065 20230101ALI20231109BHJP

   H01L 25/18 20230101ALI20231109BHJP

   H01L 21/60 20060101ALI20231109BHJP

   H01L 21/822 20060101ALI20231109BHJP

   H01L 27/04 20060101ALI20231109BHJP

【ＦＩ】

H01L21/90 A

H01L21/88 T

H01L25/08 C

H01L21/60 311Q

H01L27/04 E

【請求項の数】 26

(21)【出願番号】P 2021535163

(86)(22)【出願日】2020-01-13

(65)【公表番号】

(43)【公表日】2022-03-09

(86)【国際出願番号】 IB2020050229

(87)【国際公開番号】W WO2020148630

(87)【国際公開日】2020-07-23

【審査請求日】2022-06-22

(31)【優先権主張番号】16/249,639

(32)【優先日】2019-01-16

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(72)【発明者】

【氏名】久田 隆史

(72)【発明者】

【氏名】青木 豊広

(72)【発明者】

【氏名】中村 英司

【審査官】早川 朋一

(56)【参考文献】

【文献】特開２０１１－１６６０２６（ＪＰ，Ａ）

【文献】特開２０１６－００４８３５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０１２３２８４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２０５－２１／３２１５

Ｈ０１Ｌ ２１／６０－２１／６０７

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／８２－２１／８２２

Ｈ０１Ｌ ２３／４８－２３／５０

Ｈ０１Ｌ ２３／５２－２３／５３８

Ｈ０１Ｌ ２５／０４－２５／０７５

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

各々が少なくとも１つのチップ・ブロックを含む複数のチップ層を準備するステップであって、各チップ・ブロックは、同じ機能が割り当てられた複数の電極を含む、前記準備するステップと、
重なり合うチップ・ブロックの少なくとも１つのスタックを形成するように前記複数のチップ層を順次積層するステップであって、各スタックは、水平面におけるシフトを有する垂直に配列された電極の複数のグループを保持する、前記積層するステップと、
前記複数のグループの少なくとも１つについて、前記複数のチップ層に少なくとも部分的にスルー・ホールを形成し、前記複数のグループの前記少なくとも１つにおける垂直に配列された電極の電極表面を露出させるステップと、
伝導性材料によって前記スルー・ホールを充填するステップと
を含む、方法。

【請求項2】

前記少なくとも１つのチップ・ブロックは、回転対称の方式で配置されたチップ・ブロックのアレイを含み、前記複数のチップ層を積層するステップは、前記複数のチップ層のうち１つの前記アレイ内の各チップ・ブロックが前記複数のチップ層のうち他のものの前記アレイ内の対称的に位置するチップ・ブロックと重なり合うようにして行われ、前記重なり合うチップ・ブロックの前記少なくとも１つのスタックは、重なり合うチップ・ブロックのスタックのアレイを含む、請求項１に記載の方法。

【請求項3】

各チップ・ブロックは、前記チップ・ブロックの前記アレイの配置と同じ回転対称を有する同一形状を有し、各チップ・ブロックについての前記複数の電極のそれぞれの表面は、前記チップ・ブロックの中心周りの回転操作が加えられた場合に各表面が他の表面と隣接し、かつ少なくとも部分的にシフトされるように構成されるように配置される、請求項２に記載の方法。

【請求項4】

前記複数のチップ層を積層するステップは、前記グループにおける前記垂直に配列された電極の前記電極表面が前記水平面において一周するように配置されるように行われる、請求項２または３に記載の方法。

【請求項5】

前記複数のチップ層を積層するステップは、
１つ以上の絶縁接着層によって前記複数のチップ層を結合するステップを含み、前記重なり合うチップ・ブロックの各スタックは、前記１つ以上の絶縁接着層各々の対応部分を保持する、請求項２～４のいずれか１項に記載の方法。

【請求項6】

前記１つ以上の絶縁接着層のうち少なくとも２つの各対応部分は、形成されるべき前記スルー・ホールの一部としての開口部を有する、請求項５に記載の方法。

【請求項7】

各電極表面はホール形成に対するストッパとして働くように構成され、かつ前記複数のチップ層を貫通する前記スルー・ホールの中心部分の形成を可能にする形状を有し、前記スルー・ホールの前記中心部分はいずれの前記電極表面によってもカバーされない部分である、請求項６に記載の方法。

【請求項8】

前記アレイの配置の前記回転対称はｎ回回転対称であり、１つのチップ層を他のチップ層に積層するステップにおいて行われる各回転は、積層のベース位置に関する前記アレイの中心周りの３６０／ｎ＊ｉ（ｉ＝１，…，ｎ－１）度の回転であり、前記チップ層の数はｎであり、各チップ・ブロックは平面充填の単位形状を有し、前記スルー・ホールはｎまたはｎ－１チップ層を貫くように形成される、請求項２～７のいずれか１項に記載の方法。

【請求項9】

ｎは４であり、各チップ・ブロックは略正方形の形状を有する、請求項８に記載の方法。

【請求項10】

複数の積層アセンブリを得るために、前記複数のチップ層を準備するステップと、前記複数のチップ層を積層するステップと、前記スルー・ホールを形成するステップとが繰り返し行われ、前記スルー・ホールを前記形成するステップは、前記スルー・ホールが各積層アセンブリを部分的に貫通するようにして行われ、前記方法は、さらに、
前記積層アセンブリの前記スルー・ホールが互いに連絡するように前記複数の積層アセンブリを積層するステップを含み、前記スルー・ホールを充填するステップは、前記複数の積層アセンブリに対して一度に行われる、請求項２～９のいずれか１項に記載の方法。

【請求項11】

複数の積層アセンブリを得るために、前記複数のチップ層を準備するステップと、前記複数のチップ層を積層するステップとが繰り返し行われ、前記方法はさらに、
並進シフトを伴って前記複数の積層アセンブリを積層するステップを含み、前記スルー・ホールを形成するステップおよび前記スルー・ホールを充填するステップは、それぞれ前記複数の積層アセンブリに対して一度に行われる、請求項２～９のいずれか１項に記載の方法。

【請求項12】

準備される各チップ層は、ウェハまたはパネルの形を有し、前記方法はさらに、
前記複数のチップ層をダイシングして複数のチップ・アセンブリにするステップを含み、各チップ・アセンブリは、前記重なり合うチップ・ブロックの各スタックに対応する、請求項２～１１のいずれか１項に記載の方法。

【請求項13】

前記スルー・ホールを形成するステップは、エッチングもしくはレーザ処理またはその両方によって行われ、前記スルー・ホールを充填するステップは、射出成形はんだ付け（ＩＭＳ）技術によって行われる、請求項１～１２のいずれか１項に記載の方法。

【請求項14】

各チップ・ブロックは、半導体デバイスまたは薄膜電池を有する、請求項１～１３のいずれか１項に記載の方法。

【請求項15】

少なくとも１つのチップ・ブロックを含むチップ層であって、各チップ・ブロックは、前記チップ層を貫くビア・ホールの形成が可能な複数の区域を有する、前記チップ層と、
各チップ・ブロックについて前記区域のそれぞれの位置に置かれた複数の電極とを含み、前記複数の電極には同じ機能が割り当てられ、かつそれぞれの電極表面は、各電極表面が、他の１つの電極表面に対する所定の操作に基づいて水平面におけるシフトを伴って前記他の１つの電極表面に隣接するように配置される、チップ構造。

【請求項16】

前記チップ層の前記少なくとも１つのチップ・ブロックは、回転対称の方式で配置されたチップ・ブロックのアレイを含み、前記チップ層の前記アレイの各チップ・ブロックが、他の対称的に位置するチップ・ブロックに対して前記チップ層の前記アレイの中心周りの回転操作が加えられた場合に、前記チップ層の前記アレイの前記他の対称的に位置するチップ・ブロックと重なり合うようにされる、請求項１５に記載のチップ構造。

【請求項17】

前記チップ層の前記アレイにおける各チップ・ブロックは、前記チップ・ブロックの前記アレイの配置と同じ回転対称を有する同一形状を有する、請求項１６に記載のチップ構造。

【請求項18】

前記チップ構造はさらに、
前記チップ層の上または中に形成された絶縁接着層を含み、各絶縁接着層は、前記チップ・ブロックの前記アレイに対応する複数の部分を含む、請求項１６または１７に記載のチップ構造。

【請求項19】

前記絶縁接着層の各部分は、前記電極表面の位置に置かれた複数の開口部を有する、請求項１８に記載のチップ構造。

【請求項20】

前記回転対称はｎ回回転対称であり、前記アレイの中心周りの前記回転操作は、３６０／ｎ度の回転であり、前記チップ・ブロックの中心周りの前記回転操作は、３６０／ｎ度の回転であり、前記アレイの各チップ・ブロックは平面充填の単位形状を有する、請求項１６～１９のいずれか１項に記載のチップ構造。

【請求項21】

積層チップ構造であって、請求項１５～２０のいずれか１項に記載のチップ構造を複数含み、前記複数のチップ構造は、重なり合うチップ・ブロックのスタックを形成するように積層された複数のチップ層を提供し、前記スタックにおける前記重なり合うチップ・ブロックのうち少なくとも２つのそれぞれのビア・ホールは、スルー・ホールを形成するように互いに連絡しており、前記複数のチップ構造はさらに、前記重なり合うチップ・ブロックの前記スタックに対して、同じ機能を割り当てられた、垂直に配列された電極の複数のグループを提供し、各グループの前記垂直に配列された電極は水平面におけるシフトを有するように配置され、前記積層チップ構造はさらに、
前記重なり合うチップ・ブロックの前記スタックに対する前記スルー・ホールに充填された伝導性材料を含み、前記スルー・ホールに充填された前記伝導性材料は、前記グループのうちの１つの垂直に配列された電極の電極表面と接触している、積層チップ構造。

【請求項22】

各チップ層は１つのチップ・ブロックを含み、前記複数のチップ層は、１つのチップ層の前記チップ・ブロックが他のチップ層の前記チップ・ブロックと回転対称の方式で重なり合うように積層され、前記積層チップ構造は、個片化されたチップ・アセンブリである、請求項２１に記載の積層チップ構造。

【請求項23】

各チップ層は、回転対称の方式で配置されたチップ・ブロックのアレイを含み、１つのチップ層の前記アレイ内の各チップ・ブロックが他のチップ層の前記アレイ内の対称的に位置するチップ・ブロックと重なり合うことで、前記重なり合うチップ・ブロックの前記スタックと、重なり合うチップ・ブロックの１つ以上の他のスタックとを構成するように前記複数の前記チップ層が積層され、前記重なり合うチップ・ブロックの前記スタックおよび前記他のスタックはアレイ状に配置される、請求項２１または２２に記載の積層チップ構造。

【請求項24】

前記グループのうちの前記１つの前記垂直に配列された電極の前記電極表面は、前記スルー・ホールの中心周りを一周以上するように配置され、前記複数のチップ層は少なくとも１ユニットの積層された複数の層を含み、積層された複数の層の各ユニットは一周に対応する、請求項２３に記載の積層チップ構造。

【請求項25】

前記積層チップ構造はさらに、
２つ以上の絶縁接着層を含み、各絶縁接着層は、隣接する２つのチップ層を結合し、かつ前記重なり合うチップ・ブロックの前記スタックの前記アレイに対応する複数の部分を含み、対応する部分の少なくとも２つは前記スルー・ホールの一部としてのそれぞれの開口部を有する前記１つのグループに関係する、請求項２３または２４に記載の積層チップ構造。

【請求項26】

積層チップ構造であって、
重なり合うチップ・ブロックのスタックを形成するように積層された複数のチップ層であって、前記スタックにおける前記重なり合うチップ・ブロックのうち少なくとも２つは、スルー・ホールを形成するように互いに連絡するそれぞれのビア・ホールを有する、前記複数のチップ層と、
前記重なり合うチップ・ブロックの前記スタックに対する、同じ機能を割り当てられた、垂直に配列された電極の複数のグループであって、各グループの前記垂直に配列された電極は、水平面におけるシフトを有するように配置される、前記電極の複数のグループと、
前記重なり合うチップ・ブロックの前記スタックに対する前記スルー・ホールに充填された伝導性材料であって、前記スルー・ホールに充填された前記伝導性材料は、前記複数のグループのうちの１つの垂直に配列された電極の電極表面と接触している、前記伝導性材料と
を含む、積層チップ構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般的にチップの組み立てに関し、より具体的には複数のチップを組み立てる方法と、この方法で用いるためのチップ構造と、複数のチップを含む積層チップ構造とに関する。

【発明の概要】

【0002】

半導体デバイスの高性能化および高密度集積化への要求の高まりに応えて、将来のコンピュータ・システムの性能を改善するために、広帯域の信号伝送および短い配線長を可能にする３Ｄ集積技術が注目を集めている。

【0003】

スルー・シリコン・ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａｓ）による３次元（３Ｄ：Ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ）集積が広く研究開発されている。ＴＳＶによる３Ｄパッケージングの従来技術において、シリコン・ウェハを貫くように形成されたＴＳＶは、銅（Ｃｕ）めっきによって充填され、次いでＴＳＶを有するシリコン・ウェハがダイシングされて複数の個片化された半導体チップが得られ、最後に個片化されたチップは、積層されてＴＳＶによって結合される。積層されたチップ間の相互接続は、一般的にはんだバンプ接合によって達成される。

【0004】

３Ｄチップ・アセンブリの製造プロセスにおいて、たとえチップが同じ機能を有していても（すなわち同種集積）、スルー・ホールの設計は各積層レベルに対して異ならせる必要があることがある。よってパッドの設計およびマスク・パターンは、各積層レベルに対し固有のものであり、結果的にパッド設計およびマスク・パターンのバリエーションをもたらす。よって、各積層レベルに固有の部品番号（Ｐ／Ｎ：ｐａｒｔ ｎｕｍｂｅｒ）を割り当てる必要があるため、製造制御が複雑になる。加えて、各積層レベルに対する歩留まりが顕著に異なる場合、多くの余剰な部品が製造されることになり、それによって製造プロセスの効率が下がる。

【0005】

したがって、製造制御の複雑さを低減させてチップ・アセンブリ製造の効率を改善することが可能な新規のチップ組み立て技術が必要とされている。

【0006】

本発明の実施形態によると、複数のチップを組み立てる方法が提供される。この方法は、複数のチップ層を準備するステップを含み、各々のチップ層は、少なくとも１つのチップ・ブロックを含む。各チップ・ブロックは、同じ機能を割り当てられた複数の電極を含む。この方法は、重なり合うチップ・ブロックの少なくとも１つのスタックを構成するように回転を伴って複数のチップ層を順次積層するステップも含み、各スタックは、水平面におけるシフトを有する垂直に配列された電極の複数のグループを保持する。この方法はさらに、少なくとも１つのグループについて、複数のチップ層に少なくとも部分的にスルー・ホールを形成し、そのグループの垂直に配列された電極の電極表面を露出させるようにするステップを含む。この方法はさらに、伝導性材料によってスルー・ホールを充填するステップを含む。

【0007】

本発明の実施形態による方法を用いることによって、チップ・アセンブリの製造制御を簡略化でき、かつチップ・アセンブリの製造効率を改善できる。積層レベルにかかわらず、チップ設計の種類、マスク設計、および部品番号の数を低減できるため、設計作業負荷、非反復的エンジニアリング・コスト、製造制御の複雑さ、および製造の無駄を低減できる。

【0008】

ある実施形態において、少なくとも１つのチップ・ブロックは回転対称の方式で配置されたチップ・ブロックのアレイを含み、複数のチップ層の積層は、１つのチップ層のアレイ内の各チップ・ブロックが他のチップ層のアレイ内の対称的に位置するチップ・ブロックと重なり合うようにして行われ、重なり合うチップ・ブロックの少なくとも１つのスタックは、重なり合うチップ・ブロックのスタックのアレイを含む。これによって、製造制御の複雑さを少なくし、かつ製造効率を高めて複数のチップ・アセンブリを一度に製作できる。

【0009】

本発明の特定の実施形態において、複数のチップ層の積層は、１つ以上の絶縁接着層によって複数のチップ層を結合するステップを含み、ここで重なり合うチップ・ブロックの各スタックは、１つ以上の絶縁接着層各々の対応部分を保持する。

【0010】

本発明の別の特定の実施形態において、１つ以上の絶縁接着層のうち少なくとも２つの各対応部分は、形成されるべきスルー・ホールの一部としての開口部を有する。

【0011】

本発明の別の実施形態において、各電極表面はホール形成に対するストッパとして働くように構成され、かつ複数のチップ層を貫通するスルー・ホールの中心部分の形成を可能にする形状を有し、このスルー・ホールの中心部分は、いずれの電極表面によってカバーされない部分である。これによって、たとえ積層前に単一マスク設計によって絶縁接着層に開口部が形成されても、絶縁接着層から除去される空間におけるスルー・ホール内の残余空隙の発生が最小限となり得る。

【0012】

本発明の特定の実施形態において、アレイの配置の回転対称はｎ回回転対称であり、１つのチップ層を他のチップ層に積層するステップにおいて行われる各回転は、積層のベース位置に関するアレイの中心周りの３６０／ｎ＊ｉ（ｉ＝１，…，ｎ－１）度の回転であり、チップ層の数はｎであり、各チップ・ブロックは平面充填の単位形状を有し、スルー・ホールはｎまたはｎ－１チップ層を通るように形成される。

【0013】

本発明の別の実施形態において、ｎは４であり、各チップ・ブロックは正方形の形状を有する。これによって、設計ツール、リソグラフィ・ツールおよびダイシング・ツールを矩形以外の特殊形状に適合させる必要がなくなる。標準的な設計ツール、リソグラフィ・ツールおよびダイシング・ツールを任意の適合化なしに使用できる。

【0014】

本発明の別の実施形態において、複数の積層アセンブリを得るために、複数のチップ層の準備と、複数のチップ層の積層と、スルー・ホールの形成とが繰り返し行われる。スルー・ホールが各積層アセンブリを部分的に貫通するように、スルー・ホールの形成が行われる。この方法はさらに、積層アセンブリのスルー・ホールが互いに連絡するようにして複数の積層アセンブリを積層するステップを含む。積層された複数の積層アセンブリに対して、スルー・ホールの充填が一度に行われる。代替的には、複数の積層アセンブリを得るために、複数のチップ層の準備と、複数のチップ層の積層とが繰り返し行われる。この方法はさらに、並進シフトを伴って複数の積層アセンブリを積層するステップを含む。複数の積層アセンブリに対して、スルー・ホールの形成およびスルー・ホールの充填がそれぞれ一度に行われる。これによって、積層レベルの数を２倍および３倍などにできる。

【0015】

本発明の別の実施形態において、準備された各チップ層はウェハまたはパネルの形を有し、この方法はさらに、複数のチップ層をダイシングして複数のチップ・アセンブリにするステップを含み、各チップ・アセンブリは、重なり合うチップ・ブロックの各スタックに対応する。チップ・レベルの代わりにウェハまたはパネル・レベルにおいて相互接続が確立され得る。

【0016】

本発明のさらなる実施形態において、スルー・ホールの形成はエッチングもしくはレーザ処理またはその両方によって行われ、スルー・ホールの充填はＩＭＳ（射出成形はんだ付け（Ｉｎｊｅｃｔｉｏｎ Ｍｏｌｄｅｄ Ｓｏｌｄｅｒｉｎｇ））技術によって行われる。これによって、製造コストをさらに低減できる。伝導性材料の合金組成物の柔軟性およびピッチの狭小化に対応できる能力を得ることができる。たとえ層の数が増えて、それに従ってスルー・ホールのアスペクト比が高くなっても、適用可能である。

【0017】

本発明の特定の実施形態において、各チップ・ブロックは半導体デバイスまたは薄膜電池を有する。

【0018】

本発明の他の実施形態によると、チップ構造が提供される。チップ構造は少なくとも１つのチップ・ブロックを含むチップ層を含み、各々のチップ・ブロックはチップ層を貫くビア・ホールの形成が可能な複数の区域を有する。チップ構造は、各チップ・ブロックに対する区域のそれぞれの位置に置かれた複数の電極をも含む。複数の電極には同じ機能が割り当てられ、かつそれぞれの電極表面は、別の１つの電極表面にチップ・ブロックの中心周りの回転操作が加えられた場合に水平面におけるシフトを伴ってその別の１つの電極表面に隣接するように各電極表面が構成されるように配置される。

【0019】

チップ構造は、複数のチップを組み立てるための任意の積層レベルの部品として用いられ得る。このチップ構造を用いることによって、チップ・アセンブリの製造制御を簡略化でき、かつチップ・アセンブリの製造効率を改善できる。積層レベルにかかわらず、チップ設計の種類、マスク設計、および部品番号の数を低減できるため、設計作業負荷、非反復的エンジニアリング・コスト、製造制御の複雑さ、および製造の無駄を低減できる。

【0020】

本発明のさらなる実施形態によると、積層チップ構造が提供される。積層チップ構造は、重なり合うチップ・ブロックのスタックを形成するように回転を伴って積層された複数のチップ層を含む。各スタックの重なり合うチップ・ブロックの少なくとも２つは、スルー・ホールを形成するように互いに連絡するそれぞれのビア・ホールを有する。積層チップ構造は、重なり合うチップ・ブロックの各スタックに対して、同じ機能を割り当てられた垂直に配列された電極の複数のグループをも含む。各グループの垂直に配列された電極は、水平面におけるシフトを有するように配置される。積層チップ構造は、さらに、重なり合うチップ・ブロックの各スタックに対するスルー・ホールに充填された伝導性材料を含む。スルー・ホールに充填された伝導性材料は、１つのグループの垂直に配列された電極の電極表面と接触する。

【0021】

この積層チップ構造は、低コストであり、信頼性の高い接続性を伴って容易に製作される。

【0022】

本発明の技術を通じて、付加的な特徴および利点が実現される。本発明のその他の実施形態および態様が本明細書に詳細に記載され、請求される発明の一部とみなされる。

【0023】

本明細書の末尾の請求項において、本発明とみなされる主題を特定的に指摘し、明確に請求している。本発明の前述およびその他の特徴および利点は、添付の図面とともに得られる以下の詳細な説明から明らかである。なお、図面における構成要素および層のサイズおよび相対位置は、必ずしも縮尺通りに描かれていない。図面の視認性を改善するために、これらの構成要素または層のいくつかは任意に拡大されて位置決めされている。

【図面の簡単な説明】

【0024】

【図1】図１（Ａ）、図１（Ｂ）、図１（Ｃ）および図１（Ｄ）は、本発明の実施形態による垂直導体を伴う場合および伴わない場合の積層半導体チップ・アセンブリを示す上面図および断面図である。

【図2】図２（Ａ）、図２（Ｂ）および図２（Ｃ）は、チップ・アセンブリの１つの垂直導体の周りを示す拡大上面図および拡大断面図である。

【図3】図３（Ａ）および図３（Ｂ）は、垂直導体を伴わないチップ・アセンブリの１つの垂直導体の周りを示す拡大上面図および斜視図である。

【図4】本発明の実施形態によるチップ・アセンブリを製作するために使用され得る半導体ウェハを示す概略図である。

【図5】本発明の実施形態による複数の半導体ウェハを積層するやり方を示す図である。

【図6】重なり合うチップ・ブロックの１つのスタックに注目して、ウェハを積層するやり方を示す図である。

【図7】図７（Ａ）～図７（Ｈ）は、本発明の実施形態による組み立てプロセスの各ステップにおいて得られる構造を示す断面図である。

【図8】本発明の実施形態による垂直導体を伴わない積層ウェハ・アセンブリを示す上面図である。

【図9】本発明の実施形態による積層ウェハ・アセンブリをダイシングして複数の積層半導体チップ・アセンブリにするやり方を示す図である。

【図10】本発明の実施形態によるスルー・ホールおよび電極の種々の設計を示す図である。

【図11】本発明の特定の実施形態によるスルー・ホール内の空隙の発生を回避し得る技術を説明する図である。

【図12】図１２（Ａ）、図１２（Ｂ）および図１２（Ｃ）は、本発明の特定の実施形態による８層を有する積層半導体チップ・アセンブリに対する組み立てプロセスの各ステップにおいて得られる構造を示す断面図である。

【図13】本発明の別の特定の実施形態による８層を有する積層半導体チップ・アセンブリに対する代替的な組み立てプロセスを示す図である。

【図14】図１４（Ａ）および図１４（Ｂ）は、代替的な組み立てプロセスの各ステップにおいて得られる構造を示す断面図である。

【図15】図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）および図１５（Ｄ）は、本発明の特定の実施形態による正三角形の形状を有する積層半導体チップ・アセンブリを製作するやり方を示す図である。

【図16】図１６（Ａ）および図１６（Ｂ）は、本発明の特定の実施形態による正六角形の形状を有する積層半導体チップ・アセンブリを製作するやり方を示す図である。

【図17】図１７（Ａ）および図１７（Ｂ）は、本発明の特定の実施形態による正六角形の形状による組み立てプロセスの各ステップにおいて得られる構造を示す断面図である。

【図18】図１８（Ａ）および図１８（Ｂ）は、本発明の代替的実施形態による垂直導体を伴う積層半導体チップ・アセンブリを示す断面図である。

【図19】図１９（Ａ）、図１９（Ｂ）、および図１９（Ｃ）は、本発明の別の実施形態による垂直導体を伴う積層電池チップ・アセンブリを示す上面図および断面図である。

【図20】図２０（Ａ）～２０（Ｃ）は、各積層レベルに対して特定的に設計された複数の電極レイアウトを伴う関連する組み立てプロセスの各ステップにおいて得られる構造を示す断面図である。

【発明を実施するための形態】

【0025】

以後、本発明の実施形態を説明することとするが、以下に記載される実施形態は、単なる例として言及されるものであり、本発明の範囲を限定することは意図されていないことが当業者に理解されるだろう。

【0026】

本発明による実施形態は、複数のチップを組み立てる方法と、この方法において用いるためのチップ構造と、この方法によって製作される積層チップ構造とに向けられたものであり、ここでは複数のチップが新規の方式で積層される。

【0027】

以後、一連の図１（Ａ）、図１（Ｂ）、図１（Ｃ）および図１（Ｄ）、図２（Ａ）、図２（Ｂ）および図２（Ｃ）、ならびに図３（Ａ）および図３（Ｂ）を参照して、本発明の実施形態による積層チップ構造を説明することとする。この構造は、複数の半導体チップを含む積層半導体チップ・アセンブリ１００である。

【0028】

図１（Ａ）および図１（Ｂ）は、それぞれ、積層半導体チップ・アセンブリ１００の上面図および断面図を示している。なお、図１（Ｂ）に示される断面図は、図１（Ａ）の上面図において「Ａ」で示される断面に対応する。

【0029】

図１（Ａ）および図１（Ｂ）に示されるとおり、アセンブリ１００は、順に積層された複数の半導体チップ層１１０と、複数の層１１０中に形成された複数の垂直導体１３０とを含む。複数の層１１０は、層間絶縁接着剤によって結合されてもよく、各々の層間絶縁接着剤は、上側および下側の層１１０の間に挟まれる。層間絶縁接着剤については、後でより詳細に説明することとする。

【0030】

各層１１０は、１つの半導体チップ（「ダイ」とも呼ばれる）に相当する。各層１１０は、たとえばシリコン、炭化ケイ素、サファイア、および化合物半導体（例えば、リン化ガリウム（ＧａＰ）、ガリウムヒ素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、窒化ガリウム（ＧａＮ））などの半導体材料でできている。

【0031】

複数の層１１０は、回転対称を有する同一形状を有してもよい。各層１１０の形状は、平面充填、より具体的には正平面充填の単位形状と同一である。１つ以上の特定の実施形態において、層１１０の形状は、正方形、正三角形または正六角形であってもよい。ある実施形態において、図１（Ａ）に示されるとおり、各層１１０は４回回転対称を有する略正方形の形状を有する。

【0032】

図１（Ａ）および図１（Ｂ）に示されるとおり、アセンブリ１００内には４つの層１１０Ａ～１１０Ｄがある。アセンブリ１００内の層の数は、層１１０の形状の回転対称の位数に対応する。

【0033】

図１（Ｂ）に示される矢印の表記によって示されるとおり、複数の層１１０は、回転を伴って積層される。矢印の方向は、その矢印がラベル付けされた層１１０の参照の向きを表す。ベース位置（例、底部層１１０Ａ）に対して各層１１０に適用される回転は、アセンブリ１００（および層１１０）の中心周りの３６０／ｎ＊ｉ（ｉ＝１，…，ｎ－１）度の回転であり、ここでｎは、層１１０の形状の回転対称の位数を示す。なお、アセンブリ１００の中心は、２本の２点鎖線の対角線によって示されている。図１（Ａ）および図１（Ｂ）に示されるとおり、ｎは４であり、回転の角度は、ベース位置（すなわち０度）に関してそれぞれ９０、１８０、および２７０度である。

【0034】

垂直導体１３０は、複数の層１１０を相互接続する。各垂直導体１３０は、伝導性材料でできており、この伝導性材料は、金属、金属合金、もしくはその他の伝導性材料、またはその組み合わせを含んでもよい。本発明の実施形態において、伝導性材料は、はんだであり、このはんだは柔軟に調整されたはんだ合金組成物によるＩＭＳ（射出成形はんだ付け）技術によって容易に製作され得る。各垂直導体１３０は、図１（Ｂ）に示されるとおりの段構造を有する。

【0035】

垂直導体１３０は、複数のグループに分けられる。複数のグループの各々には異なる機能（識別子「Ｐｘ」で示され、ここで、ｘは、機能のインデックスを示す）が割り当てられてもよい。同じグループにおける複数の垂直導体１３０には同じ機能が割り当てられる。なお、特定の垂直導体に割り当てられた機能とは、その特定の垂直導体１３０によって提供される相互接続の役割を意味する。たとえば、接地（ＧＮＤ：ｇｒｏｕｎｄ）、電源（ＶＣＣ）および特定の入力／出力信号は、機能の種類である。

【0036】

図１（Ａ）および図１（Ｂ）に示されるとおり、垂直導体１３０のグループ数は２であり、これは各層１１０について相互接続されるべき機能の数に対応する。各グループ（すなわち各機能）における垂直導体１３０の数は４であり、これは回転対称の位数に対応し得る。つまり、ここには２グループの垂直導体があり、そこに含まれる第１のグループの４つの垂直導体１３０－Ｐ１Ｉ、１３０－Ｐ１ＩＩ、１３０－Ｐ１ＩＩＩ、１３０－Ｐ１ＩＶ（図１（Ａ）において破線の輪に囲まれている）には機能「Ｐ１」が割り当てられ、第２のグループの４つの垂直導体１３０－Ｐ２Ｉ、１３０－Ｐ２ＩＩ、１３０－Ｐ２ＩＩＩ、１３０－Ｐ２ＩＶ（図１（Ａ）において鎖線の輪に囲まれている）には機能「Ｐ２」が割り当てられている。

【0037】

アセンブリ１００の上面は、複数の領域に分割でき、そのそれぞれに異なる機能を有する垂直導体１３０の１セットが製作されている。領域の数は、回転対称の位数に対応する。図１（Ａ）および図１（Ｂ）に示されるとおり、ここには２本の２点鎖線の対角線によって区切られた４つの領域（Ｉ、ＩＩ、ＩＩＩ、ＩＶ）があり、各々の領域は、異なる機能（Ｐ１、Ｐ２）を有する複数の垂直導体１３０の１つのセットを有する。なお、区切られた領域が、層１１０の形状と同じ回転対称を有する限り、アセンブリ１００の表面を区切るやり方は限定されない。

【0038】

垂直導体１３０のレイアウトも、層１１０の形状と同じ回転対称を有する。より具体的には、図１（Ａ）の点線の曲線矢印で示されるとおり、各グループまたは機能の垂直導体（例、１３０－Ｐ１Ｉ、１３０－Ｐ１ＩＩ、１３０－Ｐ１ＩＩＩ、１３０－Ｐ１ＩＶ）の位置と、異なる機能を有する垂直導体１３０間の相対的位置関係（例、１３０－Ｐ１ｙおよび１３０－Ｐ２ｙ（ｙ＝Ｉ，ＩＩ，ＩＩＩ，ＩＶ）の幾何学的配列）とは同じ回転対称を有する。

【0039】

なお、図１（Ａ）～１（Ｂ）に示されるグループの数および機能の数は例であり、特定の値（すなわち２）に限定されない。グループの数および機能の数は、半導体チップ１１０の仕様に依存し得る。本発明の他の特定の実施形態においては、２より多いグループおよび機能が存在してもよい。

【0040】

図１（Ｃ）および図１（Ｄ）は、垂直導体１３０が透過的に示された場合のアセンブリ１００の上面図および断面図をそれぞれ示している。なお、図１（Ｄ）に示される断面図は、図１（Ｃ）に示される上面図において「Ａ」で示される断面に対応する。

【0041】

図１（Ｃ）および図１（Ｄ）に示されるとおり、アセンブリ１００は、さらに、各垂直導体１３０について、層１１０の表面上に形成された複数の電極（パッドとも呼ばれる）１１２と、スルー・ホール１２８とを含み、図１（Ｃ）の上面図においてはこのスルー・ホール１２８を通じてこれらの電極１１２の表面を見ることができる。「スルー」ホール１２８とは、少なくとも１つのチップ層１１０を貫通する穴のことである。スルー・ホール１２８は、複数の層１１０全体を貫通する必要はない。なお、異なるレベルの電極表面が、異なるハッチングで示されている。各電極１１２は、金属材料（例、Ｃｕ、Ａｌなど）およびその他の伝導性材料のうちの任意のものでできていてもよい。

【0042】

図１（Ｃ）および図１（Ｄ）に示されるとおり、各垂直導体１３０についての電極１１２の数は、４であり、これは層１１０の形状の回転対称の位数に対応する。よって、図１（Ｃ）の上面図においては、垂直導体１３０の各位置に４つの電極１１２Ａ～１１２Ｄの電極表面を見ることができる。なお、特定の垂直導体１３０－Ｐ１ＩＶに対する電極の１つの代表的グループのみに番号をラベル付けしている。

【0043】

図１（Ｃ）に示されるとおり、これら４つの電極１１２Ａ～１１２Ｄは、１グループの垂直に配列された電極１４０（より具体的には、垂直導体１３０－Ｐ１ＩＶに対応しているのでグループ１４０－Ｐ１ＩＶ）を構成する。図１（Ｃ）に示されるとおり、垂直導体１３０の伝導性材料が存在しないと想定した場合に、垂直に配列された電極１１２Ａ～１１２Ｄすべての電極表面が上部から少なくとも部分的に見えるように、垂直に配列された電極１１２Ａ～１１２Ｄは水平面において互いにシフトされている。図１（Ｄ）に示されるとおり、垂直に配列された電極１１２Ａ～１１２Ｄの各電極表面は、底部または段を提供し、結果的に階段状の構造をもたらしている。

【0044】

なお、「垂直」という用語は、アセンブリ１００（および層１１０）の主面（上面または裏面）に対して垂直の方向と定義され、これは積層方向と一致する。垂直方向は、図１（Ｂ）および図１（Ｄ）において「Ｚ」でラベル付けされた矢印によって示される。「水平」という用語は、垂直方向に対して直角を成す平面内の方向と定義され、これはアセンブリ１００（およびチップ層１１０）の主面の平面と一致する。水平面は、図１（Ａ）および図１（Ｃ）において「Ｘ」および「Ｙ」とラベル付けされた矢印によって表される。

【0045】

さらに、グループ１４０における垂直に配列された電極１１２Ａ～１１２Ｄの電極表面は、水平面において一周するように配置される。垂直導体１３０とは対照的に、各機能に対する垂直に配列された電極（例、グループ１４０－Ｐ１Ｉ、１４０－Ｐ１ＩＩ、１４０－Ｐ１ＩＩＩ、１４０－Ｐ１ＩＶ）の幾何学的配列は、層１１０の形状と同じ回転対称を有さず、図１（Ｃ）における破線矢印で示されるとおりの水平面における並進対称を有する。

【0046】

なお、記載される本発明の実施形態においては、各機能に対して４つの垂直導体１３０－ＰｘＩ～ＩＶ（例、ｘ＝１，２）が存在し、垂直導体１３０は、垂直に配列された電極の全グループ１４０－Ｐｘｙ（ｘ＝１，２；ｙ＝Ｉ，ＩＩ，ＩＩＩ，ＩＶ）のそれぞれの位置に置かれている。しかし、本発明の他の実施形態においては、各機能（例、Ｐｘ；ｘ＝１，２）に対して少なくとも１つの垂直導体１３０－Ｐｘｙ（例、ｙ＝Ｉ、ＩＩ、ＩＩＩ、およびＩＶのうちの少なくとも１つ）が存在する。

【0047】

図２（Ａ）は、アセンブリ１００の１つの垂直導体１３０の周りの拡大上面図を示している。４つの垂直に配列された電極１１２Ａ～１１２Ｄの電極表面の輪郭は、それぞれ２点鎖線（１１２Ａ）、鎖線（１１２Ｂ）、破線（１１２Ｃ）および点線（１１２Ｄ）で表されている。

【0048】

積層の配置精度を考慮して、各電極１１２のサイズは、スルー・ホール１２８（および垂直導体１３０）のサイズの１／ｎよりもわずかに大きい。図２（Ａ）に示されるとおり、垂直に配列された電極１１２Ａ～１１２Ｄは、各電極表面が水平面において垂直に配列された電極１１２Ａ～１１２Ｄの他のものと隣接し、他のものから少なくとも部分的にシフトされ、かつ重なり合うように配置される。たとえば、電極１１２Ａは、電極１１２Ｂ、１１２Ｄと隣接し、電極１１２Ｂ、１１２Ｄと部分的に重なり合い、かつ、水平面のそれぞれの方向に沿って両方の電極１１２Ｂ、１１２Ｄからわずかにシフトされている。同じことが他の電極１１２Ｂ～１１２Ｄにも当てはまり得る。

【0049】

図２（Ｂ）および図２（Ｃ）は、アセンブリ１００の１つの垂直導体１３０の周りの拡大断面図を示している。なお、図２（Ｂ）および図２（Ｃ）に示される断面図は、それぞれ図２（Ａ）に示される上面図において「Ｂ」および「Ｃ」で示される断面に対応する。加えて、対応する断面と交差しない構成要素についても、こうした構成要素の輪郭が、点線および破線などの実線以外の線によって示されていることに留意されたい。

【0050】

より具体的には、「Ｃ」および「Ｂ」で示される断面において交差する垂直導体１３０の輪郭は、それぞれ図２（Ｂ）および図２（Ｃ）の断面図において点線１３０ａで示されている。「Ｃ」で示される断面において交差する電極１１２Ａ、１１２Ｂの輪郭は、図２（Ｂ）の断面図において鎖線および２点鎖線で示されている。「Ｂ」で示される断面において交差する電極１１２Ｃ、１１２Ｄの輪郭は、図２（Ｃ）の断面図において破線および点線で示されている。

【0051】

図２（Ｂ）および図２（Ｃ）に示されるとおり、アセンブリ１００は、１つ以上の層間絶縁接着剤１０２Ｂ～１０２Ｄをさらに含んでもよく、各々の層間絶縁接着剤１０２Ｂ～１０２Ｄは、上側および下側の層間（１１０Ａ－１１０Ｂ，１１０Ｂ－１１０Ｃ，１１０Ｃ－１１０Ｄ）に挟まれている。各層間絶縁接着剤１０２は、たとえばＰＩ（ポリイミド（ｐｏｌｙｉｍｉｄｅ））、ＢＣＢ（ベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ））、ポリベンゾオキサゾール（ＰＢＯ：ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、またはその他のポリマーなどの絶縁樹脂のうちの任意のものでできていてもよい。

【0052】

垂直に配列された電極１１２Ａ～１１２Ｄは、複数の層１１０の表面のそれぞれのレベルに位置する。垂直に配列された電極１１２Ａ～１１２Ｄは、それぞれの電極表面を有し、各々の電極表面は、垂直導体１３０と接触する。

【0053】

図２（Ｂ）および図２（Ｃ）に示されるとおり、垂直導体１３０は、少なくとも部分的に層１１０Ａ～１１０Ｄを貫通する。記載される本発明の実施形態において、垂直導体１３０が形成される層の数はｎであり、これは回転対称の位数に対応する。

【0054】

図３（Ａ）および図３（Ｂ）は、垂直導体１３０が透過的に示された場合のアセンブリ１００の１つの垂直導体１３０周りの拡大上面図および斜視図をそれぞれ示している。

【0055】

図３（Ａ）および図３（Ｂ）に示されるとおり、垂直に配列された電極１１２Ａ～１１２Ｄの電極表面は、複数の層１１０Ａ～１１０Ｄに関するそれぞれのレベル、より具体的には複数の層１１０Ａ～１１０Ｄの表面のレベルにおいて、螺旋状（spirally or helically）に配置されており、結果的に螺旋状（spirally or helically）の階段状の構造をもたらしている。

【0056】

図３（Ｂ）に示されるとおり、複数の層１１０Ａ～１１０Ｄは、それぞれ自身を貫くように形成されたビア・ホール１２８Ａ～１２８Ｄを有する。複数の層１１０Ａ～１１０Ｄのビア・ホール１２８Ａ～１２８Ｄは、互いに重なり合って連絡しており、異なるホール形状を有し、螺旋状（spirally or helically）の階段状の構造を有するスルー・ホール１２８を形成するようになっている。垂直に配置された電極１１２Ａ～１１２Ｄの電極表面は、スルー・ホール１２８内で露出されている。

【0057】

なお、一連の図１（Ａ）、図１（Ｂ）、図１（Ｃ）および図１（Ｄ）、図２（Ａ）、図２（Ｂ）および図２（Ｃ）、ならびに図３（Ａ）および図３（Ｂ）に示されるとおり、層１１０の数は４である。しかし、層１１０の数は限定されなくてもよい。本発明の特定の実施形態において、層１１０の数は、ｍにｎを乗じたものであってもよく、ここでｍは、１ユニットがｎ層を含むと想定したときのユニット数を表し、電極表面は、このｎ層によって水平面においてスルー・ホール１２８の中心周りを一周する。ｍが２以上である場合は、上部からすべての垂直に配列された電極の電極表面が見られないだろう。この場合は、垂直導体１３０の伝導性材料および上側のユニット（単数または複数）が存在しないと想定した場合に、各ユニットに対するすべての垂直に配列された電極１１２の電極表面が上部から少なくとも部分的に見えるように、垂直に配列された電極１１２が配置される。

【0058】

加えて、たとえばアセンブリ１００が積層されるベース基板、アセンブリ１００が搭載されるマザー・ボード、およびアセンブリ１００上に形成される表面配線層など、その他の構造または機能構成要素が存在してもよいことに留意されたい。

【0059】

アセンブリ１００は、ウェハ・ツー・ウェハの積層プロセスを用いて組み立てられ得る。ウェハ・ツー・ウェハの積層プロセスにおいては、複数の半導体ウェハが整列されてから結合され、その後個々のチップ・スタックの個片化が行われる。

【0060】

図４は、アセンブリ１００の製作に用いられ得る半導体ウェハ２５０の概略を示している。図４に示されるウェハ２５０は、本発明の実施形態によるチップ構造に対応する。

【0061】

図４に示されるとおり、ウェハ２５０は、半導体チップ・ブロック２１０のアレイを含み、各々の半導体チップ・ブロック２１０は、個片化後に組み立てられてアセンブリ１００となる１つの半導体チップまたはダイに相当する。なお、図４に示されるウェハ２５０は、適切な厚さを有するように、たとえばバックグラインディングなどの適切な薄化プロセスを受けていてもよい。ウェハ２５０は、図１（Ｂ）および図１（Ｄ）に示される各層１１０に相当するが、単一のチップ・ブロックを含む代わりに新規の方式で配置された複数のブロック２１０を含んでいる。

【0062】

アセンブリ１００および層１１０と同様に、アレイのブロック２１０は、回転対称を有する同一形状を有するように設計される。各ブロック２１０の形状は、平面充填、より具体的には正平面充填の単位形状と同一であり、それは正方形、正三角形、および正六角形を含む。本発明の実施形態において、図４に示されるとおり、各ブロック２１０は、４回回転対称を有する略正方形の形状を有する。なお、ブロック２１０の形状は、個片化の前にはまだ実際に成形されていない。しかし、その形状は、ブロック２１０の集積回路パターンに出現している。

【0063】

アレイは２次元である。図４に示されるとおり、簡便のためにアレイの列数および行数はどちらも４である。よって、ここには１６のブロック２１０－ｉｊ（ｉ＝１，２，３，４；ｊ＝１，２，３，４）がある。しかし、アレイのサイズは４×４に限定されない。本発明の他の実施形態において、アレイがアレイの中心周りでブロック２１０の形状と同じ回転対称を提供する限り、アレイのサイズは１×１、２×２、３×３、６×６、８×８、および１６×１６などであってもよい。なお、アレイの中心は２本の交差する鎖線によって示されている。

【0064】

図４には、代表的なブロック２１０の上面図および底面図も示されている。各ブロック２１０は、それぞれウェハ２５０を貫くビア・ホールの形成が可能にされた複数の区域２１４を有する。

【0065】

各ブロック２１０は、さらに、区域２１４のそれぞれの位置に形成された複数の電極２１２を含む。複数の電極２１２は、複数のグループ（例、破線の輪２２２－Ｐ１に囲まれたＰ１）に分けられ得る。電極２１２の各々のグループに異なる機能が割り当てられてもよく、同じグループの複数の電極２１２には同じ機能が割り当てられる。よって、図４に示される本発明の特定の実施形態においては、各機能に対して４つの電極２１２、合計８つの電極が存在する。なお、簡便のために、たとえば配線金属などのその他の伝導性パターンは図面から省略されている。しかし、電極２１２が形成されていない区域２１４の残余部には任意の伝導性パターンが入らないようにされ得ることに留意されたい。加えて、電極２１２以外の伝導性パターンは、任意の対称性を有する必要がないことに留意されたい。

【0066】

アセンブリ１００と同様に、各ブロック２１０の上面および底面を複数の領域に分割でき、そのそれぞれに異なる機能に対するビア・ホール区域（例、２１４－Ｐ１Ｉ、２１４－Ｐ２ＩＩ）の１セットが準備される。領域の数は、ブロック２１０の形状の回転対称の位数に対応する。図４に示されるとおり、ここには２点鎖線の対角線によって区切られた４つの領域（ｙ＝Ｉ，ＩＩ，ＩＩＩ，ＩＶ）がある。なお、区切られた領域がブロック２１０の形状と同じ回転対称を有する限り、ブロック２１０の表面を区切るやり方は限定されない。

【0067】

ビア・ホール区域２１４のレイアウトも、ブロック２１０の形状と同じ回転対称を有する。より具体的には、各機能のビア・ホール区域２１４の位置、および異なる機能を有するビア・ホール区域２１４間の相対的位置関係も、ブロック２１０の形状と同じ回転対称を有する。これに対して、各機能に対する電極２１２の電極表面の位置は、図１（Ｂ）に示される垂直に配列された電極１１２Ａ～１１２Ｄの幾何学的配列と同様の並進対称を有する。

【0068】

図４には示されていないが、ウェハ２５０は自身の上面または底面に形成された絶縁接着層をさらに含んでもよく、この絶縁接着層はその後の積層プロセスに用いられてもよい。絶縁接着層は、ブロック２１０のアレイに対応する複数の部分に分割され得る。

【0069】

本発明の１つの特定の実施形態において、積層後に絶縁接着層のスルー・ホール区域が除去される場合、絶縁接着層の各部分は平坦な形を有してもよい。本発明の別の特定の実施形態において、積層前に絶縁接着層のスルー・ホール区域が除去される場合、絶縁接着層の各部分はビア・ホール区域２１４の位置に置かれた複数の開口部を有してもよい。

【0070】

図５は、ウェハ２５０を積層するやり方を示している。ウェハ積層レベルにかかわらず、図４に示されるウェハ２５０が用いられ得る。図５においてウェハ２５０の向きを表すそのノッチによって示されるとおり、アセンブリ１００の製作プロセスの際に、ウェハ２５０Ａ～２５０Ｄは、回転を伴いながら順次積層される。なお、積層ウェハ２５０Ａ～２５０Ｄの裏側からスルー・ホールが形成されるため、図５における各半導体ウェハ２５０は図４と比べて上下逆に示されている。

【0071】

図５において、各四分円の４つのブロック２１０には文字「Ａ」、「Ｂ」、「Ｃ」、および「Ｄ」がそれぞれラベル付けされている。４つの四分円において同じ文字を与えられたブロック２１０は、アレイの中心周りの回転対称の関係を有する。図５に示されるとおり、アレイの中心周りの回転操作が加えられたときに各ブロック（１つの四分円において文字「Ａ」、「Ｂ」、「Ｃ」、または「Ｄ」を与えられたもの）が他の対称的に位置するブロック（他の四分円において同じ文字を与えられたもの）と重なり合うように、各ウェハ２５０に対するブロック２１０は回転対称の方式で配置される。

【0072】

よって、１つのウェハの各ブロック２１０（例、２１０Ｂ－４１）が他のウェハの対称的に位置するブロック２１０（例２１０Ａ－１１）と重なり合うようにして、１つのウェハ（例、２５０Ｂ）と他のウェハ（例、２５０Ａ）との積層を行うことができる。

【0073】

ベース位置（例、底部ウェハ２５０Ａ）に関するアレイの中心周りの回転操作は、アレイの中心周りの３６０／ｎ＊ｉ（ｉ＝１，…，ｎ－１）度の回転であり、ここでｎは回転対称の位数を示す。図５に示されるとおり、ｎは４であり、回転の角度はベース位置（すなわち０度）に関してそれぞれ９０、１８０、および２７０度である。

【0074】

適切な回転操作（９０、１８０、２７０度）を伴いながらウェハ２５０Ａ～２５０Ｄを積層することによって、アレイにおける各要素の位置に対して異なるウェハ・レベルの４つのチップ・ブロック（例、２１０Ａ－１１、２１０Ｂ－４１、２１０Ｃ－４４、２１０Ｄ－１４）が重なり合って積層され、結果的に重なり合うブロック２１０のスタックのアレイがもたらされる。

【0075】

図６は、重なり合うブロック２１０Ａ－１１、２１０Ｂ－４１、２１０Ｃ－４４、２１０Ｄ－１４を含む１つのスタック２００に注目して、ウェハ２５０を積層するやり方を示している。

【0076】

図６には、積層ウェハ・アセンブリ２６０全体の上面図と、重なり合うブロック２１０Ａ－１１、２１０Ｂ－４１、２１０Ｃ－４４、２１０Ｄ－１４の各々の上面図とが示されている。なお、電極は各々の重なり合うチップ・ブロック２１０の裏面に形成されるため、電極の輪郭は点線で示されている。

【0077】

図６に示されるとおり、アレイの中心周りの回転操作に応答して、各ブロック２１０の向きはあたかも自身の中心周りの回転操作を受けたかのように回転する。よって、アレイ内のすべての要素の位置に注目すると、積層ウェハ・アセンブリ２６０内には相対的回転角度を有して重なり合うブロックのスタック２００のアレイが構成されている。各スタック２００は、図１（Ａ）～１（Ｄ）に示されるアセンブリ１００に相当する。

【0078】

図６にはさらに、重なり合うブロック２１０のスタック２００の上面図が示されている。アセンブリ１００と同様に、スタック２００の上面および底面も複数の領域に分割され得る。ここには２点鎖線対角線によって区切られた４つの領域（Ｉ、ＩＩ、ＩＩＩ、ＩＶ）があり、各々の領域は、異なる機能（Ｐ１、Ｐ２）を有する垂直に整列された電極２１０のグループの１セットを有する。

【0079】

各スタック２００は、水平面においてシフトされた垂直に配列された電極２１２Ａ～２１２Ｄの複数のグループ２７０（より具体的には、電極２１２Ａ－Ｐ１Ｉ、２１２Ｂ－Ｐ１ＩＶ、２１２Ｃ－Ｐ１ＩＩＩ、２１２Ｄ－Ｐ１ＩＩからなるグループ２７０－Ｐ１Ｉ）を保持する。

【0080】

よって、図６とともに図４を参照すると、図４に示される各ブロック２１０について、複数の電極２１２は、別の１つの電極表面（例、２１２－Ｐ１ＩＶ）にブロック２１０の中心周りの回転操作が加えられた場合に各電極表面（例、２１２－Ｐ１Ｉ）が水平面における特定のシフトを伴って該別の１つの電極表面（２１２－Ｐ１ＩＶ）に隣接するように構成されるように配置される。アレイの中心周りの回転操作に応答して、各電極２１２の位置は、あたかも自身がビア・ホール区域２１４の中心周りの回転操作を受けたかのように回転する。

【0081】

図６には示されていないが、ブロック２１０の各スタック２００は、ブロック２１０の間に挟まれた１つ以上の絶縁接着層の各々の対応部分をさらに保持してもよく、各々の絶縁接着層は、隣接する２つのチップ・ブロック２１０を結合する。プロセス・フローに依存して、絶縁接着層の各部分は、平坦な形または複数の開口部を有し得る。

【0082】

一連の図７（Ａ）～７（Ｈ）を参照して、本発明の実施形態による積層半導体チップ・アセンブリを製作するための組み立てプロセスを説明する。図７（Ａ）～７（Ｈ）は、組み立てプロセスの各ステップにおいて得られる構造の断面図を示している。なお、図７（Ａ）、図７（Ｃ）、図７（Ｅ）および図７（Ｇ）（左手側）ならびに図７（Ｂ）、図７（Ｄ）、図７（Ｆ）および図７（Ｈ）（右手側）は、図２（Ａ）において「Ｂ」および「Ｃ」の表示によって示されるものと類似の異なる断面に対応する断面図である。

【0083】

図７（Ａ）および図７（Ｂ）を参照すると、組み立てプロセスは、図４に示されるウェハ２５０Ａ～２５０Ｄを準備するステップを含み、各々のウェハ２５０は、ブロック２１０のアレイを含む。各ウェハ２５０は、自身の表面に形成された電極２１２を有してもよい。

【0084】

図７（Ｃ）および図７（Ｄ）を参照すると、組み立てプロセスは、図５および図６に記載される重なり合うブロック２１０のスタック２００のアレイを構成するように回転を伴ってウェハ２５０Ａ～２５０Ｄを順次積層するステップも含む。電極２１２Ｂが形成された上側ウェハ（例、２５０Ｂ）の上面が下側ウェハ（例、２５０Ａ）の裏面に結合されるように、下側ウェハ（例、２５０Ａ）の上に上側ウェハ（例、２５０Ｂ）が置かれる。図６を参照して説明したとおり、各グループの垂直に配列された電極（２１２Ａ－Ｐ１Ｉ、２１２Ｂ－Ｐ１ＩＶ、２１２Ｃ－Ｐ１ＩＩＩ、２１２Ｄ－Ｐ１ＩＩ）の電極表面が水平面において一周するように配置されるように、ウェハ２５０の積層のステップが行われてもよい。

【0085】

図７（Ｃ）および図７（Ｄ）をさらに参照すると、組み立てプロセスは、ウェハ２５０Ａ～２５０Ｄをそれらの間に挟まれた１つ以上の層間絶縁接着層２０２Ｂ～２０２Ｄによって結合するステップを含んでもよい。本発明の特定の実施形態において、絶縁接着剤は上側ウェハ（例、２５０Ｂ）の上面に塗布され、次いで開口部を含んでも含まなくてもよい絶縁接着層（例、２０２Ｂ）を有する上側ウェハ（例、２５０Ｂ）が下側ウェハ（例２５０Ａ）の上に置かれ、その後硬化される。

【0086】

図７（Ｅ）および図７（Ｆ）を参照すると、組み立てプロセスは、ウェハ２５０Ａ～２５０Ｄに少なくとも部分的にスルー・ホール２２８を形成し、垂直に配置された電極２１２Ａ～２１２Ｄの電極表面を露出させるようにするステップを含む。スルー・ホール２２８を形成するステップは、エッチング（例、反応性イオン・エッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）またはその他のドライ・エッチング技術）もしくはレーザ処理またはその両方によって行われる。

【0087】

積層前の絶縁接着層２０２がスルー・ホール２２８のための開口部を有さないような本発明の１つの特定の実施形態において、ウェハ２５０Ａ～２５０Ｂおよび絶縁接着層２０２Ｂ～２０２Ｄは、レーザ処理によって効率的に穿孔され得る。絶縁接着層２０２Ｂ～２０２Ｄが複数の開口部を有し得るような本発明の別の特定の実施形態において、ウェハ２５０は、エッチングによって効率的に穿孔され得る。ホール形成の際に、各電極２１２Ａ～２１２Ｄの電極表面は、ホール形成に対するストッパとして働くように構成される。

【0088】

図７（Ｇ）および図７（Ｈ）を参照すると、組み立てプロセスは、伝導性材料２３０によってスルー・ホール２２８を充填するステップを含む。スルー・ホール２２８を充填するステップは、各スルー・ホールに充填される伝導性材料２３０が垂直に配列された電極２１２Ａ～２１２Ｄのそれぞれの電極表面と接触するように行われてもよい。スルー・ホール２２８を充填するステップは、ＩＭＳ（射出成形はんだ付け）技術によって行われてもよい。

【0089】

ＩＭＳプロセスにおいては、アセンブリ２６０の表面を横断する充填ヘッドを用いることによって、真空または減圧条件下で、溶融はんだがスルー・ホール２２８に注入され、スルー・ホール２２８内で凝固する。充填ヘッドは、溶融はんだのリザーバと、溶融はんだがスルー・ホール２２８に注入されるときに通過するスロットとを含む。

【0090】

より具体的には、スルー・ホール２２８を充填するステップは、複数のサブステップを含んでもよい。図７（Ｅ）および図７（Ｆ）に示されるとおり、ホール形成ステップの後に、ウェハ２５０に対して正面方向から見た場合に、スルー・ホール２２８を通じてすべての電極２１２Ａ～２１２Ｄを見ることができる。複数の層２５０Ａ～２５０Ｄにスルー・ホール２２８を開ける際に、ウェハ２５０の側壁を絶縁するようにスルー・ホール２２８の内表面を絶縁材料（例、ポリマー）でコートしてもよい。絶縁材料のコーティングは、たとえば蒸着重合などの従来の技術を用いて行われ得る。

【0091】

次いで、電極表面を露出するように、電極２１２Ａ～２１２Ｄの上に堆積された絶縁材料の部分が従来の異方性エッチングによってエッチ・バックされてもよい。このとき、スルー・ホール２２８は、複数のセクションを有してもよく、各々のセクションは、各ウェハ２５０に対応し、対応する電極（例、上側電極２１２Ｂ～２１２Ｄ）を露出するテラスか、または対応する電極（例、底部電極２１２Ａ）を露出する内側底面を有する。

【0092】

垂直導体を形成するために、スルー・ホール２２８に伝導性材料２３０が充填される。なお、充填ステップは、射出成形はんだ（ＩＭＳ）によって行われ得る。この場合には、高価なＣＭＰ（化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ））を行う必要がない。ＩＭＳはコスト効率が高い。しかし、めっきまたはその他の技術も企図され得る。充填ステップがめっきによって行われる他の実施形態においては、シード・スパッタリング、ビア充填めっき、およびＣＭＰによる表面に堆積された伝導性材料の除去が続いて行われる。垂直導体１３０を形成するために、ホール２２８の内表面に対するビア充填めっきプロセスによって伝導性材料が堆積され得る。

【0093】

充填または堆積ステップの後、上から見た場合に垂直導体２３０を見ることができ、一方ですべての電極２１２Ａ～２１２Ｄは伝導性材料によって被覆される。

【0094】

図７（Ｅ）～７（Ｈ）に示されるこうした螺旋状（spirally or helically）の階段状の構造は、積層チップ・アセンブリ１００が垂直導体２３０と複数の層２５０Ａ～２５０Ｄの複数の電極２１２Ａ～２１２Ｄとの間に信頼性の高い接触を有することを可能にするだろう。

【0095】

図８は、垂直導体２３０が透過的に示されたときのアセンブリ２６０の上面図を示している。図８に示されるとおりのウェハ（またはパネル）の形の重なり合うチップ・ブロック２１０のスタック２００のアレイを有するアセンブリ２６０は、製造チェーンにおいて次のステップに提供されてもよい。

【0096】

図９は、アセンブリ２６０をダイシングするやり方を示している。図９に示されるとおり、組み立てプロセスはさらに、アセンブリ２６０をダイシングして複数のアセンブリ１００にするステップを含んでもよく、各々のアセンブリ１００は、図６に示される重なり合うブロック２１０の１つのスタック２００に相当する。

【0097】

ブロック２１０が任意の余分な水平シフトなしに積層されるため、ダイシング・チャネルＤの幅を単一ウェハと同程度に最小化できることによって、ウェハ２５０の面積をできる限り有効に使用することが可能になる。ウェハ当りのチップ数（ＣＰＷ：ｃｈｉｐｓ ｐｅｒ ｗａｆｅｒ）が増加するため、チップ・アセンブリ１００の製作コストは下がるだろう。

【0098】

なお、ダイシングのやり方は各個々のチップ・ブロック２１０の形状に依存してもよい。ｎが４であって各チップ・ブロックが正方形の形状を有するとき、ダイシング・ツールは矩形の形状以外の特殊な形状に適合される必要はない。任意の特定の適合化なしに、標準的なダイシング・ツールが用いられ得る。

【0099】

本発明の他の実施形態において、ダイシング・ステップによってアセンブリ２６０から個片化されたアセンブリ１００は、製造チェーンにおいて次のステップに提供され得る。

【0100】

図１０を参照すると、本発明の実施形態によるスルー・ホールおよび電極のさまざまな設計が示されている。図１０には、４つの例示的な設計３００、３２０、３４０、３６０と、垂直導体が透過的に示されたときにスルー・ホールを通じて見られる電極表面の配置を示す、対応する上面図３１０、３３０、３５０、３７０とがある。

【0101】

第１の例示的設計３００および上面図３１０は、ｎ＝４である本発明の前述の特定の実施形態に対応している。スルー・ホール３０２および電極３０４は、どちらも正方形の形状を有する。電極３０４は、部分的にスルー・ホール３０２内に形成され、積層の配置精度を考慮してスルー・ホール３０２のサイズの１／４よりもわずかに大きいサイズを有してもよい。スルー・ホール３０２の全体は、電極３０４Ａ～３０４Ｄの少なくともいずれかによってカバーされている。

【0102】

第２の例示的設計３２０および上面図３３０は、ｎ＝４である変形を示している。スルー・ホール３２２および電極３２４はどちらも正方形の形状を有するが、その角が丸められるか、または切り取られている。この電極３２４もスルー・ホール３２２のサイズの１／４よりもわずかに大きいサイズを有してもよい。スルー・ホール３２２の全体は、電極３２４Ａ～３２４Ｄの少なくともいずれかによってカバーされている。

【0103】

第３の例示的設計３４０および上面図３５０は、他の変形を示している。スルー・ホール３４２および電極３４４はどちらも円形の形状を有する。電極３４４はスルー・ホール３４２のサイズの１／４よりもわずかに大きいサイズを有してもよい。スルー・ホール３４２の全体は、電極３４４Ａ～３４４Ｄの少なくともいずれかによってカバーされている。

【0104】

第４の例示的設計３６０および上面図３７０は、別の変形を示している。スルー・ホール３６２および電極３６４はどちらも中空の円形の形状を有する。この電極３４４もスルー・ホール３４２のサイズの１／４よりもわずかに大きいサイズを有してもよい。前述の設計３００、３２０、および３４０とは対照的に、スルー・ホール３６２の中心部分３６６は、電極３６４Ａ～３６４Ｄのいずれにもカバーされていない。

【0105】

図１０に示されるとおり、スルー・ホールもしくは電極またはその両方の形状は、特定の形状に限定されない。その形状は、円形またはｎ回回転対称（例、ｎ＝４のときは９０度）を有するその他の多角形であり得る。加えて、電極の形状も正方形に限定されない。しかしすべての場合に、垂直に配列された電極３０４Ａ～３０４Ｄ、３２４Ａ～３２４Ｄ、３４４Ａ～３４４Ｄ、３６４Ａ～３６４Ｄの電極表面は水平面において一周するように、すなわち３６０度をカバーするように配置される。

【0106】

上記のとおり、絶縁接着層に開口部を形成するやり方に関しては、主に２つの場合がある。１つは、積層ステップの前に絶縁接着層２０２に開口部を製作する場合である。別のものは、積層ステップの後に絶縁接着層２０２のビア・ホール区域の除去が行われる場合である。

【0107】

積層の前に除去が行われる前者の場合には、円形に基づくという点で設計３６０と類似の第３の例示的設計３４０と比べて、第４の例示的設計３６０が使用され得る。以下に説明されることとなるとおり、第４の例示的設計３６０は、空隙の発生を低減できるという点で第３の例示的設計３４０より優れている。

【0108】

以下においては、図１０とともに図１１を参照して、本発明の特定の実施形態によるスルー・ホール内の空隙の発生を回避し得る技術を説明することとする。

【0109】

図１１には、各々の例示的設計３４０、３６０について、電極配置の上面図と、１つの垂直導体の周りの２つの断面図とがある。左手側の断面図は「Ｌ」によって示される断面に対応し、一方で右手側の断面図は「Ｒ」によって示される断面に対応する。

【0110】

例示的設計３４０に対して、４つのウェハ３５２Ａ～３５２Ｄと、各々が各ウェハ３５２の表面に形成されている４つの電極３４４Ａ～３４４Ｄと、ウェハ３５２Ａ～３５２Ｄの間に挟まれた３つの絶縁接着層３５４Ｂ～３５４Ｄと、４つのウェハ３５２Ａ～３５２Ｄを貫通する垂直導体３５８とが存在する。

【0111】

図１１に示されるとおり、絶縁接着層３５４のビア・ホール部分の除去は、積層前に行われるため、絶縁接着層３５４Ｂ～３５４Ｄ内には除去スペース３５６Ｂ～３５６Ｄがある。たとえホール充填プロセスが真空または減圧条件下で行われても、こうした除去スペース３５６はホール充填プロセスの間に空隙の発生を誘発し得る。

【0112】

例示的設計３６０に対しても、４つのウェハ３７２Ａ～３７２Ｄと、各々が各ウェハ３７２の表面に形成されている４つの電極３６４Ａ～３６４Ｄと、ウェハ３７２Ａ～３７２Ｄの間に挟まれた３つの絶縁接着層３７４Ｂ～３７４Ｄと、４つのウェハ３７２Ａ～３７２Ｄを貫通する垂直導体３７８とが存在する。

【0113】

例示的設計３４０とは対照的に、垂直導体３７８は中心部分において４つのウェハ３７２Ａ～３７２Ｄを完全に貫通している。上述のとおり、各電極表面３６４Ａ～３６４Ｄはホール形成に対するストッパとして働く。しかし電極表面３６４は、複数のウェハ３７２Ａ～３７２Ｄを貫通する垂直導体３７０の中心部分３７８ａ（およびスルー・ホール３７７の中心部分３７７ａ）の形成を可能にする形状を有する。中心部分３７８ａ（および３７７ａ）は、いずれの電極表面によってもカバーされていない部分である。

【0114】

絶縁接着層３７４Ｂ～３７４Ｄにも除去スペース３７６Ｂ～３７６Ｄが存在する。しかし、例示的設計３４０とは対照的に、除去スペース３７６Ｂ～３７６Ｄの長さ（深さ）が短くなり得る。よって、ホール充填プロセスの際の空隙の発生が減ることが期待される。

【0115】

スルー・ホール３７７の位置にある絶縁接着層３７４の部分が積層前に除去される場合は、接着開口部の形状を各レベルにおいて最適化できる。しかしこうした場合には、各積層レベルに対して異なるマスクを準備する必要があり、製造プロセスのコストおよび複雑さが増す。もしすべてのスルー・ホール区域が単一のマスク設計によって除去されれば、上述のとおり電極の下に空隙がもたらされ得る。スルー・ホール区域の一部がいずれの電極にもカバーされていない例示的設計３６０を使用することによって、スルー・ホールから電極の下の空きスペースの端縁までの距離が均一であることによって、導体充填プロセスが容易になる。

【0116】

上述のとおり、層１１０またはウェハ２５０の数は４に限定されなくてもよい。本発明の特定の実施形態において、積層されるべき層１１０またはウェハ２５０の数はｍにｎを乗じたものであってもよく、ここでｍは、１ユニットがｎの層１１０またはウェハ２５０を含むと想定したときのユニット数を表す。

【0117】

図１２（Ａ）、図１２（Ｂ）および図１２（Ｃ）を参照して、本発明の特定の実施形態による８層を有する積層半導体チップ・アセンブリに対する組み立てプロセスを説明する。図１２（Ａ）、図１２（Ｂ）および図１２（Ｃ）は、組み立てプロセスの各ステップにおいて得られる構造の断面図を示している。

【0118】

この組み立てプロセスにおいては、例示的設計３６０が使用される。図１２（Ａ）に示されるとおり、組み立てプロセスは、図７（Ａ）～図７（Ｆ）に示されるステップを繰り返し行うことによって複数の積層アセンブリ４００Ａ、４００Ｂを得るステップを含んでもよい。つまり、ウェハ（４１０Ａ～４１０Ｄまたは４１０Ｅ～４１０Ｈ）を準備するステップと、絶縁接着層（４１２Ｂ～４１２Ｄまたは４１２Ｆ～４１２Ｈ）によってウェハ（４１０Ａ～４１０Ｄまたは４１０Ｅ～４１０Ｈ）を積層するステップと、アセンブリ４００Ａ、４００Ｂを完全に貫通するスルー・ホール４０２Ａ、４０２Ｂを形成するステップとが、ｍ回繰り返し（図１２（Ａ）に示される本発明の特定の実施形態においてｍ＝２）行われる。

【0119】

図１２（Ｂ）に示されるとおり、組み立てプロセスはさらに、構造４２０を通るように形成されるスルー・ホール４２２を形成するために、アセンブリ４００Ａ、４００Ｂのスルー・ホール４０２Ａ、４０２Ｂが互いに連絡するように絶縁接着層（４１２Ｅ）によってアセンブリ４００Ａ、４００Ｂを積層するステップを含んでもよい。

【0120】

図１２（Ｃ）に示されるとおり、組み立てプロセスはさらに、構造４２０を貫くように形成される垂直導体４２４を形成するためにスルー・ホール４２２を充填するステップを含んでもよい。このプロセスにおいて、各スルー・ホール４０２Ａ、４０２Ｂの充填は、複数のアセンブリ４００Ａ、４００Ｂに対して一度に行われる。

【0121】

図１３ならびに図１４（Ａ）および図１４（Ｂ）を参照して、本発明の特定の実施形態による８層を有する積層半導体チップ・アセンブリに対する代替的な組み立てプロセスを説明する。図１３は、８つの層に対する代替的組み立てプロセスを示している。図１４（Ａ）および図１４（Ｂ）は、代替的組み立てプロセスの各ステップにおいて得られる構造の断面図を示している。

【0122】

この代替的組み立てプロセスにおいては、図１３に示される設計４５０が使用され、この設計においては電極４５４が元のスルー・ホール４５２の外側領域に延在するタブまたはストラップ・エリア４５４ａを有する。

【0123】

図１２（Ａ）および図１２（Ｂ）に示される本発明の実施形態と同様に、代替的組み立てプロセスは、図７（Ａ）～７（Ｄ）に示されるステップを繰り返し行うことによって複数のアセンブリ４４０Ａ、４４０Ｂを得るステップを含んでもよい。しかし、各アセンブリ４４０Ａ、４４０Ｂに対するスルー・ホールの形成は行われない。よって、ウェハ（４６０Ａ～４６０Ｄまたは４６０Ｅ～４６０Ｈ）を準備するステップと、絶縁接着層（４６２Ｂ～４６２Ｄまたは４６２Ｆ～４６２Ｈ）によってウェハ（４６０Ａ～４６０Ｄまたは４６０Ｅ～４６０Ｈ）を積層するステップとが繰り返し行われる。

【0124】

図１３に示されるとおり、得られたアセンブリ４４０Ａ、４４０Ｂは、並進シフト（回転を伴わない水平シフト）Ｓを伴って積層される。シフトＳの大きさは、元のスルー・ホール４５２とタブまたはストラップ区域４５４ａとを足したものの合計サイズであり得る。なお、いくつかの実施形態においては、隣接部に対して十分なスルー・ホール・ピッチを保つことが好ましい。

【0125】

図１３に示されるとおり、代替的組み立てプロセスは、電極４５４Ａ～４５４Ｈのすべての電極表面がスルー・ホール４６４内で露出するように、アセンブリ４４０Ａ、４４０Ｂを部分的に貫通するスルー・ホール４６４を形成するステップを含んでもよい。スルー・ホール４６４の実際のサイズ（幅）は、元のスルー・ホール４５２のサイズの２倍よりも大きい。なお、図１３に示されるとおり、上部からすべての電極４５４Ａ～４５４Ｈの表面を少なくとも部分的に見ることができる。

【0126】

図１４（Ａ）および図１４（Ｂ）に示されるとおり、代替的組み立てプロセスは、構造４３０を貫くように形成される垂直導体４６８を形成するためにスルー・ホール４６４を充填するステップを含んでもよい。この方法においては、積層された複数の積層アセンブリ４４０Ａ、４４０Ｂに対して、スルー・ホール４６４Ａ、４６４Ｂの充填が一度に行われる。

【0127】

図１２に示される組み立てプロセスはダイシング・チャネルの幅に悪影響を及ぼさないため、図１２に示される組み立てプロセスはウェハ当りのチップ数（ＣＰＷ）の点において、図１３ならびに図１４（Ａ）および図１４（Ｂ）に示される代替的組み立てプロセスよりも優れている。

【0128】

図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）および図１５（Ｄ）を参照して、本発明の特定の実施形態による正三角形の形状を有する積層半導体チップ・アセンブリを製作するやり方を説明する。

【0129】

図１５（Ａ）は、正三角形の形状を有する積層半導体チップ・アセンブリを製作するために用いられ得る半導体ウェハ４７０の概略を示している。

【0130】

図１５（Ａ）に示されるとおり、ウェハ４７０は半導体チップ・ブロック４７２のアレイを含み、各々の半導体チップ・ブロック４７２は、個片化後の１つの半導体チップまたはダイに相当する。図１５（Ａ）に示されるとおり、アレイのブロック４７２は、３回回転対称を有する正三角形を有してもよい。各ブロック４７２は、それぞれウェハ４７０を貫くビア・ホールの形成が可能にされた３つの区域４７４と、３つの電極４７６とを含む。なお、簡便のために１つの機能に対する電極およびビア・ホール区域のみが示されている。しかし、２つ以上の機能が存在してもよい。

【0131】

図１５（Ａ）に示される本発明の記載の実施形態においては、合計２４のブロック４７２が重なり合うことなく面を敷き詰めている。アレイの行数は４であり、各々の行における三角形の数はそれぞれ５、７、７、および５である。しかし、アレイのサイズはこれに限定されない。本発明の他の実施形態において、アレイが位数３の同じ回転対称を提示する限り、行数は２（例、３＋３）および６（７＋９＋１１＋１１＋９＋７）などであってもよい。

【0132】

図１５（Ａ）は、複数の半導体ウェハ４７０を積層するやり方も示している。ウェハ積層レベルにかかわらず、図１５（Ａ）に示されるウェハ４７０が用いられ得る。製作プロセスの際に、ウェハ４７０Ａ～４７０Ｃは回転を伴って順次積層される。回転の角度は、ベース位置（すなわち０度）に関してそれぞれ１２０度および２４０度である。

【0133】

適切な回転操作（１２０、２４０度）を伴いながらウェハ４７０Ａ～４７０Ｃを積層することによって、アレイにおける各エレメントの位置に対して異なるウェハ・レベルの３つのチップ・ブロック４７２が重なり合って積層され、結果的に図１５（Ｂ）に示される重なり合うチップ・ブロックのスタック４８０のアレイがもたらされる。

【0134】

図１５（Ｂ）は、重なり合うチップ・ブロック４７２の１つのスタック４８０に注目して、ウェハ４７０を積層するやり方を示している。図１５（Ｂ）に示されるとおり、アレイの中心周りの回転操作に応答して、各ブロック４７２の向きはあたかも自身の中心周りの回転操作を受けたかのように回転する。図１５（Ｂ）には、重なり合うチップ・ブロック４７２のスタック４８０の上面図が示されている。図６に示されるアセンブリ１００と同様に、スタック４８０の上面および底面も複数の領域に分割され得る。ここには２点鎖線によって区切られた３つの領域（Ｉ、ＩＩ、ＩＩＩ）があり、各々の領域は異なる機能（図１５（Ａ）および図１５（Ｂ）にはＰ１のみ示される）を有する垂直に整列された電極２１０のグループの１セットを有する。各スタック４８０は、水平面においてシフトされた垂直に配列された電極４７６Ａ～４７６Ｃの複数のグループを保持する。

【0135】

図１５（Ｃ）および図１５（Ｄ）は、１つの垂直導体の周りのスタック４８０の拡大断面図を示している。なお、図１５（Ｃ）および図１５（Ｄ）に示される断面図は、それぞれ図１５（Ｂ）に示される上面図において「Ｈ」および「Ｇ」で示される断面に対応する。

【0136】

図１５（Ｃ）および図１５（Ｄ）に示されるとおり、スタック４８０は、３つのウェハ４７０Ａ～４７０Ｃと、その間に挟まれた２つの層間絶縁接着剤４８２Ｂ～４８２Ｃとを含んでもよい。垂直に配列された電極４７６Ａ～４７６Ｃは、ウェハ４７０の表面のそれぞれのレベルに位置する。垂直に配列された電極４７６Ａ～４７６Ｃはそれぞれの電極表面を有し、各々の電極表面は垂直導体４８４と接触し、結果的に螺旋状（spirally or helically）の階段状の構造をもたらす。

【0137】

図１６（Ａ）および図１６（Ｂ）ならびに図１７（Ａ）および図１７（Ｂ）を参照して、本発明の特定の実施形態による正六角形の形状を有する積層半導体チップ・アセンブリを製作するやり方を説明する。図１６（Ａ）は、正六角形の形状を有するアセンブリを製作するために用いられ得る半導体ウェハ４９０の概略を示している。

【0138】

図１６（Ａ）に示されるとおり、ウェハ４９０は、半導体チップ・ブロック４９２のアレイを含む。アレイのブロック４９２は、６回回転対称を有する正六角形の形状を有してもよい。各ブロック４９２は、それぞれウェハ４９０を通るビア・ホールの形成が可能にされた６つのビア・ホール区域４９４と、６つの電極４９６とを含む。なお、簡便のために１つの機能に対する電極およびビア・ホール区域のみが示されている。しかし、２つ以上の機能が存在してもよい。

【0139】

図１６（Ａ）に示される本発明の記載の実施形態においては、合計７のブロック４９２が重なり合うことなく面を敷き詰めている。アレイの六角形の行数は３であり、各々の行における六角形の数はそれぞれ２、３、および２である。しかし、アレイのサイズはこれに限定されない。本発明の他の実施形態において、アレイが位数６の同じ回転対称を提示する限り、行数は１および５（３＋４＋５＋４＋３）などであってもよい。

【0140】

図１６（Ａ）は、複数の半導体ウェハ４９０を積層するやり方も示している。ウェハ積層レベルにかかわらず、図１６（Ａ）に示されるウェハ４９０が用いられ得る。製作プロセスの際に、ウェハ４９０Ａ～４９０Ｆは回転を伴って順次積層される。回転の角度は、ベース位置（すなわち０度）に関してそれぞれ６０、１２０、１８０、２４０、および３００度である。

【0141】

適切な回転操作（６０、１２０、１８０、２４０、３００度）を伴いながらウェハ４９０Ａ～４９０Ｆを積層することによって、アレイにおける各エレメントの位置に対して異なるウェハ・レベルの６つのチップ・ブロックが重なり合って積層され、結果的に図１６（Ｂ）に示される重なり合うチップ・ブロック５００のスタックのアレイがもたらされる。

【0142】

図１６（Ｂ）は、重なり合うチップ・ブロック４９２の１つのスタック５００に注目して、ウェハ４９０を積層するやり方を示している。図１６（Ｂ）に示されるとおり、アレイの中心周りの回転操作に応答して、各半導体チップ・ブロック４９２の向きはあたかも自身の中心周りの回転操作を受けたかのように回転する。図１６（Ｂ）にはスタック５００の上面図が示されている。図６に示される積層半導体チップ・アセンブリ１００と同様に、スタック５００の上面および底面も複数の領域に分割され得る。ここには２点鎖線によって区切られた６つの領域（Ｉ、ＩＩ、ＩＩＩ、ＩＶ、Ｖ、ＶＩ）があり、各々の領域は異なる機能（図１６（Ａ）および図１６（Ｂ）にはＰ１のみ示される）を有する垂直に整列された電極４９６Ａ～４９６Ｆのグループの１セットを有する。各スタック５００は、水平面においてシフトされた垂直に配列された電極４９６Ａ～４９６Ｆの複数のグループを保持する。

【0143】

図１７（Ａ）および図１７（Ｂ）は、積層チップ・ブロック５００の１つの垂直導体５０４の周りの拡大断面図を示している。なお、図１７（Ａ）および図１７（Ｂ）に示される断面図は、それぞれ図１６（Ｂ）に示される上面図において「Ｉ」および「Ｊ」で示される断面に対応する。

【0144】

図１７（Ａ）および図１７（Ｂ）に示されるとおり、スタック５００は、６つのウェハ４９０Ａ～４９０Ｆと、その間に挟まれた５つの層間絶縁接着剤５０２Ｂ～５０２Ｆとを含んでもよい。垂直に配列された電極４９６Ａ～４９６Ｆは、ウェハ４９０Ａ～４９０Ｆの表面のそれぞれのレベルに位置する。垂直に配列された電極４９６Ａ～４９６Ｆはそれぞれの電極表面を有し、各々の電極表面は垂直導体５０４と接触し、結果的に螺旋状（spirally or helically）の階段状の構造をもたらす。

【0145】

正平面充填の単位形状の中でも正方形の形状は、設計ツール、リソグラフィ・ツール、およびダイシング・ツールを矩形以外の特殊形状に適合させる必要がないために優れている。矩形の形状は半導体プロセスにおいて一般的である。よって、チップ形状を取り扱うための任意の適合化なしに、標準的な設計ツール、リソグラフィ・ツール、およびダイシング・ツールを使用できる。

【0146】

前述の実施形態において、スルー・ホールは、積層ウェハの裏側から形成されると説明した。しかし他の実施形態において、スルー・ホールは積層ウェハの表側から形成され得る。図１８（Ａ）および図１８（Ｂ）は、積層ウェハの表側からスルー・ホールが形成されている代替的実施形態による垂直導体を伴うアセンブリの断面図を示している。なお、図１８（Ａ）および図１８（Ｂ）は、図２（Ａ）において「Ｂ」および「Ｃ」の表示によって示されるものと類似の異なる断面に対応する断面図である。

【0147】

図１８（Ａ）および図１８（Ｂ）に示されるとおり、スタック５２０は４つのウェハ５３０Ａ～５３０Ｄと、その間に挟まれた３つの層間絶縁接着剤５２２Ａ～５２２Ｃとを含む。垂直に配列された電極５３２Ａ～５３２Ｄは、ウェハ５３０の表面のそれぞれのレベルに位置する。垂直に配列された電極５３２Ａ～５３２Ｄはそれぞれの電極表面を有し、各々の電極表面は垂直導体５３４と接触し、結果的に螺旋状（spirally or helically）の階段状の構造をもたらす。図２（Ｂ）、図２（Ｃ）、および図７（Ｇ）、図７（Ｈ）に示される場合とは対照的に、垂直導体５３４は、ウェハ５３０Ａ～５３０Ｄの一部を貫通している。記載される実施形態において、垂直導体５３４が形成されるウェハの数は３であり、これは回転対称の位数－１（ｎ－１）に対応する。

【0148】

前述の実施形態においては、半導体デバイスを製作するためのアセンブリおよびウェハについて説明した。しかし、本発明の実施形態による積層チップ構造およびチップ構造は、半導体デバイスに関するものに限定されない。ある実施形態において、積層チップ構造およびチップ構造は、薄膜電池に関するものであり得る。

【0149】

以下においては、図１９（Ａ）、図１９（Ｂ）および図１９（Ｃ）を参照して、本発明のさらに他の実施形態による垂直導体６３０を有する積層電池チップ・アセンブリ６００を説明することとする。

【0150】

図１９（Ａ）は、積層電池チップ・アセンブリ６００の上面図を示している。図１９（Ｂ）および図１９（Ｃ）は、積層電池チップ・アセンブリ６００の断面図を示している。なお、図１９（Ｂ）および図１９（Ｃ）に示される断面図は、それぞれ図１９（Ａ）に示される上面図において「Ｋ」および「Ｌ」で示される断面に対応する。

【0151】

図１９（Ａ）、図１９（Ｂ）および図１９（Ｃ）に示されるとおり、積層電池チップ・アセンブリ６００は、複数の電池チップ層６１０Ａ～６１０Ｄと、電池チップ層６１０Ａ～６１０Ｄの中に形成された複数の垂直導体６３０と、配線層６５０とを含む。積層電池チップ層６１０Ａ～６１０Ｄの上部に構築された配線層６５０は、たとえばＣＰＵ（中央処理ユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ））、メモリなどの外部デバイスに接続され得る外部端子と垂直導体６３０とを接続する配線パターンを有してもよい。

【0152】

各電池チップ層６１０は基板６２０と、基板６２０上に製作された固体薄膜電池エレメント６２６と、固体薄膜電池エレメント６２６および基板６２０の上に形成された絶縁体６２８とを含んでもよい。

【0153】

基板６２０は非伝導性基板材料の任意のものでできていてもよく、非伝導性基板材料のいくつかを挙げると、たとえばシリコン、アルミナセラミック、ガラス、マイカなどである。絶縁体６２８は、たとえばＢＣＢ（ベンゾシクロブテン）樹脂などの樹脂から作られていてもよい。各固体薄膜電池エレメント６２６はカソード電流コレクタ（ＣＣＣ：ｃａｔｈｏｄｅ ｃｕｒｒｅｎｔ ｃｏｌｌｅｃｔｏｒ）６２４と、カソードと、電解質と、アノードと、アノード電流コレクタ（ＡＣＣ：ａｎｏｄｅ ｃｕｒｒｅｎｔ ｃｏｌｌｅｃｔｏｒ）６２２とを含んでもよい。

【0154】

基板６２０上にカソード電流コレクタ６２４およびアノード電流コレクタ６２２が形成されてもよく、これらは異なる機能を割り当てられた電極に相当する。この実施形態において、それらの機能はアノードおよびカソードを含む。カソード電流コレクタ６２４およびアノード電流コレクタ６２２は、金属（例、Ｃｕ、Ｐｔ、Ａｌ、Ａｕなど）およびその他の伝導性材料（例、グラファイト、カーボン・ナノチューブ、シリコンなど）のうちの任意のものでできていてもよい。

【0155】

電池チップ層６１０Ａ～６１０Ｄは、電池チップ層６１０Ａ～６１０Ｃ内に形成された絶縁体６２８Ａ～６２８Ｃによって結合されてもよい。

【0156】

図１９（Ｂ）および図１９（Ｃ）に示されるとおり、電池層６１０の基板６２０の表面のそれぞれのレベルに垂直に配列された電極６２２Ａ～６２２Ｄが位置する。垂直に配列された電極６２２Ａ～６２２Ｄはそれぞれの電極表面を有し、各々の電極表面は垂直導体６３０と接触し、結果的に螺旋状（spirally or helically）の階段状の構造をもたらす。この電池はアノードおよびカソード電極の割り当てのみを有するため、この垂直導体の新規の構造はこうした薄膜固体電池にとって有益である。

【0157】

図２０（Ａ）～２０（Ｃ）は、各積層レベルに対して複数の電極レイアウトが特定的に設計されている関連する組み立てプロセスの各ステップにおいて得られる構造の断面図を示している。

【0158】

図２０（Ａ）を参照すると、関連する組み立てプロセスは複数のウェハ７１０Ａ～７１０Ｄを準備するステップを含み、各々のウェハは対応する積層レベルに対して特定的に設計された電極レイアウトを含む。図２０（Ｂ）を参照すると、加えて関連する組み立てプロセスは、接着剤７０２Ｂ～７０２Ｄによって複数のウェハ７１０Ａ～７１０Ｄを順次積層するステップと、電極表面７１２Ａ～７１２Ｄを露出させるようにウェハ７１０Ａ～７１０Ｄにスルー・ホール７２８を形成するステップとを含む。図２０（Ｃ）を参照すると、関連する組み立てプロセスは、伝導性材料７３０によってスルー・ホール７２８を充填するステップを含む。

【0159】

図２０（Ａ）、図２０（Ｂ）、および図２０（Ｃ）に記載されるとおり、積層後にスルー・ホールを穿孔するアプローチを使用するとき、スルー・ビアに対する端子電極は、伝導性材料との十分な接触を確実にするために一般的に段構造として設計される。したがって、たとえチップが同種（すなわち、同種集積）であっても、スルー・ホールの設計は各積層レベルに対して異ならせることが要求される。

【0160】

図２０（Ａ）、図２０（Ｂ）および図２０（Ｃ）に示されるとおり、電極設計およびマスク・パターンは、ウェハの各積層レベルに対して固有のものである。この場合には、ウェハの各積層レベルに独特の部品番号（Ｐ／Ｎ）が割り当てられる。よって複数のＰ／Ｎが必要とされるため、製造制御が複雑になる。加えて、各ウェハ・レベルの歩留まりが顕著に異なるとき、多くの余剰なウェハが製造されることになり、それによって製造プロセスの効率が下がる。

【0161】

この関連する組み立てプロセスとは対照的に、本発明の１つ以上の実施形態による組み立てプロセスにおいては、積層レベルにかかわらずチップ設計の種類、マスク設計、および部品番号の数を低減できる。よって、設計作業負荷、非反復的な技術コスト、製造制御の複雑さ、および製造の無駄を低減できる。これによって、チップ・アセンブリの製造制御を簡略化でき、かつチップ・アセンブリの製造効率を改善できる。

【0162】

この積層チップ構造は一般的に低コストであり、信頼性の高い接続性を伴って容易に製作される。なお、いくつかの実施形態はこれらの潜在的利点を有さなくてもよく、これらの潜在的利点は必ずしもすべての実施形態に要求されるものではない。

【0163】

本明細書において用いられる用語は、単に特定の実施形態を説明する目的のためのものであり、本発明を限定することは意図されていない。本明細書において用いられる単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、状況が別様を明確に示さない限り複数形も含むことが意図される。この明細書において用いられるときの「含む（ｃｏｍｐｒｉｓｅｓ）」もしくは「含む（ｃｏｍｐｒｉｓｉｎｇ）」またはその両方の用語は、記述される特徴、ステップ、層、エレメント、もしくは構成要素、またはその組み合わせの存在を特定するが、１つ以上の他の特徴、ステップ、層、エレメント、構成要素、もしくはそのグループ、またはその組み合わせの存在または付加を除外しないことがさらに理解されるだろう。

【0164】

以下の請求項におけるすべての手段またはステップ・プラス機能要素に対応する構造、材料、動作、および均等物は、もしあれば、特定的に請求される他の請求要素と組み合わせてその機能を行うための任意の構造、材料、または動作を含むことが意図される。本発明の１つ以上の態様の説明は例示および説明の目的のために提供されたものであるが、開示される形の発明に対して網羅的または限定的になることは意図されていない。

【0165】

記載される本発明の実施形態の範囲から逸脱することなく、当業者には多くの修正および変更が明らかになるだろう。本明細書において用いられる用語は、実施形態の原理、市場に見出される技術に対する実際の適用または技術的改善点を最もよく説明するか、または他の当業者が本明細書に開示される実施形態を理解できるようにするために選択されたものである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】