特許 7384210 撮像素子および撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-13

(45)【発行日】2023-11-21

(54)【発明の名称】撮像素子および撮像装置

(51)【国際特許分類】

   H04N 25/70 20230101AFI20231114BHJP

   H01L 27/146 20060101ALI20231114BHJP

   H01L 21/768 20060101ALI20231114BHJP

   H01L 23/522 20060101ALI20231114BHJP

【ＦＩ】

H04N25/70

H01L27/146 D

H01L21/90 B

【請求項の数】 35

(21)【出願番号】P 2021551414

(86)(22)【出願日】2020-09-30

(86)【国際出願番号】 JP2020037287

(87)【国際公開番号】W WO2021066063

(87)【国際公開日】2021-04-08

【審査請求日】2022-02-28

(31)【優先権主張番号】P 2019180783

(32)【優先日】2019-09-30

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000004112

【氏名又は名称】株式会社ニコン

(74)【代理人】

【識別番号】100161207

【弁理士】

【氏名又は名称】西澤 和純

(74)【代理人】

【識別番号】100140774

【弁理士】

【氏名又は名称】大浪 一徳

(74)【代理人】

【識別番号】100175824

【弁理士】

【氏名又は名称】小林 淳一

(72)【発明者】

【氏名】小倉 大輝

【審査官】松永 隆志

(56)【参考文献】

【文献】特開２０１０－０９３２１４（ＪＰ，Ａ）

【文献】特開２０１９－０６７９３７（ＪＰ，Ａ）

【文献】特開２０１３－０５１６７４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ２３／００－２５／７９

Ｈ０１Ｌ ２７／１４６

Ｈ０１Ｌ ２１／７６８

(57)【特許請求の範囲】

【請求項1】

光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷に基づく信号を出力する読出回路と、が設けられる第１基板と、
前記第１基板に積層され、前記読出回路から出力された信号を処理する処理部が設けられる第２基板と、
前記読出回路と前記処理部とを電気的に接続する第１接合部と、
前記読出回路と前記処理部とを電気的に接続する第２接合部と、
前記読出回路と前記第１接合部とを電気的に接続し、光が入射する方向において、前記第１基板よりも前記第１接合部に近い側で屈曲する屈曲部が設けられる第１信号線と、
前記処理部と前記第２接合部とを電気的に接続する第２信号線と、
を備える撮像素子。

【請求項2】

請求項１に記載の撮像素子において、
前記第１信号線は、前記第１接合部よりも前記第１基板に近い側で前記屈曲部が設けられない撮像素子。

【請求項3】

請求項１または請求項２に記載の撮像素子において、
前記第１信号線は、前記第１基板から、前記第１基板と前記第２基板の間の距離の１／４以上離れて前記屈曲部が設けられる撮像素子。

【請求項4】

請求項１から請求項３のいずれか一項に記載の撮像素子において、
前記第１信号線は、前記第１接合部から、前記第１基板と前記第２基板の間の距離の１／４以内の距離に前記屈曲部が設けられる撮像素子。

【請求項5】

請求項１から請求項４のいずれか一項に記載の撮像素子において、
前記第１基板と前記第２基板の間に設けられる複数の配線層を備え、
前記屈曲部は、前記配線層に設けられる撮像素子。

【請求項6】

請求項５に記載の撮像素子において、
少なくとも２層の前記配線層が、前記第１基板と前記屈曲部の間に設けられる撮像素子。

【請求項7】

請求項１から請求項４のいずれか一項に記載の撮像素子において、
前記第１基板に積層され、前記第１信号線および前記第１接合部が設けられる第１配線層を備え、
前記第１信号線は、前記第１配線層に設けられ、光が入射する方向において、前記第１基板よりも前記第１接合部に近い側で屈曲する前記屈曲部が設けられる撮像素子。

【請求項8】

光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷に基づく信号を出力する読出回路と、が設けられる第１基板と、
前記第１基板に積層され、前記読出回路から出力された信号を処理する処理部が設けられる第２基板と、
前記読出回路と前記処理部とを電気的に接続する第１接合部と、
前記読出回路と前記処理部とを電気的に接続する第２接合部と、
前記読出回路と前記第１接合部とを電気的に接続する第１信号線と、
前記処理部と前記第２接合部とを電気的に接続し、光が入射する方向において、前記第２基板よりも前記第２接合部に近い側で屈曲する屈曲部が設けられる第２信号線と、
を備える撮像素子。

【請求項9】

請求項８に記載の撮像素子において、
前記第２信号線は、前記第２接合部よりも前記第２基板に近い側で前記屈曲部が設けられない撮像素子。

【請求項10】

請求項８または請求項９に記載の撮像素子において、
前記第２信号線は、前記第２基板から、前記第１基板と前記第２基板の間の距離の１／４以上離れて前記屈曲部が設けられる撮像素子。

【請求項11】

請求項８から請求項１０のいずれか一項に記載の撮像素子において、
前記第２信号線は、前記第２接合部から、前記第１基板と前記第２基板の間の距離の１／４以内の距離に前記屈曲部が設けられる撮像素子。

【請求項12】

請求項８から請求項１１のいずれか一項に記載の撮像素子において、
前記第１基板と前記第２基板の間に設けられる複数の配線層を備え、
前記屈曲部は、前記配線層に設けられる撮像素子。

【請求項13】

請求項１２に記載の撮像素子において、
少なくとも２層の前記配線層が、前記第２基板と前記屈曲部の間に設けられる撮像素子。

【請求項14】

請求項８から１０までのいずれか一項に記載の撮像素子において、
前記第２基板に積層され、前記第２信号線および前記第２接合部が設けられる第２配線層を備え、
前記第２信号線は、前記第２配線層に設けられ、光が入射する方向において、前記第２基板よりも前記第２接合部に近い側で屈曲する前記屈曲部が設けられる撮像素子。

【請求項15】

請求項１から請求項１４のいずれか一項に記載の撮像素子において、
前記第２基板は、複数の前記処理部が第１方向に並んで設けられ、
前記屈曲部は、前記第１方向に屈曲する撮像素子。

【請求項16】

請求項１から請求項１５のいずれか一項に記載の撮像素子において、
前記第１基板は、前記処理部と異なる数の複数の前記光電変換部が設けられる撮像素子。

【請求項17】

請求項１から請求項１６のいずれか一項に記載の撮像素子において、
前記第２基板は、前記光電変換部と電気的に接続されない前記処理部が設けられる撮像素子。

【請求項18】

請求項１から請求項１７のいずれか一項に記載の撮像素子において、
前記第１信号線および前記第２信号線は、前記光電変換部で生成された電荷に基づく信号を前記処理部に伝送する信号線である撮像素子。

【請求項19】

請求項１から請求項１８のいずれか一項に記載の撮像素子において、
前記処理部は、前記光電変換部で生成された電荷に基づくアナログ信号をデジタル信号に変換する変換部である撮像素子。

【請求項20】

光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷に基づく信号を出力する読出回路と、が設けられる第１基板と、
前記第１基板に積層され、前記読出回路を制御する制御部が設けられる第２基板と、
前記読出回路と前記制御部とを電気的に接続する第１接合部と、
前記読出回路と前記制御部とを電気的に接続する第２接合部と、
前記読出回路と前記第１接合部とを電気的に接続し、光が入射する方向において、前記第１基板よりも前記第１接合部に近い側で屈曲する屈曲部が設けられる第１信号線と、
前記制御部と前記第２接合部とを電気的に接続する第２信号線と、
を備える撮像素子。

【請求項21】

請求項２０に記載の撮像素子において、
前記第１信号線は、前記第１接合部よりも前記第１基板に近い側で前記屈曲部が設けられない撮像素子。

【請求項22】

請求項２０または請求項２１に記載の撮像素子において、
前記第１信号線は、前記第１基板から、前記第１基板と前記第２基板の間の距離の１／４以上離れて前記屈曲部が設けられる撮像素子。

【請求項23】

請求項２０から請求項２２のいずれか一項に記載の撮像素子において、
前記第１信号線は、前記第１接合部から、前記第１基板と前記第２基板の間の距離の１／４以内の距離に前記屈曲部が設けられる撮像素子。

【請求項24】

請求項２０から請求項２３のいずれか一項に記載の撮像素子において、
前記第１基板と前記第２基板の間に設けられる複数の配線層を備え、
前記屈曲部は、前記配線層に設けられる撮像素子。

【請求項25】

請求項２４に記載の撮像素子において、
少なくとも２層の前記配線層が、前記第１基板と前記屈曲部の間に設けられる撮像素子。

【請求項26】

請求項２０から請求項２３のいずれか一項に記載の撮像素子において、
前記第１基板に積層され、前記第１信号線および前記第１接合部が設けられる第１配線層を備え、
前記第１信号線は、前記第１配線層に設けられ、光が入射する方向において、前記第１基板よりも前記第１接合部に近い側で屈曲する前記屈曲部が設けられる撮像素子。

【請求項27】

光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷に基づく信号を出力する読出回路と、が設けられる第１基板と、
前記第１基板に積層され、前記読出回路を制御する制御部が設けられる第２基板と、
前記読出回路と前記制御部とを電気的に接続する第１接合部と、
前記読出回路と前記制御部とを電気的に接続する第２接合部と、
前記読出回路と前記第１接合部とを電気的に接続する第１信号線と、
前記制御部と前記第２接合部とを電気的に接続し、光が入射する方向において、前記第２基板よりも前記第２接合部に近い側で屈曲する屈曲部が設けられる第２信号線と、
を備える撮像素子。

【請求項28】

請求項２７に記載の撮像素子において、
前記第２信号線は、前記第２接合部よりも前記第１基板に近い側で前記屈曲部が設けられない撮像素子。

【請求項29】

請求項２７または請求項２８に記載の撮像素子において、
前記第２信号線は、前記第２基板から、前記第１基板と前記第２基板の間の距離の１／４以上離れて前記屈曲部が設けられる撮像素子。

【請求項30】

請求項２７から請求項２９のいずれか一項に記載の撮像素子において、
前記第２信号線は、前記第２接合部から、前記第１基板と前記第２基板の間の距離の１／４以内の距離に前記屈曲部が設けられる撮像素子。

【請求項31】

請求項２７から請求項３０のいずれか一項に記載の撮像素子において、
前記第１基板と前記第２基板の間に設けられる複数の配線層を備え、
前記屈曲部は、前記配線層に設けられる撮像素子。

【請求項32】

請求項３１に記載の撮像素子において、
少なくとも２層の前記配線層が、前記第２基板と前記屈曲部の間に設けられる撮像素子。

【請求項33】

請求項２７から請求項３０のいずれか一項に記載の撮像素子において、
前記第２基板に積層され、前記第２信号線および前記第２接合部が設けられる第２配線層を備え、
前記第２信号線は、前記第２配線層に設けられ、光が入射する方向において、前記第２基板よりも前記第２接合部に近い側で屈曲する前記屈曲部が設けられる撮像素子。

【請求項34】

請求項２０から請求項３３のいずれか一項に記載の撮像素子において、
前記第１信号線および前記第２信号線は、前記読出回路を制御するための信号を前記制御部から前記読出回路に伝送する信号線である撮像素子。

【請求項35】

請求項１から請求項３４のいずれか一項に記載の撮像素子と、
前記撮像素子から出力された信号に基づいて画像データを生成する生成部とを備える撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、撮像素子および撮像装置に関する。

【背景技術】

【0002】

従来、画素アレイが形成された第１の半導体チップと、ＡＤ変換部やロジック回路が形成された第２の半導体チップとを積層した、積層型の撮像素子が知られている（例えば特許文献１）。特許文献１の撮像素子においては、第１の半導体チップ中の画素のそれぞれと、第２の半導体チップ中のＡＤ変換部のそれぞれとは導電ビアにより接続される。しかし、導電ビアにより他の配線のレイアウトの自由度が制限されてしまう。

【先行技術文献】

【特許文献】

【0003】

【文献】日本国特開２０１８－１８２０３８号公報

【発明の概要】

【0004】

本発明の第１の態様によると、撮像素子は、光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷に基づく信号を出力する読出回路と、が設けられる第１基板と、前記第１基板に積層され、前記読出回路から出力された信号を処理する処理部が設けられる第２基板と、前記読出回路と前記処理部とを電気的に接続する第１接合部と、前記読出回路と前記処理部とを電気的に接続する第２接合部と、前記読出回路と前記第１接合部とを電気的に接続し、光が入射する方向において、前記第１基板よりも前記第１接合部に近い側で屈曲する屈曲部が設けられる第１信号線と、前記処理部と前記第２接合部とを電気的に接続する第２信号線と、を備える。
本発明の第２の態様によると、撮像素子は、光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷に基づく信号を出力する読出回路と、が設けられる第１基板と、前記第１基板に積層され、前記読出回路から出力された信号を処理する処理部が設けられる第２基板と、前記読出回路と前記処理部とを電気的に接続する第１接合部と、前記読出回路と前記処理部とを電気的に接続する第２接合部と、前記読出回路と前記第１接合部とを電気的に接続する第１信号線と、前記処理部と前記第２接合部とを電気的に接続し、光が入射する方向において、前記第２基板よりも前記第２接合部に近い側で屈曲する屈曲部が設けられる第２信号線と、を備える。
本発明の第３の態様によると、撮像素子は、光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷に基づく信号を出力する読出回路と、が設けられる第１基板と、前記第１基板に積層され、前記読出回路を制御する制御部が設けられる第２基板と、前記読出回路と前記制御部とを電気的に接続する第１接合部と、前記読出回路と前記制御部とを電気的に接続する第２接合部と、前記読出回路と前記第１接合部とを電気的に接続し、光が入射する方向において、前記第１基板よりも前記第１接合部に近い側で屈曲する屈曲部が設けられる第１信号線と、前記制御部と前記第２接合部とを電気的に接続する第２信号線と、を備える。
本発明の第４の態様によると、撮像素子は、光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷に基づく信号を出力する読出回路と、が設けられる第１基板と、前記第１基板に積層され、前記読出回路を制御する制御部が設けられる第２基板と、前記読出回路と前記制御部とを電気的に接続する第１接合部と、前記読出回路と前記制御部とを電気的に接続する第２接合部と、前記読出回路と前記第１接合部とを電気的に接続する第１信号線と、前記制御部と前記第２接合部とを電気的に接続し、光が入射する方向において、前記第２基板よりも前記第２接合部に近い側で屈曲する屈曲部が設けられる第２信号線と、を備える。

【図面の簡単な説明】

【0005】

【図1】第１実施形態の撮像装置の構成を模式的に示す断面図。

【図2】第１実施形態の撮像素子を撮像面側から見た平面図。

【図3】第１実施形態の撮像素子の一部分の断面図。

【図4】第１実施形態の撮像素子の画素、および回路ユニットの構成を示す図。

【図5】第２実施形態の撮像素子の一部分の断面図。

【発明を実施するための形態】

【0006】

（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の一例であるカメラ１の構成例を示す図である。
図１に矢印で示したＸ方向、Ｙ方向、およびＺ方向は、その矢印の指し示す方向を＋方向とする。Ｘ方向、Ｙ方向、およびＺ方向は、相互に直交する方向である。また、以降の各図に示したＸ方向、Ｙ方向、およびＺ方向も、図１に示したＸ方向、Ｙ方向、およびＺ方向と同一の方向である。

【0007】

カメラ１は、撮影光学系（結像光学系）２、撮像素子３、撮像制御部４、メモリ５、表示部６、及び操作部７を備える。撮影光学系２は、焦点調節レンズ（フォーカスレンズ）を含む複数のレンズ及び開口絞りを有し、撮像素子３に被写体像を結像する。なお、撮影光学系２は、カメラ１から着脱可能にしてもよい。

【0008】

撮像素子３は、ＣＭＯＳイメージセンサ、ＣＣＤイメージセンサ等の撮像素子である。撮像素子３は、撮影光学系２を通過した光束を受光し、撮影光学系２により形成される被写体像を撮像する。撮像素子３には、光電変換部を有する複数の画素が二次元状（行方向及び列方向）に配置される。撮像素子３は、受光した光を光電変換して信号を生成し、生成した信号を撮像制御部４に出力する。

【0009】

メモリ５は、メモリカード等の記録媒体である。メモリ５には、画像データ、制御プログラム等が記録される。メモリ５へのデータの書き込み、及びメモリ５からのデータの読み出しは、撮像制御部４によって制御される。表示部６は、画像データに基づく画像、シャッター速度、絞り値等の撮影に関する情報、及びメニュー画面等を表示する。操作部７は、レリーズボタン、電源スイッチ、各種モードを切り替えるためのスイッチ等の各種設定スイッチ等を含み、それぞれの操作に基づく信号を撮像制御部４へ出力する。

【0010】

撮像制御部４は、ＣＰＵ、ＦＰＧＡ、ＡＳＩＣ等のプロセッサ、及びＲＯＭ、ＲＡＭ等のメモリにより構成され、制御プログラムに基づきカメラ１の各部を制御する。撮像制御部４は、撮像素子３を制御する信号を撮像素子３に供給して、撮像素子３の動作を制御する。撮像制御部４は、静止画撮影を行う場合、動画撮影を行う場合、表示部６に被写体のスルー画像（ライブビュー画像）を表示する場合等に、撮像素子３に被写体像を撮像させて信号を出力させる。

【0011】

撮像制御部４は、撮像素子３から出力される信号に各種の画像処理を行って画像データを生成する。撮像制御部４は、画像データを生成する生成部４でもあり、撮像素子３から出力される信号に基づいて静止画像データ、動画像データを生成する。画像処理には、階調変換処理、色補間処理等の画像処理が含まれる。

【0012】

（撮像素子の第１実施形態）
次に、図２から図４を参照して、第１実施形態の撮像素子３の構成について説明する。
図２は、第１実施形態の撮像素子３を光の入射側（－Ｚ側）から見た図である。撮像素子３は、Ｘ方向（水平方向）およびＹ方向（垂直方向）に配列される複数の画素１０を有する画素１０は、Ｘ方向およびＹ方向にそれぞれ１０００個以上配列されても良い。

【0013】

複数の画素１０が配列された領域（画素領域）の、－Ｘ方向の端部には水平制御部ＨＣが設けられ、＋Ｙ方向の端部には垂直制御部ＶＣが設けられる。水平制御部ＨＣと垂直制御部ＶＣを合わせて、素子制御部ＣＵとも呼ぶ。
複数の画素１０は、例えば、いわゆるベイヤー配列で配列される。また、いくつかの画素１０は、いわゆる像面位相差式の焦点検出に用いる画素であっても良い。

【0014】

図３は、撮像素子３の画素領域の断面（ＸＺ面）を示す図である。なお図３では、撮像素子３の画素領域の一部の断面のみを示す。撮像素子３は、第１基板２０と第２基板３０とが、Ｚ方向に積層された撮像素子である。第１基板２０および第２基板３０は、例えば、シリコン等の半導体から成る。撮像素子３には、破線の枠で示した画素１０が複数設けられる。画素１０は、マイクロレンズ１１、カラーフィルタ１２、光電変換部１３および読出回路１４を有する。なお、１つの画素１０が複数の光電変換部１３、または複数の読出回路１４を有してもよい。

【0015】

第１基板２０には、光電変換部１３と読出回路１４とが設けられる。光電変換部１３は、第１基板２０に入射した光を光電変換して電荷を生成する。光電変換部１３は、例えば、フォトダイオードにより構成される。読出回路１４は、光電変換部１３で生成された電荷に基づく画素信号を、後述する垂直配線に出力する。読出回路１４の構成は後述する。

【0016】

マイクロレンズ１１は、第１基板２０の光の入射側（－Ｚ方向側）に設けられる。マイクロレンズ１１は、第１基板２０に入射する光を光電変換部１３に集光する。
カラーフィルタ１２は、マイクロレンズ１１と光電変換部１３との間に設けられる。カラーフィルタ１２は、各光電変換部１３に特定の波長の光が入射するような分光特性を有する。カラーフィルタ１２は、ベイヤー配列に規定される分光特性を有する。

【0017】

第２基板３０には、破線の枠で示した回路ユニット１５が複数設けられる。回路ユニット１５は、読出回路１４から出力された信号を処理する処理部１６と、読出回路１４を制御する制御部１７とを有する。

【0018】

第１基板２０の第２基板３０側（＋Ｚ方向側）の面には、第１絶縁層２２、パッド２３、および配線２４～２９等を含む、第１配線層２１が設けられる。一方、第２基板３０の第１基板２０側（－Ｚ方向側）の面には、第２絶縁層３２、パッド３３、および配線３４～３９等を含む、第２配線層３１が設けられる。

【0019】

配線２４～２９および配線３４～３９は、一般的な半導体集積回路を構成する配線と同様に、第１基板２０または第２基板３０上にリソグラフィー技術により、金属等の導体を形成したものである。従って、配線２４～２９および配線３４～３９は、第１基板２０または第２基板３０の表面に平行なＸＹ面内方向に概ね平行に延びる配線２６～２９、３７～３９（以下「水平配線」とも呼ぶ）を含む。また、配線２４～２９および配線３４～３９は、第１基板２０または第２基板３０の表面に垂直なＺ方向に概ね平行に延びる配線２４、２５、３４（以下「垂直配線」とも呼ぶ）を含む。

【0020】

水平配線２６～２９、３７～３９は、それぞれ個々の配線層に形成される。水平配線２６～２９、３７～３９は、例えば、第１基板２０または第２基板３０の表面に形成した金属等の導体の層を、リソグラフィーによりパターンニングして形成されたものである。あるいは、水平配線２６～２９、３７～３９は、例えば、第１基板２０または第２基板３０の表面に形成した絶縁層に、リソグラフィーにより溝を形成し、その溝に金属等の導体を充填して形成されたものであっても良い。

【0021】

また、垂直配線２４、２５、３４は、例えば、第１基板２０または第２基板３０上に形成された絶縁層の中に垂直方向（Ｚ方向）に形成された、いわゆるＶＩＡプラグである。垂直配線２４、２５、３４は、いずれも、Ｚ方向に延びる１つのＶＩＡプラグであっても良い。あるいは、垂直配線２４、２５、３４は、Ｚ方向に延びる複数のＶＩＡプラグが、ＸＹ面内の同一の位置において積層されたものであっても良い。
また、第１絶縁層２２および第２絶縁層３２は、複数の絶縁層が積層されて形成される絶縁層であっても良い。

【0022】

なお、図３に示した配線２４～２９および配線３４～３９はあくまでも例示であって、それらの総数は、図３に示した数に限定されない。水平配線および垂直配線の総数は、図３に示した数より多くても良い。
本実施形態においては、水平配線２６～２９がそれぞれ形成される個々の配線層、および垂直配線２４、２５が形成される第１絶縁層２２を総称して第１配線層２１と呼ぶ。同様に、水平配線３７～３９がそれぞれ形成される個々の配線層、および垂直配線３４が形成される第２絶縁層３２を総称して第２配線層３１と呼ぶ。

【0023】

第１配線層２１に含まれる第１絶縁層２２と第２配線層３１に含まれる第２絶縁層３２とは、接合面（積層面）５０において接合（積層）される。
第１基板２０に設けられる読出回路１４のそれぞれは、少なくとも１つ以上の垂直配線２４が、直接または他の配線を介して電気的に接続される。垂直配線２４の下端（＋Ｚ方向側の端部）は、第１配線層２１内の水平配線２６の一端に接続される。そして、水平配線２６の他端は、垂直配線２５の上端（－Ｚ方向側の端部）に接続される。垂直配線２５の下端（＋Ｚ方向側の端部）は、接続電極であるパッド２３に接続される。

【0024】

パッド２３およびパッド３３は、接続電極であり、接合面５０において接合されている。パッド３３は、垂直配線３４の上端（－Ｚ方向側の端部）が接続される。垂直配線３４の下端（＋Ｚ方向側の端部）は、例えば、第２基板３０に設けられる処理部１６の１つに直接、または他の配線を介して電気的に接続される。
パッド２３およびパッド３３は、第１基板２０上に形成された第１配線層２１内の配線２４～２９と第２基板３０上に形成された第２配線層３１内の配線３４～３９とを接合する接合部を構成する。

【0025】

本実施形態においては、上述の垂直配線２４、水平配線２６、垂直配線２５、パッド２３、パッド３３、および垂直配線３４を、総称して「第１接続部」とも呼ぶ。
また、第１接続部は、Ｚ方向（垂直方向）に離れた、第１基板２０に設けられた画素と第２基板３０に設けられた回路ユニット１５とを繋ぐ配線であり、Ｚ方向に延びる配線である。第１接続部のうち水平配線２６は、ＸＹ面内方向（水平方向）に延び、他の第１接続部に対して屈曲していることから、水平配線２６を「屈曲部」とも呼ぶ。

【0026】

屈曲部２６（水平配線２６）が配置されるＺ位置と同じ位置には、屈曲部２６以外の他の水平配線２６ａが形成されていても良い。すなわち、同一の配線層の中にある多数の水平配線２６、２６ａの中の一部を、屈曲部２６として使用しても良い。
第１実施形態の撮像素子３においては、配線層２１の中の、接合面５０から－Ｚ方向に２層目の水平配線２６、２６ａの中に、屈曲部２６を設けている。ただし、配線層２１において、接合面５０から－Ｚ方向に１層目の水平配線２９の中に、屈曲部２６を設けても良い。屈曲部２６は、接合面５０に近い側であれば、配線層２１の中の接合面５０から－Ｚ方向に３層目の以上の水平配線の中に設けても良い。

【0027】

上述の説明では、１つの第１接続部は、第１基板２０に設けられるそれぞれの読出回路１４と、各読出回路１４に対応して第２基板３０に設けられる処理部１６とを電気的に接続するものとした。
しかし、第１接続部は、第１基板２０に設けられるそれぞれの読出回路１４と、各読出回路１４に対応して第２基板３０に設けられる制御部１７とを電気的に接続する後述の各種の制御線（選択制御線ＳＥＬ等）であっても良い。後述するように、各読出回路１４に対応して複数の制御部１７が設けられる場合には、制御部１７の数に応じて複数の第１接続部を有していても良い。

【0028】

なお、図３に示した水平配線３９は、例えば、第２基板３０に設けられるそれぞれの制御部１７に電源電圧、ＧＮＤ電圧、または制御信号を供給する配線である。図３では、例えば、水平配線３９がそれぞれの制御部１７に接続された例を示している。ただし、図３に示した水平配線３９の他にも、それぞれの処理部１６に電源電圧、ＧＮＤ電圧、または制御信号を供給し、あるいは処理部１６からの出力信号が出力される水平配線を有していても良い。

【0029】

図４は、第１基板２０に設けられる画素１０に含まれる光電変換部１３および読出回路１４と、第２基板３０に設けられる回路ユニット１５に含まれる処理部１６および制御部１７（１７ａ～１７ｄ）の構成を示す図である。第１実施形態の撮像素子３においても、画素１０は、例えば、いわゆる４トランジスタ型のＣＭＯＳ型撮像画素として構成されている。

【0030】

光電変換部１３は、第１基板２０に入射した光を光電変換して電荷を生成する。光電変換部１３は、例えば、フォトダイオードにより構成される。
読出回路１４は、光電変換部１３で生成された電荷に基づく画素信号を読み出す。読出回路１４は、転送部ＴＸと、排出部ＴＲと、フローティングディフュージョン（ＦＤ）ＦＤと、増幅部ＴＡと選択部ＴＳを含む出力部ＯＵとを有する。

【0031】

転送部ＴＸは、光電変換部１３で光電変換された電荷をフローティングディフュージョンＦＤに転送する。すなわち、転送部ＴＸは、光電変換部１３およびフローティングディフュージョンＦＤの間に電荷転送路を形成する転送トランジスタＴＸである。
フローティングディフュージョンＦＤは、転送部により光電変換部１３で光電変換された電荷が転送される。フローティングディフュージョンＦＤは、転送部ＴＸにより光電変換部１３で光電変換された電荷を蓄積する。すなわち、フローティングディフュージョンＦＤは、電荷を蓄積する蓄積部である。

【0032】

排出部ＴＲは、フローティングディフュージョンＦＤに蓄積された電荷を排出することで、フローティングディフュージョンの電位を基準電位にリセットする。排出部ＴＲは、フローティングディフュージョンの電位を基準電位にリセットするリセットトランジスタＴＲである。

【0033】

出力部ＯＵは、フローティングディフュージョンＦＤの電荷により生成された画素信号を信号線ＳＬに出力する。信号線ＳＬは、第１接続部（２３～２６、３３～３４）の１つである。信号線ＳＬは、画素信号を処理部１６に出力するための配線である。出力部ＯＵは、増幅部ＴＡと選択部ＴＳを有する。増幅部ＴＡは、フローティングディフュージョンＦＤの電荷により画素信号を生成する増幅トランジスタＴＡである。選択部ＴＳは、画素１０と信号線ＳＬの間の接続を制御する選択トランジスタＴＳである。選択部ＴＳは、増幅部ＴＡにより生成された画素信号を信号線ＳＬに出力する。

【0034】

第１基板２０に設けられた読出回路１４の出力部ＯＵから出力されるアナログ信号（画素信号）は、信号線ＳＬを経由して、第２基板３０に設けられた回路ユニット１５の処理部１６に伝達される。処理部１６は、例えば、アナログデジタル変換回路ＡＤＣと電流源ＣＳとを有する。アナログデジタル変換回路ＡＤＣは、読出回路１４の選択トランジスタＴＳから出力されたアナログ信号（画素信号）を、デジタル信号に変換する。
上述した垂直配線２４、２５、３４は、画素信号を画素１０から読出部ＡＤＣに伝達するための信号線ＳＬの少なくとも一部を含んでいる。

【0035】

回路ユニット１５は、複数の制御部１７（１７ａ～１５ｄ）を有する。本実施形態では、選択制御部１７ａ、電圧制御部１７ｂ、リセット制御部１７ｃ、および転送制御部１７ｄを、総称して、または個々に「制御部１７」とも呼ぶ。
選択制御部１７ａは、第１接続部（２３～２６、３３～３４）の１つである選択制御線ＳＥＬを経由して、読出回路１４の選択トランジスタＴＳのゲートと電気的に接続されている。すなわち、選択制御部１７ａは選択トランジスタＴＳを制御する。

【0036】

電圧制御部１７ｂは、第１接続部（２３～２６、３３～３４）の１つである電源電圧線ＶＤＤを経由して、読出回路１４または光電変換部１３への電源電圧の供給を制御する。
リセット制御部１７ｃは、第１接続部（２３～２６、３３～３４）の１つであるリセット制御線ＲＳＴを経由して、読出回路１４のリセットトランジスタＴＲのゲートと電気的に接続されている。すなわち、リセット制御部１７ｃはリセットトランジスタＴＲを制御する。

【0037】

転送制御部１７ｄは、図３に示した第１接続部（２３～２６、３３～３４）の１つである転送制御線ＴＲＮを経由して、読出回路１４の転送トランジスタＴＸのゲートと電気的に接続されている。すなわち、転送制御部１７ｄは転送トランジスタＴＸを制御する。

【0038】

以下では、選択制御線ＳＥＬ、リセット制御線ＲＳＴ、および転送制御線ＴＲＮを、総称して「制御線」とも呼ぶ。制御線は、制御部１７から読出回路１４に、各トランジスタを制御するための制御信号を送るための配線である。また、各トランジスタを制御するための制御信号は、制御部１７から第１接続部（２３～２６、３３～３４）を経由して、水平配線２７、２８の少なくとも一部に伝達される。

【0039】

第１実施形態の撮像素子３は、画素１０の数に応じた複数の処理部１６を備えている。そのため撮像素子３は、画素１０毎に画素信号を読み出すことができる。すなわち、撮像素子３は、複数の画素１０により生成される画素信号を高速で読み出して処理することができる。第１実施形態の撮像素子３は、画素１０の数に応じた複数の制御部１７を備えている。そのため撮像素子３は、画素１０毎に画素１０を制御することができる。すなわち、撮像素子３は、画素毎に異なる露光時間を設定でき、画素信号を生成して出力することができる。

【0040】

撮像素子３の構成によっては、光電変換部１３および読出回路１４を有する画素１０のＸ方向またはＹ方向における配置の周期と、処理部１６および制御部１７を有する回路ユニット１５のＸ方向またはＹ方向における配置の周期とが異なる場合がある。換言すると、Ｘ方向またはＹ方向において隣り合う２つの画素１０の間隔（画素ピッチ）と、Ｘ方向またはＹ方向において隣り合う２つの回路ユニット１５の間隔（回路ピッチ）が異なる場合がある。これは、第２基板３０には、回路ユニット１５以外の回路を配置する必要があるためである。一方で、第１基板２０には、規則正しく等間隔で画素１０を配置する必要があるためである。第２基板３０には、例えば、Ｘ方向またはＹ方向に並ぶ所定個の回路ユニット１５毎に回路ユニット１５を制御する制御回路１５ｅを配置する必要があるためである。第２基板３０に配置される回路は、制御回路１５ｅに限られず、シフトレジスタや記憶部等の他の回路である場合もある。

【0041】

このため、回路ユニット１５のＸ方向またはＹ方向の幅（回路ピッチ）を、画素１０のＸ方向またはＹ方向の幅（画素ピッチ）よりも小さくする必要がある。これにより、画素１０のＸ方向またはＹ方向における配置の周期と、回路ユニット１５のＸ方向またはＹ方向における配置の周期とが異なる場合がある。

【0042】

この場合、複数の回路ユニット１５の中のいくつかは、対応する画素１０の直下（＋Ｚ方向）には配置することができず、画素１０の直下からＸ方向またはＹ方向にずれた位置に配置されることになる。特に、複数の回路ユニット１５の中のいくつかは、対応する画素１０が有する読出回路１４の直下（＋Ｚ方向）には配置することができず、読出回路１４の直下からＸ方向またはＹ方向にずれた位置に配置されることになる。なお、画素１０の直下に対応する回路ユニット１５が配置できないという問題は、第１実施形態の撮像素子３が、画素１０毎に回路ユニット１５を配置する構成であるがゆえに生じる問題である。

【0043】

第１実施形態の撮像素子３は、画素１０の配置の周期と、回路ユニット１５の配置の周期の差により生じるＸ方向またはＹ方向における位置のずれを、第１接続部（２３～２６、３３～３４）における屈曲部２６により調整している。これにより、第１実施形態の撮像素子３は、画素１０の配置の周期と、回路ユニット１５の配置の周期の差により生じる、画素１０の直下に回路ユニット１５が配置できないという問題を解決している。

【0044】

具体的には、図３に示したように、第１実施形態の撮像素子３は、それぞれの回路ユニット１５から直上方向（－Ｚ方向）に延びる垂直配線３４に接続するパッド３３を有する。パッド３３は、回路ユニット１５の略直上に配置される。従って、接合部（パッド２３、３３）のＸ方向またはＹ方向の配置の周期は、回路ユニット１５の配置の周期に合うよう設定されている。そして、第１実施形態の撮像素子３は、画素１０と接合部２３とのＸ方向またはＹ方向の位置を調整して合致させるための屈曲部２６を第１配線層２１に配置している。これにより、Ｘ方向またはＹ方向における、画素１０の配置の周期と回路ユニット１５の配置の周期とが異なる場合であっても、画素１０（読出回路１４）と回路ユニット１５とを、第１接続部（２３～２６、３３～３４）により電気的に接続することができる。換言すると、画素ピッチと回路ピッチとが異なる場合であっても、画素１０（読出回路１４）と回路ユニット１５とを第１接続部（２３～２６、３３～３４）により電気的に接続することができる。

【0045】

屈曲部２６の方向（屈曲の方向）は、例えば、画素１０の配列の方向と同じＸ方向、またはＹ方向としても良い。
あるいは、屈曲部２６は、ＸＹ面内の一方向に延びる第１部分と、ＸＹ面内のその一方向と交差する方向に延びる第１部分とを含むものであっても良い。すなわち、屈曲部２６は、それ自体の中にＸＹ面内において屈曲する部分を含むものであっても良い。

【0046】

ところで、第１基板２０の近傍には、例えば読出回路１４を制御するための水平配線２７－２９等が多く存在する。また、第２基板３０の近傍には、例えば処理部１６または制御部１７を制御するための水平配線３７－３９等が多く存在する。
このため、第１基板２０の近傍に屈曲部２６を形成すると、読出回路１４を制御するための水平配線２７、２８のレイアウトに障害が生じてしまう。具体的には、水平配線２７、２８の配線レイアウトの自由度が屈曲部２６により制限されてしまう。また、水平配線２７、２８の配線の集積度が屈曲部２６により低下してしまう。

【0047】

第２基板３０の近傍に屈曲部２６を形成すると、処理部１６または制御部１７を制御するための水平配線３８、３９のレイアウトに障害が生じてしまう。具体的には、水平配線３８、３９の配線レイアウトの自由度が制限されてしまう。また、水平配線３８、３９の配線の集積度が屈曲部２６により低下してしまう。

【0048】

第１配線層２１に含まれる水平配線２６～２９は、画素１０を制御するための配線、画素１０にＧＮＤ電圧を供給するＧＮＤ線、および画素１０に電源電圧を供給する電源線を含む。画素１０を制御するための配線は、例えば、画素１０に含まれる転送トランジスタＴＸ、リセットトランジスタＴＲ、選択トランジスタＴＳをそれぞれ制御する配線である。このうち、転送トランジスタＴＸ、またはリセットトランジスタＴＲを制御する配線は、画素１０毎に、または所定の数の画素１０を含む画素ブロック毎に設けられていても良い。

【0049】

これらのトランジスタを制御する配線（以降「第１制御線」とも呼ぶ）は、転送トランジスタＴＸ、リセットトランジスタＴＲ、選択トランジスタＴＳを制御するために、第１配線層２１において第１基板２０に近い位置（第１基板側、－Ｚ方向側）に設けられる。すなわち、第１基板２０の近くに配置されている水平配線２７、２８は、多くの第１制御線を含むことになる。

【0050】

ＧＮＤ線および電源線は、複数の画素１０または複数の画素ブロックに共通して設けられる。そのため、ＧＮＤ線および電源線は、第１配線層２１において第１制御線よりも第１基板２０から遠い位置（第２基板側、＋Ｚ方向側）に設けられる。換言すると、ＧＮＤ線および電源線は、接合面５０に近い位置に設けられる。また上述したように、画素１０の近傍、すなわち第１基板２０の近傍には、第１制御線が多く配置される。そのため、ＧＮＤ線および電源線は、第１配線層２１において第１制御線よりも第１基板２０から遠い位置に設けられる。すなわち、第１配線層２１の第１基板２０の遠くに配置されている水平配線２９は、多くのＧＮＤ線および電源線を含む。

【0051】

第２配線層３１に含まれる水平配線３７～３９は、処理部１６または制御部１７を制御するための配線、処理部１６または制御部１７にＧＮＤ電圧を供給するＧＮＤ線、および処理部１６または制御部１７に電源電圧を供給する電源線を含む。処理部１６または制御部１７を制御するための配線は、例えば、処理部１６または制御部１７に含まれるトランジスタ等の各種のスイッチング素子をそれぞれ制御する配線である。

【0052】

これらのトランジスタを制御する配線（以降「第２制御線」とも呼ぶ）は、各種のスイッチング素子を制御するために、第２配線層３１において第２基板３０に近い位置（第２基板側、＋Ｚ方向側）に設けられる。すなわち、第２基板３０の近くに配置されている水平配線３８、３９は、多くの第２制御線を含む。

【0053】

ＧＮＤ線および電源線は、複数の処理部１６または複数の制御部１７に共通して設けられる。そのため、ＧＮＤ線および電源線は、第２配線層３１において第２制御線よりも第２基板３０から遠い位置（第１基板側、－Ｚ方向側）に設けられる。換言すると、ＧＮＤ線および電源線は、接合面５０に近い位置に設けられる。また上述したように、処理部１６または制御部１７の近傍、すなわち第２基板３０の近傍には、第２制御線が多く配置されている。そのため、ＧＮＤ線および電源線は、第２配線層３１において第２制御線よりも第２基板３０から遠い位置に設けられる。すなわち、第２配線層３１の第２基板３０の遠くに配置されている水平配線３７は、多くのＧＮＤ線および電源線を含む。

【0054】

制御線は、各トランジスタおよびスイッチング素子を制御するために高周波の制御信号を伝達する。そのため、制御線は、屈曲部２６を含む信号線ＳＬに対するノイズ源となり得る。また逆に、信号線ＳＬの屈曲部２６が制御線に対するノイズ源となり得る。

【0055】

これを避けるために、第１実施形態の撮像素子３は、第１基板２０の近傍および第２基板３０の近傍以外の部分に、屈曲部２６を設けている。換言すれば、第１実施形態の撮像素子３は、接合面５０の近傍に屈曲部２６を設けている。この構成により、第１実施形態の撮像素子３は、屈曲部２６を含む第１接続部（２３～２６、３３～３４）により、他の配線２７、２８、３７、３８の配線レイアウトの自由度が制限されず、最適なレイアウトで水平配線２７、２８、３７、３８を配線することができる。これにより、配線２７、２８、３７、３８の集積度の低下を防止できる。

【0056】

また、第１実施形態の撮像素子３は、第１基板２０の近傍に配置されている第１制御線（水平配線２７、２８）、および第２基板３０の近傍に配置されている第２制御線（水平配線３８、３９）から離れた位置に屈曲部２６を設けている。換言すれば、第１実施形態の撮像素子３は、接合部の近傍に屈曲部２６を設けている。この構成により、第１実施形態の撮像素子３は、これらの制御線からの屈曲部２６へのノイズの影響を抑えることができる。逆に、これらの屈曲部２６からの制御線へのノイズの影響も抑えることができる。

【0057】

また、第１実施形態の撮像素子３は、ＧＮＤ線および電源線に近い位置に屈曲部２６を設けている。ＧＮＤ線および電源線は、基本的には一定の電圧が印加されているため、屈曲部２６を含む信号線ＳＬへのノイズの影響が小さい。また、ＧＮＤ線および電源線は、信号線ＳＬの屈曲部２６からのノイズの影響を受けにくい。この構成により、第１実施形態の撮像素子３は、屈曲部２６へのノイズの影響を最小限にできる。さらに、屈曲部２６からのノイズの影響も最小限にできる。

【0058】

なお、撮像素子３は、第１基板２０の近傍および第２基板３０の近傍に屈曲部２６を設けず、第１基板２０および第２基板３０から、ある程度離れた位置に設けても良い。
例えば、撮像素子３は、第１基板２０および第２基板３０のそれぞれから、第１基板２０および第２基板３０の間の距離の１／４以上離れて、屈曲部２６を設けても良い。これにより、読出回路１４を制御するための水平配線２７、２８、処理部１６または制御部１７等を制御するための水平配線３７、３８の配線レイアウトの自由度が制限されない。したがって、最適なレイアウトで水平配線２７、２８、３７、３８を配線することができる。

【0059】

なお、撮像素子３は、第１基板２０と屈曲部２６との間、および第２基板３０と屈曲部２６との間に、少なくとも２層の配線層（水平配線２７、２８、または水平配線３７、３８）を設けても良い。これにより、読出回路１４を制御するための水平配線２７、２８、処理部１６または制御部１７等を制御するための水平配線３７、３８の配線レイアウトの自由度が制限されない。したがって、最適なレイアウトで水平配線２７、２８、３７、３８を配線することができる。

【0060】

なお、第１実施形態の第１接続部（２３～２６、３３～３４）は、第１配線層２１に設けられる第１配線部（２４～２６）と、第２配線層３１に設けられる第２配線部（３４）と、第１配線部と第２配線部とを接合する接合部であるパッド２３、３３とを有する。屈曲部２６は、接合部であるパッド２３、３３の近傍に設けられる。換言すれば、屈曲部２６は、第１基板２０および第２基板３０よりも、接合部であるパッド２３、３３に近い側に設けられる。

【0061】

（撮像素子の第２実施形態）
次に、図５を参照して、第２実施形態の撮像素子３ａの構成について説明する。第２実施形態の撮像素子３ａは、その構成の大部分が上述の第１実施形態の撮像素子３と共通している。以下では、共通する構成には同一の符号を付して、適宜説明を省略する。

【0062】

図５は、第２実施形態の撮像素子３ａの画素１０部分の断面（ＸＺ面）を示す図であり、上述の図３と同様の図である。第２実施形態の撮像素子３ａは、読出回路１４と処理部１６または制御部１７との電気的な接続が、垂直配線２４、パッド２３、パッド３３、垂直配線３５、水平配線３６、および垂直配線３４により行われる点において、第１実施形態の撮像素子３と異なる。

【0063】

本実施形態においては、上述の垂直配線２４、パッド２３、パッド３３、垂直配線３５、水平配線３６、および垂直配線３４を、総称して「第２接続部」とも呼ぶ。また、上述の第１接続部と第２接続部とを総称して、または個々に「接続部」とも呼ぶ。

【0064】

第２実施形態の撮像素子３ａにおいては、第２接続部（２３～２４、３３～３６）は、第１配線層２１に設けられる第１部（２４）と、第２配線層３１に設けられる第２部（３４～３６）と、第１部と第２部とを接合する接合部であるパッド２３、３３を有する。
そして、第２実施形態の撮像素子３ａにおいては、屈曲部である水平配線３６は、接合部であるパッド２３、３３よりも、第２基板３０に近い第２部に配置される。

【0065】

具体的には、図５に示したように、第２実施形態の撮像素子３ａは、それぞれの画素１０の読出回路１４から直下方向（＋Ｚ方向）に延びる垂直配線２４に接続するパッド２３を有する。パッド２３は、画素１０（読出回路１４）の略直下に配置される。従って、接合部（パッド２３、３３）のＸ方向またはＹ方向の配置の周期は、画素１０の読出回路１４の配置の周期に合うように設定されている。そして、第２実施形態の撮像素子３ａは、接合部３３と回路ユニット１５とのＸ方向またはＹ方向の位置を調整して合致させるための屈曲部２６を第２配線層３１に配置している。これにより、Ｘ方向またはＹ方向における、画素１０の配置の周期と回路ユニット１５の配置の周期とが異なる場合であっても、読出回路１４と回路ユニット１５とを、第１接続部（２３～２６、３３～３４）により電気的に接続することができる。
これにより、画素１０の配置の周期と、回路ユニット１５のＸ方向またはＹ方向における配置の周期が異なる場合であっても、画素１０（読出回路１４）と回路ユニット１５とを、第１接続部（２３～２６、３３～３４）により電気的に接続することができる。換言すると、画素ピッチと回路ピッチとが異なる場合であっても、画素１０（読出回路１４）と回路ユニット１５とを第１接続部（２３～２６、３３～３４）により電気的に接続することができる。

【0066】

画素１０のＸ方向またはＹ方向の配置の周期は、撮像素子３ａの撮像面（－Ｚ側のＸＹ面）内において概ね均一である。従って、第２実施形態の撮像素子３ａは、接合部（パッド２３、３３）を、Ｘ方向またはＹ方向において概ね均等の間隔で配置することになる。換言すると、接合部（パッド２３、３３）は、接合面５０において概ね均一に配置される。そのため、接合部が読出回路１４や回路ユニット１５に与える電気的な影響を撮像面内方向（ＸＹ方向）で概ね均一化することができ、撮像面内におけるノイズのムラを抑えることができる。

【0067】

なお、第２実施形態においても、水平配線２７、２８、３７～３９等の構成や用途は、上述の第１実施形態と同様である。第２実施形態においても、屈曲部（水平配線３６）の構成や用途は、上述の第１実施形態の屈曲部（水平配線２６）と同様である。第２実施形態においても、Ｚ方向における、第１基板２０および第２基板３０と、屈曲部（水平配線３６）との位置関係は、上述の第１実施形態の屈曲部（水平配線２６）と同様である。第２実施形態においても、Ｚ方向における、水平配線２７、２８、３７～３９と、屈曲部（水平配線３６）との位置関係は、上述の第１実施形態の屈曲部（水平配線２６）と同様である。第２実施形態においても、Ｚ方向における、接合部であるパッド２３、３３と屈曲部との位置関係は、上述の第１実施形態と同様である。また、屈曲部が配置されるＺ位置と同じ位置には、屈曲部以外の他の水平配線３６ａが形成されていても良い点も、上述の第１実施形態と同様である。

【0068】

また、第２実施形態においても、垂直配線２４の上端は、直接または他の配線を介して、第１基板２０に設けられている読出回路１４に電気的に接続される。そして、垂直配線３４の下端は、第２基板３０に設けられている処理部１６または制御部１７に直接、または他の配線を介して電気的に接続される。

【0069】

以上の第１実施形態の撮像素子３または第２実施形態の撮像素子３ａは、屈曲部２６、３６は、接合部であるパッド２３、３３の近傍の第１部または第２部に設けられる。これにより、読出回路１４、処理部１６または制御部１７等を制御するための配線のレイアウトへの影響を低減できる。
また、屈曲部２６、３６を接合部であるパッド２３、３３から、第１基板２０と第２基板３０の間の距離の１／４以内の距離に設けても良い。これにより、読出回路１４、処理部１６または制御部１７等を制御するための配線のレイアウトへの影響を低減できる。

【0070】

なお、パッド２３、３３は、ＸＹ面における面積が垂直配線２４、２５、３４の面積よりも大きな電極を言う。ただし、第１基板２０と第２基板３０とを高い位置精度で積層可能な場合には、接合部を大面積化する必要は無い。この場合には、ＸＹ面における面積が、垂直配線２４、２５、３４の面積と同程度の電極を接合部として使用しても良い。

【0071】

以上の各実施形態の撮像素子３、３ａにおいては、第１基板２０に配置される光電変換部１３および読出回路１４のそれぞれに、第２基板３０の処理部１６または制御部１７と接続する接続部（２３～２６、３３～３６）が設けられているものとした。
しかし、接続部（２３～２６、３３～３６）の数は、読出回路１４の数よりも少なくても良い。例えば、図２に示した撮像素子３の撮像面において、それぞれ破線で囲まれたブロックＢＣ内に配置される複数の画素１０（図２では、例えば４×４個）に対して、１つの接続部（２３～２６、３３～３６）が配置されていても良い。換言すると、１つの接続部（２３～２６、３３～３６）は、ブロックＢＣ内に配置される複数の画素１０で共有される。また、ブロックＢＣ内に配置される複数の画素１０に対して、１つの回路ユニット１５が配置されていても良い。換言すると、１つの回路ユニット１５は、ブロックＢＣ内に配置される複数の画素１０で共有される。

【0072】

この場合、１つのブロックＢＣ内の複数の画素１０が有する複数の光電変換部１３が生成した信号（画素信号）は、１つの接続部（２３～２６、３３～３６）を経由して、順次第２基板３０の処理部１６に出力される。また、第２基板３０の制御部１７ａ～１７ｄからの制御信号も、１つの接続部（２３～２６、３３～３６）を経由して、第１基板２０の１つのブロックＢＣ内に含まれる複数の読出回路１４に順次または同時に出力される。

【0073】

なお、複数の画素１０を有するブロックＢＣに対して１つの接続部および回路ユニット１５（処理部１６、制御部１７）が設けられた構成の撮像素子３、３ａにおいても、各ブロックＢＣの直下に対応する回路ユニット１５が配置できないという問題は生じる。しかし、上述したように第１実施形態の撮像素子３においては配線層２１に屈曲部２６を設けたことにより、第２実施形態の撮像素子３ａにおいては配線層３１に屈曲部３６を設けたことにより、この問題を解決している。

【0074】

また、第２実施形態の撮像素子３ａにおいても、上述した第１実施形態の撮像素子３と同様に、基板２０の近傍および基板３０の近傍には、各種のトランジスタまたはスイッチング素子を制御するための高周波の制御信号が伝送される制御線が多く配置されている。従って、第２実施形態の撮像素子３ａにおいても、第１基板２０の近傍および第２基板３０の近傍以外の部分に屈曲部３６を設けることにより、制御線から屈曲部３６へのノイズの影響、および屈曲部３６から制御線へのノイズの影響を低減している。

【0075】

第２実施形態の撮像素子３ａにおいては、配線層３１の中の、接合面５０から＋Ｚ方向に２層目の水平配線３６、３６ａの中に、屈曲部３６を設けている。ただし、配線層３１において、接合面５０から＋Ｚ方向に１層目の水平配線４０の中に、屈曲部３６を設けても良い。屈曲部３６は、接合面５０に近い側であれば、配線層３１の中の接合面５０から＋Ｚ方向に３層目の以上の水平配線の中に設けても良い。

【0076】

第１実施形態の撮像素子３および第２実施形態の撮像素子３ａは、いずれも第１基板２０と第２基板３０とが積層されて形成されている、いわゆる積層センサである。これにより、第１基板２０の近傍、および第２基板３０の近傍には、それぞれの基板に形成されたトランジスタ等を制御するための制御線が多数形成されている。これらの制御線からノイズの影響を抑え、かつ配置の自由度を確保するために、第１基板２０および第２基板３０の近傍以外に屈曲部２６、３６を設けることは、積層センサならではの配置である。換言すると、第１基板２０および第２基板３０接合部（パッド２３、３３）の付近に屈曲部２６、３６を設けることは、積層センサならではの配置である。

【0077】

なお、上述の各実施形態の撮像素子３、３ａにおいては、各読出回路１４に接続される接続部（２３～２６、３３～３６）の長さは、それに含まれる屈曲部２６、３６の長さによって異なる。従って、各接続部（２３～２６、３３～３６）のインピーダンスが、屈曲部２６、３６の長さによって異なる場合がある。各接続部（２３～２６、３３～３６）のインピーダンスが変化すると、インピーダンスの変化に伴う縞筋ノイズが、撮像素子３、３ａから得られる画像に生じる恐れがある。

【0078】

この縞筋ノイズを避けるために、各接続部のインピーダンスが概ね等しくなるよう、各接続部（２３～２６、３３～３６）の配線の太さ（線幅）を、屈曲部２６、３６の長さに基づいて変化させ、てもよい。また、各接続部（２３～２６、３３～３６）のインピーダンスの変動が小さくなるよう、屈曲部２６、３６として使用する配線層に電気抵抗の小さな導体を採用してもよい。

【0079】

あるいは、各接続部のインピーダンスが概ね等しくなるよう、他の接続部に比べて屈曲部２６、３６が短くなる接続部は、電気抵抗を生じる部材を有してもよい。 あるいは、この縞筋ノイズを避けるために、各接続部（２３～２６、３３～３６）に接続される電流源ＣＳの特性を、各接続部に含まれる屈曲部２６、３６の長さによって変化させてもよい。変化させる電流源ＣＳの特性とは、例えば、供給する電流の量である。

【0080】

（１）以上の各実施形態の撮像素子３、３ａは、第１の観点からは、光を光電変換して電荷を生成する光電変換部１３と、光電変換部１３で生成された電荷に基づく信号を出力する読出回路１４と、が設けられる第１基板２０と、第１基板２０に積層され、読出回路１４から出力された信号を処理する処理部１６が設けられる第２基板３０と、第１基板２０および第２基板３０の近傍以外で屈曲する屈曲部２６、３６が設けられ、読出回路１４と処理部１６とを電気的に接続する接続部（２３～２６、３３～３６）と、を備えている。
このような構成としたので、光電変換部１３または読出回路１４と、それに対応する処理部１６とのＸ方向またはＹ方向の配置の周期が異なっていても、両者を接続部（２３～２６、３３～３６）により電気的接続できる。

【0081】

また、各種の配線が集中する第１基板２０および第２基板３０の近傍を避けて屈曲部２６、３６を配置するため、他の配線のレイアウトに悪影響を及ぼすことなく、屈曲部２６、３６を配置することができる。これにより、各種の配線におけるインピーダンスの増大を防ぐことができる。

【0082】

（２）以上の各実施形態の撮像素子３、３ａは、第２の観点からは、光を光電変換して電荷を生成する光電変換部１３と、光電変換部１３で生成された電荷に基づく信号を出力する読出回路１４と、が設けられる第１基板２０と、第１基板２０に積層され、読出回路１４を制御する制御部１７が設けられる第２基板３０と、第１基板２０および第２基板３０の近傍以外で屈曲する屈曲部２６、３６を有し、読出回路１４と制御部１７とを電気的に接続する接続部（２３～２６、３３～３６）と、を備えている。
このような構成としたので、光電変換部１３または読出回路１４と、それに対応する制御部１７とのＸ方向またはＹ方向の配置の周期が異なっていても、両者を接続部（２３～２６、３３～３６）により電気的接続できる。
また、各種の配線が集中する第１基板２０および第２基板３０の近傍を避けて屈曲部２６、３６を配置するため、他の配線のレイアウトに悪影響を及ぼすことなく、屈曲部２６、３６を配置することができる。これにより、各種の配線におけるインピーダンスの増大を防ぐことができる。

【0083】

（３）さらに、接続部（２３～２６、３３～３６）は、第１基板２０の近傍および第２基板３０の近傍で、屈曲部２６、３６が設けられない構成とすることで、各種の配線のレイアウトの自由度を一層増大させ、各種の配線のインピーダンスの増大を一層抑制することができる。
（４）さらに、屈曲部２６、３６は、第１基板２０および第２基板３０から、第１基板２０と第２基板３０の間の距離の１／４以上離れて設けられる構成とすることで、各種の配線のレイアウトの自由度を一層増大させ、各種の配線のインピーダンスの増大を一層抑制することができる。

【0084】

（５）さらに、第１基板２０と第２基板３０の間に設けられる複数の配線層２６～２８、３６～３８を備え、屈曲部２６、３６は、配線層に設けられる構成とすることで、配線層および屈曲部の製造コストを低減することができる。
（６）さらに、少なくとも２層の配線層２７、２８、３７、３８が、第１基板２０と屈曲部２６、３６、および第２基板３０と屈曲部２６、３６、の間にそれぞれ設けられる構成とすることで、配線層２７、２８、３７、３８を用いて、第１基板２０上および第２基板３０上に形成される電気回路の配線を行うことができる。

【0085】

上記では、種々の実施形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。また、各実施形態および変形例は、それぞれ単独で適用してもよいし、組み合わせて用いてもよい。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

【0086】

次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特願２０１９－１８０７８３号（２０１９年９月３０日出願）

【符号の説明】

【0087】

１：撮像装置、２：撮像レンズ、３：撮像素子、４：撮像制御部（生成部）、５：レンズ移動部、ＢＣ：画素ブロック、ＨＣ：水平制御部、ＶＣ：垂直制御部、ＣＵ：素子制御部、１０：画素、２０：第１基板、３０：第２基板、１１：マイクロレンズ、１２：カラーフィルタ、１３：光電変換部、１４：読出回路、１５：回路ユニット、１６：処理部、１７：制御部、１７ａ：選択制御部、１７ｂ：電圧制御部、１７ｃ：リセット制御部、１７ｄ：転送制御部、２１：第１層、２２：第１絶縁層、２４～２９：配線、３１：第２層、３２：第２絶縁層、３４～４０：配線、２３，３３：パッド、５０：接合面、ＴＸ：転送部（転送トランジスタ）、ＴＲ：排出部（リセットトランジスタ）、ＴＡ：増幅部（増幅トランジスタ）、ＴＳ：選択部（選択トランジスタ）、ＦＤ：フローティングディフュージョン（ＦＤ）、ＴＲＮ：転送制御線、ＲＳＴ：リセット制御線、ＶＤＤ：電源電圧線、ＳＥＬ：選択制御線、ＳＬ：出力信号線、ＡＤＣ：読出部、ＣＳ：電流源

【図1】

【図2】

【図3】

【図4】

【図5】