特許 7420560 表示用基板及びその製造方法、表示パネル、表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-15

(45)【発行日】2024-01-23

(54)【発明の名称】表示用基板及びその製造方法、表示パネル、表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20240116BHJP

   G09G 3/20 20060101ALI20240116BHJP

   G09G 3/3233 20160101ALI20240116BHJP

   H10K 59/12 20230101ALI20240116BHJP

【ＦＩ】

G09F9/30 339

G09F9/30 365

G09G3/20 611H

G09G3/3233

G09G3/20 624B

G09G3/20 621M

G09G3/20 680G

H10K59/12

【請求項の数】 46

(21)【出願番号】P 2019569438

(86)(22)【出願日】2019-07-31

(65)【公表番号】

(43)【公表日】2022-12-05

(86)【国際出願番号】 CN2019098707

(87)【国際公開番号】W WO2021016946

(87)【国際公開日】2021-02-04

【審査請求日】2022-07-26

【前置審査】

(73)【特許権者】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】▲劉▼ 利▲賓▼

(72)【発明者】

【氏名】李 ▲梅▼

(72)【発明者】

【氏名】王 ▲紅▼▲麗▼

【審査官】小野 博之

(56)【参考文献】

【文献】特開２０１６－０７５８６８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０１４００３０（ＵＳ，Ａ１）

【文献】特開２０１８－１９８１９８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０３１７１５０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０１６３２４７（ＵＳ，Ａ１）

【文献】特開２０１５－１３８９５５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｆ ９／００－９／４６

Ｈ０５Ｂ ３３／００－３３／２８

４４／００

４５／６０

Ｈ１０Ｋ ５０／００－９９／００

Ｇ０９Ｇ ３／００－３／３８

(57)【特許請求の範囲】

【請求項1】

表示用基板であって、ベース基板と、前記ベース基板上に設置される複数の繰り返し単位とを含む表示用基板においては、
各前記繰り返し単位は複数のサブ画素を含み、各前記サブ画素は、発光素子と、前記発光素子を発光駆動する画素回路とを含み、
前記画素回路は駆動回路を含み、
前記発光素子は、第１発光電圧印加電極と、第２発光電圧印加電極と、前記第１発光電圧印加電極と前記第２発光電圧印加電極との間に設置される発光層と、を含み、
前記複数のサブ画素は第１サブ画素及び第２サブ画素を含み、前記第１サブ画素の発光素子が発する光の色と前記第２サブ画素の発光素子が発する光の色とは同じであり、前記第１サブ画素の発光素子の第１発光電圧印加電極の形状と前記第２サブ画素の発光素子の第１発光電圧印加電極の形状とは異なり、
前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影と前記ベース基板における前記第１サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なり、
前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影と前記ベース基板における前記第２サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なり、
前記ベース基板における前記第１サブ画素の発光素子の発光層の正投影と前記ベース基板における前記第２サブ画素の発光素子の発光層の正投影とは連続しており、
前記画素回路は第１発光制御回路及び第２発光制御回路をさらに含み、
前記駆動回路は制御端子、第１端子及び第２端子を含み、且つ前記発光素子を発光駆動する駆動電流を前記発光素子に供給するように構成され、
前記第１発光制御回路は前記駆動回路の第１端子及び第１電源端子に接続され、且つ前記駆動回路と前記第１電源端子とを導通又は遮断するように構成され、
前記第２発光制御回路は前記駆動回路の第２端子及び前記発光素子の第１発光電圧印加電極に電気的に接続され、前記駆動回路と前記発光素子とを導通又は遮断するように構成され、
前記第１サブ画素の画素回路は第１寄生回路をさらに含み、前記第２サブ画素の画素回路は第２寄生回路をさらに含み、
前記第１寄生回路は前記第１サブ画素の画素回路の駆動回路の制御端子及び前記第１サブ画素の発光素子の第１発光電圧印加電極に電気的に接続され、且つ前記第１サブ画素の発光素子の第１発光電圧印加電極の電圧に基づき前記第１サブ画素の画素回路の駆動回路の制御端子の電圧を制御するように構成され、
前記第２寄生回路は前記第２サブ画素の画素回路の駆動回路の制御端子及び前記第２サブ画素の発光素子の第１発光電圧印加電極に電気的に接続され、且つ前記第２サブ画素の発光素子の第１発光電圧印加電極の電圧に基づき前記第２サブ画素の画素回路の駆動回路の制御端子の電圧を制御するように構成されている、表示用基板。

【請求項2】

前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影の面積と前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影の面積とは異なる請求項１に記載の表示用基板。

【請求項3】

前記ベース基板における前記第１サブ画素の画素回路の駆動回路の制御端子の正投影と前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影との重なり部分の面積は第１面積であり、前記ベース基板における前記第２サブ画素の画素回路の駆動回路の制御端子の正投影と前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影との重なり部分の面積は第２面積であり、
前記第１面積と前記第２面積との比は以下に示す関係式を満たす請求項１又は２に記載の表示用基板。
Ａｍｉｎ≦ＡＲ１／ＡＲ２≦Ａｍａｘ
（式中、ＡＲ１は前記第１面積、ＡＲ２は前記第２面積を表し、Ａｍｉｎは最小比閾値を表し、９０％であり、Ａｍａｘは最大比閾値を表し、１１０％である。）

【請求項4】

前記ベース基板における前記第１サブ画素の画素回路の駆動回路の制御端子の正投影は前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影内にあり、
前記ベース基板における前記第２サブ画素の画素回路の駆動回路の制御端子の正投影は前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影内にある請求項１から３のいずれか一項に記載の表示用基板。

【請求項5】

前記第１寄生回路は第１コンデンサを含み、前記第１コンデンサは第１電極及び第２電極を含み、
前記第１サブ画素の発光素子の第１発光電圧印加電極は補助電極ブロックを含み、前記ベース基板における前記補助電極ブロックの正投影と前記ベース基板における前記第１サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なり、
前記補助電極ブロックは前記第１コンデンサの第１電極として兼用し、前記第１サブ画素の駆動回路の制御端子は前記第１コンデンサの第２電極として兼用する請求項１に記載の表示用基板。

【請求項6】

前記第１サブ画素の発光素子の第１発光電圧印加電極は、前記補助電極ブロックに電気的に接続される第１駆動電極ブロックをさらに含み、
前記ベース基板における前記第１駆動電極ブロックの正投影、前記ベース基板における前記第１サブ画素の発光素子の発光層の正投影及び前記ベース基板における前記第１サブ画素の発光素子の第２発光電圧印加電極の正投影は少なくとも部分的に重なる請求項５に記載の表示用基板。

【請求項7】

前記第２寄生回路は第２コンデンサを含み、前記第２コンデンサは第１電極及び第２電極を含み、
前記第２サブ画素の発光素子の第１発光電圧印加電極は第２駆動電極ブロックを含み、前記ベース基板における前記第２駆動電極ブロックの正投影と前記ベース基板における前記第２サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なり、
前記ベース基板における前記第２駆動電極ブロックの正投影、前記ベース基板における前記第２サブ画素の発光素子の発光層の正投影及び前記ベース基板における前記第２サブ画素の発光素子の第２発光電圧印加電極の正投影は少なくとも部分的に重なり、
前記第２駆動電極ブロックは前記第２コンデンサの第１電極として兼用し、前記第２サブ画素の駆動回路の制御端子は前記第２コンデンサの第２電極として兼用する請求項６に記載の表示用基板。

【請求項8】

前記第１駆動電極ブロックの形状と前記第２駆動電極ブロックの形状とは同じであり、前記ベース基板における前記第１駆動電極ブロックの正投影の面積と前記ベース基板における前記第２駆動電極ブロックの正投影の面積とは同じである請求項７に記載の表示用基板。

【請求項9】

前記各繰り返し単位において、前記第１サブ画素と前記第２サブ画素とは前記ベース基板の表面に平行する第１方向に配列され、
前記第１方向において、前記補助電極ブロックは前記第１駆動電極ブロックの前記第２サブ画素の発光素子から遠い側に位置する請求項７又は８に記載の表示用基板。

【請求項10】

前記ベース基板における前記補助電極ブロックの正投影と前記ベース基板における前記第１サブ画素の発光素子の発光層の正投影とは重ならない請求項５から９のいずれか一項に記載の表示用基板。

【請求項11】

前記第１サブ画素の発光素子の第１発光電圧印加電極は第１接続電極ブロックをさらに含み、
前記第１方向において、前記第１接続電極ブロックは前記第１駆動電極ブロックの前記第２サブ画素の発光素子から遠い側に位置し、前記第１接続電極ブロックは前記補助電極ブロックと前記第１駆動電極ブロックとの間に位置し、且つ前記補助電極ブロック及び前記第１駆動電極ブロックの両方に電気的に接続される請求項９に記載の表示用基板。

【請求項12】

中間層をさらに含み、
前記ベース基板の表面に垂直な方向において、前記画素回路は前記中間層と前記ベース基板との間に位置し、前記発光素子は前記中間層の前記ベース基板から遠い側に位置し、
前記中間層は第１ビアを含み、前記第１接続電極ブロックは前記第１ビアに延伸され、且つ前記第１ビアを介して前記第１サブ画素の画素回路に電気的に接続される請求項１１に記載の表示用基板。

【請求項13】

前記第２サブ画素の発光素子の第１発光電圧印加電極は前記第２駆動電極ブロックに電気的に接続される第２接続電極ブロックをさらに含み、
前記第１方向において、前記第２接続電極ブロックは前記第２駆動電極ブロックの前記第１サブ画素の発光素子から遠い側に位置する請求項１２に記載の表示用基板。

【請求項14】

前記中間層は第２ビアを含み、前記第２接続電極ブロックは前記第２ビアまで延伸され、且つ前記第２ビアを介して前記第２サブ画素の画素回路に電気的に接続される請求項１３に記載の表示用基板。

【請求項15】

前記第１接続電極ブロックは前記第１ビアを介して前記第１サブ画素の画素回路の第２発光制御回路に電気的に接続され、前記第２接続電極ブロックは前記第２ビアを介して前記第２サブ画素の画素回路の第２発光制御回路に電気的に接続される請求項１４に記載の表示用基板。

【請求項16】

前記画素回路はアクティブ半導体層、ゲート金属層及びソースドレイン金属層を含み、前記ベース基板に垂直な方向において、前記アクティブ半導体層が前記ベース基板と前記ゲート金属層との間に位置し、前記ゲート金属層が前記アクティブ半導体層と前記ソースドレイン金属層との間に位置し、
前記第１接続電極ブロックは前記第１ビアを介して前記画素回路のソースドレイン金属層に延伸され、
前記第２接続電極ブロックは前記第２ビアを介して前記画素回路のソースドレイン金属層まで延伸する請求項１４または１５に記載の表示用基板。

【請求項17】

前記複数のサブ画素は第３サブ画素及び第４サブ画素をさらに含み、
前記各繰り返し単位において、前記第３サブ画素と前記第４サブ画素とは第２方向に配列され、且つ前記第２方向において、前記第１サブ画素と前記第２サブ画素とは前記第３サブ画素と前記第４サブ画素との間に位置し、
前記第２方向は前記ベース基板の表面に平行し、且つ前記第１方向と前記第２方向は互いに垂直である請求項１３から１６のいずれか一項に記載の表示用基板。

【請求項18】

前記第３サブ画素の発光素子の第１発光電圧印加電極は、互いに電気的に接続される第３駆動電極ブロック及び第３接続電極ブロックを含み、前記第４サブ画素の発光素子の第１発光電圧印加電極は、互いに電気的に接続される第４駆動電極ブロック及び第４接続電極ブロックを含み、
前記中間層は第３ビア及び第４ビアを含み、前記第３接続電極ブロックは前記第３ビアに延伸され、且つ前記第３ビアを介して前記第３サブ画素の画素回路に電気的に接続され、前記第４接続電極ブロックは前記第４ビアに延伸され、且つ前記第４ビアを介して前記第４サブ画素の画素回路に電気的に接続される請求項１７に記載の表示用基板。

【請求項19】

前記各繰り返し単位において、
前記第１方向において、前記第３接続電極ブロックは前記第３駆動電極ブロックの前記補助電極ブロックから遠い側に位置し、前記第２方向において、前記第３接続電極ブロックは前記第３駆動電極ブロックの前記第４駆動電極ブロックに近い側に位置し、
前記第１方向において、前記第４接続電極ブロックは前記第４駆動電極ブロックの前記補助電極ブロックから遠い側に位置し、前記第２方向において、前記第４接続電極ブロックは前記第４駆動電極ブロックの前記第３駆動電極ブロックに近い側に位置する請求項１８に記載の表示用基板。

【請求項20】

前記第３接続電極ブロックは前記第３ビアを介して前記第３サブ画素の画素回路の第２発光制御回路に電気的に接続され、
前記第４接続電極ブロックは前記第４ビアを介して前記第４サブ画素の画素回路の第２発光制御回路に電気的に接続される請求項１８又は１９に記載の表示用基板。

【請求項21】

前記複数の繰り返し単位は複数の繰り返し単位群を形成するように第２方向に配列され、前記複数の繰り返し単位群は前記第１方向に配列され、
前記第１方向において、前記第１接続電極ブロック、前記第２接続電極ブロック、前記第３接続電極ブロック及び前記第４接続電極ブロックは隣接する２つの繰り返し単位群の間に位置し、
前記第１方向において、前記補助電極ブロックの少なくとも一部は前記補助電極ブロックの前記第１駆動電極ブロックから遠い側であって前記補助電極ブロックが位置する繰り返し単位群と隣接する繰り返し単位群のうち隣接する２つの繰り返し単位の間に位置する請求項１８から２０のいずれか一項に記載の表示用基板。

【請求項22】

前記第１サブ画素及び前記第２サブ画素の両方は緑色サブ画素、前記第３サブ画素は赤色サブ画素、前記第４サブ画素は青色サブ画素である請求項１７から２１のいずれか一項に記載の表示用基板。

【請求項23】

前記画素回路はデータ書込み回路、記憶回路、閾値補償回路及びリセット回路をさらに含み、
前記データ書込み回路は前記駆動回路の第１端子に電気的に接続され、且つ走査信号の制御下でデータ信号を前記記憶回路に書き込むように構成され、
前記記憶回路は前記駆動回路の制御端子及び前記第１電源端子に電気的に接続され、且つ前記データ信号を記憶するように構成され、
前記閾値補償回路は前記駆動回路の制御端子及び第２端子に電気的に接続され、且つ前記駆動回路に対し閾値補償を行うように構成され、
前記リセット回路は前記駆動回路の制御端子及び前記発光素子の第１発光電圧印加電極に電気的に接続され、且つリセット制御信号の制御下で前記駆動回路の制御端子と前記発光素子の第１発光電圧印加電極をリセットするように構成される請求項１から２２のいずれか一項に記載の表示用基板。

【請求項24】

前記駆動回路は駆動トランジスタを含み、前記駆動回路の制御端子は前記駆動トランジスタのゲートを含み、前記駆動回路の第１端子は前記駆動トランジスタの第１電極を含み、前記駆動回路の第２端子は前記駆動トランジスタの第２電極を含み、
前記データ書込み回路はデータ書込みトランジスタを含み、前記記憶回路は第３コンデンサを含み、前記閾値補償回路は閾値補償トランジスタを含み、前記リセット回路は第１リセットトランジスタ及び第２リセットトランジスタを含み、前記第１発光制御回路は第１発光制御トランジスタを含み、前記第２発光制御回路は第２発光制御トランジスタを含み、前記リセット制御信号は第１サブリセット制御信号及び第２サブリセット制御信号を含み、
前記データ書込みトランジスタは、第１電極が前記駆動トランジスタの第１電極に電気的に接続され、第２電極が前記データ信号を受信するように構成され、ゲートが前記走査信号を受信するように構成され、
前記第３コンデンサは、第１電極が前記第１電源端子に電気的に接続され、第２電極が前記駆動トランジスタのゲートに電気的に接続され、
前記閾値補償トランジスタは、第１電極が前記駆動トランジスタの第２電極に電気的に接続され、第２電極が前記駆動トランジスタのゲートに電気的に接続され、ゲートが補償制御信号を受信するように構成され、
前記第１リセットトランジスタは、第１電極が第１リセット信号を受信し、第２電極が前記駆動トランジスタのゲートに電気的に接続され、ゲートが前記第１サブリセット制御信号を受信するように構成され、
前記第２リセットトランジスタは、第１電極が第２リセット信号を受信し、第２電極が前記発光素子の第１発光電圧印加電極に電気的に接続され、ゲートが前記第２サブリセット制御信号を受信するように構成され、
前記第１発光制御トランジスタは、第１電極が前記第１電源端子に電気的に接続され、第２電極が前記駆動トランジスタの第１電極に電気的に接続され、ゲートが第１発光制御信号を受信するように構成され、
前記第２発光制御トランジスタは、第１電極が前記駆動トランジスタの第２電極に電気的に接続され、第２電極が前記発光素子の第１発光電圧印加電極に電気的に接続され、ゲートが第２発光制御信号を受信するように構成される請求項２３に記載の表示用基板。

【請求項25】

請求項１から２４のいずれか一項に記載の表示用基板を含む表示パネル。

【請求項26】

請求項２５に記載の表示パネルを含む表示装置。

【請求項27】

駆動チップをさらに含み、
前記駆動チップは前記表示パネルに電気的に接続され、且つ各前記繰り返し単位のうち第１サブ画素の第２サブ画素から遠い側に位置する請求項２６に記載の表示装置。

【請求項28】

各前記繰り返し単位において、前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影の面積は前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影の面積よりも大きい請求項２６に記載の表示装置。

【請求項29】

請求項１から２４のいずれか一項に記載の表示用基板を製造するための製造方法であって、
前記ベース基板を提供するステップと、
前記ベース基板上に前記複数の繰り返し単位を形成するステップと、を含み、
各前記繰り返し単位は複数のサブ画素を含み、各前記サブ画素は画素回路及び発光素子を含み、前記発光素子は、第１発光電圧印加電極、第２発光電圧印加電極、及び前記第１発光電圧印加電極と前記第２発光電圧印加電極との間に設置される発光層を含み、前記複数のサブ画素は第１サブ画素及び第２サブ画素を含み、前記第１サブ画素の発光素子が発する光の色と前記第２サブ画素の発光素子が発する光の色とは同じであり、前記第１サブ画素の発光素子の第１発光電圧印加電極の形状と前記第２サブ画素の発光素子の第１発光電圧印加電極の形状とは異なり、前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影と前記ベース基板における前記第１サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なり、前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影と前記ベース基板における前記第２サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なる製造方法。

【請求項30】

表示用基板であって、ベース基板と前記ベース基板上に設置される複数の繰り返し単位とを含む表示用基板においては、
各前記繰り返し単位は複数のサブ画素を含み、各前記サブ画素は発光素子と、前記発光素子を発光駆動する画素回路とを含み、前記画素回路は駆動回路を含み、前記発光素子は、第１発光電圧印加電極、第２発光電圧印加電極、及び前記第１発光電圧印加電極と前記第２発光電圧印加電極との間に設置される発光層を含み、
前記複数のサブ画素の駆動回路は前記ベース基板上にアレイ状に配列され、
前記複数のサブ画素は第１サブ画素及び第２サブ画素を含み、前記第１サブ画素の発光素子が発する光の色と前記第２サブ画素の発光素子が発する光の色とは同じであり、
前記第１サブ画素の発光素子の第１発光電圧印加電極は補助電極ブロック、第１駆動電極ブロック及び第１接続電極ブロックを含み、前記第１駆動電極ブロック、前記補助電極ブロック及び前記第１接続電極ブロックは互いに電気的に接続され、
前記第２サブ画素の発光素子の第１発光電圧印加電極は第２駆動電極ブロック及び第２接続電極ブロックを含み、前記第２駆動電極ブロックは前記第２接続電極ブロックに電気的に接続され、
前記補助電極ブロックは前記第１サブ画素の画素回路の駆動回路の制御端子の前記ベース基板から遠い側に位置し、
前記第２駆動電極ブロックは前記第２サブ画素の画素回路の駆動回路の制御端子の前記ベース基板から遠い側に位置し、
前記第１サブ画素の画素回路の駆動回路の制御端子と前記第２サブ画素の画素回路の駆動回路の制御端子は第１方向に配列され、
前記第１方向において、前記第１駆動電極ブロックは前記第１サブ画素の画素回路の駆動回路の制御端子の、前記第２サブ画素の画素回路の駆動回路の制御端子に近い側に位置する表示用基板。

【請求項31】

前記第１駆動電極ブロックの形状と前記補助電極ブロックの形状とは異なり、前記第１駆動電極ブロックの形状と前記第２駆動電極ブロックの形状とは同じであり、前記ベース基板における前記第１駆動電極ブロックの正投影の面積と前記ベース基板における前記第２駆動電極ブロックの正投影の面積とは同じである請求項３０に記載の表示用基板。

【請求項32】

前記第１接続電極ブロックの形状と前記第２接続電極ブロックの形状とは同じであり、前記ベース基板における前記第１接続電極ブロックの正投影の面積と前記ベース基板における前記第２接続電極ブロックの正投影の面積とは同じである請求項３０又は３１に記載の表示用基板。

【請求項33】

前記第１方向において、前記第１駆動電極ブロックは前記第１サブ画素の画素回路の駆動回路の制御端子と前記第２サブ画素の画素回路の駆動回路の制御端子との間に位置する請求項３０に記載の表示用基板。

【請求項34】

前記第１方向において、前記第１接続電極ブロックは前記第１駆動電極ブロックの、前記第２サブ画素の画素回路の駆動回路の制御端子から遠い側に位置する請求項３３に記載の表示用基板。

【請求項35】

前記第１方向において、前記第１接続電極ブロックは前記第１サブ画素の画素回路の駆動回路の制御端子と前記第２サブ画素の画素回路の駆動回路の制御端子との間に位置する請求項３４に記載の表示用基板。

【請求項36】

前記第１方向において、前記第１接続電極ブロックは前記第１駆動電極ブロックと前記補助電極ブロックとの間に位置する請求項３４又は３５に記載の表示用基板。

【請求項37】

前記第１方向において、前記第２接続電極ブロックは前記第２サブ画素の画素回路の駆動回路の制御端子の、前記第１サブ画素の画素回路の駆動回路の制御端子から遠い側に位置し、
前記第２駆動電極ブロックは前記第２接続電極ブロックと前記第１駆動電極ブロックとの間に位置する請求項３０から３６のいずれか一項に記載の表示用基板。

【請求項38】

前記第１サブ画素の画素回路の駆動回路の制御端子の中心と前記第１駆動電極ブロックの中心との距離は前記第２サブ画素の画素回路の駆動回路の制御端子の中心と前記第２駆動電極ブロックの中心との距離よりも大きい請求項３０から３７のいずれか一項に記載の表示用基板。

【請求項39】

表示用基板であって、ベース基板と、前記ベース基板上に設置される複数の繰り返し単位とを含み、
各前記繰り返し単位は複数のサブ画素を含み、各前記サブ画素は発光素子と、前記発光素子を発光駆動する画素回路とを含み、
前記発光素子は、第１発光電圧印加電極、第２発光電圧印加電極、及び前記第１発光電圧印加電極と前記第２発光電圧印加電極との間に設置される発光層を含み、
前記画素回路は駆動回路、第２発光制御回路及びリセット回路を含み、
前記第２発光制御回路は第２発光制御信号線、前記駆動回路の第２端子、前記発光素子の第１発光電圧印加電極に電気的に接続され、且つ前記第２発光制御信号線によって供給される第２発光制御信号の制御下で前記駆動回路と前記発光素子とを導通又は遮断するように構成され、
前記リセット回路は前記駆動回路の制御端子及び第１リセット制御信号線に電気的に接続され、前記第１リセット制御信号線によって供給される第１サブリセット制御信号の制御下で前記駆動回路の制御端子をリセットするように構成され、
前記第２発光制御信号線と前記第１リセット制御信号線とは第１方向に配列され、
前記複数のサブ画素は第１サブ画素及び第２サブ画素を含み、
前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影は、前記ベース基板における、前記第２サブ画素の画素回路のリセット回路に接続される第１リセット制御信号線の正投影、及び、前記ベース基板における、前記第１サブ画素の画素回路の第２発光制御回路に接続される第２発光制御信号線の正投影の両方とは少なくとも部分的に重なり、
前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影と前記ベース基板における、前記第２サブ画素の画素回路の第２発光制御回路に接続される第２発光制御信号線の正投影と少なくとも部分的に重なる表示用基板。

【請求項40】

前記画素回路はデータ書込み回路をさらに含み、
前記データ書込み回路は前記駆動回路の第１端子及び第１走査信号線に電気的に接続され、且つ前記第１走査信号線によって供給される走査信号の制御下でデータ信号を前記駆動回路の制御端子に書き込むように構成され、
前記第１方向において、前記第１走査信号線は前記第２発光制御信号線と前記第１リセット制御信号線との間に位置し、
前記第１サブ画素の発光素子の第１発光電圧印加電極と前記第２サブ画素の発光素子の第１発光電圧印加電極とは前記第１方向に配列され、
前記第１方向において、前記第２サブ画素の画素回路のデータ書込み回路に接続される第１走査信号線は前記第１サブ画素の発光素子の第１発光電圧印加電極と前記第２サブ画素の発光素子の第１発光電圧印加電極との間に位置する請求項３９に記載の表示用基板。

【請求項41】

前記リセット回路はさらに第１リセット電源信号線に電気的に接続され、
前記リセット回路は前記第１リセット制御信号線によって供給される第１サブリセット制御信号の制御下で、前記第１リセット電源信号線によって供給される第１リセット信号に基づき前記駆動回路の制御端子をリセットするように構成され、
前記第１方向において、前記第１リセット電源信号線は前記第１リセット制御信号線の前記第２発光制御信号線から遠い側に位置し、
前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影はさらに、前記ベース基板における、前記第２サブ画素の画素回路のリセット回路に接続される第１リセット電源信号線の正投影と少なくとも部分的に重なる請求項４０に記載の表示用基板。

【請求項42】

前記第２発光制御信号線、前記第１リセット制御信号線、前記第１走査信号線及び前記第１リセット電源信号線はともに、前記第１方向に垂直な第２方向に延伸する請求項４１に記載の表示用基板。

【請求項43】

前記第２発光制御信号線、前記第１リセット制御信号線、前記第１走査信号線及び前記第１リセット電源信号線は互いに平行する請求項４１又は４２に記載の表示用基板。

【請求項44】

前記第１サブ画素の発光素子の第１発光電圧印加電極は補助電極ブロック、第１駆動電極ブロック及び第１接続電極ブロックを含み、前記第１駆動電極ブロック、前記補助電極ブロック及び前記第１接続電極ブロックは互いに電気的に接続され、且つ前記第１方向に配列され、
前記第２サブ画素の発光素子の第１発光電圧印加電極は第２駆動電極ブロック及び第２接続電極ブロックを含み、前記第２駆動電極ブロックは前記第２接続電極ブロックに電気的に接続され、且つ前記第１方向に配列され、
前記第１方向において、前記第１接続電極ブロック及び前記補助電極ブロックの両方は前記第１駆動電極ブロックの前記第２駆動電極ブロックから遠い側に位置し、前記第１接続電極ブロックは前記補助電極ブロックと前記第１駆動電極ブロックとの間に位置し、前記第２接続電極ブロックは前記第２駆動電極ブロックの前記第１駆動電極ブロックから遠い側に位置し、
前記ベース基板における前記第１駆動電極ブロックの正投影は、前記ベース基板における、前記第２サブ画素の画素回路のリセット回路に接続される第１リセット制御信号線の正投影、及び、前記ベース基板における、前記第２サブ画素の画素回路のリセット回路に接続される第１リセット電源信号線の正投影の両方とは少なくとも部分的に重なり、
前記ベース基板における前記第１接続電極ブロックの正投影は前記ベース基板における、前記第１サブ画素の画素回路の第２発光制御回路に接続される第２発光制御信号線の正投影と少なくとも部分的に重なり、
前記第１方向において、前記補助電極ブロックは前記第１サブ画素の画素回路の第２発光制御回路に接続される第２発光制御信号線の、前記第２サブ画素の発光素子の第１発光電圧印加電極から遠い側に位置し、
前記ベース基板における前記第２接続電極ブロックの正投影は前記ベース基板における、前記第２サブ画素の画素回路の第２発光制御回路に接続される第２発光制御信号線の正投影と少なくとも部分的に重なり、
前記第１方向において、前記第２駆動電極ブロックは前記第２サブ画素の画素回路の第２発光制御回路に接続される第２発光制御信号線と前記第２サブ画素の画素回路のデータ書込み回路に接続される第１走査信号線との間に位置する請求項４１から４３のいずれか一項に記載の表示用基板。

【請求項45】

前記第１サブ画素の発光素子が発する光の色と前記第２サブ画素の発光素子が発する光の色とは同じであり、前記第１サブ画素の発光素子の第１発光電圧印加電極の形状と前記第２サブ画素の発光素子の第１発光電圧印加電極の形状とは異なる請求項３９から４４のいずれか一項に記載の表示用基板。

【請求項46】

表示用基板であって、ベース基板と、前記ベース基板上に設置される複数の繰り返し単位とを含む表示用基板においては、
各前記繰り返し単位は複数のサブ画素を含み、各前記サブ画素は、発光素子と、前記発光素子を発光駆動する画素回路とを含み、
前記画素回路は駆動回路を含み、
前記発光素子は、第１発光電圧印加電極と、第２発光電圧印加電極と、前記第１発光電圧印加電極と前記第２発光電圧印加電極との間に設置される発光層と、を含み、
前記複数のサブ画素は第１サブ画素及び第２サブ画素を含み、前記第１サブ画素の発光素子が発する光の色と前記第２サブ画素の発光素子が発する光の色とは同じであり、前記第１サブ画素の発光素子の第１発光電圧印加電極の形状と前記第２サブ画素の発光素子の第１発光電圧印加電極の形状とは異なり、
前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影と前記ベース基板における前記第１サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なり、
前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影と前記ベース基板における前記第２サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なり、
前記画素回路は第１発光制御回路及び第２発光制御回路をさらに含み、
前記駆動回路は制御端子、第１端子及び第２端子を含み、且つ前記発光素子を発光駆動する駆動電流を前記発光素子に供給するように構成され、
前記第１発光制御回路は前記駆動回路の第１端子及び第１電源端子に接続され、且つ前記駆動回路と前記第１電源端子とを導通又は遮断するように構成され、
前記第２発光制御回路は前記駆動回路の第２端子及び前記発光素子の第１発光電圧印加電極に電気的に接続され、前記駆動回路と前記発光素子とを導通又は遮断するように構成され、
前記第１サブ画素の画素回路は第１寄生回路をさらに含み、前記第２サブ画素の画素回路は第２寄生回路をさらに含み、
前記第１寄生回路は前記第１サブ画素の画素回路の駆動回路の制御端子及び前記第１サブ画素の発光素子の第１発光電圧印加電極に電気的に接続され、且つ前記第１サブ画素の発光素子の第１発光電圧印加電極の電圧に基づき前記第１サブ画素の画素回路の駆動回路の制御端子の電圧を制御するように構成され、
前記第２寄生回路は前記第２サブ画素の画素回路の駆動回路の制御端子及び前記第２サブ画素の発光素子の第１発光電圧印加電極に電気的に接続され、且つ前記第２サブ画素の発光素子の第１発光電圧印加電極の電圧に基づき前記第２サブ画素の画素回路の駆動回路の制御端子の電圧を制御するように構成される表示用基板。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施例は表示用基板及びその製造方法、表示パネル、表示装置に関する。

【背景技術】

【0002】

表示分野におけるアクティブマトリックス有機発光ダイオード（Ａｃｔｉｖｅ－ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＡＭＯＬＥＤ）の急速な発展に伴って、表示効果に対する要求が日々高まっている。表示品質が高い等の利点を有するため、高解像度表示装置の応用範囲が拡大しつつある。通常、画素の寸法及び画素間の間隔を減少させることで、表示装置の解像度を向上させる。

【発明の概要】

【課題を解決するための手段】

【0003】

本開示の少なくともいくつかの実施例は表示用基板を提供し、該表示用基板は、ベース基板と、前記ベース基板上に設置される複数の繰り返し単位とを含み、各前記繰り返し単位は複数のサブ画素を含み、各前記サブ画素は発光素子と、前記発光素子を発光駆動する画素回路とを含み、前記画素回路は駆動回路を含み、前記発光素子は、第１発光電圧印加電極、第２発光電圧印加電極、及び前記第１発光電圧印加電極と前記第２発光電圧印加電極との間に設置される発光層を含み、前記複数のサブ画素は第１サブ画素及び第２サブ画素を含み、前記第１サブ画素の発光素子が発する光の色と前記第２サブ画素の発光素子が発する光の色とは同じであり、前記第１サブ画素の発光素子の第１発光電圧印加電極の形状と前記第２サブ画素の発光素子の第１発光電圧印加電極の形状とは異なり、前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影と前記ベース基板における前記第１サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なり、前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影と前記ベース基板における前記第２サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なる。

【0004】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影の面積と前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影の面積とは異なる。

【0005】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記ベース基板における前記第１サブ画素の画素回路の駆動回路の制御端子の正投影と前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影との重なり部分の面積は第１面積であり、前記ベース基板における前記第２サブ画素の画素回路の駆動回路の制御端子の正投影と前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影との重なり部分の面積は第２面積であり、前記第１面積と前記第２面積との比は以下に示す関係式を満たす。

【0006】

Ａｍｉｎ≦ＡＲ１／ＡＲ２≦Ａｍａｘ
式中、ＡＲ１は前記第１面積、ＡＲ２は前記第２面積を表し、Ａｍｉｎは最小比閾値を表し、９０％であり、Ａｍａｘは最大比閾値を表し、１１０％である。

【0007】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記ベース基板における前記第１サブ画素の画素回路の駆動回路の制御端子の正投影は前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影内にあり、前記ベース基板における前記第２サブ画素の画素回路の駆動回路の制御端子の正投影は前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影内にある。

【0008】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記ベース基板における前記第１サブ画素の発光素子の発光層の正投影と前記ベース基板における前記第２サブ画素の発光素子の発光層の正投影とは連続している。

【0009】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記画素回路は第１発光制御回路及び第２発光制御回路をさらに含み、前記駆動回路は制御端子、第１端子及び第２端子を含み、前記発光素子を発光駆動する駆動電流を前記発光素子に供給するように構成され、前記第１発光制御回路は前記駆動回路の第１端子及び第１電圧端子に接続され、且つ前記駆動回路と前記第１電圧端子とを導通又は遮断するように構成され、前記第２発光制御回路は前記駆動回路の第２端子及び前記発光素子の第１発光電圧印加電極に電気的に接続され、前記駆動回路と前記発光素子とを導通又は遮断するように構成される。

【0010】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１サブ画素の画素回路は第１寄生回路をさらに含み、前記第２サブ画素の画素回路は第２寄生回路をさらに含み、前記第１寄生回路は前記第１サブ画素の画素回路の駆動回路の制御端子及び前記第１サブ画素の発光素子の第１発光電圧印加電極に電気的に接続され、前記第１サブ画素の発光素子の第１発光電圧印加電極の電圧に基づき前記第１サブ画素の画素回路の駆動回路の制御端子の電圧を制御するように構成され、前記第２寄生回路は前記第２サブ画素の画素回路の駆動回路の制御端子及び前記第２サブ画素の発光素子の第１発光電圧印加電極に電気的に接続され、前記第２サブ画素の発光素子の第１発光電圧印加電極の電圧に基づき前記第２サブ画素の画素回路の駆動回路の制御端子の電圧を制御するように構成される。

【0011】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１寄生回路は第１コンデンサを含み、前記第１コンデンサは第１電極及び第２電極を含み、前記第１サブ画素の発光素子の第１発光電圧印加電極は補助電極ブロックを含み、前記ベース基板における前記補助電極ブロックの正投影と前記ベース基板における前記第１サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なり、前記補助電極ブロックは前記第１コンデンサの第１電極として機能し、前記第１サブ画素の駆動回路の制御端子は前記第１コンデンサの第２電極として兼用する。

【0012】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１サブ画素の発光素子の第１発光電圧印加電極は、前記補助電極ブロックに電気的に接続される第１駆動電極ブロックをさらに含み、前記ベース基板における前記第１駆動電極ブロックの正投影、前記ベース基板における前記第１サブ画素の発光素子の発光層の正投影及び前記ベース基板における前記第１サブ画素の発光素子の第２発光電圧印加電極の正投影とは少なくとも部分的に重なる。

【0013】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第２寄生回路は第２コンデンサを含み、前記第２コンデンサは第１電極及び第２電極を含み、前記第２サブ画素の発光素子の第１発光電圧印加電極は第２駆動電極ブロックを含み、前記ベース基板における前記第２駆動電極ブロックの正投影と前記ベース基板における前記第２サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なり、前記ベース基板における前記第２駆動電極ブロックの正投影、前記ベース基板における前記第２サブ画素の発光素子の発光層の正投影及び前記ベース基板における前記第２サブ画素の発光素子の第２発光電圧印加電極の正投影は少なくとも部分的に重なり、前記第２駆動電極ブロックは前記第２コンデンサの第１電極として機能し、前記第２サブ画素の駆動回路の制御端子は前記第２コンデンサの第２電極として兼用する。

【0014】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１駆動電極ブロックの形状と前記第２駆動電極ブロックの形状とは同じであり、前記ベース基板における前記第１駆動電極ブロックの正投影の面積と前記ベース基板における前記第２駆動電極ブロックの正投影の面積とは同じである。

【0015】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記各繰り返し単位において、前記第１サブ画素と前記第２サブ画素とは前記ベース基板の表面に平行する第１方向に配列され、前記第１方向において、前記補助電極ブロックは前記第１駆動電極ブロックの前記第２サブ画素の発光素子から遠い側に位置する。

【0016】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記ベース基板における前記補助電極ブロックの正投影と前記ベース基板における前記第１サブ画素の発光素子の発光層の正投影とは重ならない。

【0017】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１サブ画素の発光素子の第１発光電圧印加電極は第１接続電極ブロックをさらに含み、前記第１方向において、前記第１接続電極ブロックは前記第１駆動電極ブロックの前記第２サブ画素の発光素子から遠い側に位置し、前記第１接続電極ブロックは前記補助電極ブロックと前記第１駆動電極ブロックとの間に位置し、且つ前記補助電極ブロック及び前記第１駆動電極ブロックの両方に電気的に接続される。

【0018】

例えば、本開示のいくつかの実施例に係る表示用基板は中間層をさらに含み、前記ベース基板の表面に垂直な方向において、前記画素回路は前記中間層と前記ベース基板との間に位置し、前記発光素子は前記中間層の前記ベース基板から遠い側に位置し、前記中間層は第１ビアを含み、前記第１接続電極ブロックは前記第１ビアに延伸され、且つ前記第１ビアを介して前記第１サブ画素の画素回路に電気的に接続される。

【0019】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第２サブ画素の発光素子の第１発光電圧印加電極は前記第２駆動電極ブロックに電気的に接続される第２接続電極ブロックをさらに含み、前記第１方向において、前記第２接続電極ブロックは前記第２駆動電極ブロックの前記第１サブ画素の発光素子から遠い側に位置する。

【0020】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記中間層は第２ビアを含み、前記第２接続電極ブロックは前記第２ビアに延伸され、且つ前記第２ビアを介して前記第２サブ画素の画素回路に電気的に接続される。

【0021】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１接続電極ブロックは前記第１ビアを介して前記第１サブ画素の画素回路の第２発光制御回路に電気的に接続され、前記第２接続電極ブロックは前記第２ビアを介して前記第２サブ画素の画素回路の第２発光制御回路に電気的に接続される。

【0022】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記画素回路はアクティブ半導体層、ゲート金属層及びソースドレイン金属層を含み、前記ベース基板に垂直な方向において、前記アクティブ半導体層が前記ベース基板と前記ゲート金属層との間に位置し、前記ゲート金属層が前記アクティブ半導体層と前記ソースドレイン金属層との間に位置し、前記第１接続電極ブロックは前記第１ビアを介して前記画素回路のソースドレイン金属層に延伸され、前記第２接続電極ブロックは前記第２ビアを介して前記画素回路のソースドレイン金属層まで延伸する。

【0023】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記複数のサブ画素は第３サブ画素及び第４サブ画素をさらに含み、前記各繰り返し単位において、前記第３サブ画素と前記第４サブ画素とは第２方向に配列され、且つ前記第２方向において、前記第１サブ画素と前記第２サブ画素とは前記第３サブ画素と前記第４サブ画素との間に位置し、前記第２方向は前記ベース基板の表面に平行し、且つ前記第１方向と前記第２方向は互いに垂直である。

【0024】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第３サブ画素の発光素子の第１発光電圧印加電極は互いに電気的に接続される第３駆動電極ブロック及び第３接続電極ブロックを含み、前記第４サブ画素の発光素子の第１発光電圧印加電極は互いに電気的に接続される第４駆動電極ブロック及び第４接続電極ブロックを含み、前記中間層は第３ビア及び第４ビアを含み、前記第３接続電極ブロックは前記第３ビアに延伸され、且つ前記第３ビアを介して前記第３サブ画素の画素回路に電気的に接続され、前記第４接続電極ブロックは前記第４ビアに延伸され、且つ前記第４ビアを介して前記第４サブ画素の画素回路に電気的に接続される。

【0025】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記各繰り返し単位において、前記第１方向において、前記第３接続電極は前記第３駆動電極ブロックの前記補助電極ブロックから遠い側に位置し、前記第２方向において、前記第３接続電極は前記第３駆動電極ブロックの前記第４駆動電極ブロックに近い側に位置し、前記第１方向において、前記第４接続電極は前記第４駆動電極ブロックの前記補助電極ブロックから遠い側に位置し、前記第２方向において、前記第４接続電極は前記第４駆動電極ブロックの前記第３駆動電極ブロックに近い側に位置する。

【0026】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第３接続電極ブロックは前記第３ビアを介して前記第３サブ画素の画素回路の第２発光制御回路に電気的に接続され、前記第４接続電極ブロックは前記第４ビアを介して前記第４サブ画素の画素回路の第２発光制御回路に電気的に接続される。

【0027】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記複数の繰り返し単位は第２方向に配列されて複数の繰り返し単位群を形成し、前記複数の繰り返し単位群は前記第１方向に配列され、前記第１方向において、前記第１接続電極ブロック、前記第２接続電極ブロック、前記第３接続電極ブロック及び前記第４接続電極ブロックは隣接する２つの繰り返し単位群の間に位置し、前記第１方向において、前記補助電極ブロックの少なくとも一部は前記補助電極ブロックの前記第１駆動電極ブロックから遠い側であって前記補助電極ブロックが位置する繰り返し単位群と隣接する繰り返し単位群のうち隣接する２つの繰り返し単位の間に位置する。

【0028】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１サブ画素及び前記第２サブ画素の両方は緑色サブ画素、前記第３サブ画素は赤色サブ画素、前記第４サブ画素は青色サブ画素である。

【0029】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記画素回路はデータ書込み回路、記憶回路、閾値補償回路及びリセット回路をさらに含み、前記データ書込み回路は前記駆動回路の第１端子に電気的に接続され、走査信号の制御下でデータ信号を前記記憶回路に書き込むように構成され、前記記憶回路は前記駆動回路の制御端子及び前記第１電圧端子に電気的に接続され、前記データ信号を記憶するように構成され、前記閾値補償回路は前記駆動回路の制御端子及び第２端子に電気的に接続され、前記駆動回路に対し閾値補償を行うように構成され、前記リセット回路は前記駆動回路の制御端子及び前記発光素子の第１発光電圧印加電極に電気的に接続され、リセット制御信号の制御下で前記駆動回路の制御端子と前記発光素子の第１発光電圧印加電極をリセットするように構成される。

【0030】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記駆動回路は駆動トランジスタを含み、前記駆動回路の制御端子は前記駆動トランジスタのゲートを含み、前記駆動回路の第１端子は前記駆動トランジスタの第１電極を含み、前記駆動回路の第２端子は前記駆動トランジスタの第２電極を含み、前記データ書込み回路はデータ書込みトランジスタを含み、前記記憶回路は第３コンデンサを含み、前記閾値補償回路は閾値補償トランジスタを含み、前記リセット回路は第１リセットトランジスタ及び第２リセットトランジスタを含み、前記第１発光制御回路は第１発光制御トランジスタを含み、前記第２発光制御回路は第２発光制御トランジスタを含み、前記リセット制御信号は第１サブリセット制御信号及び第２サブリセット制御信号を含み、前記データ書込みトランジスタは、第１電極が前記駆動トランジスタの第１電極に電気的に接続され、第２電極が前記データ信号を受信し、ゲートが前記走査信号を受信し、前記第３コンデンサは、第１電極が前記第１電源端子に電気的に接続され、第２電極が前記駆動トランジスタのゲートに電気的に接続され、前記閾値補償トランジスタは、第１電極が前記駆動トランジスタの第２電極に電気的に接続され、第２電極が前記駆動トランジスタのゲートに電気的に接続され、ゲートが補償制御信号を受信し、前記第１リセットトランジスタは、第１電極が第１リセット信号を受信し、第２電極が前記駆動トランジスタのゲートに電気的に接続され、ゲートが前記第１サブリセット制御信号を受信し、前記第２リセットトランジスタは、第１電極が第２リセット信号を受信し、第２電極が前記発光素子の第１発光電圧印加電極に電気的に接続され、ゲートが前記第２サブリセット制御信号を受信し、前記第１発光制御トランジスタは、第１電極が前記第１電源端子に電気的に接続され、第２電極が前記駆動トランジスタの第１電極に電気的に接続され、ゲートが第１発光制御信号を受信し、前記第２発光制御トランジスタは、第１電極が前記駆動トランジスタの第２電極に電気的に接続され、第２電極が前記発光素子の第１発光電圧印加電極に電気的に接続され、ゲートが第２発光制御信号を受信する。

【0031】

本開示のいくつかの実施例は表示パネルをさらに提供し、該表示パネルは、上記いずれか一項に記載の表示用基板を含む。

【0032】

本開示のいくつかの実施例は表示装置をさらに提供し、該表示装置は、上記いずれか一項に記載の表示パネルを含む。

【0033】

例えば、本開示のいくつかの実施例に係る表示装置は駆動チップをさらに含み、前記駆動チップは前記表示パネルに電気的に接続され、各前記繰り返し単位のうち第１サブ画素の第２サブ画素から遠い側に位置する。

【0034】

例えば、本開示のいくつかの実施例に係る表示装置では、各前記繰り返し単位において、前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影の面積は前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影の面積よりも大きい。

【0035】

本開示のいくつかの実施例は上記いずれか一項に記載の表示用基板を製造するための製造方法を提供し、該製造方法は、前記ベース基板を提供するステップと、前記ベース基板上に前記複数の繰り返し単位を形成するステップと、を含み、各前記繰り返し単位は複数のサブ画素を含み、各前記サブ画素は画素回路及び発光素子を含み、前記発光素子は、第１発光電圧印加電極、第２発光電圧印加電極、及び前記第１発光電圧印加電極と前記第２発光電圧印加電極との間に設置される発光層を含み、前記複数のサブ画素は第１サブ画素及び第２サブ画素を含み、前記第１サブ画素の発光素子が発する光の色と前記第２サブ画素の発光素子が発する光の色とは同じであり、前記第１サブ画素の発光素子の第１発光電圧印加電極の形状と前記第２サブ画素の発光素子の第１発光電圧印加電極の形状とは異なり、前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影と前記ベース基板における前記第１サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なり、前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影と前記ベース基板における前記第２サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なる。

【0036】

本開示のいくつかの実施例は表示用基板をさらに提供し、該表示用基板は、ベース基板と、前記ベース基板上に設置される複数の繰り返し単位とを含み、各前記繰り返し単位は複数のサブ画素を含み、各前記サブ画素は発光素子と、前記発光素子を発光駆動する画素回路とを含み、前記画素回路は駆動回路を含み、前記発光素子は、第１発光電圧印加電極、第２発光電圧印加電極、及び前記第１発光電圧印加電極と前記第２発光電圧印加電極との間に設置される発光層を含み、前記複数のサブ画素の駆動回路は前記ベース基板上にアレイ状に配列され、前記複数のサブ画素は第１サブ画素及び第２サブ画素を含み、前記第１サブ画素の発光素子が発する光の色と前記第２サブ画素の発光素子が発する光の色とは同じであり、前記第１サブ画素の発光素子の第１発光電圧印加電極は補助電極ブロック、第１駆動電極ブロック及び第１接続電極ブロックを含み、前記第１駆動電極ブロック、前記補助電極ブロック及び前記第１接続電極ブロックは互いに電気的に接続され、前記第２サブ画素の発光素子の第１発光電圧印加電極は第２駆動電極ブロック及び第２接続電極ブロックを含み、前記第２駆動電極ブロックは前記第２接続電極ブロックに電気的に接続され、前記補助電極ブロックは前記第１サブ画素の画素回路の駆動回路の制御端子の前記ベース基板から遠い側に位置し、前記第２駆動電極ブロックは前記第２サブ画素の画素回路の駆動回路の制御端子の前記ベース基板から遠い側に位置する。

【0037】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１駆動電極ブロックの形状と前記補助電極ブロックの形状とは異なり、前記第１駆動電極ブロックの形状と前記第２駆動電極ブロックの形状とは同じであり、前記ベース基板における前記第１駆動電極ブロックの正投影の面積と前記ベース基板における前記第２駆動電極ブロックの正投影の面積とは同じである。

【0038】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１接続電極ブロックの形状と前記第２接続電極ブロックの形状とは同じであり、前記ベース基板における前記第１接続電極ブロックの正投影の面積と前記ベース基板における前記第２接続電極ブロックの正投影の面積とは同じである。

【0039】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１サブ画素の画素回路の駆動回路の制御端子と前記第２サブ画素の画素回路の駆動回路の制御端子は第１方向に配列され、前記第１方向において、前記第１駆動電極ブロックは前記第１サブ画素の画素回路の駆動回路の制御端子の、前記第２サブ画素の画素回路の駆動回路の制御端子に近い側に位置する。

【0040】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１方向において、前記第１駆動電極ブロックは前記第１サブ画素の画素回路の駆動回路の制御端子と前記第２サブ画素の画素回路の駆動回路の制御端子との間に位置する。

【0041】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１方向において、前記第１接続電極ブロックは前記第１駆動電極ブロックの、前記第２サブ画素の画素回路の駆動回路の制御端子から遠い側に位置する。

【0042】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１方向において、前記第１接続電極ブロックは前記第１サブ画素の画素回路の駆動回路の制御端子と前記第２サブ画素の画素回路の駆動回路の制御端子との間に位置する。

【0043】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１方向において、前記第１接続電極ブロックは前記第１駆動電極ブロックと前記補助電極ブロックとの間に位置する。

【0044】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１方向において、前記第２接続電極ブロックは前記第２サブ画素の画素回路の駆動回路の制御端子の、前記第１サブ画素の画素回路の駆動回路の制御端子から遠い側に位置し、前記第２駆動電極ブロックは前記第２接続電極ブロックと前記第１駆動電極ブロックとの間に位置する。

【0045】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１サブ画素の画素回路の駆動回路の制御端子の中心と前記第１駆動電極ブロックの中心との距離は前記第２サブ画素の画素回路の駆動回路の制御端子の中心と前記第２駆動電極ブロックの中心との距離よりも大きい。

【0046】

本開示のいくつかの実施例は表示用基板をさらに提供し、該表示用基板は、ベース基板と、前記ベース基板上に設置される複数の繰り返し単位とを含み、各前記繰り返し単位は複数のサブ画素を含み、各前記サブ画素は発光素子と、前記発光素子を発光駆動する画素回路とを含み、前記発光素子は、第１発光電圧印加電極、第２発光電圧印加電極、及び前記第１発光電圧印加電極と前記第２発光電圧印加電極との間に設置される発光層を含み、前記画素回路は駆動回路、第２発光制御回路及びリセット回路を含み、前記第２発光制御回路は第２発光制御信号線、前記駆動回路の第２端子、前記発光素子の第１発光電圧印加電極に電気的に接続され、前記第２発光制御信号線によって供給される第２発光制御信号の制御下で前記駆動回路と前記発光素子とを導通又は遮断するように構成され、前記リセット回路は前記駆動回路の制御端子及び第１リセット制御信号線に電気的に接続され、前記第１リセット制御信号線によって供給される第１サブリセット制御信号の制御下で前記駆動回路の制御端子をリセットするように構成され、前記第２発光制御信号線と前記第１リセット制御信号線とは第１方向に配列され、前記複数のサブ画素は第１サブ画素及び第２サブ画素を含み、前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影は、前記ベース基板における、前記第２サブ画素の画素回路のリセット回路に接続される第１リセット制御信号線の正投影、及び、前記ベース基板における、前記第１サブ画素の画素回路の第２発光制御回路に接続される第２発光制御信号線の正投影の両方と少なくとも部分的に重なり、前記ベース基板における前記第２サブ画素の発光素子の第１発光電圧印加電極の正投影と前記ベース基板における、前記第２サブ画素の画素回路の第２発光制御回路に接続される第２発光制御信号線の正投影とは少なくとも部分的に重なる。

【0047】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記画素回路はデータ書込み回路をさらに含み、前記データ書込み回路は前記駆動回路の第１端子及び第１走査信号線に電気的に接続され、前記第１走査信号線によって供給される走査信号の制御下でデータ信号を前記駆動回路の制御端子に書き込むように構成され、前記第１方向において、前記第１走査信号線は前記第２発光制御信号線と前記第１リセット制御信号線との間に位置し、前記第１サブ画素の発光素子の第１発光電圧印加電極と前記第２サブ画素の発光素子の第１発光電圧印加電極とは前記第１方向に配列され、前記第１方向において、前記第２サブ画素の画素回路のデータ書込み回路に接続される第１走査信号線は前記第１サブ画素の発光素子の第１発光電圧印加電極と前記第２サブ画素の発光素子の第１発光電圧印加電極との間に位置する。

【0048】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記リセット回路はさらに第１リセット電源信号線に電気的に接続され、前記リセット回路は前記第１リセット制御信号線によって供給される第１サブリセット制御信号の制御下で、前記第１リセット電源信号線によって供給される第１リセット信号に基づき前記駆動回路の制御端子をリセットするように構成され、前記第１方向において、前記第１リセット電源信号線は前記第１リセット制御信号線の前記第２発光制御信号線から遠い側に位置し、前記ベース基板における前記第１サブ画素の発光素子の第１発光電圧印加電極の正投影はさらに、前記ベース基板における、前記第２サブ画素の画素回路のリセット回路に接続される第１リセット電源信号線の正投影と少なくとも部分的に重なる。

【0049】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第２発光制御信号線、前記第１リセット制御信号線、前記第１走査信号線及び前記第１リセット電源信号線はともに、前記第１方向に垂直な第２方向に延伸する。

【0050】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第２発光制御信号線、前記第１リセット制御信号線、前記第１走査信号線及び前記第１リセット電源信号線は互いに平行する。

【0051】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１サブ画素の発光素子の第１発光電圧印加電極は補助電極ブロック、第１駆動電極ブロック及び第１接続電極ブロックを含み、前記第１駆動電極ブロック、前記補助電極ブロック及び前記第１接続電極ブロックは互いに電気的に接続され、且つ前記第１方向に配列され、前記第２サブ画素の発光素子の第１発光電圧印加電極は第２駆動電極ブロック及び第２接続電極ブロックを含み、前記第２駆動電極ブロックは前記第２接続電極ブロックに電気的に接続され、且つ前記第１方向に配列され、前記第１方向において、前記第１接続電極ブロック及び前記補助電極ブロックの両方は前記第１駆動電極ブロックの前記第２駆動電極ブロックから遠い側に位置し、前記第１接続電極ブロックは前記補助電極ブロックと前記第１駆動電極ブロックとの間に位置し、前記第２接続電極ブロックは前記第２駆動電極ブロックの前記第１駆動電極ブロックから遠い側に位置し、前記ベース基板における前記第１駆動電極ブロックの正投影は、前記ベース基板における、前記第２サブ画素の画素回路のリセット回路に接続される第１リセット制御信号線の正投影、及び、前記ベース基板における、前記第２サブ画素の画素回路のリセット回路に接続される第１リセット電源信号線の正投影の両方とは少なくとも部分的に重なり、前記ベース基板における前記第１接続電極ブロックの正投影は前記ベース基板における、前記第１サブ画素の画素回路の第２発光制御回路に接続される第２発光制御信号線の正投影と少なくとも部分的に重なり、前記第１方向において、前記補助電極ブロックは前記第１サブ画素の画素回路の第２発光制御回路に接続される第２発光制御信号線の、前記第２サブ画素の発光素子の第１発光電圧印加電極から遠い側に位置し、前記ベース基板における前記第２接続電極ブロックの正投影は前記ベース基板における、前記第２サブ画素の画素回路の第２発光制御回路に接続される第２発光制御信号線の正投影と少なくとも部分的に重なり、前記第１方向において、前記第２駆動電極ブロックは前記第２サブ画素の画素回路の第２発光制御回路に接続される第２発光制御信号線と前記第２サブ画素の画素回路のデータ書込み回路に接続される第１走査信号線との間に位置する。

【0052】

例えば、本開示のいくつかの実施例に係る表示用基板では、前記第１サブ画素の発光素子が発する光の色と前記第２サブ画素の発光素子が発する光の色とは同じであり、前記第１サブ画素の発光素子の第１発光電圧印加電極の形状と前記第２サブ画素の発光素子の第１発光電圧印加電極の形状とは異なる。

【図面の簡単な説明】

【0053】

本開示の実施例の技術案をより明確に説明するために、以下、実施例の図面を簡単に説明し、明らかなように、以下説明される図面は単に本開示のいくつかの実施例に関し、本開示を限定するものではない。

【0054】

【図1】図１は画素配列構造における画素繰り返し単位の模式的な構成図である。

【図2】図２は本開示のいくつかの実施例に係る表示用基板の概略ブロック図である。

【図3A】図３Ａは本開示のいくつかの実施例に係る画素回路の模式的な構成図である。

【図3B】図３Ｂは本開示のいくつかの実施例に係る第１サブ画素の画素回路の模式的な構成図である。

【図3C】図３Ｃは本開示のいくつかの実施例に係る第２サブ画素の画素回路の模式的な構成図である。

【図4A】図４Ａ－４Ｅは本開示のいくつかの実施例に係る画素回路の各層の模式図である。

【図4B】図４Ａ－４Ｅは本開示のいくつかの実施例に係る画素回路の各層の模式図である。

【図4C】図４Ａ－４Ｅは本開示のいくつかの実施例に係る画素回路の各層の模式図である。

【図4D】図４Ａ－４Ｅは本開示のいくつかの実施例に係る画素回路の各層の模式図である。

【図4E】図４Ａ－４Ｅは本開示のいくつかの実施例に係る画素回路の各層の模式図である。

【図5A】図５Ａは本開示のいくつかの実施例に係る表示用基板の平面模式図である。

【図5B】図５Ｂは本開示のいくつかの実施例に係る繰り返し単位の平面模式図である。

【図6A】図６Ａは本開示のいくつかの実施例に係る別の繰り返し単位の平面模式図である。

【図6B】図６Ｂは本開示のいくつかの実施例に係る表示用基板のレイアウト図である。

【図6C】図６Ｃは図６Ｂにおける線Ｌ１－Ｌ１’の断面模式的な構成図である。

【図6D】図６Ｄは図６Ｂにおける線Ｌ２－Ｌ２’の断面模式的な構成図である。

【図6E】図６Ｅは本開示のいくつかの実施例に係るさらに別の表示用基板の平面模式図である。

【図7】図７は本開示のいくつかの実施例に係る表示パネルの部分模式的な構成図である。

【図8A】図８Ａは本開示のいくつかの実施例に係る表示装置の概略ブロック図である。

【図8B】図８Ｂは本開示のいくつかの実施例に係る表示装置の模式的な構成図である。

【図9】図９は本開示の一実施例に係る表示用基板の製造方法の概略フローチャートである。

【発明を実施するための形態】

【0055】

本発明の実施例の目的、技術案及び利点をより明確にするために、以下、本発明の実施例の図面を参照しながら本発明の実施例の技術案を明瞭かつ完全に説明する。勿論、説明する実施例は本発明の一部の実施例に過ぎず、すべての実施例ではない。当業者は、説明された本発明の実施例に基づいて、創造的な努力をせずに想到しうる他の実施例のすべては本発明の保護範囲に属する。

【0056】

特に排除しない限り、本開示に使用されている技術用語又は科学用語は、当業者が理解しうる一般的な意味である。本開示に使用されている「第１」、「第２」及び類似した用語は、いかなる順番、数量又は重要性を示すものでもなく、異なる構成部分を区別するために過ぎない。「含む」又は「備える」などの類似した用語は、該用語の前に記載の素子又は物品が該単語の後に挙げられている素子又は物品及びその同等物を含み、他の素子又は物品を排除しないことを意味する。「接続」又は「接続されている」などの類似した用語は、物理的又は機械的接続に限定されず、直接か間接かを問わず、電気的接続を含む。「上」、「下」、「左」、「右」などは、相対位置関係を示すものに過ぎず、説明対象の絶対位置が変わると、該相対位置関係もそれに対応して変化する。

【0057】

以下、本開示の実施例についての説明を明確かつ簡潔にするために、本開示では公知の機能及び公知の部材の一部についての詳細説明を省略する。

【0058】

図１は画素配列構造における画素繰り返し単位の模式的な構成図であり、図１に示すように、画素配列構造は複数の画素繰り返し単位４００を含み、複数の画素繰り返し単位４００は方向４０５及び方向４０６にアレイ状に配列される。各画素繰り返し単位４００は赤色サブ画素４０１、青色サブ画素４０２、第１緑色サブ画素４０３及び第２緑色サブ画素４０４を含む。図１に示すように、赤色サブ画素４０１と青色サブ画素４０２は４０５方向に配列され、第１緑色サブ画素４０３と第２緑色サブ画素４０４は方向４０６に配列され、方向４０５において、第１緑色サブ画素４０３と第２緑色サブ画素４０４は赤色サブ画素４０１と青色サブ画素４０２との間に位置する。

【0059】

図１に示される画素配列構造における各サブ画素に点灯検出を行う過程では、第１緑色サブ画素４０３と第２緑色サブ画素４０４の輝度が一致しないため、明点見逃しの問題を引き起こし、すなわち、緑色サブ画素の一部が検出できない。実験結果から明らかなように、第１緑色サブ画素４０３の輝度が第２緑色サブ画素４０４の輝度よりも高く、それにより第１緑色サブ画素４０３が明るく、第２緑色サブ画素４０４が暗くなる。

【0060】

各サブ画素において、発光素子の陽極と駆動トランジスタのゲートとの間に寄生コンデンサがあり、該寄生コンデンサが発光素子の発光輝度に影響を与え、且つ寄生コンデンサが大きいほど、発光輝度が低く、寄生コンデンサが小さいほど、発光輝度が高い。画素配列構造を分析したところ、該画素配列構造において、第１緑色サブ画素４０３を駆動するための画素回路における駆動トランジスタのゲートが第１緑色サブ画素４０３の発光素子における陽極によって遮蔽されていないが、第２緑色サブ画素４０４を駆動するための画素回路における駆動トランジスタのゲートが第２緑色サブ画素４０４の発光素子における陽極によって遮蔽されていることがわかった。それにより、第１緑色サブ画素４０３の駆動トランジスタのゲートと発光素子との間に寄生コンデンサがなく、或いは第１緑色サブ画素４０３の駆動トランジスタのゲートと発光素子との間の寄生コンデンサが第２緑色サブ画素４０４の駆動トランジスタのゲートと発光素子との間の寄生コンデンサ未満であり、すなわち、第１緑色サブ画素４０３の駆動トランジスタのゲートと発光素子との間の寄生コンデンサと、第２緑色サブ画素４０４の駆動トランジスタのゲートと発光素子との間の寄生コンデンサとの差が大きく、それにより各繰り返し単位における第１緑色サブ画素４０３と第２緑色サブ画素４０４との輝度ムラを引き起こし、表示効果に深刻な影響を与えてしまう。

【0061】

本開示の少なくともいくつかの実施例は表示用基板及びその製造方法、表示パネル、表示装置を提供し、該表示用基板において、第１サブ画素の発光素子が第１サブ画素の駆動トランジスタのゲートを被覆し、第２サブ画素の発光素子も第２サブ画素の駆動トランジスタのゲートを被覆し、それにより第１サブ画素の発光素子と駆動トランジスタのゲートとの間の寄生コンデンサ及び第２サブ画素の発光素子と駆動トランジスタのゲートとの間の寄生コンデンサの差を減少させ、それにより第１サブ画素と第２サブ画素の画素輝度を一致させ、それにより表示均一性及び表示効果を向上させ、表示パネルの画素の輝度ムラの問題を解決する。また、該表示用基板は構成が簡単で、設計製造が容易で、コストが低い。

【0062】

以下、図面を参照して本開示のいくつかの実施例を詳細に説明するが、本開示はこれらの具体的な実施例に限定されない。

【0063】

図２は本開示のいくつかの実施例に係る表示用基板の概略ブロック図、図３Ａは本開示のいくつかの実施例に係る表示用基板の平面模式図、図３Ａは本開示のいくつかの実施例に係る画素回路の模式的な構成図、図３Ｂは本開示のいくつかの実施例に係る第１サブ画素の画素回路の模式的な構成図、図３Ｃは本開示のいくつかの実施例に係る第２サブ画素の画素回路の模式的な構成図である。

【0064】

例えば、図２に示すように、本開示の実施例に係る表示用基板１００はベース基板１０、及びベース基板１０上に設置される複数の繰り返し単位１１を含み、各繰り返し単位１１は複数のサブ画素１２を含む。各サブ画素１２は発光素子１２０及び画素回路１２１を含み、画素回路１２１は発光素子１２０を発光駆動し、駆動回路１２２を含む。

【0065】

例えば、表示用基板１００は、例えば、アクティブマトリックス有機発光ダイオード（ＡＭＯＬＥＤ）表示パネル等の表示パネルに適用できる。表示用基板１００はアレイ基板であり得る。

【0066】

例えば、ベース基板１０はガラス基板、石英基板、プラスチック基板等の適切な基板である。

【0067】

例えば、各サブ画素１２の発光素子１２０は第１発光電圧印加電極、第２発光電圧印加電極、及び第１発光電圧印加電極と第２発光電圧印加電極との間に設置される発光層を含む。

【0068】

例えば、複数のサブ画素１２は第１サブ画素Ｇ１及び第２サブ画素Ｇ２を含む。

【0069】

例えば、図３Ａに示すように、画素回路１２１は第１発光制御回路１２３及び第２発光制御回路１２４をさらに含む。駆動回路１２２は制御端子、第１端子及び第２端子を含み、発光素子１２０に発光素子１２０を発光駆動する駆動電流を供給するように構成される。例えば、第１発光制御回路１２３は駆動回路１２２の第１端子及び第１電圧端子ＶＤＤに接続され、駆動回路１２２と第１電圧端子ＶＤＤとを導通又は遮断するように構成され、第２発光制御回路１２４は駆動回路１２２の第２端子及び発光素子１２０の第１発光電圧印加電極に電気的に接続され、駆動回路１２２と発光素子１２０とを導通又は遮断するように構成される。

【0070】

例えば、図３Ｂ及び図３Ｃに示すように、第１サブ画素Ｇ１の画素回路１２１ａは第１寄生回路１２５ａをさらに含み、第２サブ画素Ｇ２の画素回路１２１ｂは第２寄生回路１２５ｂをさらに含む。例えば、第１寄生回路１２５ａは第１サブ画素Ｇ１の画素回路１２１ａの駆動回路１２２ａの制御端子及び第１サブ画素Ｇ１の発光素子１２０ａの第１発光電圧印加電極に電気的に接続され、第１サブ画素Ｇ１の発光素子１２０ａの第１発光電圧印加電極の電圧に基づき第１サブ画素Ｇ１の画素回路１２１ａの駆動回路１２２ａの制御端子の電圧を制御するように構成される。第２寄生回路１２５ｂは第２サブ画素Ｇ２の画素回路１２１ｂの駆動回路の制御端子及び第２サブ画素Ｇ２の発光素子１２０ｂの第１発光電圧印加電極に電気的に接続され、第２サブ画素Ｇ２の発光素子１２０ｂの第１発光電圧印加電極の電圧に基づき第２サブ画素Ｇ２の画素回路１２１ｂの駆動回路１２２ｂの制御端子の電圧を制御するように構成される。

【0071】

なお、画素回路１２１は寄生回路をさらに含んでもよいが、図３Ａに該寄生回路が示されておらず、例えば、図３Ａに第１サブ画素Ｇ１の画素回路における第１寄生回路及び第２サブ画素Ｇ２の画素回路における第２寄生回路が示されていない。

【0072】

例えば、図３Ａに示すように、画素回路１２１はデータ書込み回路１２６、記憶回路１２７、閾値補償回路１２８及びリセット回路１２９をさらに含む。データ書込み回路１２６は駆動回路１２２の第１端子に電気的に接続され、走査信号の制御下でデータ信号を記憶回路１２７に書き込むように構成され、記憶回路１２７は駆動回路１２２の制御端子及び第１電圧端子ＶＤＤに電気的に接続され、データ信号を記憶するように構成され、閾値補償回路１２８は駆動回路１２２の制御端子及び第２端子に電気的に接続され、駆動回路１２２に対し閾値補償を行うように構成され、リセット回路１２９は駆動回路１２２の制御端子及び発光素子１２０の第１発光電圧印加電極に電気的に接続され、リセット制御信号の制御下で駆動回路１２２の制御端子及び発光素子１２０の第１発光電圧印加電極をリセットするように構成される。

【0073】

例えば、図３Ａに示すように、駆動回路１２２は駆動トランジスタＴ１を含み、駆動回路１２２の制御端子は駆動トランジスタＴ１のゲートを含み、駆動回路１２２の第１端子は駆動トランジスタＴ１の第１電極を含み、駆動回路１２２の第２端子は駆動トランジスタＴ１の第２電極を含む。

【0074】

例えば、図３Ａに示すように、データ書込み回路１２６はデータ書込みトランジスタＴ２を含み、記憶回路１２７は第３コンデンサＣ２を含み、閾値補償回路１２８は閾値補償トランジスタＴ３を含み、第１発光制御回路１２３は第１発光制御トランジスタＴ４を含み、第２発光制御回路１２４は第２発光制御トランジスタＴ５を含み、リセット回路１２９は第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７を含み、リセット制御信号は第１サブリセット制御信号及び第２サブリセット制御信号を含み得る。

【0075】

例えば、図３Ａに示すように、データ書込みトランジスタＴ２は、第１電極が駆動トランジスタＴ１の第１電極に電気的に接続され、第２電極がデータ線Ｖｄに電気的に接続されてデータ信号を受信し、ゲートが第１走査信号線Ｇａ１に電気的に接続されて走査信号を受信し、第３コンデンサＣ２は、第１電極が第１電源端子ＶＤＤに電気的に接続され、第２電極が駆動トランジスタＴ１のゲートに電気的に接続され、閾値補償トランジスタＴ３は、第１電極が駆動トランジスタＴ１の第２電極に電気的に接続され、第２電極が駆動トランジスタＴ１のゲートに電気的に接続され、ゲートが第２走査信号線Ｇａ２に電気的に接続されて補償制御信号を受信し、第１リセットトランジスタＴ６は、第１電極が第１リセット電源端子Ｖｉｎｉｔ１に電気的に接続されて第１リセット信号を受信し、第２電極が駆動トランジスタＴ１のゲートに電気的に接続され、ゲートが第１リセット制御信号線Ｒｓｔ１に電気的に接続されて第１サブリセット制御信号を受信し、第２リセットトランジスタＴ７は、第１電極が第２リセット電源端子Ｖｉｎｉｔ２に電気的に接続されて第２リセット信号を受信し、第２電極が発光素子１２０の第１発光電圧印加電極に電気的に接続され、ゲートが第２リセット制御信号線Ｒｓｔ２に電気的に接続されて第２サブリセット制御信号を受信し、第１発光制御トランジスタＴ４は、第１電極が第１電源端子ＶＤＤに電気的に接続され、第２電極が駆動トランジスタＴ１の第１電極に電気的に接続され、ゲートが第１発光制御信号線ＥＭ１に電気的に接続されて第１発光制御信号を受信し、第２発光制御トランジスタＴ５は、第１電極が駆動トランジスタＴ１の第２電極に電気的に接続され、第２電極が発光素子１２０の第１発光電圧印加電極に電気的に接続され、ゲートが第２発光制御信号線ＥＭ２に電気的に接続されて第２発光制御信号を受信し、発光素子１２０の第２発光電圧印加電極が第２電源端子ＶＳＳに電気的に接続される。

【0076】

例えば、図３Ｂに示すように、第１サブ画素Ｇ１において、第１寄生回路１２５ａは第１コンデンサＣ１１を含み、第１コンデンサＣ１１は第１電極ＣＣ３ａ及び第２電極ＣＣ４ａを含む。第１コンデンサＣ１１の第１電極ＣＣ３ａは第１サブ画素Ｇ１の発光素子１２０ａの第１発光電圧印加電極に電気的に接続され、第１コンデンサＣ１１の第２電極ＣＣ４ａは第１サブ画素Ｇ１の画素回路１２１ａの駆動トランジスタＴ１のゲートに電気的に接続される。

【0077】

例えば、図３Ｃに示すように、第２サブ画素Ｇ２において、第２寄生回路１２５ｂは第２コンデンサＣ１２を含み、第２コンデンサＣ１２は第１電極及び第２電極を含む。第２コンデンサＣ１２の第１電極は第２サブ画素Ｇ２の発光素子１２０ｂの第１発光電圧印加電極に電気的に接続され、第２コンデンサＣ１２の第２電極は第２サブ画素Ｇ２の画素回路１２１ｂの駆動トランジスタＴ１のゲートに電気的に接続される。

【0078】

例えば、第１コンデンサＣ１１の容量値と第２コンデンサＣ１２の容量値が同じであり、それにより第１サブ画素Ｇ１と第２サブ画素Ｇ２の画素輝度を一致させ、表示均一性及び表示効果を向上させる。

【0079】

例えば、第１電源端子ＶＤＤ及び第２電源端子ＶＳＳのうちの一方は高圧端子、他方は低圧端子である。例えば、図３Ａに示される実施例では、第１電源端子ＶＤＤは電圧源であり、一定の第１電圧を出力し、第１電圧が正電圧である一方、第２電源端子ＶＳＳは電圧源であり、一定の第２電圧を出力し、第２電圧が負電圧であるなどが挙げられる。例えば、いくつかの例では、第２電源端子ＶＳＳは接地してもよい。

【0080】

例えば、第１サブ画素Ｇ１において、図３Ｂに示すように、第１サブ画素Ｇ１の画素回路１２１ａはデータ書込み回路１２６ａ、記憶回路１２７ａ、閾値補償回路１２８ａ及びリセット回路１２９ａをさらに含み、第２サブ画素Ｇ２において、図３Ｃに示すように、第２サブ画素Ｇ２の画素回路１２１ｂはデータ書込み回路１２６ｂ、記憶回路１２７ｂ、閾値補償回路１２８ｂ及びリセット回路１２９ｂをさらに含む。第１サブ画素Ｇ１の画素回路１２１ａ及び第２サブ画素Ｇ２の画素回路１２１ｂのそれぞれの各素子の接続関係及び作用等はともに上記図３Ａを参照して説明された例と類似するため、ここでは重複説明を省略する。

【0081】

例えば、図３Ａに示すように、走査信号と補償制御信号は同じであってもよく、すなわち、データ書込みトランジスタＴ２のゲートと閾値補償トランジスタＴ３のゲートは同一の信号線、例えば、第１走査信号線Ｇａ１に電気的に接続され、それにより同じ信号（例えば、走査信号）を受信し、この場合、表示用基板１００は第２走査信号線Ｇａ２を設置しなくてもよく、信号線の数を減少させる。また、例えば、データ書込みトランジスタＴ２のゲートと閾値補償トランジスタＴ３のゲートはそれぞれ異なる信号線に電気的に接続されてもよく、すなわち、データ書込みトランジスタＴ２のゲートは第１走査信号線Ｇａ１に電気的に接続され、閾値補償トランジスタＴ３のゲートは第２走査信号線Ｇａ２に電気的に接続されるが、第１走査信号線Ｇａ１と第２走査信号線Ｇａ２によって伝送される信号は同じである。

【0082】

なお、走査信号と補償制御信号は異なってもよく、それによりデータ書込みトランジスタＴ２のゲートと閾値補償トランジスタＴ３の個別制御を実現でき、画素回路の制御の柔軟性を向上させる。

【0083】

例えば、図３Ａ－３Ｂに示すように、第１発光制御信号と第２発光制御信号は同じであってもよく、すなわち、第１発光制御トランジスタＴ４のゲートと第２発光制御トランジスタＴ５のゲートは同一の信号線、例えば、第１発光制御信号線ＥＭ１に電気的に接続されてもよく、それにより同じ信号（例えば、第１発光制御信号）を受信し、この場合、表示用基板１００は第２発光制御信号線ＥＭ２を設置しなくてもよく、信号線の数を減少させる。また、例えば、第１発光制御トランジスタＴ４のゲートと第２発光制御トランジスタＴ５のゲートはそれぞれ異なる信号線に電気的に接続されてもよく、すなわち、第１発光制御トランジスタＴ４のゲートは第１発光制御信号線ＥＭ１に電気的に接続され、第２発光制御トランジスタＴ５のゲートは第２発光制御信号線ＥＭ２に電気的に接続されるが、第１発光制御信号線ＥＭ１と第２発光制御信号線ＥＭ２によって伝送される信号は同じである。

【0084】

なお、第１発光制御トランジスタＴ４と第２発光制御トランジスタＴ５が異なるタイプのトランジスタであり、例えば、第１発光制御トランジスタＴ４がＰ型トランジスタ、而第２発光制御トランジスタＴ５がＮ型トランジスタである場合、第１発光制御信号と第２発光制御信号が異なってもよく、本開示の実施例ではそれを制限しない。

【0085】

例えば、第１サブリセット制御信号と第２サブリセット制御信号は同じであってもよく、すなわち、第１リセットトランジスタＴ６のゲートと第２リセットトランジスタＴ７のゲートは同一の信号線、例えば第１リセット制御信号線Ｒｓｔ１に電気的に接続されてもよく、それにより同じ信号（例えば、第１サブリセット制御信号）を受信し、この場合、表示用基板１００は第２リセット制御信号線Ｒｓｔ２を設置しなくてもよく、信号線の数を減少させる。また、例えば、第１リセットトランジスタＴ６のゲートと第２リセットトランジスタＴ７のゲートはそれぞれ異なる信号線に電気的に接続されてもよく、すなわち、第１リセットトランジスタＴ６のゲートは第１リセット制御信号線Ｒｓｔ１に電気的に接続され、第２リセットトランジスタＴ７のゲートは第２リセット制御信号線Ｒｓｔ２に電気的に接続されるが、第１リセット制御信号線Ｒｓｔ１と第２リセット制御信号線Ｒｓｔ２によって伝送される信号は同一である。なお、第１サブリセット制御信号と第２サブリセット制御信号は異なってもよい。

【0086】

例えば、いくつかの例では、第２サブリセット制御信号は走査信号と同じであってもよく、すなわち、第２リセットトランジスタＴ７のゲートは第１走査信号線Ｇａ１に電気的に接続されてもよく、それにより走査信号を第２サブリセット制御信号として受信する。

【0087】

例えば、第１リセット電源端子Ｖｉｎｉｔ１と第２リセット電源端子Ｖｉｎｉｔ２は直流参照電圧端子であってもよく、一定の直流参照電圧を出力する。第１リセット電源端子Ｖｉｎｉｔ１と第２リセット電源端子Ｖｉｎｉｔ２は高圧端子であってもよく、低圧端子であってもよく、第１リセット信号及び第２リセット信号を供給して駆動トランジスタＴ１のゲートと発光素子１２０の第１発光電圧印加電極をリセットできればよく、本開示ではそれを制限しない。

【0088】

なお、図３Ａ－３Ｂに示される画素回路の駆動回路１２２、データ書込み回路１２６、記憶回路１２７、閾値補償回路１２８及びリセット回路１２９は例示的であり、駆動回路１２２、データ書込み回路１２６、記憶回路１２７、閾値補償回路１２８及びリセット回路１２９等の回路の具体的な構造は実際の応用ニーズに応じて設置でき、本開示の実施例ではそれを特に限定しない。

【0089】

例えば、トランジスタの特性に応じて、トランジスタはＮ型トランジスタ及びＰ型トランジスタに分けられ、明瞭さの点から、本開示の実施例では、トランジスタがＰ型トランジスタ（例えば、Ｐ型ＭＯＳトランジスタ）であることを例に、本開示の技術案を詳細に説明し、つまり、本開示についての説明では、駆動トランジスタＴ１、データ書込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７等はすべてＰ型トランジスタであり得る。しかし、本開示の実施例のトランジスタはＰ型トランジスタに限定されず、当業者は実際のニーズに応じて、Ｎ型トランジスタ（例えば、Ｎ型ＭＯＳトランジスタ）を利用して本開示の実施例の１つ又は複数のトランジスタの機能を実現してもよい。

【0090】

なお、本開示の実施例に使用されるトランジスタは薄膜トランジスタ又は電界効果トランジスタ又は特性が同じ他のスイッチングデバイスであり、薄膜トランジスタは酸化物半導体薄膜トランジスタ、アモルファスシリコン薄膜トランジスタ又は多結晶シリコン薄膜トランジスタ等を含み得る。トランジスタのソース、ドレインは構造的に対称的であるため、ソース、ドレインの物理構造が同じである。本開示の実施例では、トランジスタを区別するために、制御電極であるゲートを除き、そのうち一方の電極を第１電極、他方の電極を第２電極として直接説明し、従って、本開示の実施例のすべて又は一部のトランジスタの第１電極及び第２電極は必要に応じて交換可能である。

【0091】

なお、設置位置を除き、第１サブ画素Ｇ１の画素回路１２１ａにおける各回路（例えば、駆動回路１２２ａ、第１発光制御回路１２３ａ、第２発光制御回路１２４ａ、データ書込み回路１２６ａ、記憶回路１２７ａ、閾値補償回路１２８ａ、リセット回路１２９ａ等）の接続関係、構造及びタイプ等はそれぞれ第２サブ画素Ｇ２の画素回路１２１ｂにおける対応する各回路（例えば、駆動回路１２２ｂ、第１発光制御回路１２３ｂ、第２発光制御回路１２４ｂ、データ書込み回路１２６ｂ、記憶回路１２７ｂ、閾値補償回路１２８ｂ、リセット回路１２９ｂ等）の接続関係、構造及びタイプ等と同じであり、つまり、例えば、第１サブ画素Ｇ１の画素回路１２１ａにおける駆動回路１２２ａの構造及びタイプ等はいずれも第２サブ画素Ｇ２の画素回路１２１ｂにおける駆動回路１２２ｂの構造及びタイプ等と同じである。且つ、第１サブ画素Ｇ１の画素回路１２１ａにおける各回路と第２サブ画素Ｇ２の画素回路１２１ｂにおける対応する各回路は同一プロセスによって同時に製造でき、例えば、第１サブ画素Ｇ１の画素回路１２１ａ中の駆動回路１２２ａと第２サブ画素Ｇ２の画素回路１２１ｂにおける駆動回路１２２ｂは同一パターニングプロセスによって同時に製造される。

【0092】

なお、図３Ｂに示すように、第１サブ画素Ｇ１の画素回路１２１ａにおける各回路に電気的に接続される各信号線はそれぞれ第１走査信号線Ｇａ１ａ、第２走査信号線Ｇａ２ａ、第１リセット制御信号線Ｒｓｔ１ａ、第２リセット制御信号線Ｒｓｔ２ａ、第１リセット電源端子Ｖｉｎｉｔ１ａ、第２リセット電源端子Ｖｉｎｉｔ２ａ、第１発光制御信号線ＥＭ１ａ、第２発光制御信号線ＥＭ２ａ、データ線Ｖｄである。図３Ｃに示すように、第２サブ画素Ｇ２の画素回路１２１ｂにおける各回路に電気的に接続される各信号線はそれぞれ第１走査信号線Ｇａ１ｂ、第２走査信号線Ｇａ２ｂ、第１リセット制御信号線Ｒｓｔ１ｂ、第２リセット制御信号線Ｒｓｔ２ｂ、第１リセット電源端子Ｖｉｎｉｔ１ｂ、第２リセット電源端子Ｖｉｎｉｔ２ｂ、第１発光制御信号線ＥＭ１ｂ、第２発光制御信号線ＥＭ２ｂ、データ線Ｖｄである。

【0093】

なお、本開示の実施例では、サブ画素の画素回路は図３Ａに示される７Ｔ２Ｃ（すなわち、７個のトランジスタ、１個のコンデンサ及び１個の寄生コンデンサ）の構造を除き、他の数個のトランジスタを含む構造、例えば、６Ｔ２Ｃ構造又は９Ｔ２Ｃ構造であってもよく、本開示の実施例ではこれを限定しない。

【0094】

図４Ａ－４Ｅは本開示のいくつかの実施例に係る画素回路の各層の模式図である。以下、図４Ａ－４Ｅを参照して画素回路における各回路のリアパネルにおける位置関係を説明し、図４Ａ－４Ｅに示される例では、第１サブ画素Ｇ１の画素回路１２１ａを例とする。図３Ｂに示すように、該第１サブ画素Ｇ１の画素回路１２１ａは図３Ｂに示される駆動トランジスタＴ１、データ書込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６、第２リセットトランジスタＴ７、第１コンデンサＣ１１、及び第３コンデンサＣ２を含み、図４Ａ－４Ｅは第１サブ画素Ｇ１の画素回路１２１ａに接続される第１走査信号線Ｇａ１ａ、第２走査信号線Ｇａ２ａ、第１リセット制御信号線Ｒｓｔ１ａ、第２リセット制御信号線Ｒｓｔ２ａ、第１リセット電源端子Ｖｉｎｉｔ１ａの第１リセット電源信号線Ｉｎｉｔ１ａ、第２リセット電源端子Ｖｉｎｉｔ２ａの第２リセット電源信号線Ｉｎｉｔ２ａ、第１発光制御信号線ＥＭ１ａ、第２発光制御信号線ＥＭ２ａ、データ線Ｖｄ、第１電源端子ＶＤＤの第１電源信号線ＶＤＤ１、第２電源信号線ＶＤＤ２を示し、第１電源信号線ＶＤＤ１と第２電源信号線ＶＤＤ２が互いに電気的に接続される。なお、図４Ａ～４Ｅに示される例では、第１走査信号線Ｇａ１ａと第２走査信号線Ｇａ２ａは同一の信号線であり、第１リセット電源信号線Ｉｎｉｔ１ａと第２リセット電源信号線Ｉｎｉｔ２ａは同一の信号線であり、第１リセット制御信号線Ｒｓｔ１ａと第２リセット制御信号線Ｒｓｔ２ａは同一の信号線であり、第１発光制御信号線ＥＭ１ａと第２発光制御信号線ＥＭ２ａは同一の信号線である。

【0095】

例えば、図４Ａは該画素回路１２１ａのアクティブ半導体層３１０を示す。アクティブ半導体層３１０は半導体材料をパターン化して形成され得る。アクティブ半導体層３１０は上記駆動トランジスタＴ１、データ書込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７のアクティブ層を作製することに用いられ、各アクティブ層はソース領域、ドレイン領域、及びソース領域とドレイン領域との間にあるチャンネル領域を含み得る。例えば、各トランジスタのアクティブ層は一体的に設置される。

【0096】

例えば、アクティブ半導体層３１０はアモルファスシリコン、多結晶シリコン、酸化物半導体材料等から作製されてもよい。なお、上記ソース領域とドレイン領域はｎ型不純物又はｐ型不純物をドーピングした領域であり得る。

【0097】

例えば、画素回路１２１ａのゲート金属層は第１導電層及び第２導電層を含み得る。上記アクティブ半導体層３１０上に、上記アクティブ半導体層３１０を保護するためのゲート絶縁層（図示せず）が形成される。図４Ｂは該画素回路１２１ａの第１導電層３２０を示し、第１導電層３２０はゲート絶縁層上に設置され、それによりアクティブ半導体層３１０と絶縁している。第１導電層３２０は第３コンデンサＣ２の第２電極ＣＣ２ａ、第１走査信号線Ｇａ１ａ、第２走査信号線Ｇａ２ａ、第１リセット制御信号線Ｒｓｔ１ａ、第２リセット制御信号線Ｒｓｔ２ａ、第１発光制御信号線ＥＭ１ａ、第２発光制御信号線ＥＭ２ａ、及び駆動トランジスタＴ１、データ書込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７のゲートを含み得る。

【0098】

例えば、図４Ｂに示すように、データ書込みトランジスタＴ２のゲートは第１走査信号線Ｇａ１ａとアクティブ半導体層３１０とが重なる部分、第１発光制御トランジスタＴ４のゲートは第１発光制御信号線ＥＭ１ａ／第２発光制御信号線ＥＭ２ａとアクティブ半導体層３１０とが重なる第１部分、第２発光制御トランジスタＴ５のゲートは第１発光制御信号線ＥＭ１ａ／第２発光制御信号線ＥＭ２ａとアクティブ半導体層３１０とが重なる第２部分、第１リセットトランジスタＴ６のゲートは第１リセット制御信号線Ｒｓｔ１ａ／第２リセット制御信号線Ｒｓｔ２ａとアクティブ半導体層３１０とが重なる第１部分、第２リセットトランジスタＴ７のゲートは第１リセット制御信号線Ｒｓｔ１ａ／第２リセット制御信号線Ｒｓｔ２ａとアクティブ半導体層３１０とが重なる第２部分、閾値補償トランジスタＴ３はダブルゲート構造の薄膜トランジスタ、閾値補償トランジスタＴ３の第１個のゲートは第２走査信号線Ｇａ２ａとアクティブ半導体層３１０とが重なる部分、閾値補償トランジスタＴ３の第２個のゲートは第２走査信号線Ｇａ２ａから突出する突出部とアクティブ半導体層３１０とが重なる部分であってもよく、図３Ｂ及び４Ｂに示すように、駆動トランジスタＴ１のゲートは第１コンデンサＣ１１の第２電極ＣＣ４ａ及び第３コンデンサＣ２の第２電極ＣＣ２ａであってもよい。

【0099】

なお、図４Ａにおける各破線矩形枠は第１導電層３２０とアクティブ半導体層３１０とが重なる各部分を示す。

【0100】

例えば、図４Ｂに示すように、第１走査信号線Ｇａ１ａ／第２走査信号線Ｇａ２ａ、第１リセット制御信号線Ｒｓｔ１ａ／第２リセット制御信号線Ｒｓｔ２ａ及び第１発光制御信号線ＥＭ１ａ／第２発光制御信号線ＥＭ２ａは第１方向Ｘに配列されている。第１走査信号線Ｇａ１ａ／第２走査信号線Ｇａ２ａは第１リセット制御信号線Ｒｓｔ１ａ／第２リセット制御信号線Ｒｓｔ２ａと第１発光制御信号線ＥＭ１ａ／第２発光制御信号線ＥＭ２ａとの間に位置する。

【0101】

例えば、第１方向Ｘにおいて、第１コンデンサＣ１１の第２電極ＣＣ４ａ（すなわち、第３コンデンサＣ２の第２電極ＣＣ２ａ）は第１走査信号線Ｇａ１ａ／第２走査信号線Ｇａ２ａと第１発光制御信号線ＥＭ１ａ／第２発光制御信号線ＥＭ２ａとの間に位置する。第２走査信号線Ｇａ２ａから突出する突出部は第２走査信号線Ｇａ２ａの第１発光制御信号線ＥＭ１ａ／第２発光制御信号線ＥＭ２ａから遠い側に位置する。

【0102】

例えば、図４Ａに示すように、第１方向Ｘにおいて、データ書込みトランジスタＴ２のゲート、閾値補償トランジスタＴ３のゲート、第１リセットトランジスタＴ６のゲート及び第２リセットトランジスタＴ７のゲートはいずれも駆動トランジスタＴ１のゲートの第１側に位置し、第１発光制御トランジスタＴ４のゲート、第２発光制御トランジスタＴ５のゲートはいずれも駆動トランジスタＴ１のゲートの第２側に位置し、例えば、図６Ａ－６Ｅに示される例では、第１サブ画素Ｇ１の画素回路１２１ａの駆動トランジスタＴ１のゲートの第１側と第２側は第１方向Ｘにおいて駆動トランジスタＴ１のゲートの互いに対向する両側であり、例えば、図４Ａ－４Ｅに示すように、第１サブ画素Ｇ１の画素回路１２１ａの駆動トランジスタＴ１のゲートの第１側は駆動トランジスタＴ１のゲートの上側、第１サブ画素Ｇ１の画素回路１２１ａの駆動トランジスタＴ１のゲートの第２側は駆動トランジスタＴ１のゲートの下側であってもよい。

【0103】

例えば、いくつかの実施例では、図４Ａ－４Ｅに示すように、第２方向Ｙにおいて、データ書込みトランジスタＴ２のゲートと第１発光制御トランジスタＴ４のゲートはいずれも駆動トランジスタＴ１のゲートの第３側に位置し、閾値補償トランジスタＴ３の第１個のゲート、第２発光制御トランジスタＴ５のゲート及び第２リセットトランジスタＴ７のゲートはいずれも駆動トランジスタＴ１のゲートの第４側に位置し、例えば、図４Ａ－４Ｅに示される例では、第１サブ画素Ｇ１の画素回路１２１ａの駆動トランジスタＴ１のゲートの第３側と第４側は第２方向Ｙにおいて駆動トランジスタＴ１のゲートの互いに対向する両側であり、例えば、図４Ａ－４Ｅに示すように、第１サブ画素Ｇ１の画素回路１２１ａの駆動トランジスタＴ１のゲートの第３側は第１サブ画素Ｇ１の画素回路１２１ａの駆動トランジスタＴ１のゲートの右側、第１サブ画素Ｇ１の画素回路１２１ａの駆動トランジスタＴ１のゲートの第４側は第１サブ画素Ｇ１の画素回路１２１ａの駆動トランジスタＴ１のゲートの左側であってもよい。

【0104】

例えば、上記第１導電層３２０上に、上記第１導電層３２０を保護するための第１絶縁層（図示せず）が形成される。図４Ｃは該画素回路１２０ａの第２導電層３３０を示し、第２導電層３３０は第３コンデンサＣ２の第１電極ＣＣ１ａ、第１リセット電源信号線Ｉｎｉｔ１ａ、第２リセット電源信号線Ｉｎｉｔ２ａ、第２電源信号線ＶＤＤ２を含む。第２電源信号線ＶＤＤ２は第３コンデンサＣ２の第１電極ＣＣ１ａと一体的に形成される。第３コンデンサＣ２の第１電極ＣＣ１ａと第３コンデンサＣ２の第２電極ＣＣ２ａが少なくとも部分的に重なって第３コンデンサＣ２を形成する。

【0105】

例えば、上記第２導電層３３０上に、上記第２導電層３３０を保護するための第２絶縁層（図示せず）が形成される。図４Ｄは該画素回路１２１ａのソースドレイン金属層３４０を示し、ソースドレイン金属層３４０はデータ線Ｖｄ及び第１電源信号線ＶＤＤ１を含む。

【0106】

図４Ｅは上記アクティブ半導体層３１０、第１導電層３２０、第２導電層３３０及びソースドレイン金属層３４０の積層位置関係の模式図である。図４Ｄ及び４Ｅに示すように、データ線Ｖｄはゲート絶縁層、第１絶縁層及び第２絶縁層のうちの少なくとも１つのビア（例えば、ビア３８１ａ）によってアクティブ半導体層３１０中のデータ書込みトランジスタＴ２のソース領域に接続される。第１電源信号線ＶＤＤ１はゲート絶縁層、第１絶縁層及び第２絶縁層のうちの少なくとも１つのビア（例えば、ビア３８２ａ）を介してアクティブ半導体層３１０における対応する第１発光制御トランジスタＴ４のソース領域に接続される。第１電源信号線ＶＤＤ１は第２絶縁層のうちの少なくとも１つのビア（例えば、ビア３８３２ａ）を介して第２導電層３３０にける第３コンデンサＣ２の第１電極ＣＣ１ａに接続される。第１電源信号線ＶＤＤ１はさらに第２絶縁層のうちの少なくとも１つのビア（例えば、ビア３８３１ａ）を介して第２導電層３３０中の第２電源信号線ＶＤＤ２に接続される。

【0107】

例えば、図４Ｄ及び４Ｅに示すように、ソースドレイン金属層３４０は第１接続部３４１ａ、第２接続部３４２ａ及び第３接続部３４３ａをさらに含む。第１接続部３４１ａの一端はゲート絶縁層、第１絶縁層及び第２絶縁層のうちの少なくとも１つのビア（例えば、ビア３８４ａ）によってアクティブ半導体層３１０中の対応する閾値補償トランジスタＴ３のドレイン領域に接続され、第１接続部３４１ａの他端は第１絶縁層及び第２絶縁層のうちの少なくとも１つのビア（例えば、ビア３８５ａ）を介して第１導電層３２０中の駆動トランジスタＴ１のゲート（すなわち第３コンデンサＣ２の第２電極ＣＣ２ａ）に接続される。第２接続部３４２ａの一端は第２絶縁層中の１つのビア（例えば、ビア３８６ａ）を介して第１リセット電源信号線Ｉｎｉｔ１ａ／第２リセット電源信号線Ｉｎｉｔ２ａに接続され、第２接続部３４２ａの他端はゲート絶縁層、第１絶縁層及び第２絶縁層のうちの少なくとも１つのビア（例えば、ビア３８７ａ）によってアクティブ半導体層３１０中の第２リセットトランジスタＴ７のドレイン領域に接続される。第３接続部３４３ａはゲート絶縁層、第１絶縁層及び第２絶縁層のうちの少なくとも１つのビア（例えば、ビア３８８ａ）を介してアクティブ半導体層３１０中の第２発光制御トランジスタＴ５のドレイン領域に接続される。

【0108】

例えば、上記ソースドレイン金属層３４０上に、上記ソースドレイン金属層３４０を保護するための中間層（図示せず）が形成される。各サブ画素の発光素子の第１発光電圧印加電極は中間層のベース基板から遠い側に設置される。

【0109】

例えば、図４Ａ－４Ｅに示すように、第１方向Ｘにおいて、第１走査信号線Ｇａ１ａ、第２走査信号線Ｇａ２ａ、第１リセット制御信号線Ｒｓｔ１ａ、第２リセット制御信号線Ｒｓｔ２ａ、第１リセット電源信号線Ｉｎｉｔ１ａ及び第２リセット電源信号線Ｉｎｉｔ２ａはいずれも第１サブ画素Ｇ１の画素回路１２１ａの駆動トランジスタＴ１のゲートの第１側に位置し、第１発光制御信号線ＥＭ１ａ、第２発光制御信号線ＥＭ２ａはいずれも第１サブ画素Ｇ１の画素回路１２１ａの駆動トランジスタＴ１の第２側に位置する。

【0110】

例えば、第１走査信号線Ｇａ１ａ、第２走査信号線Ｇａ２ａ、第１リセット制御信号線Ｒｓｔ１ａ、第２リセット制御信号線Ｒｓｔ２ａ、第１発光制御信号線ＥＭ１ａ、第２発光制御信号線ＥＭ２ａ、第１リセット電源信号線Ｉｎｉｔ１ａ及び第２リセット電源信号線Ｉｎｉｔ２ａはいずれも第２方向Ｙに延伸し、データ線Ｖｄは第１方向Ｘに延伸する。

【0111】

例えば、第１電源信号線ＶＤＤ１は第１方向Ｘに延伸し、第２電源信号線ＶＤＤ２は第２方向Ｙに延伸する。第１電源端子ＶＤＤの信号線は表示用基板上にグリッド状に配線され、つまり、表示用基板全体にわたって、第１電源信号線ＶＤＤ１と第２電源信号線ＶＤＤ２はグリッド状に配列され、それにより第１電源端子ＶＤＤの信号線の抵抗が小さく、電圧降下が低く、更に第１電源端子ＶＤＤによって供給される電源電圧の安定性を向上させる。

【0112】

例えば、第１走査信号線Ｇａ１ａ、第２走査信号線Ｇａ２ａ、第１リセット制御信号線Ｒｓｔ１ａ、第２リセット制御信号線Ｒｓｔ２ａ、第１発光制御信号線ＥＭ１ａ、第２発光制御信号線ＥＭ２ａは同一層に位置し、第１リセット電源信号線Ｉｎｉｔ１ａ、第２リセット電源信号線Ｉｎｉｔ２ａ及び第２電源信号線ＶＤＤ２ａは同一層に位置する。第１電源信号線ＶＤＤ１及びデータ線Ｖｄは同一層に位置する。

【0113】

なお、各画素回路中の駆動回路、第１発光制御回路、第２発光制御回路、データ書込み回路、記憶回路、閾値補償回路及びリセット回路等の位置配置関係は図４Ａ－４Ｅに示される例に限定されず、実際の応用ニーズに応じて、駆動回路、第１発光制御回路、第２発光制御回路、データ書込み回路、記憶回路、閾値補償回路及びリセット回路の位置を適切に設置できる。

【0114】

図５Ａは本開示のいくつかの実施例に係る表示用基板の平面模式図、図５Ｂは本開示のいくつかの実施例に係る繰り返し単位の平面模式図、図６Ａは本開示のいくつかの実施例に係る別の繰り返し単位の平面模式図、図６Ｂは本開示のいくつかの実施例に係る表示用基板のレイアウト図、図６Ｃは図６Ｂにおける線Ｌ１－Ｌ１’の断面模式的な構成図、図６Ｄは図６Ｂにおける線Ｌ２－Ｌ２’の断面模式的な構成図、図６Ｅは本開示のいくつかの実施例に係るさらに別の表示用基板の平面模式図である。

【0115】

例えば、図５Ａに示すように、本開示のいくつかの実施例では、表示用基板１０中の画素配列構造はＧＧＲＢ画素配列構造であってもよく、それにより該表示用基板１０を含む表示パネルのＰＰＩ（ｐｉｘｅｌ ｐｅｒ ｉｎｃｈ、１インチあたりの画素数）を増加させ、それにより表示解像度が同じであるとしても、表示パネルの視覚解像度が向上する。例えば、各個の繰り返し単位１１は４個のサブ画素を含み、４個のサブ画素はそれぞれ第１サブ画素Ｇ１、第２サブ画素Ｇ２、第３サブ画素Ｒ及び第４サブ画素Ｂであり、且つ該４個のサブ画素はＧＧＲＢの配列態様を採用してもよい。なお、図５Ａは２個の完全な繰り返し単位１１のみを示しているが、本開示ではそれに限定されず、表示用基板１０上に複数の繰り返し単位１１を含み、且つ複数の繰り返し単位１１が第１方向Ｘ及び第２方向Ｙにアレイ状に配列される。

【0116】

例えば、図５Ａに示すように、領域３１～４０はベース基板１０上の各サブ画素の画素回路が位置する領域であってもよく、例えば、領域３１～３５は第１行、領域３６～４０は第２行に位置し、領域３１と３６は第１列、領域３２と３７は第２列、領域３３と３８は第３列、領域３４と３９は第４列、領域３５と４０は第５列に位置する。例えば、図５Ａに示される例では、破線で囲まれる繰り返し単位１１において、第１サブ画素Ｇ１の画素回路は領域３２に位置し、第２サブ画素Ｇ２の画素回路は領域３７に位置し、第３サブ画素Ｒの画素回路は領域３８に位置し、第４サブ画素Ｂの画素回路は領域３６に位置する。

【0117】

なお、本開示では、「行」は各画素回路が位置する領域に対応する行、「列」は各画素回路が位置する領域に対応する列を表してもよい。

【0118】

例えば、発光素子１２０は、動作時、発光信号（例えば、電流信号）を受信し、該発光信号に対応する強度の光を発するように構成される。発光素子１２０は発光ダイオードであってもよく、発光ダイオードは例えば、有機発光ダイオード（ＯＬＥＤ）又は量子ドット発光ダイオード（ＱＬＥＤ）等であってもよいが、本開示の実施例ではそれに限定されない。

【0119】

例えば、図６Ｃに示すように、発光素子１２０は第１発光電圧印加電極１２０１、第２発光電圧印加電極１２０２、及び第１発光電圧印加電極１２０１と第２発光電圧印加電極１２０２との間に設置される発光層１２０３を含む。例えば、図６Ｃに示すように、第１サブ画素Ｇ１の発光素子は第１発光電圧印加電極１２０１ａ、第２発光電圧印加電極１２０２及び発光層１２０３ａを含み、第２サブ画素Ｇ２の発光素子は第１発光電圧印加電極１２０１ｂ、第２発光電圧印加電極１２０２及び発光層１２０３ａを含む。

【0120】

例えば、図６Ｃに示すように、ベース基板１０における第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａの正投影とベース基板１０における第１サブ画素Ｇ１の画素回路の駆動回路の制御端子１２２１ａの正投影とは少なくとも部分的に重なり、ベース基板１０における第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂの正投影とベース基板１０における第２サブ画素Ｇ２の画素回路の駆動回路の制御端子１２２１ｂの正投影とは少なくとも部分的に重なる。

【0121】

例えば、第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａと第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂは同一層に位置してもよく、第１サブ画素Ｇ１の発光素子の第２発光電圧印加電極１２０２と第２サブ画素Ｇ２の発光素子の第２発光電圧印加電極１２０２は一体的に設置されてもよい。

【0122】

例えば、ベース基板１０における第１サブ画素Ｇ１の発光素子の発光層１２０３ａの正投影とベース基板１０における第２サブ画素Ｇ２の発光素子の発光層１２０３ａの正投影は連続し、つまり、第１サブ画素Ｇ１の発光素子の発光層１２０３ａと第２サブ画素Ｇ２の発光素子の発光層１２０３ａは高精細メタルマスク（ＦＭＭ）中の孔によって作製でき、それによりＦＭＭのプロセス難度を効果的に低減させる。例えば、第１サブ画素Ｇ１の発光素子の発光層１２０３ａと第２サブ画素Ｇ２の発光素子の発光層１２０３ａは一体化される。

【0123】

例えば、各サブ画素の発光層１２０３の材料は各サブ画素の発光素子１２０が発する光の色に応じて選択されてもよい。各サブ画素の発光層１２０３の材料は蛍光発光材料又は燐光発光材料等を含む。例えば、いくつかの実施例では、第１発光電圧印加電極１２０１は陽極、第２発光電圧印加電極１２０２は陰極であり、第１発光電圧印加電極１２０１と第２発光電圧印加電極１２０２はいずれも導電材料から製造される。なお、いくつかの例では、第１発光電圧印加電極１２０１と発光層１２０３との間に第１有機層が設置され、第２発光電圧印加電極１２０２と発光層１２０３との間に第２有機層が設置される。第１有機層と第２有機層は平坦化用のものであり、省略してもよい。

【0124】

例えば、各繰り返し単位１１において、第１サブ画素Ｇ１の発光素子１２０ａが発する光の色と第２サブ画素Ｇ２の発光素子１２０ｂが発する光の色とは同じであり、つまり、第１サブ画素Ｇ１と第２サブ画素Ｇ２は同じ色のサブ画素である。例えば、第１サブ画素Ｇ１と第２サブ画素Ｇ２は敏感な色のサブ画素であり、表示用基板１００が赤緑青（ＲＧＢ）表示モードを採用する場合、上記敏感な色は緑色であり、すなわち、第１サブ画素Ｇ１と第２サブ画素Ｇ２はいずれも緑色サブ画素である。例えば、第３サブ画素Ｒは赤色サブ画素、第４サブ画素Ｂは青色サブ画素であってもよい。

【0125】

例えば、各繰り返し単位１１中の４個のサブ画素は２つの仮想画素を形成し、繰り返し単位１１中の第３サブ画素Ｒと第４サブ画素Ｂはそれぞれ前記２つの仮想画素によって共有される。複数の繰り返し単位１１中のサブ画素は画素アレイを形成し、画素アレイの行方向において、サブ画素密度は仮想画素密度の１．５倍であり、画素アレイの列方向において、サブ画素密度は仮想画素密度の１．５倍である。

【0126】

例えば、第１サブ画素Ｇ１と第２サブ画素Ｇ２はそれぞれ２つの仮想画素に属する。

【0127】

なお、第１に、第３サブ画素Ｒと第４サブ画素Ｂは隣接する２つの仮想画素によって共有されるため、各仮想画素の境界も非常に曖昧であり、したがって、本開示の実施例では各仮想画素の形状を限定しない。第２に、仮想画素の分割は駆動方式に関連し、仮想画素の具体的な分割方式は実際の駆動方式に応じて決定でき、本開示ではそれを特に制限しない。

【0128】

例えば、図６Ｃに示すように、ベース基板１０における第１サブ画素Ｇ１の画素回路の駆動回路の制御端子１２２１ａの正投影はベース基板１０における第１サブ画素Ｇ１の発光素子１２０ａの第１発光電圧印加電極１２０１ａの正投影内にあり、ベース基板１０における第２サブ画素Ｇ２の画素回路の駆動回路の制御端子１２２１ｂの正投影はベース基板１０における第２サブ画素Ｇ２の発光素子１２０ｂの第１発光電圧印加電極１２０１ｂの正投影内にある。つまり、ベース基板１０における第１サブ画素Ｇ１の発光素子１２０ａの第１発光電圧印加電極１２０１ａの正投影はベース基板１０における第１サブ画素Ｇ１の画素回路の駆動回路の制御端子１２２１ａの正投影を完全に覆い、ベース基板１０における第２サブ画素Ｇ２の発光素子１２０ｂの第１発光電圧印加電極１２０１ｂの正投影はベース基板１０における第２サブ画素Ｇ２の画素回路の駆動回路の制御端子１２２１ｂの正投影を完全に覆い、例えば、ベース基板１０における第１サブ画素Ｇ１の発光素子１２０ａの第１発光電圧印加電極１２０１ａの正投影の面積はベース基板１０における第１サブ画素Ｇ１の画素回路の駆動回路の制御端子１２２１ａの正投影の面積よりも大きく、ベース基板１０における第２サブ画素Ｇ２の発光素子１２０ｂの第１発光電圧印加電極１２０１ｂの正投影の面積はベース基板１０における第２サブ画素Ｇ２の画素回路の駆動回路の制御端子１２２１ｂの正投影の面積よりも大きいようにしてもよい。

【0129】

例えば、図３Ｂに示すように、第１サブ画素Ｇ１の画素回路の駆動回路１２２ａが駆動トランジスタＴ１を含む場合、第１サブ画素Ｇ１の画素回路の駆動回路１２２ａの制御端子１２２１ａが第１サブ画素Ｇ１の画素回路駆動トランジスタＴ１のゲートであり、ベース基板１０における第１サブ画素Ｇ１の発光素子１２０ａの第１発光電圧印加電極の正投影とベース基板１０における第１サブ画素Ｇ１の駆動トランジスタＴ１のゲートの正投影が少なくとも部分的に重なり、図３Ｃに示すように、第２サブ画素Ｇ２の画素回路の駆動回路１２２ｂが駆動トランジスタＴ１を含む場合、第２サブ画素Ｇ２の画素回路の駆動回路１２２ｂの制御端子１２２１ｂが第２サブ画素Ｇ２の画素回路の駆動トランジスタＴ１のゲートであり、ベース基板１０における第２サブ画素Ｇ２の発光素子１２０ｂの第１発光電圧印加電極の正投影とベース基板１０における第２サブ画素Ｇ２の駆動トランジスタＴ１のゲートの正投影が少なくとも部分的に重なる。

【0130】

例えば、ベース基板１０における第１サブ画素Ｇ１の駆動トランジスタＴ１のゲートの正投影はベース基板１０における第１サブ画素Ｇ１の発光素子１２０ａの第１発光電圧印加電極の正投影内にあり、ベース基板１０における第２サブ画素Ｇ２の駆動トランジスタＴ１のゲートの正投影はベース基板１０における第２サブ画素Ｇ２の発光素子１２０ｂの第１発光電圧印加電極の正投影内にある。

【0131】

例えば、図６Ｃに示すように、ベース基板１０における第１サブ画素Ｇ１の画素回路の駆動回路の制御端子１２２１ａの正投影とベース基板１０における第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａの正投影との重なり部分の面積は第１面積ＡＲ１、ベース基板１０における第２サブ画素Ｇ２の画素回路の駆動回路の制御端子１２２１ｂの正投影とベース基板１０における第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂの正投影との重なり部分の面積は第２面積ＡＲ２であり、第１面積ＡＲ１と第２面積ＡＲ２との比は以下に示す関係式を満たす。

【0132】

Ａｍｉｎ≦ＡＲ１／ＡＲ２≦Ａｍａｘ
式中、ＡＲ１は第１面積、ＡＲ２は第２面積を表し、Ａｍｉｎは最小比閾値を表し、９０％であり、Ａｍａｘは最大比閾値を表し、１１０％である。

【0133】

例えば、いくつかの例では、第１面積ＡＲ１は第２面積ＡＲ２以上であり、この場合、最小比閾値Ａｍｉｎは９０％、最大比閾値Ａｍａｘは１００％であってもよく、別のいくつかの例では、第１面積ＡＲ１は第２面積ＡＲ２未満であり、この場合、最小比閾値Ａｍｉｎは９５％、最大比閾値Ａｍａｘは１０５％であってもよい。第１面積ＡＲ１と第２面積ＡＲ２との差が小さい（例えば、未満１０％）ことを確保し、更に第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａと第１サブ画素Ｇ１の駆動回路の制御端子１２２１ａとの間の寄生コンデンサ（すなわち図３Ｂに示される第１コンデンサＣ１１）と、第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂと第２サブ画素Ｇ２の駆動回路の制御端子１２２１ｂとの間の寄生コンデンサ（すなわち、図３Ｃに示される第２コンデンサＣ１２）との差も小さい（例えば、未満１０％）ことを確保し、それにより該表示用基板１００を含む表示パネルの表示効果を向上できる限り、本開示の実施例では最小比閾値と最大比閾値の具体的な値を特に制限しない。例えば、第１面積ＡＲ１と第２面積ＡＲ２との比が上記最小比閾値と最大比閾値との間にある場合、低グレースケール（例えば、６４グレースケール）でも、すなわち、目の識別能力が高い場合でも、ユーザーは第１サブ画素Ｇ１と第２サブ画素Ｇ２との輝度ムラを視認できない可能性があり、表示パネルの表示効果を効果的に改善し、ユーザーエクスペリエンスを向上させる。

【0134】

例えば、図５Ａ及び５Ｂに示すように、第１サブ画素Ｇ１の発光素子１２０ａの第１発光電圧印加電極１２０１ａの形状と第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂの形状とは異なる。例えば、いくつかの例では、第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａの形状は八角形、第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂの形状は五角形であってもよい。

【0135】

例えば、各繰り返し単位１１において、ベース基板１０における第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａの正投影の面積とベース基板１０における第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂの正投影の面積は異なり、ベース基板１０における第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａの正投影の面積はベース基板１０における第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂの正投影の面積よりも大きい。

【0136】

例えば、図５Ｂに示すように、第１サブ画素Ｇ１の発光素子１２０ａの第１発光電圧印加電極１２０１ａは補助電極ブロックＡｅを含み、ベース基板１０における補助電極ブロックＡｅの正投影とベース基板１０における第１サブ画素Ｇ１の画素回路の駆動回路の制御端子１２２１ａの正投影とは少なくとも部分的に重なる。例えば、いくつかの例では、ベース基板１０における第１サブ画素Ｇ１の画素回路の駆動回路の制御端子１２２１ａの正投影はベース基板１０における補助電極ブロックＡｅの正投影内にある。

【0137】

例えば、ベース基板１０における第１サブ画素Ｇ１の駆動トランジスタＴ１のゲートの正投影はベース基板１０における第１サブ画素Ｇ１の発光素子１２０ａの第１発光電圧印加電極の補助電極ブロックＡｅの正投影内にある。

【0138】

例えば、補助電極ブロックＡｅは第１コンデンサＣ１１の第１電極ＣＣ３として機能し、第１サブ画素Ｇ１の駆動回路１２２ａの制御端子１２２１ａは第１コンデンサＣ１１の第２電極ＣＣ４として兼用し、つまり、補助電極ブロックＡｅは第１コンデンサＣ１１の第１電極ＣＣ３であり、第１サブ画素Ｇ１の駆動回路１２２ａの制御端子１２２１ａ（すなわち、第１サブ画素Ｇ１の駆動トランジスタＴ１のゲート）は第１コンデンサＣ１１の第２電極ＣＣ４である。

【0139】

例えば、図５Ｂに示すように、補助電極ブロックＡｅの形状は矩形であってもよく、且つベース基板１０における補助電極ブロックＡｅの正投影の形状は補助電極ブロックＡｅの形状と同じであり、すなわち矩形である。しかし、本開示はそれに限定されず、補助電極ブロックＡｅの形状は五角形、六角形、楕円形等であってもよい。

【0140】

例えば、図５Ｂに示すように、第１サブ画素Ｇ１の発光素子１２０ａの第１発光電圧印加電極１２０１ａは第１駆動電極ブロックＤｅ１をさらに含み、第１駆動電極ブロックＤｅ１が補助電極ブロックＡｅに電気的に接続される。

【0141】

例えば、図５Ｂに示すように、第１駆動電極ブロックＤｅ１の形状は五角形であってもよく、且つベース基板１０における第１駆動電極ブロックＤｅ１の正投影の形状は第１駆動電極ブロックＤｅ１の形状と同じであり、すなわち、五角形である。五角形は１つの三角形及び１つの矩形からなってもよい。

【0142】

例えば、５Ｂに示される例では、第１駆動電極ブロックＤｅ１と補助電極ブロックＡｅは一体的に設置され、それにより、第１発光電圧印加電極１２０１ａの形状は八角形であってもよく、且つ該八角形は１つの五角形及び１つの矩形からなってもよい。

【0143】

なお、別のいくつかの例では、第１駆動電極ブロックＤｅ１と補助電極ブロックＡｅはそれぞれ個別設置されてもよく、第１駆動電極ブロックＤｅ１と補助電極ブロックＡｅは互いに電気的に接続できればよい。

【0144】

例えば、第１駆動電極ブロックＤｅ１と補助電極ブロックＡｅは同一のパターニングプロセスによって同時に形成されてもよい。

【0145】

例えば、図６Ｃに示すように、第１駆動電極ブロックＤｅ１と補助電極ブロックＡｅは同一層に位置する。

【0146】

例えば、図６Ｃに示すように、ベース基板１０における第１駆動電極ブロックＤｅ１の正投影、ベース基板１０における第１サブ画素Ｇ１の発光素子の発光層１２０３ａの正投影及びベース基板１０における第１サブ画素Ｇ１の発光素子の第２発光電圧印加電極１２０２の正投影とは少なくとも部分的に重なる。

【0147】

例えば、いくつかの実施例では、表示用基板上のすべてのサブ画素の発光素子の第２発光電圧印加電極はいずれも一体的に設置され、つまり、第２発光電圧印加電極１２０２がベース基板１０全体に被覆され、すなわち、第２発光電圧印加電極１２０２が面状電極であってもよい。例えば、図６Ｃに示すように、第１サブ画素Ｇ１及び第２サブ画素Ｇ２について、面状の第２発光電圧印加電極１２０２と第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａとが重なる部分を第１サブ画素Ｇ１の発光素子の第２発光電圧印加電極１２０２、面状の第２発光電圧印加電極と第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂとが重なる部分を第２サブ画素Ｇ２の発光素子の第２発光電圧印加電極１２０２として表してもよい。第１サブ画素Ｇ１の発光素子の第２発光電圧印加電極１２０２と第２サブ画素Ｇ２の発光素子の第２発光電圧印加電極１２０２は一体的に設置される。

【0148】

例えば、図６Ｃに示すように、第１サブ画素Ｇ１の発光素子の発光層と第２サブ画素Ｇ２の発光素子の発光層は一体的に設置される。第１サブ画素Ｇ１及び第２サブ画素Ｇ２について、発光層１２０３ａと第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａとが重なる部分を第１サブ画素Ｇ１の発光素子の発光層、発光層１２０３ａと第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂとが重なる部分を第２サブ画素Ｇ２の発光素子の発光層として表してもよい。

【0149】

例えば、図６Ｃに示すように、表示用基板１００は画素画定層１６０をさらに含み、画素画定層１６０は各サブ画素の発光素子の第１発光電圧印加電極のベース基板１０から遠い側に位置し、第１開口を含み、第１開口は第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａ及び第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂを露出させ、第１サブ画素Ｇ１の発光素子の発光層１２０３ａと第２サブ画素Ｇ２の発光素子の発光層１２０３ａの少なくとも一部は第１開口内に位置し、且つ第１発光電圧印加電極１２０１ａ及び第１発光電圧印加電極１２０１ｂの露出した部分を覆い、第１開口と第１発光電圧印加電極１２０１ａとが重なる領域を第１サブ画素Ｇ１の有効発光領域、第１開口と第１発光電圧印加電極１２０１ｂとが重なる領域を第２サブ画素Ｇ２の有効発光領域とする。

【0150】

なお、本開示の実施例では、各発光素子の発光層は電界発光層、及び電界発光層の両側に位置する他の共通層、例えば、正孔注入層、正孔輸送層、電子注入層及び電子輸送層等を含んでもよいが、本開示の図面では、発光層中の電界発光層のみを示し、他の共通層を示していない。

【0151】

例えば、いくつかの例では、ベース基板１０における第１駆動電極ブロックＤｅ１の正投影とベース基板１０における第１サブ画素Ｇ１の発光素子の第２発光電圧印加電極１２０２の正投影は不完全に重なってもよく、例えば、ベース基板１０における第１駆動電極ブロックＤｅ１の正投影はベース基板１０における第１サブ画素Ｇ１の発光素子の第２発光電圧印加電極１２０２の正投影内にあり、ベース基板１０における第１サブ画素Ｇ１の発光素子の発光層１２０３ａの正投影はベース基板１０における第１サブ画素Ｇ１の発光素子の第２発光電圧印加電極１２０２の正投影内にあってもよい。

【0152】

なお、ベース基板１０における第１駆動電極ブロックＤｅ１の正投影、ベース基板１０における第１サブ画素Ｇ１の発光素子の発光層１２０３ａの正投影及びベース基板１０における第１サブ画素Ｇ１の発光素子の第２発光電圧印加電極１２０２の正投影の重なり領域内に、第１サブ画素Ｇ１において、第１サブ画素Ｇ１の発光素子の発光層の画素画定層１６０の第１開口に対応する部分が発光に用いられる。

【0153】

例えば、図５Ｂに示すように、第２サブ画素Ｇ２の発光素子１２０ｂの第１発光電圧印加電極１２０１ｂは第２駆動電極ブロックＤｅ２を含む。ベース基板１０における第２駆動電極ブロックＤｅ２の正投影とベース基板１０における第２サブ画素Ｇ２の画素回路の駆動回路の制御端子１２２１ｂの正投影とは少なくとも部分的に重なる。例えば、いくつかの例では、ベース基板１０における第２サブ画素Ｇ２の画素回路の駆動回路の制御端子１２２１ｂの正投影はベース基板１０における第２駆動電極ブロックＤｅ２の正投影内にある。例えば、ベース基板１０における第２サブ画素Ｇ２の駆動トランジスタＴ１のゲートの正投影はベース基板１０における第２サブ画素Ｇ２の発光素子１２０ｂの第１発光電圧印加電極の第２駆動電極ブロックＤｅ２の正投影内にある。

【0154】

例えば、第２駆動電極ブロックＤｅ２は第２コンデンサＣ１２の第１電極として兼用し、第２サブ画素Ｇ２の駆動回路１２２ｂの制御端子１２２１ｂは第２コンデンサＣ１２の第２電極として兼用し、つまり、第２駆動電極ブロックＤｅ２は第２コンデンサＣ１２の第１電極、第２サブ画素Ｇ２の駆動回路１２２ｂの制御端子１２２１ｂ（すなわち、第２サブ画素Ｇ２の駆動トランジスタＴ１のゲート）は第２コンデンサＣ１２の第２電極である。

【0155】

例えば、図５Ｂに示すように、第１駆動電極ブロックＤｅ１の形状と第２駆動電極ブロックＤｅ２の形状は同じであってもよく、すなわち、第２駆動電極ブロックＤｅ２の形状は五角形であってもよい。ベース基板１０における第２駆動電極ブロックＤｅ２の正投影の形状は第２駆動電極ブロックＤｅ２の形状と同じであり、すなわち五角形ある。

【0156】

例えば、ベース基板１０における第１駆動電極ブロックＤｅ１の正投影の面積とベース基板１０における第２駆動電極ブロックＤｅ２の正投影の面積とは同じである。

【0157】

なお、いくつかの実施例では、第１駆動電極ブロックＤｅ１の形状と第２駆動電極ブロックＤｅ２の形状は矩形又は菱形等であってもよい。第１駆動電極ブロックＤｅ１の形状と第２駆動電極ブロックＤｅ２の形状とは異なってもよく、本開示ではそれを制限しない。

【0158】

例えば、図６Ｃに示すように、ベース基板１０における第２駆動電極ブロックＤｅ２の正投影、ベース基板１０における第２サブ画素Ｇ２の発光素子の発光層１２０３ａの正投影及びベース基板１０における第２サブ画素Ｇ２の発光素子の第２発光電圧印加電極１２０２の正投影はいずれも少なくとも部分的に重なる。

【0159】

例えば、いくつかの例では、ベース基板１０における第２駆動電極ブロックＤｅ２の正投影とベース基板１０における第２サブ画素Ｇ２の発光素子の第２発光電圧印加電極１２０２の正投影は不完全に重なってもよく、例えば、ベース基板１０における第２駆動電極ブロックＤｅ２の正投影はベース基板１０における第２サブ画素Ｇ２の発光素子の第２発光電圧印加電極１２０２の正投影内にある。

【0160】

なお、ベース基板１０における第２駆動電極ブロックＤｅ２の正投影、ベース基板１０における第２サブ画素Ｇ２の発光素子の発光層１２０３ａの正投影及びベース基板１０における第２サブ画素Ｇ２の発光素子の第２発光電圧印加電極１２０２の正投影の重なり領域内に、第２サブ画素Ｇ２において、第２サブ画素Ｇ２の発光素子の発光層の画素画定層１６０の第１開口に対応する部分は発光に用いられる。

【0161】

例えば、図５Ａ及び５Ｂに示すように、各繰り返し単位１１において、第１サブ画素Ｇ１と第２サブ画素Ｇ２は第１方向Ｘに配列され、第１方向Ｘはベース基板１０の表面に平行する。例えば、第１方向Ｘにおいて、補助電極ブロックＡｅは第１駆動電極ブロックＤｅ１の第２サブ画素Ｇ２の発光素子から遠い側に位置し、つまり、図５Ｂに示すように、第１方向Ｘにおいて、第１駆動電極ブロックＤｅ１は補助電極ブロックＡｅと第２駆動電極ブロックＤｅ２との間に位置する。

【0162】

例えば、図６Ｃに示すように、ベース基板１０における補助電極ブロックＡｅの正投影とベース基板１０における第１サブ画素Ｇ１の発光素子の発光層１２０３ａの正投影は重ならない。例えば、いくつかの例では、ベース基板１０における補助電極ブロックＡｅの正投影とベース基板１０における第１サブ画素Ｇ１の発光素子の発光層１２０３ａの正投影は完全に重ならない。

【0163】

例えば、図６Ａ及び６Ｂに示すように、第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極は第１接続電極ブロックＣｅ１をさらに含み、第１方向Ｘにおいて、第１接続電極ブロックＣｅ１は第１駆動電極ブロックＤｅ１の第２サブ画素Ｇ２の発光素子から遠い側に位置し、第１接続電極ブロックＣｅ１は補助電極ブロックＡｅと第１駆動電極ブロックＤｅ１との間に位置し、且つ補助電極ブロックＡｅ及び第１駆動電極ブロックＤｅ１の両方に電気的に接続される。

【0164】

例えば、いくつかの実施例では、第１接続電極ブロックＣｅ１、補助電極ブロックＡｅ及び第１駆動電極ブロックＤｅ１はいずれも一体的に設置される。なお、別のいくつかの例では、第１接続電極ブロックＣｅ１、補助電極ブロックＡｅ及び第１駆動電極ブロックＤｅ１はそれぞれ個別設置されてもよく、第１接続電極ブロックＣｅ１、補助電極ブロックＡｅ及び第１駆動電極ブロックＤｅ１は互いに電気的に接続できればよい。

【0165】

例えば、第１接続電極ブロックＣｅ１は第１駆動電極ブロックＤｅ１と第１サブ画素Ｇ１の画素回路とを接続する。

【0166】

例えば、図６Ｃに示すように、第１接続電極ブロックＣｅ１、補助電極ブロックＡｅ及び第１駆動電極ブロックＤｅ１は同一層に位置する。第１接続電極ブロックＣｅ１、補助電極ブロックＡｅ及び第１駆動電極ブロックＤｅ１は同一のパターニングプロセスによって同時に形成されてもよい。

【0167】

例えば、第１接続電極ブロックＣｅ１の形状は規則的な形状、例えば、矩形、菱形等であってもよく、第１接続電極ブロックＣｅ１の形状は不規則な形状であってもよい。

【0168】

例えば、図６Ａ及び６Ｂに示すように、いくつかの例では、補助電極ブロックＡｅの形状と第１接続電極ブロックＣｅ１の形状はいずれも矩形であり、且つ第２方向Ｙにおいて、補助電極ブロックＡｅの幅は第１接続電極ブロックＣｅ１の幅未満であり、すなわち、補助電極ブロックＡｅと第１接続電極ブロックＣｅ１は段差状を形成する。第２方向Ｙにおいて、第１接続電極ブロックＣｅ１の幅は第１駆動電極ブロックＤｅ１の最大幅未満である。

【0169】

例えば、第１駆動電極ブロックＤｅ１は５個の内角を有し、５個の内角は２個の直角、２個の鈍角及び１個の鋭角を含み、第１接続電極ブロックＣｅ１は第１駆動電極ブロックＤｅ１の鋭角が位置する側から、第１駆動電極ブロックＤｅ１の第２サブ画素Ｇ２の発光素子から離れる方向に延伸する。

【0170】

例えば、いくつかの実施例では、ベース基板１０における第１接続電極ブロックＣｅ１の正投影とベース基板１０における第１サブ画素Ｇ１の発光素子の発光層１２０３ａの正投影は重ならず、且つベース基板１０における第１接続電極ブロックＣｅ１の正投影とベース基板１０における第１サブ画素Ｇ１の画素回路の駆動回路の制御端子１２２１ａの正投影も重ならない。しかし、本開示はそれに限定されず、ベース基板１０における第１接続電極ブロックＣｅ１の正投影とベース基板１０における第１サブ画素Ｇ１の画素回路の駆動回路の制御端子１２２１ａの正投影は部分的に重なってもよい。なお、ベース基板１０における第１接続電極ブロックＣｅ１の正投影とベース基板１０における第１サブ画素Ｇ１の画素回路の駆動回路の制御端子１２２１ａの正投影が部分的に重なる場合、ベース基板１０における第１接続電極ブロックＣｅ１の正投影とベース基板１０における第１サブ画素Ｇ１の画素回路の駆動回路の制御端子１２２１ａの正投影との重なり部分の面積はベース基板１０における補助電極ブロックＡｅの正投影とベース基板１０における第１サブ画素Ｇ１の画素回路の駆動回路の制御端子１２２１ａの正投影との重なり部分の面積未満である。

【0171】

例えば、図６Ｃ及び６Ｄに示すように、表示用基板１００は中間層１０１をさらに含む。ベース基板１０の表面に垂直な方向において、各サブ画素の画素回路１２１は中間層１０１とベース基板１０との間に位置し、発光素子１２０は中間層１０１のベース基板１０から遠い側に位置し、つまり、中間層１０１は発光素子１２０とベース基板１０との間に位置する。

【0172】

例えば、いくつかの実施例では、すべてのサブ画素の発光素子が位置する層は第１機能層群を構成し、すべてのサブ画素の画素回路が位置する層は第２機能層群を構成し、つまり、ベース基板１０の表面に垂直な方向において、第１機能層群は中間層１０１のベース基板１０から遠い側に位置し、第２機能層群は中間層１０１のベース基板１０に近い側に位置し、すなわち第２機能層群は中間層１０１とベース基板１０との間に位置し、中間層１０１は第１機能層群と第２機能層群との間に位置する。中間層１０１は第１機能層群と第２機能層群との間に位置する。例えば、図３Ａに示される駆動回路１２２、データ書込み回路１２６、記憶回路１２７、閾値補償回路１２８及びリセット回路１２９等はいずれも第２機能層群内に位置する。例えば、第１サブ画素Ｇ１の画素回路１２１ａ中の第１寄生回路１２５ａと第２サブ画素Ｇ２の画素回路１２１ｂ中の第１寄生回路１２５ｂも第２機能層群内に位置する。

【0173】

なお、本開示の実施例では、第１機能層群は複数のサブ層を含み、例えば、第１機能層群は第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａが位置するサブ層、第１サブ画素Ｇ１の発光素子の第２発光電圧印加電極１２０２が位置するサブ層、第１サブ画素Ｇ１の発光素子の発光層１２０３ａが位置するサブ層を含み得る。同様に、第２機能層群も複数のサブ層を含み、例えば、第２機能層群は第１サブ画素Ｇ２の画素回路中の各素子が位置するサブ層を含み、画素回路がトランジスタを含む場合、第２機能層群はトランジスタのゲートが位置するサブ層、ソースドレインが位置するサブ層、アクティブ層が位置するサブ層、ゲート絶縁層が位置するサブ層等を含み得る。

【0174】

例えば、中間層１０１は平坦層であり得る。例えば、図６Ｃ及び６Ｄに示すように、ベース基板１０の表面に垂直な方向において、第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａは在第１サブ画素Ｇ１の発光素子の発光層１２０３ａの中間層１０１に近い側に設置され、第１サブ画素Ｇ１の発光素子の第２発光電圧印加電極１２０２は第１サブ画素Ｇ１の発光素子の発光層１２０３ａの中間層１０１から遠い側に設置される。

【0175】

例えば、図６Ｃに示すように、中間層１０１は第１ビアｈ１を含み、第１接続電極ブロックＣｅ１は第１ビアｈ１に延伸され且つ第１ビアｈ１を介して第１サブ画素Ｇ１の画素回路に電気的に接続され、例えば、第１接続電極ブロックＣｅ１は第１ビアｈ１を介して第１サブ画素Ｇ１の画素回路の第２発光制御回路１２４ａに電気的に接続される。例えば、第１接続電極ブロックＣｅ１は第１ビアｈ１を覆って充填する。

【0176】

例えば、第１サブ画素Ｇ１において、第１接続電極ブロックＣｅ１は第１ビアｈ１を介して第１サブ画素Ｇ１の画素回路の第２発光制御トランジスタＴ５の第２電極に電気的に接続される。

【0177】

例えば、図４Ａ－４Ｅに示すように、画素回路１２１はアクティブ半導体層３１０、ゲート金属層（第１導電層３２０及び第２導電層３３０を含む）、及びソースドレイン金属層３４０を含み、ベース基板１０に垂直な方向において、アクティブ半導体層３１０はベース基板１０とゲート金属層との間に位置し、ゲート金属層はアクティブ半導体層３１０とソースドレイン金属層３４０との間に位置し、例えば、ゲート金属層の第１導電層３２０はアクティブ半導体層３１０とゲート金属層の第２導電層３３０との間に位置し、ゲート金属層の第２導電層３３０はゲート金属層の第１導電層３２０とソースドレイン金属層３４０との間に位置する。

【0178】

例えば、本開示では、各サブ画素の画素回路１２１中の各トランジスタ（例えば、駆動トランジスタＴ１、データ書込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７等）のアクティブ層はいずれもアクティブ半導体層３１０内に位置し、画素回路１２１中の各トランジスタのゲートはいずれもゲート金属層の第１導電層３２０内に位置し、画素回路１２１中の各トランジスタのソース及びドレインはいずれもソースドレイン金属層３４０内に位置する。

【0179】

例えば、第１接続電極ブロックＣｅ１は第１ビアｈ１を介して画素回路のソースドレイン金属層まで延伸する。

【0180】

例えば、第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極は、第２駆動電極ブロックＤｅ２に電気的に接続された第２接続電極ブロックＣｅ２をさらに含む。例えば、いくつかの実施例では、第２接続電極ブロックＣｅ２と第２駆動電極ブロックＤｅ２は一体的に設置される。なお、別のいくつかの例では、第２接続電極ブロックＣｅ２と第２駆動電極ブロックＤｅ２はそれぞれ個別設置されてもよく、第２接続電極ブロックＣｅ２と第２駆動電極ブロックＤｅ２は互いに電気的に接続できればよい。

【0181】

例えば、第２接続電極ブロックＣｅ２は第２駆動電極ブロックＤｅ２と第２サブ画素Ｇ２の画素回路とを接続する。

【0182】

例えば、図６Ａ及び６Ｂに示すように、第１方向Ｘにおいて、第２接続電極ブロックＣｅ２は第２駆動電極ブロックＤｅ２の第１サブ画素Ｇ１の発光素子から遠い側に位置し、つまり、図６Ａ及び６Ｂに示すように、第１方向Ｘにおいて、第２駆動電極ブロックＤｅ２は第２接続電極ブロックＣｅ２と第１駆動電極ブロックＤｅ１との間に位置する。

【0183】

例えば、図６Ｃに示すように、第２接続電極ブロックＣｅ２と第２駆動電極ブロックＤｅ２は同一層に位置する。第２接続電極ブロックＣｅ２と第２駆動電極ブロックＤｅ２は同一のパターニングプロセスによって同時に形成されてもよい。

【0184】

例えば、第２接続電極ブロックＣｅ２の形状は規則的な形状、例えば、矩形、菱形等であってもよく、第２接続電極ブロックＣｅ２の形状は不規則な形状であってもよい。

【0185】

例えば、いくつかの例では、第２方向Ｙにおいて、第２接続電極ブロックＣｅ２の幅は第２駆動電極ブロックＤｅ２の最大幅未満である。例えば、第２駆動電極ブロックＤｅ２は５個の内角を有し、５個の内角は２個の直角、２個の鈍角及び１個の鋭角を含み、第２接続電極ブロックＣｅ２は第２駆動電極ブロックＤｅ２の鋭角が位置する側から、第２駆動電極ブロックＤｅ２の第１サブ画素Ｇ１の発光素子から離れる方向に延伸する。

【0186】

例えば、いくつかの例では、第１接続電極ブロックＣｅ１の形状と第２接続電極ブロックＣｅ２の形状は同じであってもよい。

【0187】

例えば、いくつかの実施例では、ベース基板１０における第２接続電極ブロックＣｅ２の正投影とベース基板１０における第２サブ画素Ｇ２の発光素子の発光層１２０３ａの正投影は重ならず、且つベース基板１０における第２接続電極ブロックＣｅ２の正投影とベース基板１０における第２サブ画素Ｇ２の画素回路の駆動回路の制御端子１２２１ｂの正投影も重ならない。しかし、本開示はそれに限定されず、ベース基板１０における第２接続電極ブロックＣｅ２の正投影とベース基板１０における第２サブ画素Ｇ２の画素回路の駆動回路の制御端子１２２１ｂの正投影は部分的に重なってもよい。なお、ベース基板１０における第２接続電極ブロックＣｅ２の正投影とベース基板１０における第２サブ画素Ｇ２の画素回路の駆動回路の制御端子１２２１ｂの正投影が部分的に重なる場合、ベース基板１０における第２接続電極ブロックＣｅ２の正投影とベース基板１０における第２サブ画素Ｇ２の画素回路の駆動回路の制御端子１２２１ｂの正投影との重なり部分の面積はベース基板１０における第２駆動電極ブロックＤｅ２の正投影とベース基板１０における第２サブ画素Ｇ２の画素回路の駆動回路の制御端子１２２１ｂの正投影との重なり部分の面積未満である。

【0188】

例えば、第１サブ画素Ｇ１と同様に、ベース基板１０の表面に垂直な方向において、第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂは第２サブ画素Ｇ２の発光素子の発光層１２０３ａの中間層１０１から遠い側に設置され、第２サブ画素Ｇ２の発光素子の第２発光電圧印加電極１２０２は第２サブ画素Ｇ２の発光素子の発光層１２０３ａの中間層１０１から遠い側に設置される。

【0189】

例えば、図６Ｃに示すように、中間層１０１は第２ビアｈ２を含み、第２接続電極ブロックＣｅ２は第２ビアｈ２に延伸され、且つ第２ビアｈ２を介して第２サブ画素Ｇ２の画素回路に電気的に接続され、例えば、第２接続電極ブロックＣｅ２は第２ビアｈ２を介して第２サブ画素Ｇ２の画素回路の第２発光制御回路１２４ｂに電気的に接続される。例えば、第２接続電極ブロックＣｅ２は第２ビアｈ２を覆って充填する。

【0190】

例えば、第２サブ画素Ｇ２において、第２接続電極ブロックＣｅ２は第２ビアｈ２を介して第２サブ画素Ｇ２の画素回路１２１ｂの第２発光制御トランジスタＴ５の第２電極に電気的に接続される。

【0191】

例えば、第２接続電極ブロックＣｅ２は第２ビアｈ２を介して画素回路のソースドレイン金属層まで延伸する。

【0192】

例えば、図５Ａに示すように、各繰り返し単位１１において、第３サブ画素Ｒと第４サブ画素Ｂは第２方向Ｙに配列され、且つ第２方向Ｙにおいて、第１サブ画素Ｇ１と第２サブ画素Ｇ２は第３サブ画素Ｒと第４サブ画素Ｂとの間に位置し、第２方向Ｙはベース基板１０の表面に平行し、且つ第１方向Ｘと第２方向Ｙは互いに垂直である。

【0193】

例えば、各繰り返し単位１１において、第１サブ画素Ｇ１の中心と第２サブ画素Ｇ２の中心とを結ぶ線は第１中心線であり、第３サブ画素Ｒの中心と第４サブ画素Ｂの中心とを結ぶ線は第２中心線である。第１中心線の長さは第２中心線の長さよりも小さい。例えば、第１中心線と第２中心線は互いに垂直に等分され、且つ第１中心線は第１方向Ｘにほぼ平行し、第２中心線は第２方向Ｙにほぼ平行する。

【0194】

例えば、第３サブ画素Ｒの発光素子は第１発光電圧印加電極、第２発光電圧印加電極及び発光層を含み、図６Ｄに示すように、第４サブ画素Ｂの発光素子は第１発光電圧印加電極１２０１ｄ、第２発光電圧印加電極１２０２ｄ及び発光層１２０３ｄを含む。なお、第３サブ画素Ｒにおいて、面状の第２発光電圧印加電極１２０２と第３サブ画素Ｒの発光素子の第１発光電圧印加電極とが重なる部分を第３サブ画素Ｒの発光素子の第２発光電圧印加電極として表し、第４サブ画素Ｂにおいて、面状の第２発光電圧印加電極と第４サブ画素Ｂの発光素子の第１発光電圧印加電極とが重なる部分を第４サブ画素Ｂの発光素子の第２発光電圧印加電極として表す。つまり、第１サブ画素Ｇ１の発光素子の第２発光電圧印加電極、第２サブ画素Ｇ２の発光素子の第２発光電圧印加電極、第３サブ画素Ｒの発光素子の第２発光電圧印加電極、第４サブ画素Ｂの発光素子の第２発光電圧印加電極は一体化される。

【0195】

例えば、ベース基板１０における第３サブ画素Ｒの発光素子の第１発光電圧印加電極の正投影とベース基板１０における第３サブ画素Ｒの画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なってもよい。

【0196】

例えば、ベース基板１０における第４サブ画素Ｂの発光素子の第１発光電圧印加電極１２０１ｄの正投影とベース基板１０における第４サブ画素Ｂの画素回路の駆動回路の制御端子の正投影も少なくとも部分的に重なってもよい。例えば、図６Ｄに示すように、ベース基板１０における第４サブ画素Ｂの画素回路の駆動回路の制御端子１２２１ｄの正投影はベース基板１０における第４サブ画素Ｂの発光素子の第１発光電圧印加電極１２０１ｄの正投影内にある。

【0197】

例えば、図６Ａ及び６Ｂに示すように、第３サブ画素Ｒの発光素子の第１発光電圧印加電極は互いに電気的に接続される第３駆動電極ブロックＤｅ３及び第３接続電極ブロックＣｅ３を含み、第４サブ画素Ｂの発光素子の第１発光電圧印加電極１２０１ｄは互いに電気的に接続される第４駆動電極ブロックＤｅ４及び第４接続電極ブロックＣｅ４を含む。例えば、ベース基板１０における第３サブ画素Ｒの画素回路の駆動回路の制御端子１２２１ｃの正投影とベース基板１０における第３駆動電極ブロックＤｅ３の正投影とは少なくとも部分的に重なり、図６Ｄに示すように、ベース基板１０における第４サブ画素Ｂの画素回路の駆動回路の制御端子１２２１ｄの正投影とベース基板１０における第４駆動電極ブロックＤｅ４の正投影とは少なくとも部分的に重なり、例えば、ベース基板１０における第４サブ画素Ｂの画素回路の駆動回路の制御端子１２２１ｄの正投影はベース基板１０における第４駆動電極ブロックＤｅ４の正投影内にある。

【0198】

例えば、第３接続電極ブロックＣｅ３は第３駆動電極ブロックＤｅ３と第３サブ画素Ｒの画素回路とを接続し、第４接続電極ブロックＣｅ４は第４駆動電極ブロックＤｅ４と第４サブ画素Ｂの画素回路とを接続する。

【0199】

例えば、第３サブ画素Ｒの画素回路は第３寄生回路をさらに含み、第４サブ画素Ｂの画素回路は第４寄生回路をさらに含む。第３寄生回路は第４コンデンサを含み、第４寄生回路は第５コンデンサを含む。第３駆動電極ブロックＤｅ３は第４コンデンサの第１電極として兼用し、第３サブ画素Ｒの駆動回路の制御端子は第４コンデンサの第２電極として兼用し、第４駆動電極ブロックＤｅ４は第５コンデンサの第１電極として兼用し、第４サブ画素Ｂの駆動回路の制御端子は第５コンデンサの第２電極として兼用する。

【0200】

例えば、第３駆動電極ブロックＤｅ３の形状は規則的な六角形であってもよく、第４駆動電極ブロックＤｅ４の形状も規則的な六角形であってもよい。第３接続電極ブロックＣｅ３の形状は不規則な六角形であってもよく、第４接続電極ブロックＣｅ４の形状も不規則な六角形であってもよい。

【0201】

なお、いくつかの実施例では、第３駆動電極ブロックＤｅ３と第４駆動電極ブロックＤｅ４の形状は矩形又は長楕円形等であってもよい。本開示では第３駆動電極ブロックＤｅ３、第３接続電極ブロックＣｅ３、第４駆動電極ブロックＤｅ４及び第４接続電極ブロックＣｅ４の形状を特に制限しない。

【0202】

例えば、第３接続電極ブロックＣｅ３は六角形の第３駆動電極ブロックＤｅ３の１本の側辺（例えば、六角形の右下側の側辺）から外へ突出する部分であり、第４接続電極ブロックＣｅ４は六角形の第４駆動電極ブロックＤｅ４の１本の側辺（例えば、六角形の左下側の側辺）から外へ突出する部分であってもよい。

【0203】

なお、各サブ画素の駆動電極ブロックの面積は、具体的には、発光材料の発光効率に応じて設定でき、例えば、発光材料の発光効率が高い場合、サブ画素の駆動電極ブロックの面積を小さくし、発光材料の発光効率が低い場合、サブ画素の駆動電極ブロックの面積を大きくする。例えば、いくつかの実施例では、第３駆動電極ブロックＤｅ３の面積は第４駆動電極ブロックＤｅ４の面積未満である。第３駆動電極ブロックＤｅ３の面積は第１駆動電極ブロックＤｅ１の面積よりも大きく、第３駆動電極ブロックＤｅ３の面積は第２駆動電極ブロックＤｅ２の面積よりも大きい。

【0204】

例えば、いくつかの実施例では、第３駆動電極ブロックＤｅ３と第３接続電極ブロックＣｅ３は一体的に設置され、第４駆動電極ブロックＤｅ４と第４接続電極ブロックＣｅ４も一体的に設置される。なお、別のいくつかの例では、第３駆動電極ブロックＤｅ３と第３接続電極ブロックＣｅ３はそれぞれ個別設置されてもよく、第３駆動電極ブロックＤｅ３と第３接続電極ブロックＣｅ３は互いに電気的に接続できればよく、同様に、第４駆動電極ブロックＤｅ４と第４接続電極ブロックＣｅ４はそれぞれ個別設置されてもよく、第４駆動電極ブロックＤｅ４と第４接続電極ブロックＣｅ４は互いに電気的に接続できればよい。

【0205】

例えば、第３駆動電極ブロックＤｅ３と第３接続電極ブロックＣｅ３は同一層に位置する。図６Ｄに示すように、第４駆動電極ブロックＤｅ４と第４接続電極ブロックＣｅ４は同一層に位置する。

【0206】

例えば、第１サブ画素Ｇ１及び第２サブ画素Ｇ２と同様に、ベース基板１０の表面に垂直な方向において、第３サブ画素Ｒの発光素子の第１発光電圧印加電極は第３サブ画素Ｒの発光素子の発光層の中間層１０１から遠い側に設置され、第３サブ画素Ｒの発光素子の第２発光電圧印加電極は第３サブ画素Ｒの発光素子の発光層の中間層１０１から遠い側に設置され、図６Ｄに示すように、ベース基板１０の表面に垂直な方向において、第４サブ画素Ｂの発光素子の第１発光電圧印加電極１２０１ｄは第４サブ画素Ｂの発光素子の発光層１２０３ｄの中間層１０１に近い側に設置され、第４サブ画素Ｂの発光素子の第２発光電圧印加電極１２０２ｄは第４サブ画素Ｂの発光素子の発光層１２０３ｄの中間層１０１から遠い側に設置される。

【0207】

例えば、図６Ｂに示すように、中間層１０１は第３ビアｈ３を含み、第３接続電極ブロックＣｅ３は第３ビアｈ３に延伸され且つ第３ビアｈ３を介して第３サブ画素Ｒの画素回路に電気的に接続される。例えば、第３接続電極ブロックＣｅ３は第３ビアｈ３を覆って充填する。

【0208】

例えば、図６Ｄに示すように、中間層１０１は第４ビアｈ４を含み、第４接続電極ブロックＣｅ４は第４ビアｈ４に延伸され且つ第４ビアｈ４を介して第４サブ画素Ｂの画素回路に電気的に接続される。例えば、第４接続電極ブロックＣｅ４は第４ビアｈ４を覆って充填する。

【0209】

例えば、第３接続電極ブロックＣｅ３は第３ビアｈ３を介して画素回路のソースドレイン金属層に延伸され、第４接続電極ブロックＣｅ４は第４ビアｈ４を介して画素回路のソースドレイン金属層まで延伸する。

【0210】

例えば、第３接続電極ブロックＣｅ３は第３ビアｈ３を介して画素回路のソースドレイン金属層に延伸されて、画素回路のソースドレイン金属層に位置する第３サブ画素Ｒの第２発光制御トランジスタの第２電極に電気的に接続される。例えば、第４接続電極ブロックＣｅ４は第４ビアｈ４を介して画素回路のソースドレイン金属層に延伸されて、画素回路のソースドレイン金属層に位置する第４サブ画素Ｂの第２発光制御トランジスタの第２電極に電気的に接続される。

【0211】

例えば、図６Ａ及び６Ｂに示すように、各繰り返し単位１１では、第１方向Ｘにおいて、第３接続電極Ｃｅ３は第３駆動電極ブロックＤｅ３の第１サブ画素Ｇ１の補助電極ブロックＡｅから遠い側に位置し、第２方向Ｙにおいて、第３接続電極Ｃｅ３は第３駆動電極ブロックＤｅ３の第４駆動電極ブロックＤｅ４に近い側に位置し、つまり、図６Ａ及び６Ｂに示される例では、第３接続電極ブロックＣｅ３は第３駆動電極ブロックＤｅ３の右下側に位置し、すなわち、第３サブ画素Ｒの発光素子の第１発光電圧印加電極１２０１ｃの形状は鏡面対称なＱ字型の形状であってもよい。

【0212】

例えば、図６Ａ及び６Ｂに示すように、各繰り返し単位１１では、第１方向Ｘにおいて、第４接続電極Ｃｅ４は第４駆動電極ブロックＤｅ４の第１サブ画素Ｇ１の補助電極ブロックＡｅから遠い側に位置し、第２方向Ｙにおいて、第４接続電極Ｃｅ４は第４駆動電極ブロックＤｅ４の第３駆動電極ブロックＤｅ３に近い側に位置し、つまり、図６Ａ及び６Ｂに示される例では、第４接続電極ブロックＣｅ４は第４駆動電極ブロックＤｅ４の左下側に位置し、すなわち、第４サブ画素Ｂの発光素子の第１発光電圧印加電極１２０１ｄの形状はＱ字型の形状であってもよい。

【0213】

例えば、第３接続電極Ｃｅ３は第３ビアｈ３を介して第３サブ画素Ｒの画素回路の第２発光制御回路１２４ｃに電気的に接続され、例えば、第３接続電極Ｃｅ３は第３ビアｈ３を介して第３サブ画素Ｒの画素回路の第２発光制御トランジスタの第２電極に電気的に接続される。

【0214】

例えば、図６Ｄに示すように、第４接続電極ブロックＣｅ４は第４ビアｈ４を介して第４サブ画素Ｂの画素回路の第２発光制御回路１２４ｄに電気的に接続され、例えば、第４接続電極ブロックＣｅ４は第４ビアｈ４を介して第４サブ画素Ｂの画素回路の第２発光制御トランジスタの第２電極に電気的に接続される。

【0215】

例えば、図６Ｂに示すように、図６Ｄに示されるソースドレイン金属層３４０上に中間層（図示せず）が形成され、各サブ画素の発光素子の第１発光電圧印加電極が中間層上に設置される。第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極の第１接続電極ブロックＣｅ１、第１駆動電極ブロックＤｅ１及び補助電極ブロックＡｅ、第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極の第２接続電極ブロックＣｅ２、第２駆動電極ブロックＤｅ２、第３サブ画素Ｒの発光素子の第１発光電圧印加電極の第３接続電極ブロックＣｅ３、第３駆動電極ブロックＤｅ３、第４サブ画素Ｂの発光素子の第１発光電圧印加電極の第４接続電極ブロックＣｅ４、第４駆動電極ブロックＤｅ４は、いずれも中間層上に設置され、第１サブ画素Ｇ１の第１接続電極ブロックＣｅ１は第１ビアｈ１を介して第１サブ画素Ｇ１の画素回路１２１ａ中の第２発光制御トランジスタＴ５に接続され、第２サブ画素Ｇ２の第２接続電極ブロックＣｅ２は第２ビアｈ２を介して第２サブ画素Ｇ２の画素回路１２１ｂ中の第２発光制御トランジスタＴ５に接続され、第３サブ画素Ｒの第３接続電極ブロックＣｅ３は第３ビアｈ３を介して第３サブ画素Ｒの画素回路中の第２発光制御トランジスタＴ５に接続され、第４サブ画素Ｂの第４接続電極ブロックＣｅ４は第４ビアｈ４を介して第４サブ画素Ｂの画素回路中の第２発光制御トランジスタＴ５に接続される。

【0216】

例えば、ベース基板における第１サブ画素Ｇ１の補助電極ブロックＡｅの正投影とベース基板における第１サブ画素Ｇ１の画素回路１２１ａ中の駆動トランジスタのゲートの正投影とは少なくとも部分的に重なり、ベース基板における第２サブ画素Ｇ２の第２駆動電極ブロックＤｅ２の正投影とベース基板における第２サブ画素Ｇ２の画素回路１２１ｂ中の駆動トランジスタのゲートの正投影とは少なくとも部分的に重なり、ベース基板における第３サブ画素Ｒの第３駆動電極ブロックＤｅ３の正投影とベース基板における第３サブ画素Ｒの画素回路中の駆動トランジスタのゲートの正投影とは少なくとも部分的に重なり、ベース基板における第４サブ画素Ｂの第４駆動電極ブロックＤｅ４の正投影とベース基板における第４サブ画素Ｂの画素回路中の駆動トランジスタのゲートの正投影とは少なくとも部分的に重なる。

【0217】

なお、図６Ｅは各サブ画素の駆動電極ブロック、各第１サブ画素の補助電極ブロック及び各サブ画素の接続電極ブロックを示し、図６Ｅはさらに各接続電極ブロックに対応するビアを示す。なお、各サブ画素の接続電極ブロックは対応するビアを覆って充填し、例えば、第１接続電極ブロックは第１ビアｈ１を覆って充填し、第２接続電極ブロックは第２ビアｈ２を覆って充填し、第３接続電極ブロックは第３ビアｈ３を覆って充填し、第４接続電極ブロックは第４ビアｈ４を覆って充填し、しかし、各ビアの位置を示すために、図６Ｅ中の各ビアは対応する接続電極ブロックの上方に位置する。

【0218】

例えば、図６Ｅに示すように、第２方向Ｙにおいて、各ビアは複数の行に配列され、各行ビア中の各ビアは第３ビアｈ３、第１ビアｈ１、第４ビアｈ４及び第２ビアｈ２の順で配列され、すなわち第３ビアｈ３、第１ビアｈ１、第４ビアｈ４及び第２ビアｈ２を１配列周期ＨＴ１とし、該配列周期ＨＴ１において、第１ビアｈ１は該第１ビアｈ１と隣接する第２行の第１サブ画素Ｇ１に対応し、第２ビアｈ２は該第２ビアｈ２と隣接する第１行の第２サブ画素Ｇ２に対応し、第３ビアｈ３は該第３ビアｈ３と隣接する第１行の第３サブ画素Ｒに対応し、第４ビアｈ４は該第４ビアｈ４と隣接する第１行の第４サブ画素Ｂに対応する。

【0219】

例えば、第２方向Ｙにおいて、各行のビアのそれぞれは同一直線上にあり、すなわち、各配列周期ＨＴ１における第１ビアｈ１、第３ビアｈ３、第２ビアｈ２及び第４ビアｈ４は同一直線上にあり、且つ各配列周期ＨＴ１も同一直線上にある。

【0220】

例えば、第２方向Ｙにおいて、任意の隣接する２つのビアの距離は第１固定距離ｄ１であり、つまり、図６Ｅに示すように、配列周期ＨＴ１において、第１ビアｈ１と第４ビアｈ４との距離は第１固定距離ｄ１であり、第１ビアｈ１と第３ビアｈ３との距離も第１固定距離ｄ１であり、第２ビアｈ２と第３ビアｈ３との距離も第１固定距離ｄ１であり、第２ビアｈ２と第４ビアｈ４との距離も第１固定距離ｄ１である。なお、「隣接する２つのビア」は、該２つのビアの間にビアがないことを表し、第１固定距離ｄ１は第２方向Ｙにおいて隣接する２つのビアの中心間の距離を表してもよい。

【0221】

例えば、図６Ｅに示すように、第１方向Ｘにおいて、各第１ビアｈ１と各第２ビアｈ２は複数の第１ビア列として配列され、各第３ビアｈ３と各第４ビアｈ４は複数の第２ビア列として配列され、第２方向Ｙにおいて、第１ビア列と第２ビア列は交互に配列され、つまり、複数の第１ビア列を奇数列とすると、複数の第２ビア列を偶数列とする。各第１ビア列では、各第１ビアｈ１と各第２ビアｈ２は同一直線上にあり、各第２ビア列では、各第３ビアｈ３と各第４ビアｈ４も同一直線上にある。

【0222】

例えば、第１方向Ｘにおいて、任意の隣接する第１ビアｈ１と第２ビアｈ２との距離は第２固定距離ｄ２であり、任意の隣接する第３ビアｈ３と第４ビアｈ４との距離は第３固定距離ｄ３であり、第２固定距離ｄ２と第３固定距離ｄ３は等しい。なお、第２固定距離ｄ２は第１方向Ｘにおいて隣接する第１ビアｈ１の中心と第２ビアｈ２の中心との距離、第３固定距離ｄ３は第１方向Ｘにおいて隣接する第３ビアｈ３の中心と第４ビアｈ４の中心との距離を表してもよい。

【0223】

例えば、複数の繰り返し単位１１は第２方向Ｙに配列されて複数の繰り返し単位群を形成し、複数の繰り返し単位群は第１方向Ｘに配列される。図６Ｅに示すように、第１方向Ｘにおいて、第１接続電極ブロック、第２接続電極ブロック、第３接続電極ブロック及び第４接続電極ブロックは隣接する２つの繰り返し単位群の間に位置し、第１方向Ｘにおいて、補助電極ブロックの少なくとも一部は、補助電極ブロックの第１駆動電極ブロックから遠い側であって補助電極ブロックが位置する繰り返し単位群と隣接する繰り返し単位群中の隣接する２つの繰り返し単位の間に位置する。例えば、いくつかの実施例では、第Ｐ個の繰り返し単位群は第１行に位置し、第Ｐ＋１個の繰り返し単位群は第２行に位置する。第Ｐ＋１個の繰り返し単位群に位置する繰り返し単位について、補助電極ブロックＡｅの少なくとも一部は補助電極ブロックＡｅの第１駆動電極ブロックＤｅ１から遠い側であって補助電極ブロックＡｅが位置する繰り返し単位群（すなわち第Ｐ＋１個の繰り返し単位群）と隣接する繰り返し単位群（すなわち第Ｐ個の繰り返し単位群）中の隣接する２つの繰り返し単位の間に位置し、例えば、図６Ｅに示すように、第２行の繰り返し単位に位置する補助電極ブロックＡｅの少なくとも一部は第１行に延伸され、且つ第１行の隣接する２つの繰り返し単位の間に位置し、例えば、第２行の繰り返し単位に位置する補助電極ブロックＡｅの少なくとも一部は第１行の隣接する第３サブ画素Ｒと第４サブ画素Ｂとの間に位置する。

【0224】

例えば、図６Ｃに示すように、第１サブ画素Ｇ１の第２発光制御回路１２４ａの第２発光制御トランジスタは第２電極１２４１ａ（例えば、ドレイン）及びアクティブ層１２４２ａを含む。第１サブ画素Ｇ１の駆動回路の駆動トランジスタはゲート１２２１ａ（すなわち駆動回路１２２ａの制御端子）及びアクティブ層１２２２ａを含む。なお、図６Ｃは第１サブ画素Ｇ１の第２発光制御トランジスタのゲート及び第１電極、第１サブ画素Ｇ１の駆動トランジスタの第１電極及び第２電極等を示していない。

【0225】

例えば、アクティブ半導体層３１０と第１導電層３２０との間にゲート絶縁層が設置され、すなわち、図６Ｃに示すように、第１サブ画素Ｇ１の駆動トランジスタのゲート１２２１ａとアクティブ層１２２２ａとの間にゲート絶縁層１３１が設置され、ゲート絶縁層１３１が表示用基板１００全体を被覆し、それにより、第２発光制御トランジスタのゲートとアクティブ層との間にもゲート絶縁層１３１が設置される。第１サブ画素Ｇ１の駆動トランジスタのゲート１２２１ａはゲート絶縁層１３１のベース基板１０から遠い側に設置される。図６Ｃに示すように、ゲート絶縁層１３１のベース基板１０から遠い側に、第１サブ画素Ｇ１の第１発光制御回路に接続される第１発光制御信号線ＥＭ１ａ及び第２発光制御回路に接続される第２発光制御信号線ＥＭ２ａがさらに設置される。

【0226】

例えば、図６Ｃに示すように、ベース基板１０における第１接続電極ブロックＣｅ１の正投影とベース基板１０における、第１サブ画素Ｇ１の画素回路の第２発光制御回路に接続される第２発光制御信号線ＥＭ２ａ（すなわち第１サブ画素Ｇ１の第１発光制御回路に接続される第１発光制御信号線ＥＭ１ａ）の正投影とは少なくとも部分的に重なる。

【0227】

例えば、図６Ｃに示すように、第１サブ画素Ｇ１の駆動トランジスタのゲート１２２１ａに第１絶縁層１３２が設置され、第１絶縁層１３２のベース基板１０から遠い側に第１サブ画素Ｇ１の第３コンデンサＣ２の第１電極ＣＣ１ａが設置される。第３コンデンサＣ２の第２電極ＣＣ２ａのベース基板１０から遠い側に第２絶縁層１３３が設置される。第１サブ画素Ｇ１の第２発光制御トランジスタの第２電極１２４１ａは第２絶縁層１３３のベース基板１０から遠い側に設置され、且つ第２絶縁層１３３、第１絶縁層１３２及びゲート絶縁層１３１のビア３８８ａを貫通して第２発光制御トランジスタのアクティブ層１２４２ａに電気的に接続される。例えば、第１絶縁層１３２と第２絶縁層１３３も表示用基板１００全体に被覆される。

【0228】

例えば、第２絶縁層１３３のベース基板１０から遠い側に第１サブ画素Ｇ１の第１接続部３４１ａが設置され、第１サブ画素Ｇ１の第１接続部３４１ａが第２絶縁層１３３、第１サブ画素Ｇ１の第３コンデンサＣ２の第１電極ＣＣ１ａ及び第１絶縁層１３２のビア３８５ａを貫通して第１サブ画素Ｇ１の駆動トランジスタのゲート１２２１ａに電気的に接続される。ベース基板１０における第１接続部３４１ａの正投影とベース基板１０における第１サブ画素Ｇ１の駆動トランジスタのゲート１２２１ａの正投影とは少なくとも部分的に重なり、つまり、ベース基板１０における第１接続部３４１ａの正投影、ベース基板１０における第１サブ画素Ｇ１の駆動トランジスタのゲート１２２１ａの正投影及びベース基板１０における補助電極ブロックＡｅの正投影とは少なくとも部分的に重なる。

【0229】

なお、第１サブ画素Ｇ１では、ベース基板１０に垂直な方向において、第１コンデンサＣ１１の第１電極ＣＣ３ａ（すなわち補助電極ブロックＡｅ）と第２電極ＣＣ４ａ（すなわち第１サブ画素Ｇ１の駆動トランジスタのゲート１２２１ａ）との間に、第１サブ画素Ｇ１の第３コンデンサＣ２の第１電極ＣＣ１ａ、第１サブ画素Ｇ１の第１接続部３４１ａ等の金属層が設置され、従って、補助電極ブロックＡｅと第１サブ画素Ｇ１の第１接続部３４１ａとの間にも寄生コンデンサが存在する可能性があり、補助電極ブロックＡｅと第１サブ画素Ｇ１の第３コンデンサＣ２の第１電極ＣＣ１ａとの間にも寄生コンデンサが存在する可能性があり、第１サブ画素Ｇ１の第３コンデンサＣ２の第１電極ＣＣ１ａと第１サブ画素Ｇ１の第１接続部３４１ａとの間にも寄生コンデンサが存在する可能性があり、第１サブ画素Ｇ１の駆動トランジスタのゲート１２２１ａと第１サブ画素Ｇ１の第１接続部３４１ａとの間にも寄生コンデンサが存在する可能性があり、第１サブ画素Ｇ１の駆動トランジスタのゲート１２２１ａと第１サブ画素Ｇ１の第３コンデンサＣ２の第１電極ＣＣ１ａとの間にも寄生コンデンサが存在する可能性があり、これらの寄生コンデンサの位置及び大きさ等は表示用基板の具体的なレイアウト（Ｌａｙｏｕｔ）構造に関連し、本開示ではその詳細説明を省略する。

【0230】

例えば、第１サブ画素Ｇ１の第２発光制御トランジスタの第２電極１２４１ａ、第１接続部３４１ａはいずれも画素回路のソースドレイン金属層３４０内に位置し、第１サブ画素Ｇ１の駆動トランジスタのゲート１２２１ａ及び第１発光制御信号線ＥＭ１ａ／第２発光制御信号線ＥＭ２ａはいずれも画素回路の第１導電層３２０内に位置し、第１サブ画素Ｇ１の第３コンデンサＣ２の第１電極ＣＣ１ａは画素回路の第２導電層３３０内に位置し、第１サブ画素Ｇ１の第２発光制御トランジスタのアクティブ層１２４２ａ及び駆動トランジスタのアクティブ層１２２２ａは画素回路のアクティブ半導体層３１０内に位置する。

【0231】

例えば、第１接続電極ブロックＣｅ１は第１ビアｈ１を介して画素回路のソースドレイン金属層３４０に延伸されて、画素回路のソースドレイン金属層３４０内に位置する第１サブ画素Ｇ１の第２発光制御トランジスタの第２電極１２４１ａに電気的に接続される。

【0232】

例えば、図６Ｃに示すように、ベース基板１０に垂直な方向において、第１接続電極ブロックＣｅ１とベース基板１０との間に、第２サブ画素Ｇ２の画素回路に接続される第１リセット電源信号線Ｉｎｉｔ１ｂ／第２リセット電源信号線Ｉｎｉｔ２ｂ、第２サブ画素Ｇ２の第２接続部３４２ｂの少なくとも一部及びビア３８６ｂが設置され、第２サブ画素Ｇ２の第２接続部３４２ｂは該ビア３８６ｂを介して第１リセット電源信号線Ｉｎｉｔ１ｂ／第２リセット電源信号線Ｉｎｉｔ２ｂに電気的に接続される。

【0233】

例えば、第１リセット電源信号線Ｉｎｉｔ１ｂ／第２リセット電源信号線Ｉｎｉｔ２ｂは画素回路の第２導電層３３０内に位置する。

【0234】

例えば、図６Ｃに示すように、ベース基板１０に垂直な方向において、第１駆動電極ブロックＤｅ１とベース基板１０との間に、第２サブ画素Ｇ２の画素回路に接続される第１リセット制御信号線Ｒｓｔ１ａ／第２リセット制御信号線Ｒｓｔ２ａ、第２サブ画素Ｇ２の第２接続部３４２ｂの少なくとも一部、第２サブ画素Ｇ２の第１接続部３４１ｂの少なくとも一部、ビア３８７ｂ、ビア３８４ｂ、第２サブ画素Ｇ２の第１リセットトランジスタＴ６の第２電極１２９１ｂ（第２サブ画素Ｇ２の閾値補償トランジスタＴ３の第２電極でもある）、第２サブ画素Ｇ２の第１リセットトランジスタＴ６の第１電極１２９２ｂ（第２サブ画素Ｇ２の第２リセットトランジスタＴ７の第１電極でもある）が設置され、第２サブ画素Ｇ２の第２接続部３４２ｂはビア３８７ｂを介して第２サブ画素Ｇ２の第１リセットトランジスタＴ６の第１電極１２９２ｂに電気的に接続され、第２サブ画素Ｇ２の第１接続部３４１ｂはビア３８４ｂを介して第２サブ画素Ｇ２の第１リセットトランジスタＴ６の第２電極１２９１ｂに電気的に接続される。

【0235】

例えば、図６Ｃに示すように、第２サブ画素Ｇ２の第２発光制御回路１２４ｂの第２発光制御トランジスタは第２電極１２４１ｂ（例えば、ドレイン）及びアクティブ層１２４２ｂを含む。第２サブ画素Ｇ２の駆動回路の駆動トランジスタはゲート１２２１ｂ（すなわち駆動回路１２２ｂの制御端子）及びアクティブ層１２２２ｂを含む。なお、図６Ｃは第２サブ画素Ｇ２の第２発光制御トランジスタのゲート及び第１電極、第２サブ画素Ｇ２の駆動トランジスタの第１電極及び第２電極等を示していない。

【0236】

例えば、第２サブ画素Ｇ２の駆動トランジスタのゲート１２２１ｂとアクティブ層１２２２ｂとの間にもゲート絶縁層１３１が設置される。第２サブ画素Ｇ２の駆動トランジスタのゲート１２２１ｂ上にも第１絶縁層１３２が設置される。第１絶縁層１３２のベース基板１０から遠い側も第２サブ画素Ｇ２の第３コンデンサＣ２の第１電極ＣＣ１ｂが設置される。第２サブ画素Ｇ２の第２発光制御トランジスタの第２電極１２４１ｂは第２絶縁層１３３のベース基板１０から遠い側に設置され、第２絶縁層１３３、第１絶縁層１３２及びゲート絶縁層１３１のビア３８８ｂを貫通して第２サブ画素Ｇ２の第２発光制御トランジスタのアクティブ層１２４２ｂに電気的に接続される。

【0237】

例えば、図６Ｃに示すように、ゲート絶縁層１３１のベース基板１０から遠い側に、第２サブ画素Ｇ２の第１発光制御回路に接続される第１発光制御信号線ＥＭ１ｂ及び第２発光制御回路に接続される第２発光制御信号線ＥＭ２ｂが設置される。

【0238】

例えば、図６Ｃに示すように、ベース基板１０における第２接続電極ブロックＣｅ２の正投影と、ベース基板１０における、第２サブ画素Ｇ２の画素回路の第２発光制御回路に接続される第２発光制御信号線ＥＭ２ｂ（すなわち、第２サブ画素Ｇ２の第１発光制御回路に接続される第１発光制御信号線ＥＭ１ｂ）の正投影とは少なくとも部分的に重なる。
例えば、図６Ｃに示すように、ゲート絶縁層１３１のベース基板１０から遠い側に、第２サブ画素Ｇ２のデータ書込みトランジスタに電気的に接続される第１走査信号線Ｇａ１ｂ及び第２サブ画素Ｇ２の閾値補償トランジスタに電気的に接続される第２走査信号線Ｇａ２ｂが設置される。

【0239】

例えば、第２絶縁層１３３のベース基板１０から遠い側に第２サブ画素Ｇ２の第１接続部３４１ｂが設置され、第２サブ画素Ｇ２の第１接続部３４１ｂが第２絶縁層１３３、第２サブ画素Ｇ２の第３コンデンサＣ２の第１電極ＣＣ１ｂ及び第１絶縁層１３２のビア３８５ｂを貫通して第２サブ画素Ｇ２の駆動トランジスタのゲート１２２１ｂに電気的に接続される。ベース基板１０における第２サブ画素Ｇ２の第１接続部３４１ｂの正投影とベース基板１０における第２サブ画素Ｇ２の駆動トランジスタのゲート１２２１ｂの正投影とは少なくとも部分的に重なり、つまり、ベース基板１０における第１接続部３４１ｂの正投影、ベース基板１０における第２サブ画素Ｇ２の駆動トランジスタのゲート１２２１ｂの正投影及びベース基板１０における第２駆動電極ブロックＤｅ２の正投影とは少なくとも部分的に重なる。

【0240】

なお、第２サブ画素Ｇ２では、ベース基板１０に垂直な方向において、第２コンデンサＣ１２の第１電極ＣＣ１ｂ（すなわち第２駆動電極ブロックＤｅ２）と第２電極（すなわち第２サブ画素Ｇ２の駆動トランジスタのゲート１２２１ｂ）との間に、第２サブ画素Ｇ２の第３コンデンサＣ２の第１電極ＣＣ１ｂ、第２サブ画素Ｇ２の第１接続部３４１ｂ等の金属層が設置され、従って、第２駆動電極ブロックＤｅ２と第２サブ画素Ｇ２の第１接続部３４１ｂとの間にも寄生コンデンサが存在する可能性があり、第２駆動電極ブロックＤｅ２と第２サブ画素Ｇ２の第３コンデンサＣ２の第１電極ＣＣ１ｂとの間にも寄生コンデンサが存在する可能性があり、第２サブ画素Ｇ２の第３コンデンサＣ２の第１電極ＣＣ１ｂと第２サブ画素Ｇ２の第１接続部３４１ｂとの間にも寄生コンデンサが存在する可能性があり、第２サブ画素Ｇ２の駆動トランジスタのゲート１２２１ｂと第２サブ画素Ｇ２の第１接続部３４１ｂとの間にも寄生コンデンサが存在する可能性があり、第２サブ画素Ｇ２の駆動トランジスタのゲート１２２１ｂと第２サブ画素Ｇ２の第３コンデンサＣ２の第１電極ＣＣ１ｂとの間にも寄生コンデンサが存在する可能性があり、これらの寄生コンデンサの位置及び大きさ等は表示用基板の具体的なレイアウト（Ｌａｙｏｕｔ）構造に関連し、本開示ではその詳細説明を省略する。

【0241】

例えば、第２サブ画素Ｇ２の第２発光制御トランジスタの第２電極１２４１ｂ、第１接続部３４１ｂはいずれも画素回路のソースドレイン金属層３４０内に位置し、第２サブ画素Ｇ２の駆動トランジスタのゲート１２２１ｂと第１発光制御信号線ＥＭ１ｂ／第２発光制御信号線ＥＭ２ｂは画素回路の第１導電層３２０内に位置し、第２サブ画素Ｇ２の第３コンデンサＣ２の第１電極ＣＣ１ｂは画素回路の第２導電層３３０内に位置し、第２サブ画素Ｇ２の第２発光制御トランジスタのアクティブ層１２４２ｂ及び駆動トランジスタのアクティブ層１２２２ｂは画素回路のアクティブ半導体層３１０内に位置する。

【0242】

例えば、第２接続電極ブロックＣｅ２は第２ビアｈ２を介して画素回路のソースドレイン金属層３４０に延伸されて、画素回路のソースドレイン金属層３４０に位置する第２サブ画素Ｇ２の第２発光制御トランジスタの第２電極１２４１ｂに電気的に接続される。

【0243】

例えば、図６Ｂ及び図６Ｃに示すように、ベース基板における第２サブ画素Ｇ２の第１発光電圧印加電極の正投影とベース基板における、第２サブ画素Ｇ２の画素回路に対応するアクティブ半導体層の正投影との重なり部分の形状は「几」字型を含み、該「几」字型に対応するアクティブ半導体層部分は第２サブ画素Ｇ２の画素回路の駆動トランジスタのアクティブ層を含む。ベース基板に垂直な方向において、第２サブ画素Ｇ２の画素回路に対応するアクティブ半導体層の、第２サブ画素Ｇ２の第１発光電圧印加電極と重なる部分は第２サブ画素Ｇ２の画素回路の駆動トランジスタのアクティブ層を含んでもよい。また、第２サブ画素Ｇ２の画素回路に対応するアクティブ半導体層の、第２サブ画素Ｇ２の第１発光電圧印加電極と重なる部分は第２サブ画素Ｇ２の画素回路の第２発光制御トランジスタＴ５のドレイン領域をさらに含んでもよい。

【0244】

例えば、図６Ｂ及び図６Ｃに示すように、ベース基板における第２サブ画素Ｇ２の第１発光電圧印加電極の正投影とベース基板における、第２サブ画素Ｇ２の画素回路に対応するソースドレイン金属層の正投影とは部分的に重なる。ベース基板に垂直な方向において、第２サブ画素Ｇ２の画素回路に対応するソースドレイン金属層の、第２サブ画素Ｇ２の第１発光電圧印加電極と重なる部分は第１接続部の一部（すなわち、第１接続部の、第２サブ画素Ｇ２の画素回路の駆動トランジスタのゲートと重なる部分）及び第３接続部（すなわち、第２サブ画素Ｇ２の画素回路の第２発光制御トランジスタＴ５のドレイン）、第１電源信号線ＶＤＤ１の一部などを含んでもよい。

【0245】

例えば、図６Ｂ及び図６Ｃに示すように、ベース基板に垂直な方向において、第２サブ画素Ｇ２の画素回路に対応するアクティブ半導体層の、第１サブ画素Ｇ１の第１発光電圧印加電極と重なる部分は第２サブ画素Ｇ２の画素回路中のリセット回路１２９ｂ中の第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７のアクティブ層、ドレイン領域、第１サブ画素Ｇ１の画素回路中の駆動トランジスタのアクティブ層（「几」字型）の一部、第１サブ画素Ｇ１の画素回路の第２発光制御トランジスタＴ５のドレイン領域等を含んでもよい。

【0246】

例えば、図６Ｂ及び図６Ｃに示すように、ベース基板における第１サブ画素Ｇ１の第１発光電圧印加電極の正投影は、ベース基板における、第１サブ画素Ｇ１の画素回路に対応するソースドレイン金属層の正投影及びベース基板における、第２サブ画素Ｇ２の画素回路に対応するソースドレイン金属層の正投影の両方とは部分的に重なる。例えば、ベース基板に垂直な方向において、第２サブ画素Ｇ２の画素回路に対応するソースドレイン金属層の、第１サブ画素Ｇ１の第１発光電圧印加電極と重なる部分は第１接続部の一部（すなわち、第１接続部の、閾値補償トランジスタのドレイン領域と重なる部分）、第２接続部（すなわち、第２サブ画素Ｇ２の画素回路の第２リセットトランジスタのドレインと第１リセット電源信号線との間の接続部）及び第１電源信号線ＶＤＤ１の一部等を含む。第１サブ画素Ｇ１の画素回路に対応するソースドレイン金属層の、第１サブ画素Ｇ１の第１発光電圧印加電極と重なる部分は第１接続部の一部（すなわち第１接続部の、第１サブ画素Ｇ１の画素回路の駆動トランジスタのゲートと重なる部分）及び第３接続部（すなわち、第１サブ画素Ｇ１の画素回路の第２発光制御トランジスタのドレイン）等を含む。例えば、図６Ｄに示すように、第４サブ画素Ｂの第２発光制御回路１２４ｄの第２発光制御トランジスタは第２電極１２４１ｄ（例えば、ドレイン）及びアクティブ層１２４２ｃを含む。第３サブ画素Ｒの駆動回路の駆動トランジスタはゲート１２２１ｄ（すなわち、駆動回路１２２ｄの制御端子）及びアクティブ層１２２２ｄを含む。なお、図６Ｄは第４サブ画素Ｂの第２発光制御トランジスタのゲート及び第１電極、第４サブ画素Ｂの駆動トランジスタの第１電極及び第２電極等を示していない。

【0247】

例えば、図６Ｄに示すように、第４サブ画素Ｂの駆動トランジスタのゲート１２２１ｄとアクティブ層１２２２ｄとの間にゲート絶縁層１３１が設置され、第４サブ画素Ｂの駆動トランジスタのゲート１２２１ｄ上にも第１絶縁層１３２が設置される。第１絶縁層１３２のベース基板１０から遠い側に第４サブ画素Ｂの第３コンデンサＣ２の第１電極ＣＣ１ｄが設置される。第４サブ画素Ｂの第２発光制御トランジスタの第２電極１２４１ｄは第２絶縁層１３３のベース基板１０から遠い側に設置され、且つ第２絶縁層１３３、第１絶縁層１３２及びゲート絶縁層１３１のビア３８８ｄを貫通して第４サブ画素Ｂの第２発光制御トランジスタのアクティブ層１２４２ｄに電気的に接続される。

【0248】

例えば、図６Ｄに示すように、ゲート絶縁層１３１のベース基板１０から遠い側に、第４サブ画素Ｂの第１発光制御回路に接続される第１発光制御信号線ＥＭ１ｄ及び第２発光制御回路に接続される第２発光制御信号線ＥＭ２ｄが設置される。例えば、図６Ｂ及び図６Ｃに示すように、第２行の第４サブ画素Ｂについて、該第４サブ画素Ｂに対応する第１発光制御信号線ＥＭ１ｄと第２発光制御信号線ＥＭ２ｄは同一信号線であり、且つ該第１発光制御信号線ＥＭ１ｄ／第２発光制御信号線ＥＭ２ｄと第２行の第２サブ画素Ｇ２に対応する第１発光制御信号線ＥＭ１ｂ／第２発光制御信号線ＥＭ２ｂも同一信号線である。

【0249】

例えば、図６Ｄに示すように、ベース基板１０における第４接続電極ブロックＣｅ４の正投影はベース基板１０における、第４サブ画素Ｂの画素回路の第２発光制御回路に接続される第２発光制御信号線ＥＭ２ｄ（すなわち、第４サブ画素Ｂの第１発光制御回路に接続される第１発光制御信号線ＥＭ１ｄ）の正投影と少なくとも部分的に重なる。

【0250】

例えば、図６Ｄに示すように、ゲート絶縁層１３１のベース基板１０から遠い側に、第４サブ画素Ｂのデータ書込みトランジスタに電気的に接続される第１走査信号線Ｇａ１ｄ、及び第４サブ画素Ｂの閾値補償トランジスタに電気的に接続される第２走査信号線Ｇａ２ｄが設置される。例えば、図６Ｂ及び図６Ｃに示すように、第２行の第４サブ画素Ｂについて、該第４サブ画素Ｂに対応する第１走査信号線Ｇａ１ｄと第２走査信号線Ｇａ２ｄは同一信号線であり、且つ該第１走査信号線Ｇａ１ｄ／第２走査信号線Ｇａ２ｄと第２行の第２サブ画素Ｇ２に対応する第１走査信号線Ｇａ１ｂ／第２走査信号線Ｇａ２ｂも同一信号線である。

【0251】

例えば、第２絶縁層１３３のベース基板１０から遠い側に第４サブ画素Ｂの第１接続部３４１ｄが設置され、第４サブ画素Ｂの第１接続部３４１ｄが第２絶縁層１３３、第４サブ画素Ｂの第３コンデンサＣ２の第１電極ＣＣ１ｄ及び第１絶縁層１３２のビア３８５ｄを貫通して第４サブ画素Ｂの駆動トランジスタのゲート１２２１ｄに電気的に接続される。ベース基板１０における第４サブ画素Ｂの第１接続部３４１ｄの正投影とベース基板１０における第４サブ画素Ｂの駆動トランジスタのゲート１２２１ｄの正投影とは少なくとも部分的に重なり、つまり、ベース基板１０における第１接続部３４１ｄの正投影、ベース基板１０における第４サブ画素Ｂの駆動トランジスタのゲート１２２１ｄの正投影及びベース基板１０における第４駆動電極ブロックＤｅ４の正投影とは少なくとも部分的に重なる。

【0252】

なお、第４サブ画素Ｂについて、ベース基板１０に垂直な方向において、第４駆動電極ブロックＤｅ４と第４サブ画素Ｂの駆動トランジスタのゲート１２２１ｄとの間に、第４サブ画素Ｂの第３コンデンサＣ２の第１電極ＣＣ１ｄ、第４サブ画素Ｂの第１接続部３４１ｄ等の金属層が設置され、従って、第４駆動電極ブロックＤｅ４と第４サブ画素Ｂの第１接続部３４１ｄとの間にも寄生コンデンサが存在する可能性があり、第４駆動電極ブロックＤｅ４と第４サブ画素Ｂの第３コンデンサＣ２の第１電極ＣＣ１ｄとの間にも寄生コンデンサが存在する可能性があり、第４サブ画素Ｂの第３コンデンサＣ２の第１電極ＣＣ１ｄと第４サブ画素Ｂの第１接続部３４１ｄとの間にも寄生コンデンサが存在する可能性があり、第４サブ画素Ｂの駆動トランジスタのゲート１２２１ｄと第４サブ画素Ｂの第１接続部３４１ｄとの間にも寄生コンデンサが存在する可能性があり、第４サブ画素Ｂの駆動トランジスタのゲート１２２１ｄと第４サブ画素Ｂの第３コンデンサＣ２の第１電極ＣＣ１ｄとの間にも寄生コンデンサが存在する可能性があり、これらの寄生コンデンサの位置及び大きさ等は表示用基板の具体的なレイアウト（Ｌａｙｏｕｔ）構造に関連し、本開示ではその詳細説明を省略する。

【0253】

例えば、図６Ｄに示すように、ベース基板１０上に、第４サブ画素Ｂの画素回路に接続される第１リセット電源信号線Ｉｎｉｔ１ｄ／第２リセット電源信号線Ｉｎｉｔ２及びビア３８６ｄが設置され、ベース基板１０に垂直な方向において、第４駆動電極ブロックＣｅ１とベース基板１０との間に第４サブ画素Ｂの第２接続部３４２ｄの少なくとも一部が設置され、第４サブ画素Ｂの第２接続部３４２ｄが該ビア３８６ｄを介して第１リセット電源信号線Ｉｎｉｔ１ｄ／第２リセット電源信号線Ｉｎｉｔ２ｄに電気的に接続される。

【0254】

例えば、図６Ｄに示すように、ベース基板１０に垂直な方向において、第４駆動電極ブロックＤｅ４とベース基板１０との間に、第４サブ画素Ｂの画素回路に接続される第１リセット制御信号線Ｒｓｔ１ｄ／第２リセット制御信号線Ｒｓｔ２ｄ、第４サブ画素Ｂの第２接続部３４２ｄの少なくとも一部、第４サブ画素Ｂの第１接続部３４１ｄ、ビア３８７ｄ、ビア３８４ｄ、第４サブ画素Ｂの第１リセットトランジスタＴ６の第２電極１２９１ｄ（第４サブ画素Ｂの閾値補償トランジスタＴ３の第２電極でもある）、第４サブ画素Ｂの第１リセットトランジスタＴ６の第１電極１２９２ｄ（第４サブ画素Ｂの第２リセットトランジスタＴ７の第１電極でもある）が設置され、第４サブ画素Ｂの第２接続部３４２ｄがビア３８７ｄを介して第４サブ画素Ｂの第１リセットトランジスタＴ６の第１電極１２９２ｄに電気的に接続され、第４サブ画素Ｂの第１接続部３４１ｄがビア３８４ｄを介して第４サブ画素Ｂの第１リセットトランジスタＴ６の第２電極１２９１ｄに電気的に接続される。

【0255】

例えば、第４サブ画素Ｂの第２発光制御トランジスタの第２電極１２４１ｄ、第１接続部３４１ｄはいずれも画素回路のソースドレイン金属層３４０内に位置し、第４サブ画素Ｂの駆動トランジスタのゲート１２２１ｄ及び第１発光制御信号線ＥＭ１ｄ／第２発光制御信号線ＥＭ２ｄは第４サブ画素Ｂの画素回路のゲート金属層の第１導電層３２０内に位置し、第４サブ画素Ｂの第３コンデンサＣ２の第１電極ＣＣ１ｄ及び第１リセット電源信号線Ｉｎｉｔ１ｄ／第２リセット電源信号線Ｉｎｉｔ２ｄは画素回路の第２導電層３３０内に位置し、第４サブ画素Ｂの第２発光制御トランジスタのアクティブ層１２４２ｄ及び駆動トランジスタのアクティブ層１２２２ｄは画素回路のアクティブ半導体層３１０内に位置する。

【0256】

例えば、第４接続電極ブロックＣｅ４は第４ビアｈ４を介して画素回路のソースドレイン金属層に延伸されて、画素回路のソースドレイン金属層に位置する第４サブ画素Ｂの第２発光制御トランジスタの第２電極１２４１ｄに電気的に接続される。

【0257】

例えば、第３サブ画素Ｒの画素回路及び第４サブ画素Ｂの画素回路中の各回路（例えば、駆動回路、第１発光制御回路、第２発光制御回路、記憶回路、リセット回路、閾値補償回路、データ書込み回路等）の接続関係は図３Ａに示される例と同様である。

【0258】

本開示の実施例は表示用基板をさらに提供する。図２に示すように、表示用基板１００はベース基板１０、及びベース基板１０上に設置される複数の繰り返し単位１１を含み、各繰り返し単位１１は複数のサブ画素１２を含む。各サブ画素１２は発光素子１２０及び画素回路１２１を含み、画素回路１２１は発光素子１２０を発光駆動し、駆動回路１２２を含む。

【0259】

例えば、図５Ａに示すように、複数のサブ画素１２の駆動回路１２２はベース基板１０上にアレイ状に配列され、例えば、領域３１～４０はベース基板１０上の各サブ画素の駆動回路が位置する領域であり、図５Ａに示される例では、２行５列の駆動回路を示す。例えば、図３Ａに示される例では、破線で囲まれる繰り返し単位１１において、第１サブ画素Ｇ１の画素回路の駆動回路は領域３２に位置し、第２サブ画素Ｇ２の画素回路の駆動回路は領域３７に位置し、第３サブ画素Ｒの画素回路の駆動回路は領域３８に位置し、第４サブ画素Ｂの画素回路の駆動回路は領域３６に位置する。

【0260】

なお、本開示では、「行」は各画素回路が位置する領域に対応する行、「列」は各画素回路が位置する領域に対応する列を表してもよい。

【0261】

例えば、各サブ画素の発光素子１２０は第１発光電圧印加電極、第２発光電圧印加電極、及び第１発光電圧印加電極と第２発光電圧印加電極との間に設置される発光層を含む。例えば、いくつかの実施例では、第１発光電圧印加電極は陽極、第２発光電圧印加電極は陰極である。

【0262】

例えば、図５Ａ及び６Ａに示すように、複数のサブ画素１２は第１サブ画素Ｇ１及び第２サブ画素Ｇ２を含む。例えば、第１サブ画素Ｇ１の発光素子が発する光の色と第２サブ画素Ｇ２の発光素子が発する光の色とは同じであり、例えば、第１サブ画素Ｇ１及び第２サブ画素Ｇ２はいずれも緑色サブ画素である。

【0263】

例えば、図６Ａに示すように、第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極と第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極は第１方向Ｘに配列される。

【0264】

例えば、図６Ａに示すように、第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａは補助電極ブロックＡｅ、第１駆動電極ブロックＤｅ１及び第１接続電極ブロックＣｅ１を含み、補助電極ブロックＡｅ、第１駆動電極ブロックＤｅ１及び第１接続電極ブロックＣｅ１は互いに電気的に接続される。

【0265】

例えば、図６Ａに示すように、第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂは第２駆動電極ブロックＤｅ２及び第２接続電極ブロックＣｅ２を含み、第２駆動電極ブロックＤｅ２と第２接続電極ブロックＣｅ２が電気的に接続される。

【0266】

例えば、第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａの面積と第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂの面積は異なり、例えば、第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極１２０１ａの面積は第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極１２０１ｂの面積よりも大きい。

【0267】

例えば、図６Ｂに示すように、補助電極ブロックＡｅは第１サブ画素Ｇ１の画素回路の駆動回路の制御端子のベース基板１０から遠い側に位置し、第２駆動電極ブロックＤｅ２は第２サブ画素Ｇ２の画素回路の駆動回路の制御端子のベース基板１０から遠い側に位置する。例えば、補助電極ブロックＡｅの形状と第２駆動電極ブロックＤｅ２の形状とは異なり、つまり、第１サブ画素Ｇ１の画素回路の駆動回路の制御端子のベース基板１０から遠い側に位置する第１サブ画素Ｇ１の陽極部分の形状と第２サブ画素Ｇ２の画素回路の駆動回路の制御端子のベース基板１０から遠い側に位置する第２サブ画素Ｇ２の陽極部分の形状とは異なる。

【0268】

例えば、図３Ａに示すように、各サブ画素の画素回路１２１の駆動回路１２２は駆動トランジスタＴ１を含む。補助電極ブロックＡｅは第１サブ画素Ｇ１の画素回路の駆動トランジスタＴ１のゲートのベース基板１０から遠い側に位置し、第２駆動電極ブロックＤｅ２は第２サブ画素Ｇ２の画素回路の駆動トランジスタＴ１のゲートのベース基板１０から遠い側に位置する。

【0269】

例えば、ベース基板における補助電極ブロックＡｅの正投影とベース基板における第１サブ画素Ｇ１の画素回路の駆動トランジスタＴ１のゲートの正投影とは少なくとも部分的に重なり、ベース基板における第２駆動電極ブロックＤｅ２の正投影とベース基板における第２サブ画素Ｇ２の画素回路の駆動トランジスタＴ１のゲートの正投影とは少なくとも部分的に重なる。

【0270】

例えば、ベース基板における補助電極ブロックＡｅの正投影とベース基板における第１サブ画素Ｇ１の画素回路の駆動トランジスタＴ１のゲートの正投影との重なり部分の面積は第１面積であり、ベース基板における第２駆動電極ブロックＤｅ２の正投影とベース基板における第２サブ画素Ｇ２の画素回路の駆動トランジスタＴ１のゲートの正投影との重なり部分の面積は第２面積であり、第１面積と第２面積との比は以下に示す関係式を満たす。

【0271】

Ａｍｉｎ≦ＡＲ１／ＡＲ２≦Ａｍａｘ
式中、ＡＲ１は第１面積、ＡＲ２は第２面積を表し、Ａｍｉｎは最小比閾値を表し、９０％であり、Ａｍａｘは最大比閾値を表し、１１０％である。

【0272】

例えば、図６Ａ及び図６Ｂに示すように、第１駆動電極ブロックＤｅ１の形状と補助電極ブロックＡｅの形状とは異なり、第１駆動電極ブロックＤｅ１の形状と第２駆動電極ブロックＤｅ２の形状は同じであり、例えば、第１駆動電極ブロックＤｅ１の形状と第２駆動電極ブロックＤｅ２の形状はいずれも五角形であり、補助電極ブロックＡｅの形状は矩形である。しかし、本開示ではそれに限定されず、第１駆動電極ブロックＤｅ１の形状と第２駆動電極ブロックＤｅ２の形状は矩形等であってもよく、補助電極ブロックＡｅの形状は五角形、六角形、楕円形等であってもよい。

【0273】

例えば、ベース基板１０における第１駆動電極ブロックＤｅ１の正投影の面積とベース基板１０における第２駆動電極ブロックＤｅ２の正投影の面積とは同じである。

【0274】

例えば、図６Ａ及び図６Ｂに示すように、第１接続電極ブロックＣｅ１の形状と第２接続電極ブロックＣｅ２の形状は同じであってもよく、例えば、第１接続電極ブロックＣｅ１の形状と第２接続電極ブロックＣｅ２の形状はいずれも矩形である。

【0275】

例えば、ベース基板１０における第１接続電極ブロックＣｅ１の正投影の面積とベース基板１０における第２接続電極ブロックＣｅ２の正投影の面積とは同じである。

【0276】

なお、本開示のいくつかの実施例では、第１接続電極ブロックＣｅ１の形状と第２接続電極ブロックＣｅ２の形状とは異なり、及び／又は、ベース基板１０における第１接続電極ブロックＣｅ１の正投影の面積とベース基板１０における第２接続電極ブロックＣｅ２の正投影の面積とは異なるようにしてもよい。

【0277】

例えば、図６Ｂに示すように、第１サブ画素Ｇ１の画素回路の駆動回路の制御端子と第２サブ画素Ｇ２の画素回路の駆動回路の制御端子は第１方向Ｘに配列され、つまり、第１サブ画素Ｇ１の画素回路の駆動トランジスタＴ１のゲートと第２サブ画素Ｇ２の画素回路の駆動トランジスタＴ１のゲートは第１方向Ｘに配列される。

【0278】

例えば、図６Ｂに示すように、第１方向Ｘにおいて、第１駆動電極ブロックＤｅ１は第１サブ画素Ｇ１の画素回路の駆動回路の制御端子の、第２サブ画素Ｇ２の画素回路の駆動回路の制御端子に近い側に位置する。例えば、いくつかの例では、図６Ｂに示すように、第１方向Ｘにおいて、第１駆動電極ブロックＤｅ１は第１サブ画素Ｇ１の画素回路の駆動回路の制御端子と第２サブ画素Ｇ２の画素回路の駆動回路の制御端子との間に位置する。

【0279】

例えば、図６Ｂに示すように、第１方向Ｘにおいて、第１接続電極ブロックＣｅ１は第１駆動電極ブロックＤｅ１の、第２サブ画素Ｇ２の画素回路の駆動回路の制御端子から遠い側に位置する。例えば、第１方向Ｘにおいて、第１接続電極ブロックＣｅ１は第１サブ画素Ｇ１の画素回路の駆動回路の制御端子と第２サブ画素Ｇ２の画素回路の駆動回路の制御端子との間に位置する。つまり、第１方向Ｘにおいて、第１接続電極ブロックＣｅ１と第１駆動電極ブロックＤｅ１はいずれも第１サブ画素Ｇ１の画素回路の駆動回路の制御端子と第２サブ画素Ｇ２の画素回路の駆動回路の制御端子との間に位置する。

【0280】

例えば、第１方向Ｘにおいて、第１接続電極ブロックＣｅ１は第１駆動電極ブロックＤｅ１の第２駆動電極ブロックＤｅ２から遠い側に位置し、つまり、第１駆動電極ブロックＤｅ１は第１接続電極ブロックＣｅ１と第２駆動電極ブロックＤｅ２との間に位置する。

【0281】

例えば、第１方向Ｘにおいて、第１接続電極ブロックＣｅ１は第１駆動電極ブロックＤｅ１と補助電極ブロックＡｅとの間に位置し、つまり、補助電極ブロックＡｅは第１接続電極ブロックＣｅ１の第１駆動電極ブロックＤｅ１から遠い側に位置する。

【0282】

例えば、第１方向Ｘにおいて、第２接続電極ブロックＣｅ２は第２サブ画素Ｇ２の画素回路の駆動回路の制御端子の、第１サブ画素Ｇ１の画素回路の駆動回路の制御端子から遠い側に位置する。

【0283】

例えば、第１方向Ｘにおいて、第２駆動電極ブロックＤｅ２は第２接続電極ブロックＣｅ２と第１駆動電極ブロックＤｅ１との間に位置し、すなわち、第２接続電極ブロックＣｅ２は第２駆動電極ブロックＤｅ２の第１駆動電極ブロックＤｅ１から遠い側に位置する。

【0284】

例えば、図５Ａに示すように、複数のサブ画素１２は第３サブ画素Ｒ及び第４サブ画素Ｂをさらに含む。例えば、第３サブ画素Ｒの発光素子の第１発光電圧印加電極と第４サブ画素Ｂの発光素子の第１発光電圧印加電極は第２方向Ｙに配列される。第１方向Ｘと第２方向Ｙは互いに垂直である。

【0285】

例えば、図６Ａに示すように、第３サブ画素Ｒの発光素子の第１発光電圧印加電極は第３駆動電極ブロックＤｅ３及び第３接続電極ブロックＣｅ３を含み、第３駆動電極ブロックＤｅ３と第３接続電極ブロックＣｅ３が互いに電気的に接続される。例えば、ベース基板における第３駆動電極ブロックＤｅ３の正投影とベース基板における第３サブ画素Ｒの画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なる。

【0286】

例えば、図６Ａに示すように、第４サブ画素Ｂの発光素子の第１発光電圧印加電極は第４駆動電極ブロックＤｅ４及び第４接続電極ブロックＣｅ４を含み、第４駆動電極ブロックＤｅ４と第４接続電極ブロックＣｅ４が互いに電気的に接続される。例えば、図６Ｂに示すように、第４駆動電極ブロックＤｅ４は第４サブ画素Ｂの画素回路の駆動回路の制御端子のベース基板１０から遠い側に位置し、例えば、ベース基板における第４駆動電極ブロックＤｅ４の正投影とベース基板における第４サブ画素Ｂの画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なる。

【0287】

例えば、第１方向Ｘにおいて、第１サブ画素Ｇ１の画素回路の駆動回路の制御端子（すなわち駆動トランジスタのゲート）の中心と第１駆動電極ブロックＤｅ１の中心との距離は第２サブ画素Ｇ２の画素回路の駆動回路の制御端子の中心と第２駆動電極ブロックＤｅ２の中心との距離よりも大きい。

【0288】

なお、本開示では、「中心」は素子の物理的形状の幾何学的中心を表してもよい。画素配列構造を設計する時、駆動トランジスタのゲート、発光素子の陽極等の素子は一般には規則的な形状、例えば、矩形、六角形、五角形、台形又は他の形状に設計される。設計時、素子（例えば、駆動トランジスタのゲート又は発光素子の陽極等）の中心は上記規則的な形状の幾何学的中心であってもよい。しかし、実際の製造プロセスでは、形成される駆動トランジスタのゲート、発光素子の陽極等の素子の形状は一般には上記設計された規則的な形状に対して一定の偏差がある。例えば、上記規則的な形状の各角はフィレットになる可能性があり、従って、駆動トランジスタのゲート、発光素子の陽極等の素子の形状はフィレットパターンであり得る。また、実際に製造された駆動トランジスタのゲート、発光素子の陽極等の素子の形状は設計された形状とは別の変形になる可能性がある。例えば、六角形に設計されたサブ画素の形状は実際の製造では略楕円形になる。従って、駆動トランジスタのゲート、発光素子の陽極等の素子の中心は作製されたサブ画素の不規則な形状の厳密な幾何学的中心ではない可能性がある。本開示の実施例では、素子の中心は素子の形状の幾何学的中心に対して一定の偏差を許容する。また、「中心」は素子の重心を表してもよい。

【0289】

本開示の実施例は表示用基板をさらに提供する。図２に示すように、表示用基板１００はベース基板１０、及びベース基板１０上に設置される複数の繰り返し単位１１を含み、各繰り返し単位１１は複数のサブ画素１２を含む。各サブ画素１２は発光素子１２０、及び発光素子１２０を発光駆動する画素回路１２１を含む。

【0290】

例えば、各サブ画素の発光素子は第１発光電圧印加電極、第２発光電圧印加電極、及び第１発光電圧印加電極と第２発光電圧印加電極との間に設置される発光層を含む。

【0291】

例えば、図３Ａに示すように、各サブ画素の画素回路１２１は駆動回路１２２、第２発光制御回路１２４及びリセット回路１２９を含む。

【0292】

例えば、第２発光制御回路１２４は第２発光制御信号線ＥＭ２、駆動回路１２２の第２端子、発光素子１２０の第１発光電圧印加電極に電気的に接続され、第２発光制御信号線ＥＭ２によって供給される第２発光制御信号の制御下で駆動回路１２２と発光素子１２０とを導通又は遮断するように構成される。

【0293】

リセット回路１２９は駆動回路１２２の制御端子及び第１リセット制御信号線Ｒｓｔ１に電気的に接続され、第１リセット制御信号線Ｒｓｔ１によって供給される第１サブリセット制御信号の制御下で駆動回路１２２の制御端子をリセットするように構成される。

【0294】

例えば、第２発光制御信号線ＥＭ２と第１リセット制御信号線Ｒｓｔ１は第１方向Ｘに配列される。図４Ｂに示すように、第１サブ画素Ｇ１において、該第１サブ画素Ｇ１の第２発光制御回路に接続される第２発光制御信号線ＥＭ２ａと該第１サブ画素Ｇ１のリセット回路に接続される第１リセット制御信号線Ｒｓｔ１ａは第１方向Ｘに配列される。

【0295】

例えば、図５Ａに示すように、複数のサブ画素１２は第１サブ画素Ｇ１及び第２サブ画素Ｇ２を含む。例えば、第１サブ画素Ｇ１の発光素子が発する光の色と第２サブ画素Ｇ２の発光素子が発する光の色とは同じであり、第１子像Ｇ１素の発光素子の第１発光電圧印加電極の形状と第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極の形状とは異なる。

【0296】

例えば、図６Ｂに示すように、ベース基板における第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極の正投影は、ベース基板における、第２サブ画素Ｇ２の画素回路のリセット回路に接続される第１リセット制御信号線Ｒｓｔ１ｂの正投影及びベース基板における、第１サブ画素Ｇ１の画素回路の第２発光制御回路に接続される第２発光制御信号線ＥＭ２ａの正投影の両方とは少なくとも部分的に重なり、ベース基板における第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極の正投影は、ベース基板における、第２サブ画素Ｇ２の画素回路の第２発光制御回路に接続される第２発光制御信号線ＥＭ２ｂの正投影と少なくとも部分的に重なる。

【0297】

例えば、図３Ａに示すように、リセット回路１２９はさらに発光素子の第１発光電圧印加電極及び第２リセット制御信号線Ｒｓｔ２に電気的に接続され、第２リセット制御信号線Ｒｓｔ２によって供給される第２サブリセット制御信号の制御下で発光素子の第１発光電圧印加電極をリセットするように構成される。例えば、いくつかの実施例では、第１リセット制御信号線Ｒｓｔ１と第２リセット制御信号線Ｒｓｔ２は同一信号線である。

【0298】

例えば、図３Ａに示すように、各サブ画素の画素回路１２１はデータ書込み回路１２６をさらに含み、データ書込み回路１２６は駆動回路１２２の第１端子及び第１走査信号線Ｇａ１に電気的に接続され、第１走査信号線Ｇａ１によって供給される走査信号の制御下でデータ信号を駆動回路１２２の制御端子に書き込むように構成される。

【0299】

例えば、第１方向Ｘにおいて、第１走査信号線Ｇａ１は第２発光制御信号線ＥＭ１と第１リセット制御信号線Ｒｓｔ１との間に位置し、図４Ｂに示すように、第１サブ画素Ｇ１において、該第１サブ画素Ｇ１のデータ書込み回路に接続される第１走査信号線Ｇａ１ａは、該第１サブ画素Ｇ１の第２発光制御回路に接続される第２発光制御信号線ＥＭ２ａと該第１サブ画素Ｇ１のリセット回路に接続される第１リセット制御信号線Ｒｓｔ１ａとの間に位置する。

【0300】

例えば、図６Ａに示すように、第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極と第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極は第１方向Ｘに配列される。

【0301】

例えば、図６Ｂに示すように、第１方向Ｘにおいて、第２サブ画素Ｇ２の画素回路のデータ書込み回路に接続される第１走査信号線Ｇａ１ｂは、第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極と第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極との間に位置する。

【0302】

例えば、各サブ画素のリセット回路１２９はさらに第１リセット電源信号線に電気的に接続され、第１リセット制御信号線によって供給される第１サブリセット制御信号の制御下で、第１リセット電源信号線によって供給される第１リセット信号に基づき駆動回路１２２２の制御端子をリセットするように構成される。

【0303】

例えば、各サブ画素のリセット回路１２９はさらに第２リセット電源信号線に電気的に接続され、第２リセット制御信号線によって供給される第２サブリセット制御信号の制御下で、第２リセット電源信号線によって供給される第２リセット信号に基づき発光素子の第１発光電圧印加電極をリセットするように構成される。例えば、いくつかの実施例では、第１リセット電源信号線と第２リセット電源信号線は同一信号線である。

【0304】

例えば、第１方向Ｘにおいて、第１リセット電源信号線は第１リセット制御信号線の第２発光制御信号線から遠い側に位置し、つまり、第１リセット制御信号線は第１リセット電源信号線と第２発光制御信号線に位置する。図４Ｅに示すように、第１サブ画素Ｇ１について、第１方向Ｘにおいて、該第１サブ画素Ｇ１のリセット回路に接続される第１リセット電源信号線Ｉｎｉｔ１ａは該第１サブ画素Ｇ１のリセット回路に接続される第１リセット制御信号線Ｒｓｔ１ａの、該第１サブ画素Ｇ１の第２発光制御回路に接続される第２発光制御信号線ＥＭ２ａから遠い側に位置し、すなわち第１リセット制御信号線Ｒｓｔ１ａは第１リセット電源信号線Ｉｎｉｔ１ａと第２発光制御信号線ＥＭ２ａとの間に位置する。

【0305】

例えば、第２発光制御信号線、第１リセット制御信号線、第１走査信号線及び第１リセット電源信号線はいずれも第２方向に延伸し、第２方向と第１方向は互いに垂直である。例えば、第２発光制御信号線、第１リセット制御信号線、第１走査信号線及び第１リセット電源信号線は互いに平行し、例えば、略平行する。図４Ｅに示すように、第１サブ画素Ｇ１において、該第１サブ画素Ｇ１の第２発光制御回路に接続される第２発光制御信号線ＥＭ２ａ、該第１サブ画素Ｇ１のリセット回路に接続される第１リセット制御信号線Ｒｓｔ１ａ、該第１サブ画素Ｇ１のデータ書込み回路に接続される第１走査信号線Ｇａ１ａ、及び該第１サブ画素Ｇ１のリセット回路に接続される第１リセット電源信号線Ｉｎｉｔ１ａはいずれも第２方向Ｙに延伸し、且つ略平行する。

【0306】

なお、本開示では、「延伸」は各信号線（例えば、第２発光制御信号線、第１リセット制御信号線、第１走査信号線及び第１リセット電源信号線）の大体の配線方向を示し、各信号線は、微視的に直線ではなく、波状で第２方向Ｙに延伸する可能性がある。

【0307】

例えば、図６Ｂに示すように、ベース基板における第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極の正投影はさらに、ベース基板における、第２サブ画素Ｇ２の画素回路のリセット回路に接続される第１リセット電源信号線Ｒｓｔ１ｂの正投影と少なくとも部分的に重なる。

【0308】

例えば、図６Ａに示すように、第１サブ画素Ｇ１の発光素子の第１発光電圧印加電極は補助電極ブロックＡｅ、第１駆動電極ブロックＤｅ１及び第１接続電極ブロックＣｅ１を含み、補助電極ブロックＡｅ、第１駆動電極ブロックＤｅ１及び第１接続電極ブロックＣｅ１は互いに電気的に接続され、且つ第１方向Ｘに配列される。第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極は第２駆動電極ブロックＤｅ２及び第２接続電極ブロックＣｅ２を含み、第２駆動電極ブロックＤｅ２と第２接続電極ブロックＣｅ２は電気的に接続され、且つ第１方向Ｘに配列される。

【0309】

例えば、第１方向Ｘにおいて、第１接続電極ブロックＣｅ１と補助電極ブロックＡｅはいずれも第１駆動電極ブロックＤｅ１の第２駆動電極ブロックＤｅ２から遠い側に位置し、第１接続電極ブロックＣｅ１は補助電極Ａｅと第１駆動電極ブロックＤｅ１との間に位置し、第２接続電極ブロックＣｅ２は第２駆動電極ブロックＤｅ２の第１駆動電極ブロックＤｅ１から遠い側に位置する。

【0310】

例えば、図６Ｂに示すように、ベース基板における第１駆動電極ブロックＤｅ１の正投影は、ベース基板における、第２サブ画素Ｇ２の画素回路のリセット回路に接続される第１リセット制御信号線Ｒｓｔ１ｂの正投影及びベース基板における、第２サブ画素Ｇ２の画素回路のリセット回路に接続される第１リセット電源信号線Ｉｎｉｔ１ｂの正投影の両方とは少なくとも部分的に重なり、ベース基板における第１接続電極ブロックＣｅ１の正投影は、ベース基板における、第１サブ画素Ｇ１の画素回路の第２発光制御回路に接続される第２発光制御信号線ＥＭ１ａの正投影と少なくとも部分的に重なる。第１方向において、補助電極ブロックＡｅは第１サブ画素Ｇ１の画素回路の第２発光制御回路に接続される第２発光制御信号線ＥＭ１ａの、第２サブ画素Ｇ２の発光素子の第１発光電圧印加電極から遠い側に位置する。

【0311】

例えば、図６Ｂに示すように、ベース基板における第２接続電極ブロックＣｅ２の正投影は、ベース基板における、第２サブ画素Ｇ２の画素回路の第２発光制御回路に接続される第２発光制御信号線ＥＭ１ｂの正投影と少なくとも部分的に重なり、第１方向Ｘにおいて、第２駆動電極ブロックＤｅ２は、第２サブ画素Ｇ２の画素回路の第２発光制御回路に接続される第２発光制御信号線ＥＭ１ｂと、第２サブ画素Ｇ２の画素回路のデータ書込み回路に接続される第１走査信号線Ｇａ１ｂとの間に位置する。

【0312】

本開示の実施例は表示パネルをさらに提供する。図７は本開示のいくつかの実施例に係る表示パネルの部分模式的な構成図である。例えば、図７に示すように、表示パネル７００は上記実施例のいずれかに記載の表示用基板１００を含む。

【0313】

例えば、図７に示すように、複数の繰り返し単位１１は第２方向Ｙに配列されて複数の繰り返し単位群を形成し、図７は２つの繰り返し単位群を示し、且つ２つの繰り返し単位群はそれぞれ第Ｐ個の繰り返し単位群及び第Ｐ＋１個の繰り返し単位群であり、第Ｐ個の繰り返し単位群と第Ｐ＋１個の繰り返し単位群は隣接する２つの繰り返し単位群であり、例えば、Ｐは１以上の正の整数である。複数の繰り返し単位群は第１方向Ｘに配列される。つまり、表示用基板１００中の複数の繰り返し単位１１は第１方向Ｘと第２方向Ｙにアレイ状に配列される。

【0314】

なお、上記図５Ａ及び図６Ｅに示すように、第Ｐ個の繰り返し単位群は第１行に位置し、第Ｐ＋１個の繰り返し単位群は第２行に位置し、図７は各サブ画素の発光素子の接続電極ブロックを示していない。

【0315】

例えば、第Ｐ個の繰り返し単位群中の繰り返し単位の第１サブ画素Ｇ１と第２サブ画素Ｇ２の中心を結ぶ線の延長線と、第Ｐ＋１個の繰り返し単位群中の繰り返し単位の第１サブ画素Ｇ１と第２サブ画素Ｇ２の中心を結ぶ線の延長線は重ならない。例えば、第Ｐ個の繰り返し単位群中の繰り返し単位の第１サブ画素Ｇ１と第２サブ画素Ｇ２の中心を結ぶ線の延長線は第Ｐ＋１個の繰り返し単位群中の隣接する２つの繰り返し単位の間隔の中心を通り、同様に、第Ｐ＋１個の繰り返し単位群中の繰り返し単位の第１サブ画素Ｇ１と第２サブ画素Ｇ２の中心を結ぶ線の延長線は第Ｐ個の繰り返し単位群中の隣接する２つの繰り返し単位の間隔の中心を通る。

【0316】

例えば、表示パネル７００は液晶表示パネル又は有機発光ダイオード（ＯＬＥＤ）表示パネル等であり得る。例えば、表示パネル７００が液晶表示パネルである場合、表示用基板１００はアレイ基板であってもよく、カラーフィルタ基板であってもよい。表示パネル７００が有機発光ダイオード表示パネルである場合、表示用基板１００はアレイ基板であってもよい。

【0317】

例えば、表示パネル７００は矩形パネル、円形パネル、楕円形パネル又は多角形パネル等であり得る。また、表示パネル７００は平面パネルに加えて、曲面パネル、及び球面パネルであり得る。

【0318】

例えば、表示パネル７００はタッチ機能を有してもよく、すなわち、表示パネル６００はタッチ表示パネルであってもよい。

【0319】

例えば、表示パネル７００は携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータなど、表示機能を有する任意の製品又は部材に適用できる。

【0320】

本開示の実施例は表示装置をさらに提供し、図８Ａは本開示のいくつかの実施例に係る表示装置の概略ブロック図であり、図８Ｂは本開示のいくつかの実施例に係る表示装置の模式的な構成図である。

【0321】

例えば、図８Ａに示すように、本開示の実施例に係る表示装置８００は表示パネル８０１を含み、表示パネル８０１は表示用基板８０２を含み、表示パネル８０１は上記実施例のいずれかに記載の表示パネル７００であり、表示用基板８０２は上記実施例のいずれかに記載の表示用基板１００である。

【0322】

例えば、図８Ａに示すように、表示装置８００は、表示パネル８０１に電気的に接続される駆動チップ８０３をさらに含んでもよい。

【0323】

例えば、駆動チップ８０３は各繰り返し単位１１中の第１サブ画素Ｇ１の第２サブ画素Ｇ２から遠い側に位置する。図８Ｂに示すように、表示用基板８０２上の各繰り返し単位１１中の第１サブ画素Ｇ１と第２サブ画素Ｇ２は第１方向Ｘに配列され、第１方向Ｘにおいて、駆動チップ８０３は各繰り返し単位１１中の第１サブ画素Ｇ１の第２サブ画素Ｇ２から遠い側に位置する。つまり、第１方向Ｘにおいて、第１サブ画素Ｇ１と駆動チップ８０３との距離は第２サブ画素Ｇ２と駆動チップ８０３との距離未満である。例えば、図８Ｂに示される例では、第１サブ画素Ｇ１は第２サブ画素Ｇ２よりも表示パネル８０１の上側に位置することにより、駆動チップ８０３は表示パネル８０１の上側に位置する。

【0324】

例えば、駆動チップ８０３は半導体チップであってもよく、且つデータドライバを含んでもよい。駆動チップ８０３中のデータドライバは表示パネル８０１中の複数のデータ線を駆動し、例えば、データドライバは複数のデータ線にデータ信号を供給する。

【0325】

例えば、表示装置８００は携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータなど、表示機能を有する任意の製品又は部材であり得る。

【0326】

なお、該表示装置８００の他の構成部分（例えば、制御装置、画像データ符号化／復号装置、ゲートドライバ、タイミングコントローラ、クロック回路等）はいずれも当業者が理解するものであり、ここでは詳細説明を省略し、且つ本発明を制限しない。

【0327】

本開示の実施例は上記実施例のいずれかに記載の表示用基板を製造するための製造方法をさらに提供し、図９は本開示の一実施例に係る表示用基板の製造方法及び概略フローチャートである。

【0328】

例えば、図９に示すように、表示用基板の製造方法は、
ベース基板を提供するステップＳ１０と、
ベース基板上に複数の繰り返し単位を形成するステップＳ１１と、を含む。

【0329】

例えば、ステップＳ１１では、各繰り返し単位は複数のサブ画素を含み、各サブ画素は画素回路及び発光素子を含み、発光素子は第１発光電圧印加電極、第２発光電圧印加電極、及び第１発光電圧印加電極と第２発光電圧印加電極との間に設置される発光層を含み、複数のサブ画素は第１サブ画素及び第２サブ画素を含み、第１サブ画素の発光素子が発する光の色と第２サブ画素の発光素子が発する光の色とは同じであり、第１サブ画素の発光素子の第１発光電圧印加電極の形状と第２サブ画素の発光素子の第１発光電圧印加電極の形状とは異なり、ベース基板における第１サブ画素の発光素子の第１発光電圧印加電極の正投影とベース基板における第１サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なり、ベース基板における第２サブ画素の発光素子の第１発光電圧印加電極の正投影とベース基板における第２サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なる。

【0330】

例えば、ステップＳ１１では、第１サブ画素の発光素子の第１発光電圧印加電極を形成する時、一括パターニングプロセスによって第１駆動電極ブロックと補助電極ブロックを形成し、且つベース基板における補助電極ブロックの正投影とベース基板における第１サブ画素の画素回路の駆動回路の制御端子の正投影とは少なくとも部分的に重なり、例えば、ベース基板における第１サブ画素の画素回路の駆動回路の制御端子の正投影はベース基板における補助電極ブロックの正投影内にある。例えば、本開示の実施例では、一括パターニングプロセスは、フォトエッチングコーティング、露光、現像、エッチング及びフォトレジスト剥離等の操作を含み得る。

【0331】

なお、第１発光電圧印加電極が第１接続電極ブロックを含む場合、第１駆動電極ブロック及び補助電極ブロックを形成すると同時に、第１接続電極ブロックを形成してもよい。

【0332】

例えば、ステップＳ１１では、第２サブ画素の発光素子の第１発光電圧印加電極を形成する時、第２駆動電極ブロックを形成し、且つベース基板における第２駆動電極ブロックの正投影はベース基板における第２サブ画素の画素回路の駆動回路の制御端子の正投影と少なくとも部分的に重なり、例えば、ベース基板における第２サブ画素の画素回路の駆動回路の制御端子の正投影はベース基板における第２駆動電極ブロックの正投影内にある。

【0333】

なお、第２発光電圧印加電極が第２接続電極ブロックを含む場合、一括パターニングプロセスによって第２駆動電極ブロック及び第２接続電極ブロックを形成してもよい。

【0334】

なお、繰り返し単位についての詳細説明は上記表示用基板の実施例の関連説明を参照すればよいため、ここでは重複説明を省略する。

【0335】

本開示について、以下の点を説明する。

【0336】

（１）本開示の実施例の図面では、本開示の実施例に係る構造のみを示しており、他の構造は通常の設計を参照すればよい。

【0337】

（２）明瞭さの点から、本発明の実施例を説明するための図面では、層又は構造の厚さ及び寸法は拡大される。なお、層、膜、領域又は基板のような素子が別の素子の「上」又は「下」に位置するとは、該素子が「直接」別の素子の「上」又は「下」に位置してもよく、中間素子が存在してもよいことを意味する。

【0338】

（３）矛盾しない限り、本開示の実施例及び実施例の特徴を互いに組み合わせて新たな実施例を得ることができる。

【0339】

以上、本開示の具体的な実施形態を説明したが、本開示の保護範囲はこれらに限定されず、本開示の保護範囲は特許請求の範囲の保護範囲に準じるべきである。

【符号の説明】

【0340】

１０ ベース基板
１１ 繰り返し単位
１２ サブ画素
３１ 領域
３２ 領域
３３ 領域
３４ 領域
３５ 領域
３６ 領域
３７ 領域
３８ 領域
３９ 領域
４０ 領域
１００ 表示用基板
１０１ 中間層
１２０ 発光素子
１２０ａ 発光素子
１２０ｂ 発光素子
１２１ 画素回路
１２１ａ 画素回路
１２１ｂ 画素回路
１２２ 駆動回路
１２２ａ 駆動回路
１２２ｂ 駆動回路
１２２ｄ 駆動回路
１２３ 第１発光制御回路
１２３ａ 第１発光制御回路
１２３ｂ 第１発光制御回路
１２４ 第２発光制御回路
１２４ａ 第２発光制御回路
１２４ｂ 第２発光制御回路
１２４ｃ 第２発光制御回路
１２４ｄ 第２発光制御回路
１２５ａ 第１寄生回路
１２５ｂ 第２寄生回路
１２６ データ書込み回路
１２６ａ データ書込み回路
１２６ｂ データ書込み回路
１２７ 記憶回路
１２７ａ 記憶回路
１２７ｂ 記憶回路
１２８ 閾値補償回路
１２８ａ 閾値補償回路
１２８ｂ 閾値補償回路
１２９ リセット回路
１２９ａ リセット回路
１２９ｂ リセット回路
１３１ ゲート絶縁層
１３２ 第１絶縁層
１３３ 第２絶縁層
１６０ 画素画定層
３１０ アクティブ半導体層
３２０ 第１導電層
３３０ 第２導電層
３４０ ソースドレイン金属層
３４１ａ 第１接続部
３４１ｂ 第１接続部
３４１ｄ 第１接続部
３４２ａ 第２接続部
３４２ｂ 第２接続部
３４２ｄ 第２接続部
３４３ａ 第３接続部
３８１ａ ビア
３８２ａ ビア
３８４ａ ビア
３８４ｂ ビア
３８４ｄ ビア
３８５ａ ビア
３８５ｂ ビア
３８５ｄ ビア
３８６ａ ビア
３８６ｂ ビア
３８６ｄ ビア
３８７ａ ビア
３８７ｂ ビア
３８７ｄ ビア
３８８ａ ビア
３８８ｂ ビア
３８８ｄ ビア
４００ 画素繰り返し単位
４０１ 赤色サブ画素
４０２ 青色サブ画素
４０３ 第１緑色サブ画素
４０４ 第２緑色サブ画素
４０５ 方向
４０６ 方向
６００ 表示パネル
７００ 表示パネル
８００ 表示装置
８０１ 表示パネル
８０２ 表示用基板
８０３ 駆動チップ
１２０１ 第１発光電圧印加電極
１２０１ａ 第１発光電圧印加電極
１２０１ｂ 第１発光電圧印加電極
１２０１ｃ 第１発光電圧印加電極
１２０１ｄ 第１発光電圧印加電極
１２０２ 第２発光電圧印加電極
１２０２ｄ 第２発光電圧印加電極
１２０３ 発光層
１２０３ａ 発光層
１２０３ｄ 発光層
１２２１ａ 制御端子
１２２１ｂ 制御端子
１２２１ｃ 制御端子
１２２１ｄ 制御端子
１２２２ａ アクティブ層
１２２２ｂ アクティブ層
１２２２ｄ アクティブ層
１２４１ａ 第２電極
１２４１ｂ 第２電極
１２４１ｄ 第２電極
１２４２ａ アクティブ層
１２４２ｂ アクティブ層
１２４２ｃ アクティブ層
１２４２ｄ アクティブ層
１２９１ｂ 第２電極
１２９１ｄ 第２電極
１２９２ｂ 第１電極
１２９２ｄ 第１電極
３８３１ａ ビア
３８３２ａ ビア

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図5A】

【図5B】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図7】

【図8A】

【図8B】

【図9】