(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-01-22
(45)【発行日】2024-01-30
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240123BHJP
H01L 29/06 20060101ALI20240123BHJP
【ＦＩ】
H01L29/78 652N
H01L29/06 301F
H01L29/06 301G
H01L29/06 301V
H01L29/78 652F
H01L29/78 652H
H01L29/78 652P
H01L29/78 652Q
H01L29/78 652S
H01L29/78 653A
【請求項の数】
19
(21)【出願番号】P 2019177613
(22)【出願日】2019-09-27
(65)【公開番号】P2021057410
(43)【公開日】2021-04-08
【審査請求日】2022-08-08
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】大沢 祐人
(72)【発明者】
【氏名】中嶋 俊雄
(72)【発明者】
【氏名】小島 秀太
【審査官】上田 智志
(56)【参考文献】
【文献】国際公開第２０１８／０２９９５１（ＷＯ，Ａ１）
【文献】国際公開第２０１５／１０７７４２（ＷＯ，Ａ１）
【文献】国際公開第２０１８／１５５５５３（ＷＯ，Ａ１）
【文献】特開２００８－０９１７４９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／０６
(57)【特許請求の範囲】
【請求項1】
主面を有する半導体層と、前記主面の表層部に形成された第１導電型のドリフト領域と、
前記ドリフト領域の表層部に交互に形成された第１導電型の第１カラム領域および第２導電型の第２カラム領域を有するＳＪ領域と、
前記ドリフト領域の表層部に形成され、前記第２カラム領域の不純物濃度を超える不純物濃度を有する第２導電型の低抵抗領域と、
前記主面の上に形成され、前記低抵抗領域の一部を露出させるように前記低抵抗領域を被覆する領域絶縁層と、
前記低抵抗領域に重なるように前記領域絶縁層の上に形成された第１パッド電極と、
前記主面の上に形成され、前記第２カラム領域および前記低抵抗領域に電気的に接続された第２パッド電極と、を含む、半導体装置。
【請求項2】
前記低抵抗領域は、前記ドリフト領域の表層部において前記ＳＪ領域の一部の領域に形成されており、前記第１パッド電極は、前記ＳＪ領域および前記低抵抗領域に重なるように前記領域絶縁層の上に形成されている、請求項１に記載の半導体装置。
【請求項3】
前記領域絶縁層は、前記低抵抗領域の周縁部を露出させており、前記第２パッド電極は、前記低抵抗領域の周縁部に電気的に接続されている、請求項１または２に記載の半導体装置。
【請求項4】
前記低抵抗領域は、前記第２カラム領域に接続された周縁部を有しており、前記第２パッド電極は、前記低抵抗領域の周縁部および前記第２カラム領域に電気的に接続されている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記低抵抗領域は、前記第２カラム領域よりも浅く形成されている、請求項１～４のいずれか一項に記載の半導体装置。
【請求項6】
前記第１カラム領域の表層部に形成された第２導電型のチャネル領域、前記チャネル領域に接するゲート絶縁層、および、前記ゲート絶縁層を介して前記チャネル領域に対向するゲート電極を有するＦＥＴ構造をさらに含み、前記第１パッド電極は、前記ゲート電極に電気的に接続され、
前記第２パッド電極は、前記チャネル領域に電気的に接続されている、請求項１～５のいずれか一項に記載の半導体装置。
【請求項7】
前記ＦＥＴ構造は、前記低抵抗領域外の領域に形成されている、請求項６に記載の半導体装置。
【請求項8】
平面視において前記ＳＪ領域を取り囲むように前記ドリフト領域の表層部に形成された第２導電型のＦＬ領域をさらに含む、請求項１～７のいずれか一項に記載の半導体装置。
【請求項9】
前記低抵抗領域は、前記主面の表層部において前記ＦＬ領域に取り囲まれた領域内に形成されている、請求項８に記載の半導体装置。
【請求項10】
前記低抵抗領域は、前記ＦＬ領域から間隔を空けて形成されている、請求項８または９に記載の半導体装置。
【請求項11】
前記低抵抗領域は、前記ＦＬ領域の不純物濃度を超える不純物濃度を有している、請求項８～１０のいずれか一項に記載の半導体装置。
【請求項12】
前記ＦＬ領域は、前記第２カラム領域よりも浅く形成されている、請求項８～１１のいずれか一項記載の半導体装置。
【請求項13】
主面を有する半導体層と、前記主面の表層部に形成された第１導電型のドリフト領域と、
前記ドリフト領域の表層部に交互に形成された第１導電型の第１カラム領域および第２導電型の第２カラム領域を有するＳＪ領域と、
平面視において前記ＳＪ領域を取り囲むように前記ドリフト領域の表層部に形成された第２導電型のＦＬ領域と、
前記ドリフト領域の表層部において前記ＦＬ領域に取り囲まれた領域内に形成され、前記ＦＬ領域の不純物濃度を超える不純物濃度を有する第２導電型の低抵抗領域と、
前記主面の上に形成され、前記低抵抗領域の一部を露出させるように前記低抵抗領域を被覆する領域絶縁層と、
前記低抵抗領域に重なるように前記領域絶縁層の上に形成された第１パッド電極と、
前記主面の上に形成され、前記第２カラム領域および前記低抵抗領域に電気的に接続された第２パッド電極と、を含む、半導体装置。
【請求項14】
前記低抵抗領域は、前記ＦＬ領域から間隔を空けて形成されている、請求項１３に記載の半導体装置。
【請求項15】
前記低抵抗領域は、前記ドリフト領域の表層部において前記ＳＪ領域の一部の領域に形成されており、前記第１パッド電極は、前記ＳＪ領域および前記低抵抗領域に重なるように前記領域絶縁層の上に形成されている、請求項１３または１４に記載の半導体装置。
【請求項16】
前記領域絶縁層は、前記低抵抗領域の周縁部を露出させており、前記第２パッド電極は、前記低抵抗領域の周縁部に電気的に接続されている、請求項１３～１５のいずれか一項に記載の半導体装置。
【請求項17】
前記低抵抗領域は、前記第２カラム領域に接続された周縁部を有しており、前記第２パッド電極は、前記低抵抗領域の周縁部において、前記低抵抗領域の周縁部および前記第２カラム領域に電気的に接続されている、請求項１３～１６のいずれか一項に記載の半導体装置。
【請求項18】
前記低抵抗領域は、前記第２カラム領域よりも浅く形成されている、請求項１３～１７のいずれか一項に記載の半導体装置。
【請求項19】
前記第１カラム領域の表層部に形成された第２導電型のチャネル領域、前記チャネル領域に接するゲート絶縁層、および、前記ゲート絶縁層を介して前記チャネル領域に対向するゲート電極を有するＦＥＴ構造をさらに含み、前記第１パッド電極は、前記ゲート電極に電気的に接続され、
前記第２パッド電極は、前記チャネル領域に電気的に接続されている、請求項１３～１８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＳＪ（Super Junction）領域を備えた半導体装置に関する。
【背景技術】
【0002】
特許文献１は、半導体基板、ＳＪ（Super Junction）領域、ｐ型層、ｎ型ソース領域、層間絶縁層、ゲート電極（第１パッド電極）およびソース電極（第２パッド電極）を含む半導体装置を開示している。ＳＪ領域は、半導体基板の表層部に交互に形成されたｎ型カラム領域およびｐ型カラム領域を含む。ｐ型層は、ＳＪ領域の上に形成されている。ｎ型ソース領域は、ｐ型層内に形成されている。層間絶縁層は、ｐ型層を被覆している。ゲート電極は、層間絶縁層を挟んでｐ型層を被覆している。ソース電極は、半導体基板の上に配置され、ｐ型カラム領域、ｐ型層およびｎ型ソース領域に電気的に接続されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１３－８４９１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の逆回復動作時では、逆回復電流がｐ型層を介してソース電極に流れ込む。とりわけ、ｐ型層のうちゲート電極の直下に位置する領域は、比較的大きな電流経路を逆回復電流に提供している一方で、比較的大きな抵抗値を有している。そのため、逆回復電流に起因してｐ型層の発熱量が増加する結果、半導体層におけるゲート電極の直下の領域を起点に半導体装置の逆回復時の破壊耐量が低下する。
【0005】
本発明の一実施形態は、逆回復電流に起因する破壊耐量の低下を抑制できる半導体装置を提供する。
【課題を解決するための手段】
【0006】
本発明の一実施形態は、主面を有する半導体層と、前記主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域の表層部に交互に形成された第１導電型の第１カラム領域および第２導電型の第２カラム領域を有するＳＪ領域と、前記ドリフト領域の表層部に形成され、前記第２カラム領域の不純物濃度を超える不純物濃度を有する第２導電型の低抵抗領域と、前記主面の上に形成され、前記低抵抗領域の一部を露出させるように前記低抵抗領域を被覆する領域絶縁層と、前記低抵抗領域に重なるように前記領域絶縁層の上に形成された第１パッド電極と、前記主面の上に形成され、前記第２カラム領域および前記低抵抗領域に電気的に接続された第２パッド電極と、を含む、半導体装置を提供する。
【0007】
この半導体装置によれば、半導体層において第１パッド電極（領域絶縁層）の直下に位置する領域を低抵抗領域によって低抵抗化できる。これにより、第１パッド電極の直下の領域を流れる逆回復電流に起因する温度上昇を抑制できる。よって、逆回復電流に起因する破壊耐量の低下を抑制できる半導体装置を提供できる。
本発明の一実施形態は、主面を有する半導体層と、前記主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域の表層部に交互に形成された第１導電型の第１カラム領域および第２導電型の第２カラム領域を有するＳＪ領域と、平面視において前記ＳＪ領域を取り囲むように前記ドリフト領域の表層部に形成された第２導電型のＦＬ領域と、前記ドリフト領域の表層部において前記ＦＬ領域に取り囲まれた領域内に形成され、前記ＦＬ領域の不純物濃度を超える不純物濃度を有する第２導電型の低抵抗領域と、前記主面の上に形成され、前記低抵抗領域の一部を露出させるように前記低抵抗領域を被覆する領域絶縁層と、前記低抵抗領域に重なるように前記領域絶縁層の上に形成された第１パッド電極と、前記主面の上に形成され、前記第２カラム領域および前記低抵抗領域に電気的に接続された第２パッド電極と、を含む、半導体装置を提供する。
本発明の一実施形態は、主面を有する半導体層と、前記主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域の表層部に交互に形成された第１導電型の第１カラム領域および第２導電型の第２カラム領域を有するＳＪ領域と、平面視において前記ＳＪ領域を取り囲むように前記ドリフト領域の表層部に形成された第２導電型のＦＬ領域と、前記ドリフト領域の表層部において前記ＦＬ領域に取り囲まれた領域内に形成され、前記ＦＬ領域の不純物濃度を超える不純物濃度を有する第２導電型の低抵抗領域と、前記主面の上に形成され、前記低抵抗領域の一部を露出させるように前記低抵抗領域を被覆する領域絶縁層と、前記低抵抗領域に重なるように前記領域絶縁層の上に形成された第１パッド電極と、前記主面の上に形成され、前記第２カラム領域および前記低抵抗領域に電気的に接続された第２パッド電極と、を含む、半導体装置を提供する。
【0008】
この半導体装置によれば、半導体層において第１パッド電極（領域絶縁層）の直下に位置する領域を低抵抗領域によって低抵抗化できる。これにより、第１パッド電極の直下の領域を流れる逆回復電流に起因する温度上昇を抑制できる。よって、逆回復電流に起因する破壊耐量の低下を抑制できる半導体装置を提供できる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下では、添付図面を参照して、本発明の実施形態について詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１を示す平面図である。図２は、図１に示す半導体層２の第１主面３の構造を示す平面図である。図３は、図２に示す領域IIIの拡大図である。図４は、図２に示す領域IVの拡大図である。図５は、図３に示すV-V線に沿う断面図である。図６は、図４に示すVI-VI線に沿う断面図である。図７は、図４に示すVII-VII線に沿う断面図である。図８は、図５の要部拡大図である。
図１は、本発明の一実施形態に係る半導体装置１を示す平面図である。図２は、図１に示す半導体層２の第１主面３の構造を示す平面図である。図３は、図２に示す領域IIIの拡大図である。図４は、図２に示す領域IVの拡大図である。図５は、図３に示すV-V線に沿う断面図である。図６は、図４に示すVI-VI線に沿う断面図である。図７は、図４に示すVII-VII線に沿う断面図である。図８は、図５の要部拡大図である。
【0011】
図１および図２を参照して、半導体装置１は、ＳＪ－ＭＩＳＦＥＴ（Super Junction - Metal Insulator Semiconductor Field Effect Transistor）を含む半導体スイッチングデバイスである。ＳＪ－ＭＩＳＦＥＴは、ＳＪ－ＭＯＳＦＥＴ（Super Junction - Metal Oxide Semiconductor Field Effect Transistor）と称されてもよい。
半導体装置１は、直方体形状に形成されたシリコン製の半導体層２を含む。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する４つの側面５Ａ、５Ｂ、５Ｃ、５Ｄを含む。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状にそれぞれ形成されている。第１主面３は、研削面であってもよい。第２主面４は、研削面であってもよい。
半導体装置１は、直方体形状に形成されたシリコン製の半導体層２を含む。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する４つの側面５Ａ、５Ｂ、５Ｃ、５Ｄを含む。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状にそれぞれ形成されている。第１主面３は、研削面であってもよい。第２主面４は、研削面であってもよい。
【0012】
４つの側面５Ａ～５Ｄは、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。第１側面５Ａおよび第２側面５Ｂは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに対向している。第２方向Ｙは、具体的には、第１方向Ｘに直交している。
【0013】
図２を参照して、半導体層２は、外側領域６およびセル領域７を含む。外側領域６は、半導体層２の周縁部に形成され、ＳＪ－ＭＩＳＦＥＴに対する耐圧構造が形成された領域である。セル領域７は、ＳＪ－ＭＩＳＦＥＴの主要部が形成された領域であり、外側領域６によって区画されている。
外側領域６は、具体的には、パッド領域８および帯領域９を含む。パッド領域８は、この形態では、平面視において第１側面５Ａの中央部に沿う部分に形成されている。パッド領域８は、この形態では、平面視において四角形状に形成されている。帯領域９は、平面視において第１～第４側面５Ａ～５Ｄに沿って延びる帯状に形成されている。帯領域９は、具体的には、平面視において第１～第４側面５Ａ～５Ｄに沿って延びる環状（この形態では四角環状）に形成され、半導体層２の内方を４方向から区画している。セル領域７は、外側領域６によって当該外側領域６の平面形状に対応した平面形状に区画されている。
外側領域６は、具体的には、パッド領域８および帯領域９を含む。パッド領域８は、この形態では、平面視において第１側面５Ａの中央部に沿う部分に形成されている。パッド領域８は、この形態では、平面視において四角形状に形成されている。帯領域９は、平面視において第１～第４側面５Ａ～５Ｄに沿って延びる帯状に形成されている。帯領域９は、具体的には、平面視において第１～第４側面５Ａ～５Ｄに沿って延びる環状（この形態では四角環状）に形成され、半導体層２の内方を４方向から区画している。セル領域７は、外側領域６によって当該外側領域６の平面形状に対応した平面形状に区画されている。
【0014】
半導体装置１は、半導体層２の第２主面４の表層部に形成されたｎ＋型のドレイン領域１０を含む。ドレイン領域１０は、第２主面４の表層部の全域に形成され、第２主面４を形成している。ドレイン領域１０は、この形態では、ｎ＋型の半導体基板からなる。ドレイン領域１０のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
【0015】
ドレイン領域１０の法線方向Ｚに沿う厚さは、５０μｍ以上４００μｍ以下であってもよい。ドレイン領域１０の厚さは、５０μｍ以上１００μｍ以下、１００μｍ以上２００μｍ以下、２００μｍ以上３００μｍ以下、または、３００μｍ以上４００μｍ以下であってもよい。ドレイン領域１０の厚さは、１００μｍ以上であることが好ましい。
半導体装置１は、半導体層２の第１主面３の表層部に形成されたｎ型のドリフト領域１１を含む。ドリフト領域１１は、第１主面３の表層部の全域に形成され、第１主面３を形成している。ドリフト領域１１は、ドレイン領域１０に電気的に接続されている。ドレイン領域１０およびドリフト領域１１の境界は、第１主面３に対して平行に延びている。
半導体装置１は、半導体層２の第１主面３の表層部に形成されたｎ型のドリフト領域１１を含む。ドリフト領域１１は、第１主面３の表層部の全域に形成され、第１主面３を形成している。ドリフト領域１１は、ドレイン領域１０に電気的に接続されている。ドレイン領域１０およびドリフト領域１１の境界は、第１主面３に対して平行に延びている。
【0016】
ドリフト領域１１は、この形態では、半導体基板の上に形成されたｎ型のエピタキシャル層からなる。ドリフト領域１１は、ドレイン領域１０のｎ型不純物濃度未満のｎ型不純物濃度を有している。ドリフト領域１１のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。
ドリフト領域１１の法線方向Ｚに沿う厚さは、ドレイン領域１０の厚さ未満である。ドリフト領域１１の厚さは、１０μｍ以上５０μｍ以下であってもよい。ドリフト領域１１の厚さは、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。
ドリフト領域１１の法線方向Ｚに沿う厚さは、ドレイン領域１０の厚さ未満である。ドリフト領域１１の厚さは、１０μｍ以上５０μｍ以下であってもよい。ドリフト領域１１の厚さは、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。
【0017】
図３～図８を参照して、半導体装置１は、ドリフト領域１１の表層部に形成されたＳＪ領域１２を含む。ＳＪ領域１２は、この形態では、ドリフト領域１１の表層部の全域に亘って一様に形成されている。すなわち、ＳＪ領域１２は、外側領域６およびセル領域７に亘って一様に形成されている。
ＳＪ領域１２は、ドリフト領域１１の表層部に交互に形成されたｎ型の複数の第１カラム領域１３およびｐ－型の複数の第２カラム領域１４を含む。図３～図８では、第２カラム領域１４がハッチングによって示されている。複数の第１カラム領域１３および複数の第２カラム領域１４は、平面視においてストライプ状に形成されている。
ＳＪ領域１２は、ドリフト領域１１の表層部に交互に形成されたｎ型の複数の第１カラム領域１３およびｐ－型の複数の第２カラム領域１４を含む。図３～図８では、第２カラム領域１４がハッチングによって示されている。複数の第１カラム領域１３および複数の第２カラム領域１４は、平面視においてストライプ状に形成されている。
【0018】
複数の第１カラム領域１３は、具体的には、平面視において第１方向Ｘに沿って延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数の第１カラム領域１３は、一方側の一端部、他方側の他端部、ならびに、一端部および他端部の間を帯状に延びる帯部をそれぞれ有している。各第１カラム領域１３の一端部は、外側領域６において第３側面５Ｃに沿う領域に位置している。各第１カラム領域１３の他端部は、外側領域６において第４側面５Ｄに沿う領域に位置している。
【0019】
各第１カラム領域１３のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。各第１カラム領域１３は、この形態では、ドリフト領域１１の一部を利用して形成されている。各第１カラム領域１３は、ドリフト領域１１のｎ型不純物濃度と等しいｎ型不純物濃度を有している。
各第１カラム領域１３の第２方向Ｙの幅は、１μｍ以上１０μｍ以下であってもよい。各第１カラム領域１３の第２方向Ｙの幅は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。
各第１カラム領域１３の第２方向Ｙの幅は、１μｍ以上１０μｍ以下であってもよい。各第１カラム領域１３の第２方向Ｙの幅は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。
【0020】
複数の第２カラム領域１４は、具体的には、平面視において第１方向Ｘに沿って延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数の第２カラム領域１４は、１つの第１カラム領域１３を第２方向Ｙの両サイドから挟み込む態様で、複数の第１カラム領域１３と交互に形成されている。
複数の第２カラム領域１４は、一方側の一端部、他方側の他端部、ならびに、一端部および他端部の間を帯状に延びる帯部をそれぞれ有している。各第２カラム領域１４の一端部は、外側領域６において第３側面５Ｃに沿う領域に位置している。各第２カラム領域１４の他端部は、外側領域６において第４側面５Ｄに沿う領域に位置している。
複数の第２カラム領域１４は、一方側の一端部、他方側の他端部、ならびに、一端部および他端部の間を帯状に延びる帯部をそれぞれ有している。各第２カラム領域１４の一端部は、外側領域６において第３側面５Ｃに沿う領域に位置している。各第２カラム領域１４の他端部は、外側領域６において第４側面５Ｄに沿う領域に位置している。
【0021】
各第２カラム領域１４は、ドリフト領域１１よりも浅い。すなわち、各第２カラム領域１４は、ドリフト領域１１の底部に対して第１主面３側に位置する底部を有している。各第２カラム領域１４は、ドリフト領域１１との間でｐｎ接合部を形成している。これにより、第２カラム領域１４をアノードとし、ドリフト領域１１をカソードとして有するｐｎ接合ダイオードが形成されている。
【0022】
各第２カラム領域１４は、この形態では、カラムトレンチ１５およびｐ型ポリシリコン１６を含むトレンチ構造を有している。カラムトレンチ１５は、第１主面３を第２主面４側に向けて掘り下げることによって形成されている。カラムトレンチ１５は、側壁および底壁を含む。カラムトレンチ１５の底壁は、ドリフト領域１１の底部に対して第１主面３側に位置している。カラムトレンチ１５の底壁は、第２主面４に向かう湾曲形状に形成されていてもよい。カラムトレンチ１５の側壁および底壁は、ドリフト領域１１を露出させている。
【0023】
ｐ型ポリシリコン１６は、カラムトレンチ１５内に一体物として埋設されている。ｐ型ポリシリコン１６は、カラムトレンチ１５から露出するポリシリコン面を有している。ポリシリコン面は、第１主面３に連なっている。ポリシリコン面は、第１主面３に対して面一に形成されていてもよい。ポリシリコン面は、第１主面３との間で１つの研削面を形成していてもよい。
【0024】
各第２カラム領域１４（ｐ型ポリシリコン１６）のｐ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。各第２カラム領域１４の第２方向Ｙの幅は、１μｍ以上１０μｍ以下であってもよい。各第２カラム領域１４の第２方向Ｙの幅は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。各第２カラム領域１４の第２方向Ｙの幅は、１μｍ以上７μｍ以下であることが好ましい。
【0025】
各第２カラム領域１４の法線方向Ｚに沿う厚さ（カラムトレンチ１５の深さ）は、ドリフト領域１１の厚さ未満である。各第２カラム領域１４の厚さは、１０μｍ以上４０μｍ以下であってもよい。各第２カラム領域１４の厚さは、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、または、３０μｍ以上４０μｍ以下であってもよい。各第２カラム領域１４の厚さは、１０μｍ以上２０μｍ以下であることが好ましい。
【0026】
半導体装置１は、ドリフト領域１１の表層部において外側領域６に形成されたｐ型のＦＬ（Field Limit）領域２１を含む。ＦＬ領域２１のｐ型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。ＦＬ領域２１のｐ型不純物濃度は、第２カラム領域１４のｐ型不純物濃度を超えていてもよい。
各ＦＬ領域２１は、第２カラム領域１４の厚さ未満の厚さを有している。各ＦＬ領域２１の厚さは、１μｍ以上１０μｍ以下であってもよい。各ＦＬ領域２１の厚さは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。各ＦＬ領域２１の厚さは、１μｍ以上４μｍ以下であることが好ましい。
各ＦＬ領域２１は、第２カラム領域１４の厚さ未満の厚さを有している。各ＦＬ領域２１の厚さは、１μｍ以上１０μｍ以下であってもよい。各ＦＬ領域２１の厚さは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。各ＦＬ領域２１の厚さは、１μｍ以上４μｍ以下であることが好ましい。
【0027】
この形態では、複数のＦＬ領域２１を含むＦＬ領域群が外側領域６に形成されている。複数のＦＬ領域２１は、外側領域６の帯領域９に形成されている。外側領域６のパッド領域８を通過する１つまたは複数のＦＬ領域２１が形成されていてもよい。複数のＦＬ領域２１は、セル領域７から離れる方向に間隔を空けて外側領域６に形成されている。ＦＬ領域２１の個数は、緩和すべき電界に応じて調整される。ＦＬ領域２１の個数は、１個以上４０個以下であってもよい。
【0028】
複数のＦＬ領域２１は、外側領域６に沿って延びる帯状にそれぞれ形成されている。複数のＦＬ領域２１は、具体的には、平面視において外側領域６に沿って延びる環状（この形態では四角環状）にそれぞれ形成されている。つまり、各ＦＬ領域２１は、ＦＬＲ（Field Limit Ring）領域として形成されている。これにより、複数のＦＬ領域２１は、平面視においてセル領域７を４方向から区画し、ＳＪ領域１２を取り囲んでいる。
【0029】
図３および図４を参照して、複数のＦＬ領域２１は、第１方向Ｘに沿って延びる第１領域２２、および、第２方向Ｙに沿って延びる第２領域２３をそれぞれ含む。各第１領域２２は、平面視において第２カラム領域１４に重なり、第２カラム領域１４に沿って延びている。つまり、複数のＦＬ領域２１（第１領域２２）は、複数の第２カラム領域１４と等しいピッチで形成されている。
【0030】
各第２領域２３は、平面視において複数の第１カラム領域１３および複数の第２カラム領域１４に交差（より具体的に直交）するように延びている。各ＦＬ領域２１において第２カラム領域１４に重なる部分のｐ型不純物濃度は、各ＦＬ領域２１において第１カラム領域１３に重なる部分のｐ型不純物濃度を超えている。
図３を参照して、半導体装置１は、外側領域６においてドリフト領域１１の表層部に形成されたｐ＋型の低抵抗領域３１を含む。図３では、低抵抗領域３１がドット状のハッチングによって示されている。
図３を参照して、半導体装置１は、外側領域６においてドリフト領域１１の表層部に形成されたｐ＋型の低抵抗領域３１を含む。図３では、低抵抗領域３１がドット状のハッチングによって示されている。
【0031】
低抵抗領域３１のｐ型不純物濃度は、第２カラム領域１４の不純物濃度を超えている。また、低抵抗領域３１のｐ型不純物濃度は、ＦＬ領域２１の不純物濃度を超えている。低抵抗領域３１のｐ型不純物濃度は、１×１０１７ｃｍ－３を超えて１×１０１８ｃｍ－３以下であることが好ましい。低抵抗領域３１のｐ型不純物濃度は、４×１０１７ｃｍ－３以上であることが特に好ましい。
【0032】
低抵抗領域３１は、第２カラム領域１４の厚さ未満の厚さを有している。低抵抗領域３１の厚さは、１μｍ以上１０μｍ以下であってもよい。低抵抗領域３１の厚さは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。低抵抗領域３１の厚さは、１μｍ以上４μｍ以下であることが好ましい。低抵抗領域３１の厚さは、ＦＬ領域２１の厚さと等しくてもよい。
【0033】
低抵抗領域３１は、外側領域６においてＦＬ領域２１に取り囲まれた領域内に形成されている。低抵抗領域３１は、具体的には、セル領域７およびＦＬ領域２１の間の領域に介在されている。低抵抗領域３１は、ＳＪ領域１２の一部の領域に重なっている。つまり、低抵抗領域３１は、複数の第１カラム領域１３および複数の第２カラム領域１４に重なっている。
【0034】
低抵抗領域３１において第２カラム領域１４に重なる部分のｐ型不純物濃度は、低抵抗領域３１において第１カラム領域１３に重なる部分のｐ型不純物濃度を超えている。低抵抗領域３１は、このような態様によって外側領域６の抵抗成分を低減させている。低抵抗領域３１は、具体的には、ＦＬ領域２１およびセル領域７の間に形成される電流経路の抵抗成分を低減させている。低抵抗領域３１は、さらに具体的には、外側領域６のパッド領域８に形成され、パッド領域８の抵抗成分を低減させている。低抵抗領域３１は、この形態では、パッド領域８のほぼ全域に形成されている。
【0035】
低抵抗領域３１は、この形態では、パッド領域８から帯領域９に引き出さ、帯領域９の抵抗成分を低減させている。低抵抗領域３１は、帯領域９において第１～第４側面５Ａ～５Ｄに沿って延びる帯状に形成され、セル領域７を４方向から区画している。低抵抗領域３１は、帯領域９において第１～第４側面５Ａ～５Ｄのうちの少なくとも１つに沿って延びる帯状に形成され、セル領域７を少なくとも１方向から区画していてもよい。
【0036】
低抵抗領域３１は、外側領域６からセル領域７内に引き出されている。これにより、低抵抗領域３１は、外側領域６内に位置する外周縁部およびセル領域７内に位置する内周縁部を含む。低抵抗領域３１の外周縁部は、ＦＬ領域２１からセル領域７側に間隔を空けて形成されている。低抵抗領域３１のパッド領域８側の内周縁部は、セル領域７内の第２カラム領域１４に接続されている。低抵抗領域３１の帯領域９側の内周縁部は、セル領域７内の第１カラム領域１３および第２カラム領域１４に接続されている。
【0037】
半導体装置１は、ドリフト領域１１の表層部において外側領域６の最外周に形成されたｎ＋型のチャネルストップ領域３２を含む。チャネルストップ領域３２は、ＦＬ領域２１から間隔を空けて第１～第４側面５Ａ～５ＤおよびＦＬ領域２１の間の領域に形成されている。
チャネルストップ領域３２は、平面視において第１～第４側面５Ａ～５Ｄに沿って帯状に延びている。チャネルストップ領域３２は、具体的には、平面視において第１～第４側面５Ａ～５Ｄに沿って延びる環状（この形態では四角環状）に形成されている。チャネルストップ領域３２は、セル領域７から拡がる空乏層が第１～第４側面５Ａ～５Ｄに到達することを抑制する。チャネルストップ領域３２は、第１～第４側面５Ａ～５Ｄから露出していてもよい。
チャネルストップ領域３２は、平面視において第１～第４側面５Ａ～５Ｄに沿って帯状に延びている。チャネルストップ領域３２は、具体的には、平面視において第１～第４側面５Ａ～５Ｄに沿って延びる環状（この形態では四角環状）に形成されている。チャネルストップ領域３２は、セル領域７から拡がる空乏層が第１～第４側面５Ａ～５Ｄに到達することを抑制する。チャネルストップ領域３２は、第１～第４側面５Ａ～５Ｄから露出していてもよい。
【0038】
図８を参照して、半導体装置１は、セル領域７において第１主面３の表層部に形成されたｐ型のチャネル領域４１を含む。チャネル領域４１は、ボディ領域とも称される。チャネル領域４１は、セル領域７の全域に形成され、セル領域７の本体を形成している。チャネル領域４１の周縁は、低抵抗領域３１の内周縁部に接続されている。
これにより、チャネル領域４１は、平面視においてＳＪ領域１２の一部の領域に重なっている。チャネル領域４１は、具体的には、平面視において第１カラム領域１３および第２カラム領域１４に重なっている。
これにより、チャネル領域４１は、平面視においてＳＪ領域１２の一部の領域に重なっている。チャネル領域４１は、具体的には、平面視において第１カラム領域１３および第２カラム領域１４に重なっている。
【0039】
チャネル領域４１は、第２カラム領域１４のｐ型不純物濃度を超えるｐ型不純物濃度を有している。チャネル領域４１のｐ型不純物濃度は、低抵抗領域３１のｐ型不純物濃度未満のｐ型不純物濃度を有している。チャネル領域４１のｐ型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。
半導体装置１は、セル領域７において第１主面３に形成された複数のトレンチゲート構造４２を含む。複数のトレンチゲート構造４２は、複数の第１カラム領域１３内にそれぞれ形成されている。これにより、複数のトレンチゲート構造４２は、１つの第２カラム領域１４を第２方向Ｙの両サイドから挟み込む態様で、複数の第１カラム領域１３に形成されている。
半導体装置１は、セル領域７において第１主面３に形成された複数のトレンチゲート構造４２を含む。複数のトレンチゲート構造４２は、複数の第１カラム領域１３内にそれぞれ形成されている。これにより、複数のトレンチゲート構造４２は、１つの第２カラム領域１４を第２方向Ｙの両サイドから挟み込む態様で、複数の第１カラム領域１３に形成されている。
【0040】
複数のトレンチゲート構造４２は、平面視において第１方向Ｘに沿って延びる帯状にそれぞれ形成されている。複数のトレンチゲート構造４２は、平面視において第２方向Ｙに沿って延びるストライプ状に形成されている。各トレンチゲート構造４２は、ゲートトレンチ４３、ゲート絶縁層４４およびゲート電極４５を含む。
ゲートトレンチ４３は、第１主面３を第２主面４に掘り下げることによって形成されている。ゲートトレンチ４３は、チャネル領域４１を貫通し、ドリフト領域１１に至っている。ゲートトレンチ４３は、側壁および底壁を含む。ゲートトレンチ４３の側壁は、チャネル領域４１およびドリフト領域１１を露出させている。ゲートトレンチ４３の底壁は、第２カラム領域１４の底部（カラムトレンチ１５の底壁）に対して第１主面３側に位置し、ドリフト領域１１を露出させている。
ゲートトレンチ４３は、第１主面３を第２主面４に掘り下げることによって形成されている。ゲートトレンチ４３は、チャネル領域４１を貫通し、ドリフト領域１１に至っている。ゲートトレンチ４３は、側壁および底壁を含む。ゲートトレンチ４３の側壁は、チャネル領域４１およびドリフト領域１１を露出させている。ゲートトレンチ４３の底壁は、第２カラム領域１４の底部（カラムトレンチ１５の底壁）に対して第１主面３側に位置し、ドリフト領域１１を露出させている。
【0041】
ゲートトレンチ４３は、第２カラム領域１４の幅（カラムトレンチ１５の幅）未満の幅を有している。ゲートトレンチ４３の幅は、０．１μｍ以上１μｍ以下であってもよい。ゲートトレンチ４３の幅は、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、または、０．８μｍ以上１μｍ以下であってもよい。ゲートトレンチ４３の幅は、０．１５μｍ以上０．５μｍ以下であることが好ましい。
【0042】
ゲートトレンチ４３は、第２カラム領域１４の厚さ（カラムトレンチ１５の深さ）未満の深さを有している。ゲートトレンチ４３の深さは、０．１μｍ以上５μｍ以下であってもよい。ゲートトレンチ４３の深さは、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。ゲートトレンチ４３の深さは、０．５μｍ以上３μｍ以下であることが好ましい。
【0043】
ゲート絶縁層４４は、ゲートトレンチ４３の内壁に沿って膜状に形成されている。ゲート絶縁層４４は、ゲートトレンチ４３内においてリセス空間を区画している。ゲート絶縁層４４は、１００ｎｍ以上２００ｎｍ以下の厚さを有していてもよい。
ゲート絶縁層４４は、ＳｉＯ２層、ＳｉＮ層、ＳｉＯＮ層、ＡｌＯ層、ＨｆＳｉＯ層およびＨｆＳｉＯＮ層のうちの少なくとも１種を含んでいてもよい。ゲート絶縁層４４は、ＳｉＯ２層、ＳｉＮ層、ＡｌＯ層、ＳｉＯＮ層、ＨｆＳｉＯ層またはＨｆＳｉＯＮ層からなる単層構造を有していてもよい。ゲート絶縁層４４は、ＳｉＯ２層、ＳｉＮ層、ＡｌＯ層、ＳｉＯＮ層、ＨｆＳｉＯ層およびＨｆＳｉＯＮ層のうちの少なくとも２つの層を任意の順序で積層させた積層構造を有していてもよい。ゲート絶縁層４４は、この形態では、ＳｉＯ２層からなる単層構造を有している。
ゲート絶縁層４４は、ＳｉＯ２層、ＳｉＮ層、ＳｉＯＮ層、ＡｌＯ層、ＨｆＳｉＯ層およびＨｆＳｉＯＮ層のうちの少なくとも１種を含んでいてもよい。ゲート絶縁層４４は、ＳｉＯ２層、ＳｉＮ層、ＡｌＯ層、ＳｉＯＮ層、ＨｆＳｉＯ層またはＨｆＳｉＯＮ層からなる単層構造を有していてもよい。ゲート絶縁層４４は、ＳｉＯ２層、ＳｉＮ層、ＡｌＯ層、ＳｉＯＮ層、ＨｆＳｉＯ層およびＨｆＳｉＯＮ層のうちの少なくとも２つの層を任意の順序で積層させた積層構造を有していてもよい。ゲート絶縁層４４は、この形態では、ＳｉＯ２層からなる単層構造を有している。
【0044】
ゲート電極４５は、ゲート絶縁層４４を挟んでゲートトレンチ４３に埋設されている。ゲート電極４５は、具体的には、ゲートトレンチ４３内においてゲート絶縁層４４によって区画されたリセス空間内に埋設されている。ゲート電極４５は、ｐ型ポリシリコンまたはｎ型ポリシリコンを含む。ゲート電極４５は、この形態では、ｎ型ポリシリコンを含む。
【0045】
半導体装置１は、チャネル領域４１の表層部に形成されたｎ＋型の複数のソース領域４６を含む。ソース領域４６のｎ型不純物濃度は、ドリフト領域１１のｎ型不純物濃度を超えている。ソース領域４６のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
複数のソース領域４６は、チャネル領域４１の表層部において複数のゲートトレンチ４３に沿う領域にそれぞれ形成されている。各ソース領域４６の底部は、チャネル領域４１の底部に対して第１主面３側の領域に位置している。各ソース領域４６は、第２カラム領域１４からゲートトレンチ４３側に間隔を空けて形成されている。各ソース領域４６は、ゲートトレンチ４３の側壁を被覆し、ゲート絶縁層４４を挟んでゲート電極４５に対向している。
複数のソース領域４６は、チャネル領域４１の表層部において複数のゲートトレンチ４３に沿う領域にそれぞれ形成されている。各ソース領域４６の底部は、チャネル領域４１の底部に対して第１主面３側の領域に位置している。各ソース領域４６は、第２カラム領域１４からゲートトレンチ４３側に間隔を空けて形成されている。各ソース領域４６は、ゲートトレンチ４３の側壁を被覆し、ゲート絶縁層４４を挟んでゲート電極４５に対向している。
【0046】
各ソース領域４６は、チャネル領域４１内においてドリフト領域１１との間でＳＪ－ＭＩＳＦＥＴのチャネルを画定する。チャネルは、チャネル領域４１においてゲート絶縁層４４に沿う領域に形成される。このように、セル領域７において互いに隣り合う複数の第２カラム領域１４の間の領域には、チャネル領域４１、トレンチゲート構造４２およびソース領域４６を含むＦＥＴ構造４７が形成されている。
【0047】
半導体装置１は、セル領域７において第１主面３の表層部に形成されたｐ＋型の複数のコンタクト領域４８を含む。コンタクト領域４８は、インベース領域とも称される。コンタクト領域４８は、第２カラム領域１４のｐ型不純物濃度を超えるｐ型不純物濃度を有している。コンタクト領域４８のｐ型不純物濃度は、チャネル領域４１のｐ型不純物濃度を超えている。コンタクト領域４８のｐ型不純物濃度は、低抵抗領域３１のｐ型不純物濃度を超えている。コンタクト領域４８のｐ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
【0048】
各コンタクト領域４８は、第１主面３においてゲートトレンチ４３から第２カラム領域１４側に間隔を空けてゲートトレンチ４３の側方に形成されている。各コンタクト領域４８は、具体的には、各第２カラム領域１４に重なるように形成され、各第２カラム領域１４に沿って延びる帯状に形成されている。
各コンタクト領域４８は、各第２カラム領域１４よりも幅広に形成されている。各コンタクト領域４８は、各第２カラム領域１４を被覆する被覆部、および、各第２カラム領域１４から露出する露出部を含む。各コンタクト領域４８の露出部は、各ソース領域４６に接続されている。
各コンタクト領域４８は、各第２カラム領域１４よりも幅広に形成されている。各コンタクト領域４８は、各第２カラム領域１４を被覆する被覆部、および、各第２カラム領域１４から露出する露出部を含む。各コンタクト領域４８の露出部は、各ソース領域４６に接続されている。
【0049】
図８を参照して、半導体装置１は、セル領域７において低抵抗領域３１の内周縁部に近接する領域に形成されたダミーＦＥＴ構造４９を含む。ダミーＦＥＴ構造４９は、ソース領域４６を含まない点を除いて、ＦＥＴ構造４７と同様の構造を有している。ダミーＦＥＴ構造４９は、低抵抗領域３１に近接する領域におけるｎｐｎ型の寄生バイポーラトランジスタの形成を抑制する。これにより、低抵抗領域３１を流れる電流が寄生バイポーラトランジスタによって増幅されることを抑制できる。
【0050】
ダミーＦＥＴ構造４９は、低抵抗領域３１の内周縁部によって被覆されていることが好ましい。これにより、低抵抗領域３１の内周縁部におけるｎｐｎ型の寄生バイポーラトランジスタの形成を適切に抑制できる。むろん、ダミーＦＥＴ構造４９は、低抵抗領域３１の内周縁部から間隔を空けて形成されていてもよい。
図５～図７を参照して、半導体装置１は、外側領域６において第１主面３を被覆する領域絶縁層５１を含む。領域絶縁層５１は、外側領域６（パッド領域８および帯領域９）のほぼ全域を被覆し、セル領域７を露出させている。つまり、領域絶縁層５１においてパッド領域８を被覆する部分は、平面視において四角形状に形成されている。また、領域絶縁層５１において帯領域９を被覆する部分は、第１～第４側面５Ａ～５Ｄに沿って延びる帯状に形成され、セル領域７を４方向から区画している。
図５～図７を参照して、半導体装置１は、外側領域６において第１主面３を被覆する領域絶縁層５１を含む。領域絶縁層５１は、外側領域６（パッド領域８および帯領域９）のほぼ全域を被覆し、セル領域７を露出させている。つまり、領域絶縁層５１においてパッド領域８を被覆する部分は、平面視において四角形状に形成されている。また、領域絶縁層５１において帯領域９を被覆する部分は、第１～第４側面５Ａ～５Ｄに沿って延びる帯状に形成され、セル領域７を４方向から区画している。
【0051】
領域絶縁層５１は、外側領域６においてＳＪ領域１２および低抵抗領域３１を被覆している。領域絶縁層５１は、具体的には、外側領域６において複数の第１カラム領域１３、複数の第２カラム領域１４、低抵抗領域３１および複数のＦＬ領域２１を被覆している。領域絶縁層５１は、低抵抗領域３１の一部（内周縁部）を露出させている。
領域絶縁層５１は、ＳｉＯ２層およびＳｉＮ層のいずれか一方または双方を含む単層構造または積層構造を有していてもよい。領域絶縁層５１は、複数のＳｉＯ２層を含む積層構造を有していてもよい。領域絶縁層５１は、ＳｉＯ２層の一例としてのＵＳＧ（Undoped Silicate Glass）層、ＰＳＧ（Phosphor Silicate Glass）層およびＢＰＳＧ（Boron Phosphor Silicate Glass）層のうちの少なくとも１つを含んでいてもよい。
領域絶縁層５１は、ＳｉＯ２層およびＳｉＮ層のいずれか一方または双方を含む単層構造または積層構造を有していてもよい。領域絶縁層５１は、複数のＳｉＯ２層を含む積層構造を有していてもよい。領域絶縁層５１は、ＳｉＯ２層の一例としてのＵＳＧ（Undoped Silicate Glass）層、ＰＳＧ（Phosphor Silicate Glass）層およびＢＰＳＧ（Boron Phosphor Silicate Glass）層のうちの少なくとも１つを含んでいてもよい。
【0052】
領域絶縁層５１は、１μｍ以上１０μｍ以下の厚さを有していてもよい。領域絶縁層５１の厚さは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。領域絶縁層５１の厚さは、２μｍ以上５μｍ以下であることが好ましい。領域絶縁層５１の厚さは、ゲート絶縁層４４の厚さを超えていることが好ましい。
【0053】
図５～図７を参照して、半導体装置１は、セル領域７において第１主面３を被覆する主面絶縁層５２を含む。主面絶縁層５２は、ゲートトレンチ４３から露出するゲート絶縁層４４に連なっている。主面絶縁層５２は、セル領域７から外側領域６に引き出され、領域絶縁層５１に連なっている。主面絶縁層５２は、低抵抗領域３１の内周縁部を被覆している。主面絶縁層５２は、領域絶縁層５１の厚さ未満の厚さを有している。主面絶縁層５２は、１００ｎｍ以上２００ｎｍ以下の厚さを有していてもよい。
【0054】
図５～図７を参照して、半導体装置１は、外側領域６において領域絶縁層５１の上に形成されたゲート配線層６１を含む。ゲート配線層６１は、ｐ型ポリシリコンまたはｎ型ポリシリコンを含む。ゲート配線層６１は、この形態では、ｎ型ポリシリコンを含む。ゲート配線層６１は、領域絶縁層５１の上に選択的に引き回され、ゲート信号をゲート電極４５に伝達する。
【0055】
ゲート配線層６１は、平面視においてＦＬ領域２１からセル領域７側に間隔を空けて形成されている。つまり、ゲート配線層６１は、領域絶縁層５１を挟んでＦＬ領域２１とは対向していない。ゲート配線層６１は、領域絶縁層５１を挟んで低抵抗領域３１に対向している。ゲート配線層６１の全域が、領域絶縁層５１を挟んで低抵抗領域３１に対向していてもよい。
【0056】
ゲート配線層６１は、領域絶縁層５１の上から主面絶縁層５２の上に引き出されている。これにより、ゲート配線層６１は、主面絶縁層５２を挟んで複数の第１カラム領域１３、複数の第２カラム領域１４および低抵抗領域３１に対向している。
ゲート配線層６１は、具体的には、パッド配線部６２および帯配線部６３を含む。パッド配線部６２は、領域絶縁層５１（主面絶縁層５２）においてパッド領域８を被覆する部分の上に形成されている。パッド配線部６２は、領域絶縁層５１（主面絶縁層５２）を挟んで複数の第１カラム領域１３、複数の第２カラム領域１４および低抵抗領域３１に対向している。
ゲート配線層６１は、具体的には、パッド配線部６２および帯配線部６３を含む。パッド配線部６２は、領域絶縁層５１（主面絶縁層５２）においてパッド領域８を被覆する部分の上に形成されている。パッド配線部６２は、領域絶縁層５１（主面絶縁層５２）を挟んで複数の第１カラム領域１３、複数の第２カラム領域１４および低抵抗領域３１に対向している。
【0057】
帯配線部６３は、パッド配線部６２から領域絶縁層５１（主面絶縁層５２）において帯領域９を被覆する部分の上に引き出されている。帯配線部６３は、この形態では、第１～第４側面５Ａ～５Ｄに沿って延びる帯状に形成され、セル領域７を４方向から区画している。帯配線部６３は、第１～第４側面５Ａ～５Ｄのうちの少なくとも２つに沿って延びる帯状に形成され、セル領域７を少なくとも２方向から区画していてもよい。
【0058】
帯配線部６３は、パッド配線部６２の幅未満の幅を有していてもよい。帯配線部６３は、領域絶縁層５１（主面絶縁層５２）を挟んで複数の第１カラム領域１３、複数の第２カラム領域１４および低抵抗領域３１に対向している。
帯配線部６３において第３側面５Ｃ（第４側面５Ｄ）に沿って延びる部分は、平面視において複数の第１カラム領域１３および複数の第２カラム領域１４に交差（より具体的に直交）している。帯配線部６３において第３側面５Ｃ（第４側面５Ｄ）に沿って延びる部分は、主面絶縁層５２の上からトレンチゲート構造４２に向けて引き出された引き出し部６４を含む（図６参照）。ゲート配線層６１の引き出し部６４は、ゲート電極４５に接続されている。
帯配線部６３において第３側面５Ｃ（第４側面５Ｄ）に沿って延びる部分は、平面視において複数の第１カラム領域１３および複数の第２カラム領域１４に交差（より具体的に直交）している。帯配線部６３において第３側面５Ｃ（第４側面５Ｄ）に沿って延びる部分は、主面絶縁層５２の上からトレンチゲート構造４２に向けて引き出された引き出し部６４を含む（図６参照）。ゲート配線層６１の引き出し部６４は、ゲート電極４５に接続されている。
【0059】
図５～図７を参照して、半導体装置１は、外側領域６において領域絶縁層５１の上に形成された等電位配線層６５を含む。等電位配線層６５は、ｐ型ポリシリコンまたはｎ型ポリシリコンを含む。等電位配線層６５は、この形態では、ｎ型ポリシリコンを含む。等電位配線層６５は、ゲート配線層６１から第１～第４側面５Ａ～５Ｄ側に間隔を空けて形成されている。等電位配線層６５は、この形態では、領域絶縁層５１の外周縁部の上に形成されている。
【0060】
等電位配線層６５は、第１～第４側面５Ａ～５Ｄに沿って延びる帯状に形成されている。等電位配線層６５は、具体的には、平面視において第１～第４側面５Ａ～５Ｄに沿って延びる環状（この形態では四角環状）に形成されている。等電位配線層６５は、平面視において低抵抗領域３１から第１～第４側面５Ａ～５Ｄ側に間隔を空けて形成されている。等電位配線層６５は、領域絶縁層５１を挟んでＳＪ領域１２に対向している。等電位配線層６５は、領域絶縁層５１を挟んで１つまたは複数のＦＬ領域２１に対向していてもよい。
【0061】
図５～図９を参照して、半導体装置１は、第１主面３の上に形成された中間絶縁層６６を含む。中間絶縁層６６は、外側領域６において領域絶縁層５１を被覆し、セル領域７において主面絶縁層５２を被覆している。中間絶縁層６６は、外側領域６においてゲート配線層６１および等電位配線層６５を被覆している。
中間絶縁層６６は、ＳｉＯ２層およびＳｉＮ層のいずれか一方または双方を含む単層構造または積層構造を有していてもよい。中間絶縁層６６は、複数のＳｉＯ２層を含む積層構造を有していてもよい。中間絶縁層６６は、ＳｉＯ２層の一例としてのＵＳＧ層、ＰＳＧ層およびＢＰＳＧ層のうちの少なくとも１つを含んでいてもよい。中間絶縁層６６は、この形態では、ＳｉＯ２層からなる単層構造を有している。
中間絶縁層６６は、ＳｉＯ２層およびＳｉＮ層のいずれか一方または双方を含む単層構造または積層構造を有していてもよい。中間絶縁層６６は、複数のＳｉＯ２層を含む積層構造を有していてもよい。中間絶縁層６６は、ＳｉＯ２層の一例としてのＵＳＧ層、ＰＳＧ層およびＢＰＳＧ層のうちの少なくとも１つを含んでいてもよい。中間絶縁層６６は、この形態では、ＳｉＯ２層からなる単層構造を有している。
【0062】
中間絶縁層６６は、０．１μｍ以上５μｍ以下の厚さを有していてもよい。中間絶縁層６６の厚さは、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。中間絶縁層６６の厚さは、１μｍ以上３μｍ以下であることが好ましい。中間絶縁層６６の厚さは、主面絶縁層５２の厚さを超えていることが好ましい。中間絶縁層６６の厚さは、領域絶縁層５１の厚さ未満であってもよい。
【0063】
中間絶縁層６６は、第１開口７１、第２開口７２、第３開口７３、第４開口７４および第５開口７５を含む。第１開口７１、第２開口７２、第３開口７３、第４開口７４および第５開口７５の個数や形状は任意である。
第１開口７１は、ゲート配線層６１を露出させている。第２開口７２は、低抵抗領域３１の内周縁部を露出させている。第２開口７２は、より具体的は、低抵抗領域３１の内周縁部、第２カラム領域１４およびコンタクト領域４８を露出させている。第２開口７２は、この形態では、チャネル領域４１も露出させている。
第１開口７１は、ゲート配線層６１を露出させている。第２開口７２は、低抵抗領域３１の内周縁部を露出させている。第２開口７２は、より具体的は、低抵抗領域３１の内周縁部、第２カラム領域１４およびコンタクト領域４８を露出させている。第２開口７２は、この形態では、チャネル領域４１も露出させている。
【0064】
第３開口７３は、セル領域７に複数形成されている。各第３開口７３は、セル領域７において対応する第２カラム領域１４、ソース領域４６およびコンタクト領域４８を露出させている。第４開口７４は、チャネルストップ領域３２を露出させている。第４開口７４は、この形態では、第１～第４側面５Ａ～５Ｄに連通している。第５開口７５は、等電位配線層６５を露出させている。
【0065】
半導体装置１は、外側領域６において中間絶縁層６６の上に形成されたゲートパッド電極８１（第１パッド電極）およびゲートフィンガー電極８２を含む。ゲートパッド電極８１は、導線（たとえばボンディングワイヤ）が接続される外部端子として機能する。
ゲートパッド電極８１は、中間絶縁層６６においてパッド領域８を被覆する部分の上に形成されている。ゲートパッド電極８１は、平面視においてパッド領域８の全域を被覆している。パッド領域８は、この形態では、外側領域６においてゲートパッド電極８１に対向する領域によって画定されている。ゲートパッド電極８１は、平面視において四角形状に形成されていてもよい。
ゲートパッド電極８１は、中間絶縁層６６においてパッド領域８を被覆する部分の上に形成されている。ゲートパッド電極８１は、平面視においてパッド領域８の全域を被覆している。パッド領域８は、この形態では、外側領域６においてゲートパッド電極８１に対向する領域によって画定されている。ゲートパッド電極８１は、平面視において四角形状に形成されていてもよい。
【0066】
ゲートパッド電極８１は、中間絶縁層６６を挟んでＳＪ領域１２の一部に対向している。つまり、ゲートパッド電極８１は、複数の第１カラム領域１３および複数の第２カラム領域１４に対向している。また、ゲートパッド電極８１は、中間絶縁層６６を挟んで低抵抗領域３１に対向している。ゲートパッド電極８１は、平面視においてチャネルストップ領域３２からセル領域７側に間隔を空けて形成されている。ゲートパッド電極８１は、中間絶縁層６６を挟んで１つまたは複数のＦＬ領域２１に対向していてもよい。
【0067】
ゲートパッド電極８１は、中間絶縁層６６の上から第１開口７１に入り込んでいる。ゲートパッド電極８１は、第１開口７１内においてゲート配線層６１に電気的に接続されている。
ゲートフィンガー電極８２は、ゲートパッド電極８１から中間絶縁層６６において帯領域９を被覆する部分の上に引き出されている。ゲートフィンガー電極８２は、帯領域９に沿って帯状に延びている。ゲートフィンガー電極８２は、この形態では、第１～側面５Ａ～５Ｄに沿って延び、半導体層２の内方（セル領域７）を４方向から区画している。
ゲートフィンガー電極８２は、ゲートパッド電極８１から中間絶縁層６６において帯領域９を被覆する部分の上に引き出されている。ゲートフィンガー電極８２は、帯領域９に沿って帯状に延びている。ゲートフィンガー電極８２は、この形態では、第１～側面５Ａ～５Ｄに沿って延び、半導体層２の内方（セル領域７）を４方向から区画している。
【0068】
つまり、ゲートパッド電極８１は、平面視において外側領域６に沿って延びる環状（具体的には、四角環状）に形成されている。ゲートフィンガー電極８２は、第１～第４側面５Ａ～５Ｄのうちの少なくとも１つに沿って延びる帯状に形成され、セル領域７を少なくとも１方向から区画していてもよい。
ゲートフィンガー電極８２は、中間絶縁層６６を挟んでＳＪ領域１２の一部に対向している。つまり、ゲートフィンガー電極８２は、複数の第１カラム領域１３および複数の第２カラム領域１４に対向している。また、ゲートフィンガー電極８２は、中間絶縁層６６を挟んで低抵抗領域３１に対向している。ゲートフィンガー電極８２は、平面視においてチャネルストップ領域３２からセル領域７側に間隔を空けて形成されている。ゲートパッド電極８１は、中間絶縁層６６を挟んで１つまたは複数のＦＬ領域２１に対向していてもよい。
ゲートフィンガー電極８２は、中間絶縁層６６を挟んでＳＪ領域１２の一部に対向している。つまり、ゲートフィンガー電極８２は、複数の第１カラム領域１３および複数の第２カラム領域１４に対向している。また、ゲートフィンガー電極８２は、中間絶縁層６６を挟んで低抵抗領域３１に対向している。ゲートフィンガー電極８２は、平面視においてチャネルストップ領域３２からセル領域７側に間隔を空けて形成されている。ゲートパッド電極８１は、中間絶縁層６６を挟んで１つまたは複数のＦＬ領域２１に対向していてもよい。
【0069】
ゲートフィンガー電極８２は、中間絶縁層６６の上から第１開口７１に入り込んでいる。ゲートフィンガー電極８２は、第１開口７１内においてゲート配線層６１に電気的に接続されている。ゲートパッド電極８１に印加されたゲート信号は、ゲート配線層６１に直接伝達されると同時に、ゲートフィンガー電極８２を介してゲート配線層６１に伝達される。これにより、ゲート信号がゲート配線層６１を介してゲート電極４５に伝達され、ＳＪ－ＭＩＳＦＥＴのチャネルがオンオフ制御される。
【0070】
半導体装置１は、セル領域７において第１主面３の上に形成されたソースパッド電極８３（第２パッド電極）を含む。ソースパッド電極８３は、導線（たとえばボンディングワイヤ）が接続される外部端子として機能する。ソースパッド電極８３は、ゲートパッド電極８１およびゲートフィンガー電極８２から間隔を空けて中間絶縁層６６の上に形成されている。
【0071】
ソースパッド電極８３は、中間絶縁層６６の上においてゲートパッド電極８１およびゲートフィンガー電極８２によって区画された領域を被覆している。ソースパッド電極８３は、この形態では、セル領域７の平面形状に整合する平面形状を有している。つまり、ソースパッド電極８３は、第１側面５Ａ側の辺の一部が第２側面５Ｂに向けて窪んだ形状に形成されている。
【0072】
ソースパッド電極８３は、セル領域７から外側領域６に引き出された引き出し部８４を含む。ソースパッド電極８３の引き出し部８４は、中間絶縁層６６を挟んで領域絶縁層５１を被覆している。また、ソースパッド電極８３の引き出し部８４は、中間絶縁層６６を挟んでゲート配線層６１に対向している。
ソースパッド電極８３は、中間絶縁層６６の上から第２開口７２に入り込んでいる。ソースパッド電極８３は、第２開口７２内において低抵抗領域３１に電気的に接続されている。ソースパッド電極８３は、この形態では、第２開口７２内において第２カラム領域１４、低抵抗領域３１、チャネル領域４１およびコンタクト領域４８に電気的に接続されている。つまり、低抵抗領域３１は、ソース接地されており、第２カラム領域１４等と同電位に固定されている。
ソースパッド電極８３は、中間絶縁層６６の上から第２開口７２に入り込んでいる。ソースパッド電極８３は、第２開口７２内において低抵抗領域３１に電気的に接続されている。ソースパッド電極８３は、この形態では、第２開口７２内において第２カラム領域１４、低抵抗領域３１、チャネル領域４１およびコンタクト領域４８に電気的に接続されている。つまり、低抵抗領域３１は、ソース接地されており、第２カラム領域１４等と同電位に固定されている。
【0073】
また、ソースパッド電極８３は、中間絶縁層６６の上から第３開口７３に入り込んでいる。ソースパッド電極８３は、第３開口７３内においてチャネル領域４１、ソース領域４６およびコンタクト領域４８に電気的に接続されている。ソースパッド電極８３に印加されたソース信号（たとえば基準電圧）は、第２カラム領域１４、低抵抗領域３１、チャネル領域４１、ソース領域４６およびコンタクト領域４８に伝達される。
【0074】
半導体装置１は、外側領域６において第１主面３の上に形成された等電位電極８５を含む。等電位電極８５は、ゲートパッド電極８１から第１～第４側面５Ａ～５Ｄ側に間隔を空けて中間絶縁層６６の上に形成されている。
等電位電極８５は、具体的には、平面視において低抵抗領域３１から第１～第４側面５Ａ～５Ｄ側に間隔を空けて形成されている。等電位電極８５は、第１～第４側面５Ａ～５Ｄに沿って延びる帯状に形成されている。等電位電極８５は、具体的には、平面視において第１～第４側面５Ａ～５Ｄに沿って延びる環状（この形態では四角環状）に形成されている。
等電位電極８５は、具体的には、平面視において低抵抗領域３１から第１～第４側面５Ａ～５Ｄ側に間隔を空けて形成されている。等電位電極８５は、第１～第４側面５Ａ～５Ｄに沿って延びる帯状に形成されている。等電位電極８５は、具体的には、平面視において第１～第４側面５Ａ～５Ｄに沿って延びる環状（この形態では四角環状）に形成されている。
【0075】
等電位電極８５は、中間絶縁層６６の上から第４開口７４および第５開口７５に入り込んでいる。等電位電極８５は、第４開口７４内においてチャネルストップ領域３２に電気的に接続されている。等電位電極８５は、第５開口７５内において等電位配線層６５に電気的に接続されている。
ゲートパッド電極８１、ゲートフィンガー電極８２、ソースパッド電極８３および等電位電極８５は、第１主面３側からこの順に積層されたバリア電極層９６および本体電極層９７を含む積層構造をそれぞれ有している。バリア電極層９６は、Ｔｉ層およびＴｉＮ層のうちの少なくとも１を含むことが好ましい。本体電極層９７は、バリア電極層９６の抵抗値未満の抵抗値を有している。本体電極層９７は、純Ａｌ層、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含む。本体電極層９７の厚さは、バリア電極層９６の厚さを超えている。
ゲートパッド電極８１、ゲートフィンガー電極８２、ソースパッド電極８３および等電位電極８５は、第１主面３側からこの順に積層されたバリア電極層９６および本体電極層９７を含む積層構造をそれぞれ有している。バリア電極層９６は、Ｔｉ層およびＴｉＮ層のうちの少なくとも１を含むことが好ましい。本体電極層９７は、バリア電極層９６の抵抗値未満の抵抗値を有している。本体電極層９７は、純Ａｌ層、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含む。本体電極層９７の厚さは、バリア電極層９６の厚さを超えている。
【0076】
図５を参照して、半導体装置１は、領域絶縁層５１およびゲートパッド電極８１の間の領域に介在され、ゲートパッド電極８１の一部を第１主面３から引き離す離間絶縁層９１を含む。離間絶縁層９１は、ゲートパッド電極８１および半導体層２の間に形成される容量成分を低減し、外側領域６の電界を緩和する。
離間絶縁層９１は、具体的には、ゲートパッド電極８１および低抵抗領域３１の間の容量成分を低減する。また、離間絶縁層９１は、ゲートパッド電極８１およびＦＬ領域２１の間の容量成分を低減する。これにより、低抵抗領域３１やＦＬ領域２１を流れる電流に起因する不所望な電界集中を抑制できるから、耐圧を向上できる。
離間絶縁層９１は、具体的には、ゲートパッド電極８１および低抵抗領域３１の間の容量成分を低減する。また、離間絶縁層９１は、ゲートパッド電極８１およびＦＬ領域２１の間の容量成分を低減する。これにより、低抵抗領域３１やＦＬ領域２１を流れる電流に起因する不所望な電界集中を抑制できるから、耐圧を向上できる。
【0077】
離間絶縁層９１は、この形態では、中間絶縁層６６およびゲートパッド電極８１の間に介在されている。ゲートパッド電極８１のうち離間絶縁層９１の上に位置する部分は、ゲートパッド電極８１のうち中間絶縁層６６の上に位置する部分よりも上方に位置している。この形態では、ゲートパッド電極８１のうち離間絶縁層９１に接する部分が、ゲートパッド電極８１のうち中間絶縁層６６に接する部分よりも上方に位置している。
【0078】
図６および図７を参照して、離間絶縁層９１は、この形態では、領域絶縁層５１およびゲートフィンガー電極８２の間の領域にも介在されている。これにより、ゲートフィンガー電極８２の一部は、離間絶縁層９１によって第１主面３から引き離されている。離間絶縁層９１は、ゲートフィンガー電極８２および半導体層２の間に形成される容量成分を低減し、外側領域６の電界を緩和している。
【0079】
図５～図７を参照して、半導体装置１は、半導体層２の第２主面４の上に形成されたドレインパッド電極９２を含む。ドレインパッド電極９２は、ドレイン領域１０との間でオーミック接触を形成している。ドレインパッド電極９２は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。
ドレインパッド電極９２は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２種を任意の順序で積層させた積層構造を有していてもよい。ドレインパッド電極９２は、オーミック電極としてのＴｉ層を含むことが好ましい。ドレインパッド電極９２は、第２主面４側からこの順に積層されたＴｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層を含む積層構造を有していてもよい。
ドレインパッド電極９２は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２種を任意の順序で積層させた積層構造を有していてもよい。ドレインパッド電極９２は、オーミック電極としてのＴｉ層を含むことが好ましい。ドレインパッド電極９２は、第２主面４側からこの順に積層されたＴｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層を含む積層構造を有していてもよい。
【0080】
図９は、図８に対応する図であって、比較例に係る半導体装置１０１を電気的構造と共に示す要部拡大図である。図９において図８に示された構造に対応する構造については、同一の参照符号を付して説明を省略する。
図９を参照して、比較例に係る半導体装置１０１は、低抵抗領域３１に代えて高抵抗領域１０２を有している。高抵抗領域１０２は、第２カラム領域１４のｐ型不純物濃度以下のｐ型不純物濃度を有している。また、高抵抗領域１０２は、ＦＬ領域２１のｐ型不純物濃度以下のｐ型不純物濃度を有している。
図９を参照して、比較例に係る半導体装置１０１は、低抵抗領域３１に代えて高抵抗領域１０２を有している。高抵抗領域１０２は、第２カラム領域１４のｐ型不純物濃度以下のｐ型不純物濃度を有している。また、高抵抗領域１０２は、ＦＬ領域２１のｐ型不純物濃度以下のｐ型不純物濃度を有している。
【0081】
ＳＪ－ＭＩＳＦＥＴの逆回復動作時では、ソースパッド電極８３およびドレインパッド電極９２の間に逆バイアス電圧ＶＲが印加され、ドレインパッド電極９２からソースパッド電極８３に逆回復電流ＩＲが流れる。逆回復電流ＩＲは、複数の第２カラム領域１４を介してソースパッド電極８３に流れ込む第１逆回復電流ＩＲ１、および、低抵抗領域３１を介してソースパッド電極８３側に流れ込む第２逆回復電流ＩＲ２を含む。
【0082】
第２逆回復電流ＩＲ２は、高抵抗領域１０２がゲートパッド電極８１（領域絶縁層５１）によって遮蔽されているという構造上、ソースパッド電極８３に排出されるまでに比較的長い電流経路を有する高抵抗領域１０２を通過せざるを得ない。
その結果、第２逆回復電流ＩＲ２に起因する高抵抗領域１０２の局所的な温度上昇によって、半導体層２の破壊耐量であるｄｉ／ｄｔ耐量が低下する。高抵抗領域１０２の局所的な温度上昇は、ソースパッド電極８３の周縁部において第１逆回復電流ＩＲ１および第２逆回復電流ＩＲ２に起因して発生する傾向がある。
その結果、第２逆回復電流ＩＲ２に起因する高抵抗領域１０２の局所的な温度上昇によって、半導体層２の破壊耐量であるｄｉ／ｄｔ耐量が低下する。高抵抗領域１０２の局所的な温度上昇は、ソースパッド電極８３の周縁部において第１逆回復電流ＩＲ１および第２逆回復電流ＩＲ２に起因して発生する傾向がある。
【0083】
そこで、半導体装置１では、半導体層２においてゲートパッド電極８１（領域絶縁層５１）の直下の領域を低抵抗領域３１によって低抵抗化している。低抵抗領域３１は、第２カラム領域１４のｐ型不純物濃度を超えるｐ型不純物濃度を有している。また、低抵抗領域３１は、ＦＬ領域２１のｐ型不純物濃度を超えるｐ型不純物濃度を有している。また、低抵抗領域３１は、ソースパッド電極８３に電気的に接続されている。
【0084】
これにより、低抵抗領域３１を介してソースパッド電極８３に逆回復電流ＩＲを流し込むことができるから、半導体層２におけるゲートパッド電極８１（領域絶縁層５１）の直下の領域の温度上昇を抑制できる。また、ソースパッド電極８３の周縁部での局所的な温度上昇を抑制できる。よって、ｄｉ／ｄｔ耐量（逆回復電流ＩＲに起因する破壊耐量）の低下を抑制できる半導体装置１を提供できる。
【0085】
また、低抵抗領域３１は、第２カラム領域１４に接続された内周縁部を有している。また、ソースパッド電極８３は、低抵抗領域３１の内周縁部および第２カラム領域１４に電気的に接続されている。これにより、逆回復電流ＩＲの排出路における抵抗成分を適切に抑制できるから、局所的な温度上昇を適切に抑制できる。
また、半導体装置１は、離間絶縁層９１を含む。離間絶縁層９１は、領域絶縁層５１およびゲートパッド電極８１の間の領域に介在され、ゲートパッド電極８１の一部を第１主面３から引き離す。離間絶縁層９１によれば、ゲートパッド電極８１および半導体層２の間に形成される容量成分を低減し、外側領域６の電界を緩和できる。これにより、外側領域６を流れる電流に起因する不所望な電界集中を抑制できるから、耐圧を向上できる。
また、半導体装置１は、離間絶縁層９１を含む。離間絶縁層９１は、領域絶縁層５１およびゲートパッド電極８１の間の領域に介在され、ゲートパッド電極８１の一部を第１主面３から引き離す。離間絶縁層９１によれば、ゲートパッド電極８１および半導体層２の間に形成される容量成分を低減し、外側領域６の電界を緩和できる。これにより、外側領域６を流れる電流に起因する不所望な電界集中を抑制できるから、耐圧を向上できる。
【0086】
低抵抗領域３１のイオン注入量およびｄｉ／ｄｔ耐量の関係を測定した結果を図１０に示す。図１０は、ｄｉ／ｄｔ耐量およびイオン注入量の関係を示すグラフである。図１０において縦軸は逆回復動作時におけるｄｉ／ｄｔ耐量［Ａ／μｓ］を示し、横軸は低抵抗領域３１のイオン注入量［ｃｍ－２］を示している。
図１０を参照して、低抵抗領域３１のイオン注入量を１×１０１４ｃｍ－２から２×１０１５ｃｍ－２まで増加させると、ｄｉ／ｄｔ耐量が２００Ａ／μｓから９００Ａ／μｓまで向上した。５×１０１４ｃｍ－２以上のイオン注入量でｄｉ／ｄｔ耐量が飽和したのは、測定限界のためである。
図１０を参照して、低抵抗領域３１のイオン注入量を１×１０１４ｃｍ－２から２×１０１５ｃｍ－２まで増加させると、ｄｉ／ｄｔ耐量が２００Ａ／μｓから９００Ａ／μｓまで向上した。５×１０１４ｃｍ－２以上のイオン注入量でｄｉ／ｄｔ耐量が飽和したのは、測定限界のためである。
【0087】
低抵抗領域３１は、１×１０１４ｃｍ－２を超えて２×１０１５ｃｍ－２以下のイオン注入量を有していることが好ましい。このイオン注入量を低抵抗領域３１のｐ型不純物濃度に変換すると、２×１０１６ｃｍ－３を超えて１×１０１８ｃｍ－３以下である。低抵抗領域３１は、３×１０１４ｃｍ－２以上２×１０１５ｃｍ－２以下のイオン注入量を有していることが特に好ましい。このイオン注入量を低抵抗領域３１のｐ型不純物濃度に変換すると、２×１０１７ｃｍ－３以上２×１０１８ｃｍ－３以下である。このｐ型不純物濃度を有する低抵抗領域３１によれば、比較的高いｄｉ／ｄｔ耐量を実現できる。
【0088】
本発明の実施形態は、さらに他の形態で実施できる。
前述の実施形態では、カラムトレンチ１５およびｐ型ポリシリコン１６を含むトレンチ構造を有する第２カラム領域１４が形成された例について説明した。しかし、第２カラム領域１４は、イオン注入法によってカラム状に形成されていてもよい。また、第２カラム領域１４は、イオン注入法およびエピタキシャル成長法を交互に繰り返すマルチエピタキシャル成長法によってカラム状に形成されていてもよい。
前述の実施形態では、カラムトレンチ１５およびｐ型ポリシリコン１６を含むトレンチ構造を有する第２カラム領域１４が形成された例について説明した。しかし、第２カラム領域１４は、イオン注入法によってカラム状に形成されていてもよい。また、第２カラム領域１４は、イオン注入法およびエピタキシャル成長法を交互に繰り返すマルチエピタキシャル成長法によってカラム状に形成されていてもよい。
【0089】
前述の実施形態では、セル領域７にトレンチゲート構造４２が形成された例について説明した。しかし、トレンチゲート構造４２に代えてプレーナゲート構造が形成されてもよい。この場合、第１主面３を被覆するゲート絶縁層４４、および、ゲート絶縁層４４を挟んでチャネル領域４１およびソース領域４６に対向するゲート電極４５が、第１カラム領域１３の上に形成される。
【0090】
前述の実施形態では、パッド領域８のほぼ全域に低抵抗領域３１が形成された例について説明した。しかし、低抵抗領域３１は、パッド領域８の一部の領域（低抵抗化すべき領域）に形成されていてもよい。パッド領域８の一部の領域は、たとえば、低抵抗領域３１が存在しない場合に、パッド領域８において温度上昇が顕著にみられる領域であってもよい。また、低抵抗領域３１は、パッド領域８の周縁に沿って延びる帯状に形成されていてもよい。
【0091】
また、前述の実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
【符号の説明】
【0092】
１ 半導体装置
２ 半導体層
３ 第１主面
１１ ドリフト領域
１２ ＳＪ領域
１３ 第１カラム領域
１４ 第２カラム領域
２１ ＦＬ領域
３１ 低抵抗領域
４１ チャネル領域
４４ ゲート絶縁層
４５ ゲート電極
４７ ＦＥＴ構造
５１ 領域絶縁層
８１ ゲートパッド電極
８３ ソースパッド電極
２ 半導体層
３ 第１主面
１１ ドリフト領域
１２ ＳＪ領域
１３ 第１カラム領域
１４ 第２カラム領域
２１ ＦＬ領域
３１ 低抵抗領域
４１ チャネル領域
４４ ゲート絶縁層
４５ ゲート電極
４７ ＦＥＴ構造
５１ 領域絶縁層
８１ ゲートパッド電極
８３ ソースパッド電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】