(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-03-26
(45)【発行日】2024-04-03
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240327BHJP
H01L 29/06 20060101ALI20240327BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652Q
H01L29/78 652N
H01L29/78 652S
H01L29/78 652M
H01L29/78 653C
H01L29/78 652P
H01L29/06 301F
H01L29/06 301V
【請求項の数】
8
(21)【出願番号】P 2020089941
(22)【出願日】2020-05-22
(65)【公開番号】P2021184443
(43)【公開日】2021-12-02
【審査請求日】2023-03-23
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】篠田 智晃
(72)【発明者】
【氏名】片岡 肇
【審査官】河合 俊英
(56)【参考文献】
【文献】米国特許出願公開第２００７／０２９６０２９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０１７０２８６（ＵＳ，Ａ１）
【文献】特開２０１１－１９９１０９（ＪＰ，Ａ）
【文献】特開平１１－２３３７６５（ＪＰ，Ａ）
【文献】特開２００８－２０５４３９（ＪＰ，Ａ）
【文献】特開２００８－００４７７２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／０６
(57)【特許請求の範囲】
【請求項1】
主面を有する半導体チップと、前記主面の表層部に形成された第１導電型のドリフト領域と、
前記ドリフト領域の表層部に形成された第２導電型のボディ領域と、
前記ボディ領域を貫通するように前記主面に形成された第１トレンチに第１絶縁体を挟んで上下方向に埋設された第１上電極および第１下電極を含み、前記第１上電極および前記第１下電極の双方にゲート電位が印加される第１ゲート構造と、
前記ボディ領域を貫通するように前記主面に形成された第２トレンチに第２絶縁体を挟んで上下方向に埋設された第２上電極および第２下電極を含み、前記第２上電極に前記ゲート電位が印加され、前記第２下電極にソース電位が印加される第２ゲート構造と、
前記ボディ領域の表層部において前記第１ゲート構造に沿う領域に形成され、前記ドリフト領域との間で第１チャネルを形成する第１導電型の第１ソース領域と、
前記ボディ領域の表層部において前記第２ゲート構造に沿う領域に形成され、前記ドリフト領域との間で第２チャネルを形成する第１導電型の第２ソース領域と、を含み、
前記第１ゲート構造は、前記主面に沿う一方方向に延び、
前記第２ゲート構造は、前記一方方向に交差する交差方向に延びており、
前記第２ゲート構造は、前記交差方向に前記第１ゲート構造に対向している、半導体装置。
【請求項2】
主面を有する半導体チップと、
前記主面の表層部に形成された第１導電型のドリフト領域と、
前記ドリフト領域の表層部に形成された第２導電型のボディ領域と、
前記ボディ領域を貫通するように前記主面に形成された第１トレンチに第１絶縁体を挟んで上下方向に埋設された第１上電極および第１下電極を含み、前記第１上電極および前記第１下電極の双方にゲート電位が印加される第１ゲート構造と、
前記ボディ領域を貫通するように前記主面に形成された第２トレンチに第２絶縁体を挟んで上下方向に埋設された第２上電極および第２下電極を含み、前記第２上電極に前記ゲート電位が印加され、前記第２下電極にソース電位が印加される第２ゲート構造と、
前記ボディ領域の表層部において前記第１ゲート構造に沿う領域に形成され、前記ドリフト領域との間で第１チャネルを形成する第１導電型の第１ソース領域と、
前記ボディ領域の表層部において前記第２ゲート構造に沿う領域に形成され、前記ドリフト領域との間で第２チャネルを形成する第１導電型の第２ソース領域と、を含み、
前記第１ゲート構造は、前記主面に沿う一方方向に延び、
前記第２ゲート構造は、前記一方方向に交差する交差方向に延びており、
前記第２ゲート構造は、前記一方方向に前記第１ゲート構造に対向している、半導体装置。
【請求項3】
前記第１ゲート構造および前記第２ゲート構造を被覆する層間絶縁膜と、前記層間絶縁膜の上に形成され、平面視において前記第１ゲート構造および前記第２ゲート構造に交差するように延び、前記第１上電極、前記第１下電極および前記第２上電極に電気的に接続されたゲート配線と、
前記ゲート配線から間隔を空けて前記層間絶縁膜の上に形成され、前記第２下電極に電気的に接続されたソースパッドと、をさらに含む、請求項１または２に記載の半導体装置。
【請求項4】
前記層間絶縁膜の上に形成され、前記ゲート配線に接続されたゲートパッドをさらに含む、請求項３に記載の半導体装置。
【請求項5】
複数の前記第１ゲート構造を含み、複数の前記第２ゲート構造を含む、請求項１～４のいずれか一項に記載の半導体装置。
【請求項6】
前記層間絶縁膜に埋設され、前記第１上電極に電気的に接続された第１接続電極と、前記層間絶縁膜に埋設され、前記第１下電極に電気的に接続された第２接続電極と、
前記層間絶縁膜に埋設され、前記第２上電極に電気的に接続された第３接続電極と、
前記層間絶縁膜に埋設され、前記第２下電極に電気的に接続された第４接続電極と、をさらに含み、
前記ゲート配線は、前記第１接続電極、前記第２接続電極および前記第３接続電極に接続され、
前記ソースパッドは、前記第４接続電極に電気的に接続されている、請求項３または４に記載の半導体装置。
【請求項7】
前記第１接続電極は、平面視において前記第１ゲート構造に重なっており、前記第２接続電極は、平面視において前記第１ゲート構造に重なっており、
前記第３接続電極は、平面視において前記第２ゲート構造に重なっており、
前記第４接続電極は、平面視において前記第２ゲート構造に重なっている、請求項６に記載の半導体装置。
【請求項8】
前記第１ゲート構造は、前記第１下電極の一部からなり、前記第１絶縁体を挟んで前記第１トレンチの開口側に引き出された第１引き出し電極を含み、前記第２ゲート構造は、前記第２下電極の一部からなり、前記第２絶縁体を挟んで前記第２トレンチの開口側に引き出された第２引き出し電極を含み、
前記第２接続電極は、前記第１引き出し電極に接続され、
前記第４接続電極は、前記第２引き出し電極に接続されている、請求項６または７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複数の単位セルを含む電界効果トランジスタを備えた半導体装置に関する。
【背景技術】
【0002】
特許文献１は、複数の単位セルを含む電界効果トランジスタの一例としてのトレンチ内ダブルゲート型バーティカルパワーＭＯＳＦＥＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えた半導体装置を開示している。この半導体装置は、具体的には、半導体基板、ｎ型のドリフト領域、ｐ型のチャネル領域（ボディ領域）、複数のトレンチ内ダブルゲート構造、および、ｎ型のソース領域を含む。
【0003】
ドリフト領域は、半導体基板の表層部に形成されている。チャネル領域は、ドリフト領域の表層部に形成されている。複数のトレンチ内ダブルゲート構造は、トレンチ、ゲート電極、フィールドプレート電極、ゲート酸化膜、フィールドプレート周辺絶縁膜、および、フィールドプレート・ゲート間絶縁膜をそれぞれ含む。トレンチは、チャネル領域を貫通するように半導体基板に形成されている。ゲート電極は、トレンチ内の開口側に埋設されている。フィールドプレート電極は、トレンチ内の底壁側に埋設されている。
【0004】
ゲート酸化膜は、トレンチおよびゲート電極の間に介在している。フィールドプレート周辺絶縁膜は、トレンチおよびフィールドプレート電極の間に介在している。フィールドプレート・ゲート間絶縁膜は、ゲート電極およびフィールドプレート電極の間に介在している。ゲート電極およびフィールドプレート電極の双方には、ゲート電位が印加される。複数のソース領域は、チャネル領域の表層部において複数のトレンチ内ダブルゲート構造に沿う領域にそれぞれ形成されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１１－１９９１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の一実施形態は、複数の単位セルを含む電界効果トランジスタを備えた構造において、消費電力の増加を抑制しながら、スイッチング下降時間を短縮できる半導体装置を提供する。
【課題を解決するための手段】
【0007】
本発明の一実施形態は、半導体チップと、第１オン抵抗成分および第１帰還容量成分を有する第１単位セル、ならびに、前記第１オン抵抗成分に対して並列成分を成し、前記第１オン抵抗成分を超える第２オン抵抗成分、および、前記第１帰還容量成分に対して並列成分を成し、前記第１帰還容量成分未満の第２帰還容量成分を有する第２単位セルによって構成された複数の単位セルを含み、前記半導体チップに形成された電界効果トランジスタと、を含む、半導体装置を提供する。
【0008】
本発明の一実施形態は、主面を有する半導体チップと、前記主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域の表層部に形成された第２導電型のボディ領域と、前記ボディ領域を貫通するように前記主面に形成された第１トレンチに第１絶縁体を挟んで上下方向に埋設された第１上電極および第１下電極を含み、前記第１上電極および前記第１下電極の双方にゲート電位が印加される第１ゲート構造と、前記ボディ領域を貫通するように前記主面に形成された第２トレンチに第２絶縁体を挟んで上下方向に埋設された第２上電極および第２下電極を含み、前記第２上電極に前記ゲート電位が印加され、前記第２下電極にソース電位が印加される第２ゲート構造と、前記ボディ領域の表層部において前記第１ゲート構造に沿う領域に形成され、前記ドリフト領域との間で第１チャネルを形成する第１導電型の第１ソース領域と、前記ボディ領域の表層部において前記第２ゲート構造に沿う領域に形成され、前記ドリフト領域との間で第２チャネルを形成する第１導電型の第２ソース領域と、を含む、半導体装置を提供する。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、添付図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図１に示す半導体チップ３の第１主面４の構造を示す平面図である。図４は、図３に示す構造からセル領域１２の一部を抽出した拡大平面図である。図５は、図４に示すV-V線に沿う断面図である。図６は、図４に示すVI-VI線に沿う断面図である。図７は、図５に示す単位セル２２の拡大断面図である。
図１は、本発明の第１実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図１に示す半導体チップ３の第１主面４の構造を示す平面図である。図４は、図３に示す構造からセル領域１２の一部を抽出した拡大平面図である。図５は、図４に示すV-V線に沿う断面図である。図６は、図４に示すVI-VI線に沿う断面図である。図７は、図５に示す単位セル２２の拡大断面図である。
【0011】
図８は、図３に示す構造から第１単位セル２２Ａを抽出した拡大平面図である。図９は、図８に示すIX-IX線に沿う断面図である。図１０は、図３に示す構造から第２単位セル２２Ｂを抽出した拡大平面図である。図１１は、図１０に示すXI-XI線に沿う断面図である。図１２は、第１単位セル２２Ａおよび第２単位セル２２Ｂの電気的な接続形態を説明するための図である。図１３は、第１単位セル２２Ａおよび第２単位セル２２Ｂの電気的な接続形態を説明するための電気回路図である。
【0012】
図１および図２を参照して、半導体装置１は、この形態（this embodiment）では、電界効果トランジスタの一例としてのトレンチ絶縁ゲート型のＭＩＳＦＥＴ２（Metal Insulator Semiconductor Field Effect Transistor）を備えたスイッチングデバイスである。図２では、ＭＩＳＦＥＴ２が回路記号によって簡略化して示されている。
半導体装置１は、直方体形状に形成された半導体チップ３を含む。半導体チップ３は、この形態では、シリコン製のＳｉチップからなる。半導体チップ３は、一方側の第１主面４、他方側の第２主面５、ならびに、第１主面４および第２主面５を接続する第１～第４側面６Ａ～６Ｄを含む。第１主面４および第２主面５は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（具体的には長方形状）に形成されている。
半導体装置１は、直方体形状に形成された半導体チップ３を含む。半導体チップ３は、この形態では、シリコン製のＳｉチップからなる。半導体チップ３は、一方側の第１主面４、他方側の第２主面５、ならびに、第１主面４および第２主面５を接続する第１～第４側面６Ａ～６Ｄを含む。第１主面４および第２主面５は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（具体的には長方形状）に形成されている。
【0013】
第１～第４側面６Ａ～６Ｄは、第１側面６Ａ、第２側面６Ｂ、第３側面６Ｃおよび第４側面６Ｄを含む。第１側面６Ａおよび第２側面６Ｂは、第１主面４に沿う第１方向Ｘに延び、第１方向Ｘに交差する第２方向Ｙに対向している。第２方向Ｙは、具体的には、第１方向Ｘに直交している。第１側面６Ａおよび第２側面６Ｂは、半導体チップ３の短辺を形成している。第３側面６Ｃおよび第４側面６Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第３側面６Ｃおよび第４側面６Ｄは、半導体チップ３の長辺を形成している。
【0014】
半導体装置１は、半導体チップ３の第２主面５の表層部に形成されたｎ型（第１導電型）のドレイン領域７（第１不純物領域）を含む。ドレイン領域７は、ＭＩＳＦＥＴ２のドレインを形成している。ドレイン領域７は、第２主面５の表層部の全域に形成され、第２主面５および第１～第４側面６Ａ～６Ｄから露出している。ドレイン領域７のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。ドレイン領域７は、この形態では、ｎ型の半導体基板（Ｓｉ基板）によって形成されている。
【0015】
ドレイン領域７の厚さは、１０μｍ以上４５０μｍ以下であってもよい。ドレイン領域７の厚さは、１０μｍ以上５０μｍ以下、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、３５０μｍ以上４５０μｍ以下であってもよい。ドレイン領域７の厚さは、５０μｍ以上１５０μｍ以下であることが好ましい。
【0016】
半導体装置１は、半導体チップ３の第１主面４の表層部に形成されたｎ型のドリフト領域８（第２不純物領域）を含む。ドリフト領域８は、ドレイン領域７と共にＭＩＳＦＥＴ２のドレインを形成している。ドリフト領域８は、ドレイン領域７に電気的に接続されるように第１主面４の表層部の全域に形成され、第１主面４および第１～第４側面６Ａ～６Ｄから露出している。
【0017】
ドリフト領域８は、ドレイン領域７のｎ型不純物濃度未満のｎ型不純物濃度を有している。ドリフト領域８のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。ドリフト領域８は、この形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
ドリフト領域８は、ドレイン領域７の厚さ未満の厚さを有している。ドリフト領域８の厚さは、５μｍ以上２０μｍ以下であってもよい。ドリフト領域８の厚さは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。ドリフト領域８の厚さは、５μｍ以上１５μｍ以下であることが好ましい。
ドリフト領域８は、ドレイン領域７の厚さ未満の厚さを有している。ドリフト領域８の厚さは、５μｍ以上２０μｍ以下であってもよい。ドリフト領域８の厚さは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。ドリフト領域８の厚さは、５μｍ以上１５μｍ以下であることが好ましい。
【0018】
図３～図７を参照して、半導体装置１は、第１主面４に設定された活性領域１０を含む。活性領域１０は、ＭＩＳＦＥＴ２が形成される領域である。活性領域１０は、この形態では、第１主面４に１つだけ設定されている。つまり、半導体装置１は、この形態では、単一の活性領域１０を含むディスクリートデバイスからなる。活性領域１０は、第１～第４側面６Ａ～６Ｄから内方に間隔を空けて第１主面４の中央部に設定されている。活性領域１０は、第１～第４側面６Ａ～６Ｄに平行な４辺を有する多角形状に設定されている。活性領域１０は、この形態では、平面視において第１側面６Ａに沿う辺の中央部において、第１主面４の内方部に向けて窪んだ凹部１１を有している。
【0019】
活性領域１０は、少なくとも１つのセル領域１２を含む。セル領域１２は、ＭＩＳＦＥＴ２の最小単位を形成するトランジスタセルが形成される領域である。セル領域１２の個数、平面積、配置等は任意であり、特定の形態に制限されない。活性領域１０は、この形態では、異なる４つの領域に設定された４つのセル領域１２を含む。
４つのセル領域１２は、第１セル領域１２Ａ、第２セル領域１２Ｂ、第３セル領域１２Ｃおよび第４セル領域１２Ｄを含む。第１セル領域１２Ａは、活性領域１０の第３側面６Ｃ側の領域において凹部１１に対して第２側面６Ｂ側の領域に設定されている。第１セル領域１２Ａは、第２方向Ｙに凹部１１に対向している。第２セル領域１２Ｂは、活性領域１０の第４側面６Ｄ側の領域において凹部１１に対して第２側面６Ｂ側の領域に設定されている。第２セル領域１２Ｂは、第２方向Ｙに凹部１１に対向している。
４つのセル領域１２は、第１セル領域１２Ａ、第２セル領域１２Ｂ、第３セル領域１２Ｃおよび第４セル領域１２Ｄを含む。第１セル領域１２Ａは、活性領域１０の第３側面６Ｃ側の領域において凹部１１に対して第２側面６Ｂ側の領域に設定されている。第１セル領域１２Ａは、第２方向Ｙに凹部１１に対向している。第２セル領域１２Ｂは、活性領域１０の第４側面６Ｄ側の領域において凹部１１に対して第２側面６Ｂ側の領域に設定されている。第２セル領域１２Ｂは、第２方向Ｙに凹部１１に対向している。
【0020】
第３セル領域１２Ｃは、凹部１１に対して第３側面６Ｃ側の領域に設定され、第１方向Ｘに凹部１１に対向している。第３セル領域１２Ｃは、第１方向Ｘに関して第１セル領域１２Ａの幅未満の幅を有している。第４セル領域１２Ｄは、凹部１１に対して第４側面６Ｄ側の領域に設定され、第１方向Ｘに凹部１１に対向している。第４セル領域１２Ｄは、凹部１１を挟んで第３セル領域１２Ｃに対向している。第４セル領域１２Ｄは、第１方向Ｘに関して第２セル領域１２Ｂの幅未満の幅を有している。
【0021】
半導体装置１は、第１主面４に設定された非活性領域１３を含む。非活性領域１３は、トランジスタセル（ＭＩＳＦＥＴ２）が形成されない領域であり、活性領域１０の外側に設定されている。非活性領域１３は、環状領域１４およびパッド領域１５を含む。環状領域１４は、平面視において第１～第４側面６Ａ～６Ｄに沿って帯状に延び、活性領域１０を取り囲む環状（具体的には四角環状）に設定されている。パッド領域１５は、活性領域１０の凹部１１に整合するように、環状領域１４において第１側面６Ａに沿う部分から活性領域１０に向かって凸状に突出している。パッド領域１５は、後述のゲートパッド電極８１を支持する領域である。
【0022】
半導体装置１は、活性領域１０においてドリフト領域８の表層部に形成されたｐ型のボディ領域２１を含む。ボディ領域２１のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。ボディ領域２１は、活性領域１０においてドリフト領域８の表層部全域に形成されている。ボディ領域２１は、ドリフト領域８の底部から第１主面４側に間隔を空けて形成されている。
【0023】
半導体装置１は、活性領域１０に形成された複数の単位セル２２を含む。各単位セル２２は、トランジスタセルとしてＭＩＳＦＥＴ２の最小単位を形成している。複数の単位セル２２は、第１～第４セル領域１２Ａ～１２Ｄにそれぞれ形成されている。第１～第４セル領域１２Ａ～１２Ｄに含まれる単位セル２２の個数は任意であり、必ずしも全てのセル領域１２に単位セル２２が形成されている必要はない。ただし、良好なデバイス特性を得る観点から、全てのセル領域１２に複数の単位セル２２が形成されていることが好ましい。
【0024】
第１セル領域１２Ａの複数（この形態では２１個）の単位セル２２は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。つまり、第１セル領域１２Ａの複数の単位セル２２は、全体として第１方向Ｘに延びるストライプ状に形成されている。第１セル領域１２Ａの複数の単位セル２２は、第３側面６Ｃ側から活性領域１０の中央部に向けて帯状に延び、第２方向Ｙに凹部１１に対向している。第１セル領域１２Ａの複数の単位セル２２は、第１方向Ｘに関して第１長さＬ１を有している。
【0025】
第２セル領域１２Ｂの複数（この形態では２１個）の単位セル２２は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。つまり、第２セル領域１２Ｂの複数の単位セル２２は、全体として第１方向Ｘに延びるストライプ状に形成されている。第２セル領域１２Ｂの複数の単位セル２２は、第４側面６Ｄ側から活性領域１０の中央部に向けて帯状に延び、第２方向Ｙに凹部１１に対向している。
【0026】
第２セル領域１２Ｂの複数の単位セル２２は、第１セル領域１２Ａの複数の単位セル２２から第１方向Ｘに間隔を空けて形成されている。第２セル領域１２Ｂの複数の単位セル２２は、第１方向Ｘに第１セル領域１２Ａの複数の単位セル２２に対向している。第２セル領域１２Ｂの複数の単位セル２２は、具体的には、第１方向Ｘに第１セル領域１２Ａの複数の単位セル２２に１対１対応の関係で対向している。第２セル領域１２Ｂの複数の単位セル２２は、第１方向Ｘに関して第２長さＬ２を有している。第２長さＬ２は、第１長さＬ１と等しくてもよい。
【0027】
第３セル領域１２Ｃの複数（この形態では５個）の単位セル２２は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。つまり、第３セル領域１２Ｃの複数の単位セル２２は、全体として第１方向Ｘに延びるストライプ状に形成されている。第３セル領域１２Ｃの複数の単位セル２２は、第３側面６Ｃ側から凹部１１に向けて帯状に延び、第１方向Ｘに凹部１１に対向している。第３セル領域１２Ｃの複数の単位セル２２は、第２方向Ｙに第１セル領域１２Ａの複数の単位セル２２に対向している。第３セル領域１２Ｃの複数の単位セル２２は、第１方向Ｘに関して第１長さＬ１未満の第３長さＬ３を有している。
【0028】
第４セル領域１２Ｄの複数（この形態では５個）の単位セル２２は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。つまり、第４セル領域１２Ｄの複数の単位セル２２は、全体として第１方向Ｘに延びるストライプ状に形成されている。第４セル領域１２Ｄの複数の単位セル２２は、第４側面６Ｄ側から凹部１１に向けて帯状に延び、第１方向Ｘに凹部１１に対向している。
【0029】
第４セル領域１２Ｄの複数の単位セル２２は、凹部１１を挟んで第３セル領域１２Ｃの複数の単位セル２２に対向している。第４セル領域１２Ｄの複数の単位セル２２は、具体的には、第１方向Ｘに第３セル領域１２Ｃの複数の単位セル２２に１対１対応の関係で対向している。また、第４セル領域１２Ｄの複数の単位セル２２は、第２方向Ｙに第２セル領域１２Ｂの複数の単位セル２２に対向している。第４セル領域１２Ｄの複数の単位セル２２は、第１方向Ｘに関して第２長さＬ２未満の第４長さＬ４を有している。
【0030】
図４～図７を参照して、複数の単位セル２２は、ゲート構造２３およびチャネルセル２４をそれぞれ含む。ゲート構造２３は、具体的には、トレンチ２５、上絶縁膜２６、下絶縁膜２７、上電極２８、下電極２９および中間絶縁膜３０を含むマルチ電極構造を有している。上絶縁膜２６、下絶縁膜２７および中間絶縁膜３０は、一体となって１つの絶縁体３１を構成している。これにより、上電極２８および下電極２９は、絶縁体３１によって上下方向に絶縁分離されるようにトレンチ２５内に埋設されている。
【0031】
トレンチ２５は、第１主面４から第２主面５に向けて掘り下がっている。トレンチ２５は、ドリフト領域８に至るようにボディ領域２１を貫通して形成されている。トレンチ２５は、第１方向Ｘに延びる帯状に形成されている。複数の単位セル２２の第１～第４長さＬ１～Ｌ１は、トレンチ２５（ゲート構造２３）の第１方向Ｘの長さによって定義されている。
【0032】
トレンチ２５は、第１側壁２５ａ、第２側壁２５ｂ、第３側壁２５ｃ、第４側壁２５ｄおよび底壁２５ｅを有している。第１側壁２５ａおよび第２側壁２５ｂは、第１方向Ｘに延びる長手側壁である。第３側壁２５ｃおよび第４側壁２５ｄは、第２方向Ｙに延びる短手側壁である。第３側壁２５ｃは、第１主面４の外方側に位置する短手側壁である。第４側壁２５ｄは、第１主面４の内方側に位置する短手側壁である。
【0033】
底壁２５ｅは、第１方向Ｘに延びる帯状に形成され、第１側壁２５ａ、第２側壁２５ｂ、第３側壁２５ｃおよび第４側壁２５ｄを接続している。トレンチ２５は、第１方向Ｘに関して、一端部２５ｆおよび他端部２５ｇを有している。トレンチ２５の一端部２５ｆは、第１主面４の外方側の端部である。トレンチ２５の他端部２５ｇは、第１主面４の内方側の端部である。
【0034】
トレンチ２５は、この形態では、開口から底壁２５ｅに向けて開口幅が狭まる先細り形状に形成されている。トレンチ２５は、具体的には、開口側の第１トレンチ部３２および底壁２５ｅ側の第２トレンチ部３３を含む。第１トレンチ部３２は、トレンチ２５においてボディ領域２１の露出部に形成され、第２方向Ｙに関して第１トレンチ幅Ｗ１を有している。
【0035】
第２トレンチ部３３は、トレンチ２５においてドリフト領域８の露出部に形成され、第２方向Ｙに関して第１トレンチ幅Ｗ１未満の第２トレンチ幅Ｗ２を有している。第２トレンチ部３３は、トレンチ２５において第１トレンチ部３２および底壁２５ｅの間の領域に形成されている。第２トレンチ部３３の上端部は、ボディ領域２１の露出部に形成されていてもよし、ボディ領域２１の底部から間隔を空けてドリフト領域８に形成されていてもよい。
【0036】
トレンチ２５は、トレンチ幅Ｗおよびトレンチ深さＤを有している。トレンチ幅Ｗは、第１トレンチ幅Ｗ１によって定義される。トレンチ幅Ｗは、０．５μｍ以上３μｍ以下であってもよい。０．５μｍ以上１μｍ以下、１μｍ以上２μｍ以下、または、２μｍ以上３μｍ以下であってもよい。トレンチ幅Ｗは、０．５μｍ以上２μｍ以下であることが好ましい。トレンチ深さＤは、１μｍ以上１０μｍ以下であってもよい。トレンチ深さＤは、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。トレンチ深さＤは、２μｍ以上６μｍ以下であることが好ましい。
【0037】
トレンチ２５のアスペクト比Ｄ／Ｗは、１を超えて５以下であってもよい。アスペクト比Ｄ／Ｗは、トレンチ幅Ｗに対するトレンチ深さＤの比である。アスペクト比Ｄ／Ｗは、２以上であることが特に好ましい。トレンチ２５の底壁２５ｅは、ドリフト領域８の底部に対して１μｍ以上１０μｍ以下の間隔を空けて形成されていることが好ましい。トレンチ２５の底壁２５ｅは、ドリフト領域８の底部に対して１μｍ以上５μｍ以下の間隔を空けて形成されていることが特に好ましい。これにより、トレンチ２５は、ドリフト領域８の一部を挟んでドレイン領域７に対向している。
【0038】
上絶縁膜２６は、トレンチ２５の上壁面を被覆している。上絶縁膜２６は、具体的には、ボディ領域２１の底部に対してトレンチ２５の開口側の領域に位置する上壁面を被覆している。つまり、上絶縁膜２６は、第１トレンチ部３２を被覆している。上絶縁膜２６の下方部は、ドリフト領域８およびボディ領域２１の境界を横切っている。上絶縁膜２６は、ボディ領域２１を被覆する部分、および、ドリフト領域８を被覆する部分を有している。ボディ領域２１に対する上絶縁膜２６の被覆面積は、ドリフト領域８に対する上絶縁膜２６の被覆面積よりも大きい。上絶縁膜２６は、この形態では、酸化シリコンを含む。上絶縁膜２６は、ゲート絶縁膜として形成されている。
【0039】
上絶縁膜２６は、第１厚さＴ１を有している。第１厚さＴ１は、トレンチ２５の壁面の法線方向に沿う上絶縁膜２６の厚さである。第１厚さＴ１は、０．０１μｍ以上０．０５μｍ以下であってもよい。第１厚さＴ１は、０．０１μｍ以上０．０２μｍ以下、０．０２μｍ以上０．０３μｍ以下、０．０３μｍ以上０．０４μｍ以下、または、０．０４μｍ以上０．０５μｍ以下であってもよい。第１厚さＴ１は、０．０２μｍ以上０．０４μｍ以下であることが好ましい。
【0040】
下絶縁膜２７は、トレンチ２５の下壁面を被覆している。下絶縁膜２７は、具体的には、ボディ領域２１の底部に対してトレンチ２５の底壁２５ｅ側の領域に位置する下壁面を被覆している。つまり、下絶縁膜２７は、第２トレンチ部３３を被覆している。下絶縁膜２７は、トレンチ２５の底壁２５ｅ側の領域においてＵ字状のリセス空間を区画している。下絶縁膜２７は、ドリフト領域８に接している。下絶縁膜２７は、この形態では、酸化シリコンを含む。下絶縁膜２７は、フィールド絶縁膜として形成されている。
【0041】
下絶縁膜２７は、上絶縁膜２６の第１厚さＴ１を超える第２厚さＴ２（Ｔ１＜Ｔ２）を有している。第２厚さＴ２は、トレンチ２５の壁面の法線方向に沿う下絶縁膜２７の厚さである。第２厚さＴ２は、０．１μｍ以上１μｍ以下であってもよい。第２厚さＴ２は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第２厚さＴ２は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
【0042】
上電極２８は、上絶縁膜２６を挟んでトレンチ２５内の開口側に埋設されている。上電極２８は、平面視において第１方向Ｘに延びる帯状（長方形状）に形成されている。上電極２８は、上絶縁膜２６を挟んでボディ領域２１およびドリフト領域８に対向している。上電極２８は、第１対向面積でドリフト領域８に対向している。
上電極２８は、第１主面４に対してトレンチ２５の底壁２５ｅ側に位置する上端部を有している。上電極２８の上端部は、トレンチ２５の底壁２５ｅに向かう湾曲状に形成されていてもよい。上電極２８の上端部は、トレンチ２５の第１～第４側壁２５ａ～２５ｄとの間で底壁２５ｅ側に向かって窪んだリセス３４を区画している。上電極２８は、平坦な下端部を有している。上電極２８は、この形態では、導電性ポリシリコンを含む。上電極２８は、ゲート電極として形成されている。
上電極２８は、第１主面４に対してトレンチ２５の底壁２５ｅ側に位置する上端部を有している。上電極２８の上端部は、トレンチ２５の底壁２５ｅに向かう湾曲状に形成されていてもよい。上電極２８の上端部は、トレンチ２５の第１～第４側壁２５ａ～２５ｄとの間で底壁２５ｅ側に向かって窪んだリセス３４を区画している。上電極２８は、平坦な下端部を有している。上電極２８は、この形態では、導電性ポリシリコンを含む。上電極２８は、ゲート電極として形成されている。
【0043】
下電極２９は、下絶縁膜２７を挟んでトレンチ２５内の底壁２５ｅ側に埋設されている。下電極２９は、平面視において第１方向Ｘに延びる帯状（長方形状）に形成されている。下電極２９は、下絶縁膜２７を挟んでドリフト領域８に対向している。下電極２９は、上電極２８からトレンチ２５の底壁２５ｅ側に間隔を空けて形成され、法線方向Ｚに上電極２８に対向している。下電極２９は、第１対向面積を超える第２対向面積でドリフト領域８に対向している。下電極２９は、この形態では、導電性ポリシリコンを含む。下電極２９は、ゲート電極またはソース電極（つまりフィールド電極）として形成されている。
【0044】
中間絶縁膜３０は、上電極２８および下電極２９の間に介在し、上電極２８および下電極２９を電気的に絶縁させている。中間絶縁膜３０は、上絶縁膜２６および下絶縁膜２７に連なっている。中間絶縁膜３０は、この形態では、酸化シリコンを含む。中間絶縁膜３０は、法線方向Ｚに関して、上絶縁膜２６の第１厚さＴ１を超える第３厚さＴ３（Ｔ１＜Ｔ３）を有している。第３厚さＴ３は、下絶縁膜２７の第２厚さＴ２と等しくてもよい。第３厚さＴ３は、第２厚さＴ２を超えていてもよいし、第２厚さＴ２未満であってもよい。
【0045】
第３厚さＴ３は、０．１μｍ以上１μｍ以下であってもよい。第３厚さＴ３は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第３厚さＴ３は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
ゲート構造２３は、下電極２９の一部からなり、絶縁体３１（具体的には下絶縁膜２７および中間絶縁膜３０）を挟んでトレンチ２５の開口側に引き出された１つまたは複数（この形態では２つ）の引き出し電極３５を含む。複数の引き出し電極３５は、この形態では、トレンチ２５の一端部２５ｆ側および他端部２５ｇ側に形成されている。
ゲート構造２３は、下電極２９の一部からなり、絶縁体３１（具体的には下絶縁膜２７および中間絶縁膜３０）を挟んでトレンチ２５の開口側に引き出された１つまたは複数（この形態では２つ）の引き出し電極３５を含む。複数の引き出し電極３５は、この形態では、トレンチ２５の一端部２５ｆ側および他端部２５ｇ側に形成されている。
【0046】
複数のゲート構造２３について見ると、複数の引き出し電極３５は、平面視において第１方向Ｘおよび第２方向Ｙに一列に配列されている。引き出し電極３５の配置および個数は任意であり、トレンチ２５の長さや配線レイアウトに応じて適宜調整される。たとえば、トレンチ２５が延びる方向に沿って複数の引き出し電極３５が形成されていてもよい。また、３つの引き出し電極３５が、トレンチ２５の一端部２５ｆ、他端部２５ｇおよび中央部に形成されていてもよい。
【0047】
ゲート構造２３は、この形態では、トレンチ２５のリセス３４に埋め込まれた埋設絶縁体３６をさらに含む。埋設絶縁体３６は、トレンチ２５内において上電極２８の上端部を被覆している。埋設絶縁体３６は、この形態では、酸化シリコンを含む。
チャネルセル２４は、ゲート構造２３に隣接し、当該ゲート構造２３によって電流経路の開閉が制御される領域である。単位セル２２は、この形態では、ゲート構造２３の両サイドに形成された一対のチャネルセル２４を含む。一対のチャネルセル２４は、具体的には、トレンチ２５の第１側壁２５ａ側に形成された第１サイドのチャネルセル２４、および、トレンチ２５の第２側壁２５ｂ側に形成された第２サイドのチャネルセル２４を含む。単位セル２２は、トレンチ２５の第３側壁２５ｃ側および第４側壁２５ｄ側においてチャネルセル２４を有していない。
チャネルセル２４は、ゲート構造２３に隣接し、当該ゲート構造２３によって電流経路の開閉が制御される領域である。単位セル２２は、この形態では、ゲート構造２３の両サイドに形成された一対のチャネルセル２４を含む。一対のチャネルセル２４は、具体的には、トレンチ２５の第１側壁２５ａ側に形成された第１サイドのチャネルセル２４、および、トレンチ２５の第２側壁２５ｂ側に形成された第２サイドのチャネルセル２４を含む。単位セル２２は、トレンチ２５の第３側壁２５ｃ側および第４側壁２５ｄ側においてチャネルセル２４を有していない。
【0048】
各チャネルセル２４は、ボディ領域２１の表層部に形成されたｎ型のソース領域３７を含む。全てのチャネルセル２４に形成されたソース領域３７によって、ＭＩＳＦＥＴ２のソースが形成されている。各チャネルセル２４は、ソース領域３７によって形成されていると見なしてもよい。ソース領域３７は、ドリフト領域８のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ソース領域３７のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。各チャネルセル２４において、ソース領域３７は、ボディ領域２１の底部から第１主面４側に間隔を空けて形成され、ドリフト領域８との間で単位セル２２のチャネル３８を画定している。
【0049】
第１サイドのチャネルセル２４において、ソース領域３７は、平面視においてゲート構造２３の第１側壁２５ａに沿って延びる帯状に形成されている。第１サイドのチャネルセル２４において、ソース領域３７は、埋設絶縁体３６を被覆し、上絶縁膜２６を挟んで上電極２８に対向している。同様に、第２サイドのチャネルセル２４において、ソース領域３７は、平面視においてゲート構造２３の第２側壁２５ｂに沿って延びる帯状に形成されている。第２サイドのチャネルセル２４において、ソース領域３７は、埋設絶縁体３６を被覆し、上絶縁膜２６を挟んで上電極２８に対向している。
【0050】
複数の単位セル２２は、複数のゲート構造２３が第２方向Ｙに間隔を空けて一列に並んで配列されるように形成されている。つまり、複数のゲート構造２３は、平面視において第１～第４セル領域１２Ａ～１２Ｄにおいて、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。活性領域１０において近接する一対のゲート構造２３の間の領域には、第１方向Ｘに延びる台地状のメサ部３９がそれぞれ区画されている。
【0051】
つまり、複数のゲート構造２３は、１つのメサ部３９を挟み込む態様で、第２方向Ｙに複数のメサ部３９と交互に形成されている。複数の単位セル２２は、一対のチャネルセル２４が両サイドのメサ部３９に位置するようにそれぞれ形成されている。複数の単位セル２２は、この形態では、近接する一対のメサ部３９の中央部の間の領域によってそれぞれ形成されている。
【0052】
図３および図８～図１３を参照して、複数の単位セル２２は、第１電気信号が印加される少なくとも１つの第１単位セル２２Ａ、および、第１電気信号とは異なる第２電気信号が印加される少なくとも１つの第２単位セル２２Ｂによって構成されている。つまり、半導体装置１は、単一の活性領域１０に集約して形成された少なくとも１つの第１単位セル２２Ａおよび少なくとも１つの第２単位セル２２Ｂを含む。第２単位セル２２Ｂは、第１単位セル２２Ａに並列接続されている。第２単位セル２２Ｂは、具体的には、ドレインコモン、ソースコモンおよびゲートコモンとなる態様で、第１単位セル２２Ａに並列接続されている。
【0053】
第１単位セル２２Ａは、複数の単位セル２２の集合体から選択される任意の１つまたは複数の単位セル２２からなればよく、その配置（選択後のレイアウト）は任意である。同様に、第２単位セル２２Ｂは、複数の単位セル２２の集合体から選択される任意の１つまたは複数の単位セル２２からなればよく、その配置（選択後のレイアウト）は任意である。第２単位セル２２Ｂは、具体的には、第１単位セル２２Ａ以外の単位セル２２によって構成される。
【0054】
複数の単位セル２２に占める第１単位セル２２Ａの第１構成比率Ｒ１、および、複数の単位セル２２に占める第２単位セル２２Ｂの第２構成比率Ｒ２は任意である。第１構成比率Ｒ１および第２構成比率Ｒ２は、等しくてもよい（Ｒ１＝Ｒ２）。つまり、複数の単位セル２２は、第１個数からなる第１単位セル２２Ａ、および、第１個数と等しい第２個数からなる第２単位セル２２Ｂを有していてもよい。
【0055】
第２構成比率Ｒ２は、第１構成比率Ｒ１未満（Ｒ１＞Ｒ２）であってもよい。つまり、複数の単位セル２２は、第１個数からなる第１単位セル２２Ａ、および、第１個数未満の第２個数からなる第２単位セル２２Ｂを有していてもよい。第２構成比率Ｒ２は、第１構成比率Ｒ１を超えていてもよい（Ｒ１＜Ｒ２）。つまり、複数の単位セル２２は、第１個数からなる第１単位セル２２Ａ、および、第１個数を超える第２個数からなる第２単位セル２２Ｂを有していてもよい。
【0056】
この形態では、複数（ここでは２１個）の第１単位セル２２Ａの群からなる第１グループ４１が第１セル領域１２Ａに形成されている。また、複数（ここでは２１個）の第２単位セル２２Ｂの群からなる第２グループ４２が第２セル領域１２Ｂに形成されている。また、複数（ここでは５個）の第１単位セル２２Ａの群からなる第３グループ４３が第３セル領域１２Ｃに形成されている。
【0057】
また、複数（ここでは５個）の第２単位セル２２Ｂの群からなる第４グループ４４が第４セル領域１２Ｄに形成されている。つまり、第１セル領域１２Ａおよび第３セル領域１２Ｃに第１個数（ここでは２６個）の第１単位セル２２Ａが形成され、第２セル領域１２Ｂおよび第４セル領域１２Ｄに第１個数と等しい第２個数（ここでは２６個）の第２単位セル２２Ｂが形成されている。
【0058】
第２単位セル２２Ｂに印加される電気信号は、第１単位セル２２Ａに印加される電気信号と異なるが、第２単位セル２２Ｂは、第１単位セル２２Ａの構造と実質的に同一の構造を有している。つまり、第２単位セル２２Ｂは、第１単位セル２２Ａの構成要素と同じ構成要素を有している。
以下では、第１単位セル２２Ａの構成要素を第２単位セル２２Ｂの構成要素から区別するため、第１単位セル２２Ａのゲート構造２３およびチャネルセル２４を「第１ゲート構造２３Ａ」および「第１チャネルセル２４Ａ」という。「第１ゲート構造２３Ａ」は、第１トレンチ２５Ａ、第１上絶縁膜２６Ａ、第１下絶縁膜２７Ａ、第１上電極２８Ａ、第１下電極２９Ａ、第１中間絶縁膜３０Ａ、第１引き出し電極３５Ａおよび第１埋設絶縁体３６Ａを含む。第１上絶縁膜２６Ａ、第１下絶縁膜２７Ａおよび第１中間絶縁膜３０Ａは、一体となって１つの第１絶縁体３１Ａを構成している。「第１チャネルセル２４Ａ」は、第１ソース領域３７Ａおよび第１チャネル３８Ａを含む。
以下では、第１単位セル２２Ａの構成要素を第２単位セル２２Ｂの構成要素から区別するため、第１単位セル２２Ａのゲート構造２３およびチャネルセル２４を「第１ゲート構造２３Ａ」および「第１チャネルセル２４Ａ」という。「第１ゲート構造２３Ａ」は、第１トレンチ２５Ａ、第１上絶縁膜２６Ａ、第１下絶縁膜２７Ａ、第１上電極２８Ａ、第１下電極２９Ａ、第１中間絶縁膜３０Ａ、第１引き出し電極３５Ａおよび第１埋設絶縁体３６Ａを含む。第１上絶縁膜２６Ａ、第１下絶縁膜２７Ａおよび第１中間絶縁膜３０Ａは、一体となって１つの第１絶縁体３１Ａを構成している。「第１チャネルセル２４Ａ」は、第１ソース領域３７Ａおよび第１チャネル３８Ａを含む。
【0059】
また、第２単位セル２２Ｂの構成要素を第１単位セル２２Ａの構成要素から区別するため、第２単位セル２２Ｂのゲート構造２３およびチャネルセル２４を「第２ゲート構造２３Ｂ」および「第２チャネルセル２４Ｂ」という。「第２ゲート構造２３Ｂ」は、第２トレンチ２５Ｂ、第２上絶縁膜２６Ｂ、第２下絶縁膜２７Ｂ、第２上電極２８Ｂ、第２下電極２９Ｂ、第２中間絶縁膜３０Ｂ、第２引き出し電極３５Ｂおよび第２埋設絶縁体３６Ｂを含む。第２上絶縁膜２６Ｂ、第２下絶縁膜２７Ｂおよび第２中間絶縁膜３０Ｂは、一体となって１つの第２絶縁体３１Ｂを構成している。「第２チャネルセル２４Ｂ」は、第２ソース領域３７Ｂおよび第２チャネル３８Ｂを含む。
【0060】
図１２および図１３を参照して、第１単位セル２２Ａでは、第１上電極２８Ａおよび第１下電極２９Ａの双方にゲート電位が印加される。これにより、第１上電極２８Ａおよび第１下電極２９Ａは、ゲート電極として機能している。第１単位セル２２Ａでは、第１上電極２８Ａおよび第１下電極２９Ａにゲート電位が印加されるため、第１上電極２８Ａおよび第１下電極２９Ａの間の電圧降下は抑制されている。したがって、第１上電極２８Ａおよび第１下電極２９Ａの間の電界集中が抑制されている。
【0061】
ゲート電位が第１下電極２９Ａに印加された場合、ドリフト領域８中の電荷（具体的には多数キャリアの電子）が第１ゲート構造２３Ａの近傍に引き寄せられる。したがって、第１単位セル２２Ａでは、ドリフト領域８中の抵抗値が低下する。これにより、第１単位セル２２Ａは、比較的低い第１オン抵抗成分Ｒｏｎ１を有している。第１オン抵抗成分Ｒｏｎ１は、ＭＩＳＦＥＴ２のオン抵抗Ｒｏｎの一要素である。
【0062】
第１単位セル２２Ａは、第１上電極２８Ａおよびドリフト領域８の間の第１容量成分Ｃ１、ならびに、第１下電極２９Ａおよびドリフト領域８の間の第２容量成分Ｃ２を有している。第１下電極２９Ａおよびドリフト領域８の間の第２対向面積は、第１上電極２８Ａおよびドリフト領域８の間の第１対向面積を超えている。第２容量成分Ｃ２は、第１容量成分Ｃ１を超えている（Ｃ１＜Ｃ２）。
【0063】
第１単位セル２２Ａでは、第１上電極２８Ａおよび第１下電極２９Ａの双方にゲート電位が印加される。したがって、第２容量成分Ｃ２は、ゲート・ドレイン間において第１容量成分Ｃ１に対して並列成分を成す。これにより、第１単位セル２２Ａは、第１容量成分Ｃ１および第２容量成分Ｃ２の合成容量からなる比較的高い第１帰還容量成分Ｃｒｓｓ１（＝Ｃ１＋Ｃ２）を有している。第１帰還容量成分Ｃｒｓｓ１は、ＭＩＳＦＥＴ２の帰還容量Ｃｒｓｓの一要素である。帰還容量Ｃｒｓｓは、ＭＩＳＦＥＴ２のゲート・ドレイン間容量Ｃｇｄであり、逆伝達容量とも称される。
【0064】
一方、第２単位セル２２Ｂでは、第２上電極２８Ｂにゲート電位が印加される一方、第２下電極２９Ｂにソース電位が印加される。これにより、第２上電極２８Ｂがゲート電極として機能する一方、第２下電極２９Ｂがソース電極（つまりフィールド電極）として機能している。したがって、第２単位セル２２Ｂは、第２下電極２９Ｂの機能によって第２ゲート構造２３Ｂの近傍に電荷を引き寄せる性質を有していないため、第１オン抵抗成分Ｒｏｎ１よりも高い第２オン抵抗成分Ｒｏｎ２を有している。第２オン抵抗成分Ｒｏｎ２は、第１オン抵抗成分Ｒｏｎ１に対して並列成分を成している。第２オン抵抗成分Ｒｏｎ２は、ＭＩＳＦＥＴ２のオン抵抗Ｒｏｎの一要素である。
【0065】
第２単位セル２２Ｂは、第２上電極２８Ｂおよびドリフト領域８の間の第１容量成分Ｃ１、ならびに、第２下電極２９Ｂおよびドリフト領域８の間の第２容量成分Ｃ２を有している。第２単位セル２２Ｂでは、第２上電極２８Ｂにゲート電位が印加され、第２下電極２９Ｂにソース電位が印加される。したがって、第２単位セル２２Ｂでは、第１容量成分Ｃ１がゲート・ドレイン間容量となり、第２容量成分Ｃ２（Ｃ１＜Ｃ２）がソース・ドレイン間容量となる。
【0066】
つまり、第２単位セル２２Ｂは、第１容量成分Ｃ１からなる第２帰還容量成分Ｃｒｓｓ２（＝Ｃ１）を有している。第２帰還容量成分Ｃｒｓｓ２（＝Ｃ１）は、第１帰還容量成分Ｃｒｓｓ１（＝Ｃ１＋Ｃ２）未満（Ｃｒｓｓ２＜Ｃｒｓｓ１）である。第２帰還容量成分Ｃｒｓｓ２は、第１帰還容量成分Ｃｒｓｓ１に対して並列成分を成す。第２帰還容量成分Ｃｒｓｓ２は、ＭＩＳＦＥＴ２の帰還容量Ｃｒｓｓの一要素である。
【0067】
ＭＩＳＦＥＴ２のオン抵抗Ｒｏｎは、複数の第１単位セル２２Ａの第１オン抵抗成分Ｒｏｎ１、および、複数の第２単位セル２２Ｂの第２オン抵抗成分Ｒｏｎ２の合成抵抗によって定まる。ＭＩＳＦＥＴ２の帰還容量Ｃｒｓｓは、複数の第１単位セル２２Ａの第１帰還容量成分Ｃｒｓｓ１、および、複数の第２単位セル２２Ｂの第２帰還容量成分Ｃｒｓｓ２の合成容量によって定まる。
【0068】
図４～図１１を参照して、半導体装置１は、第１主面４において複数の単位セル２２の側方にそれぞれ形成された複数のコンタクト孔５１を含む。複数のコンタクト孔５１は、具体的には、第１主面４において近接する一対の単位セル２２（ゲート構造２３）の間の領域にそれぞれ形成されている。各コンタクト孔５１は、第１主面４から第２主面５に向けて掘り下がっており、一方側に位置する単位セル２２のソース領域３７、および、他方側に位置する単位セル２２のソース領域３７を露出させている。
【0069】
各コンタクト孔５１は、第２方向Ｙに各ゲート構造２３の上電極２８に対向する深さまで形成されている。各コンタクト孔５１は、ボディ領域２１の底部から第１主面４側に間隔を空けて形成された底壁を有している。各コンタクト孔５１の底壁は、この形態では、ボディ領域２１の底部およびソース領域３７の底部の間の深さ位置に形成されている。各コンタクト孔５１は、ゲート構造２３（単位セル２２）に沿って延びる帯状に形成されている。つまり、複数のコンタクト孔５１は、１つのゲート構造２３を挟み込む態様で、複数のゲート構造２３と第２方向Ｙに交互に形成されている。第１方向Ｘに関してコンタクト孔５１の長さは、ゲート構造２３の長さ未満であることが好ましい。
【0070】
半導体装置１は、ボディ領域２１の表層部において複数のコンタクト孔５１に沿う領域に形成された複数のｐ型のコンタクト領域５２を含む。コンタクト領域５２は、ボディ領域２１のｐ型不純物濃度を超えるｐ型不純物濃度を有している。コンタクト領域５２のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
コンタクト領域５２は、具体的には、ボディ領域２１の表層部においてコンタクト孔５１の底壁に沿う領域にそれぞれ形成されている。各コンタクト領域５２は、ボディ領域２１の底部から各コンタクト孔５１の底壁側に間隔を空けて形成されている。各コンタクト領域５２は、各コンタクト孔５１の底壁の全域を被覆している。各コンタクト領域５２は、各コンタクト孔５１の側壁を被覆していてもよい。各コンタクト領域５２は、複数のソース領域３７に電気的に接続されている。
コンタクト領域５２は、具体的には、ボディ領域２１の表層部においてコンタクト孔５１の底壁に沿う領域にそれぞれ形成されている。各コンタクト領域５２は、ボディ領域２１の底部から各コンタクト孔５１の底壁側に間隔を空けて形成されている。各コンタクト領域５２は、各コンタクト孔５１の底壁の全域を被覆している。各コンタクト領域５２は、各コンタクト孔５１の側壁を被覆していてもよい。各コンタクト領域５２は、複数のソース領域３７に電気的に接続されている。
【0071】
半導体装置１は、複数のコンタクト孔５１に埋設された複数の埋設電極５３を含む。各埋設電極５３は、各コンタクト孔５１内においてソース領域３７およびコンタクト領域５２に電気的に接続されている。各埋設電極５３は、この形態では、半導体チップ３側からこの順に積層された第１電極膜５４および第２電極膜５５を含む積層構造を有している。第１電極膜５４は、コンタクト孔５１の内壁に膜状に形成されている。第１電極膜５４は、チタン膜および窒化チタン膜のうちの少なくとも１つを含む。第２電極膜５５は、第１電極膜５４を挟んでコンタクト孔５１に埋設されている。第２電極膜５５は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含む。
【0072】
半導体装置１は、第１主面４を被覆する層間絶縁膜６１を含む。層間絶縁膜６１は、複数の絶縁膜が積層された積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。層間絶縁膜６１は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜６１は、第１主面４の上で複数の単位セル２２を一括して被覆している。層間絶縁膜６１は、さらに第１主面４の上からトレンチ２５のリセス３４に入り込んでいる。つまり、前述の埋設絶縁体３６は、この形態では、層間絶縁膜６１のうちリセス３４内に位置する部分によって形成されている。
【0073】
層間絶縁膜６１は、第１主面４において近接する一対のゲート構造２３の間の領域をそれぞれ露出させる複数のソース開口６２を有している。各ソース開口６２は、具体的には、断面視においてメサ部３９の全域を露出させている。つまり、各ソース開口６２は、断面視においてソース領域３７の全域および埋設電極５３の全域を露出させている。
図３、図８および図９を参照して、半導体装置１は、層間絶縁膜６１に埋設された複数の第１接続電極７１および複数の第２接続電極７２を含む。複数の第１接続電極７１は、複数の第１ゲート構造２３Ａの一端部２５ｆ側（第１主面４の外方側）の領域にそれぞれ形成され、複数の第１ゲート構造２３Ａの他端部２５ｇ側（第１主面４の内方側）の領域には形成されていない。複数の第２接続電極７２は、複数の第１ゲート構造２３Ａの一端部２５ｆ側（第１主面４の外方側）の領域にそれぞれ形成され、複数の第１ゲート構造２３Ａの他端部２５ｇ側（第１主面４の内方側）の領域には形成されていない。
図３、図８および図９を参照して、半導体装置１は、層間絶縁膜６１に埋設された複数の第１接続電極７１および複数の第２接続電極７２を含む。複数の第１接続電極７１は、複数の第１ゲート構造２３Ａの一端部２５ｆ側（第１主面４の外方側）の領域にそれぞれ形成され、複数の第１ゲート構造２３Ａの他端部２５ｇ側（第１主面４の内方側）の領域には形成されていない。複数の第２接続電極７２は、複数の第１ゲート構造２３Ａの一端部２５ｆ側（第１主面４の外方側）の領域にそれぞれ形成され、複数の第１ゲート構造２３Ａの他端部２５ｇ側（第１主面４の内方側）の領域には形成されていない。
【0074】
複数の第１接続電極７１は、層間絶縁膜６１を貫通し、複数の第１ゲート構造２３Ａの第１上電極２８Ａにそれぞれ電気的に接続されている。つまり、複数の第１接続電極７１は、法線方向Ｚに関して、複数の第１ゲート構造２３Ａに重なっている。これにより、第１接続電極７１および第１ゲート構造２３Ａの間の配線抵抗を低減できる。複数の第１接続電極７１は、この形態では、複数の第１上電極２８Ａに対して１対１対応の関係で接続されている。複数の第１接続電極７１は、平面視において第２方向Ｙに一列に配列されている。
【0075】
複数の第２接続電極７２は、層間絶縁膜６１を貫通し、複数の第１ゲート構造２３Ａの第１下電極２９Ａにそれぞれ電気的に接続されている。複数の第２接続電極７２は、具体的には、複数の第１引き出し電極３５Ａに対して１対１対応の関係で接続されている。つまり、複数の第２接続電極７２は、法線方向Ｚに関して、複数の第１ゲート構造２３Ａに重なっている。これにより、第２接続電極７２および第１ゲート構造２３Ａの間の配線抵抗を低減できる。複数の第２接続電極７２は、平面視において第２方向Ｙに一列に配列され、第１方向Ｘに複数の第１接続電極７１に対向している。
【0076】
図３、図１０および図１１を参照して、半導体装置１は、層間絶縁膜６１に埋設された複数の第３接続電極７３および複数の第４接続電極７４を含む。複数の第３接続電極７３は、複数の第２ゲート構造２３Ｂの一端部２５ｆ側（第１主面４の外方側）の領域にそれぞれ形成され、複数の第２ゲート構造２３Ｂの他端部２５ｇ側（第１主面４の内方側）の領域には形成されていない。複数の第４接続電極７４は、複数の第２ゲート構造２３Ｂの他端部２５ｇ側（第１主面４の内方側）の領域に形成され、複数の第２ゲート構造２３Ｂの一端部２５ｆ側（第１主面４の外方側）の領域には形成されていない。
【0077】
複数の第３接続電極７３は、層間絶縁膜６１を貫通し、複数の第２ゲート構造２３Ｂの第２上電極２８Ｂにそれぞれ電気的に接続されている。つまり、複数の第３接続電極７３は、法線方向Ｚに関して、複数の第２ゲート構造２３Ｂに重なっている。これにより、第３接続電極７３および第２ゲート構造２３Ｂの間の配線抵抗を低減できる。複数の第３接続電極７３は、この形態では、複数の第２上電極２８Ｂに対して１対１対応の関係で接続されている。複数の第３接続電極７３は、平面視において第２方向Ｙに一列に配列され、第１方向Ｘに複数の第１接続電極７１および複数の第２接続電極７２に対向している。
【0078】
複数の第４接続電極７４は、層間絶縁膜６１を貫通し、複数の第２ゲート構造２３Ｂの第２下電極２９Ｂにそれぞれ電気的に接続されている。複数の第４接続電極７４は、具体的には、複数の第２引き出し電極３５Ｂに対して１対１対応の関係で接続されている。つまり、複数の第４接続電極７４は、法線方向Ｚに関して、複数の第２ゲート構造２３Ｂに重なっている。これにより、第４接続電極７４および第２ゲート構造２３Ｂの間の配線抵抗を低減できる。複数の第４接続電極７４は、平面視において第２方向Ｙに一列に配列され、第１方向Ｘに複数の第１接続電極７１、複数の第２接続電極７２および複数の第３接続電極７３に対向している。
【0079】
第１～第４接続電極７１～７４は、この形態では、半導体チップ３側からこの順に積層された第１電極膜７５および第２電極膜７６を含む積層構造を有している。第１電極膜７５は、第１～第４接続電極７１～７４用の開口の内壁に膜状に形成されている。第１電極膜７５は、チタン膜および窒化チタン膜のうちの少なくとも１つを含む。第２電極膜７６は、第１電極膜７５を挟んで第１～第４接続電極７１～７４用の開口に埋設されている。第２電極膜７６は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含む。
【0080】
半導体装置１は、層間絶縁膜６１の上に形成されたゲートパッド電極８１（ゲートパッド）、ゲート配線電極８２（ゲート配線）およびソースパッド電極８３（ソースパッド）を含む。ゲートパッド電極８１は導線（たとえばボンディングワイヤ）に外部接続される外部端子であり、ゲートパッド電極８１にはゲート電位が印加される。ゲートパッド電極８１は、層間絶縁膜６１において非活性領域１３を被覆する部分の上に配置されている。
【0081】
ゲートパッド電極８１は、具体的には、パッド領域１５の上に配置されている。ゲートパッド電極８１は、層間絶縁膜６１を挟んでパッド領域１５に対向している。ゲートパッド電極８１は、パッド領域１５の平面積未満の平面積を有していることが好ましい。ゲートパッド電極８１は、平面視において複数の単位セル２２（ゲート構造２３）に対向していない。ゲートパッド電極８１は、この形態では、平面視において四角形状に形成されている。
【0082】
ゲート配線電極８２は、ゲートパッド電極８１から層間絶縁膜６１の上に引き出されている。ゲート配線電極８２は、ゲートパッド電極８１に印加されたゲート電位を他の領域に伝達する。ゲート配線電極８２は、平面視において第１主面４の内方を複数方向から区画するように、第１主面４の周縁に沿って帯状に延びている。ゲート配線電極８２は、この形態では、平面視において第１主面４の内方を４方向から区画するように、第１～第４側面６Ａ～６Ｄに沿って帯状（具体的には四角環状）に延びている。ゲート配線電極８２は、平面視において第１主面４の内方を３方向から区画するように、第１側面６Ａ、第３側面６Ｃおよび第４側面６Ｄに沿って帯状に延びていてもよい。
【0083】
ゲート配線電極８２は、平面視において複数の単位セル２２に交差（具体的には直交）するように帯状に延びている。ゲート配線電極８２は、具体的には、平面視において複数の第１ゲート構造２３Ａの一端部２５ｆおよび複数の第２ゲート構造２３Ｂの一端部２５ｆに交差（具体的には直交）している。ゲート配線電極８２は、層間絶縁膜６１の上において複数の第１接続電極７１、複数の第２接続電極７２および複数の第３接続電極７３に電気的に接続されている。
【0084】
ゲート配線電極８２は、層間絶縁膜６１を挟んで、複数の第２引き出し電極３５Ｂに対向している。したがって、ゲート配線電極８２は、複数の第２下電極２９Ｂ（第２引き出し電極３５Ｂ）から電気的に分離されている。これにより、ゲートパッド電極８１に印加されたゲート電位が、複数の第１ゲート構造２３Ａの第１上電極２８Ａおよび第１下電極２９Ａ、ならびに、複数の第２ゲート構造２３Ｂの第２上電極２８Ｂに伝達される。
【0085】
ソースパッド電極８３は導線（たとえばボンディングワイヤ）に外部接続される外部端子であり、ソースパッド電極８３にはソース電位が印加される。ソースパッド電極８３は、層間絶縁膜６１においてゲートパッド電極８１およびゲート配線電極８２によって区画された領域に配置され、活性領域１０に対向している。ソースパッド電極８３は、この形態では、平面視においてゲートパッド電極８１に整合するように、第１側面６Ａに沿う辺の中央部から内方部に向けて窪んだ凹部８４を有している。ソースパッド電極８３は、複数の第１単位セル２２Ａの全ておよび複数の第２単位セル２２Ｂの全てに対向している。
【0086】
ソースパッド電極８３は、層間絶縁膜６１の上から複数のソース開口６２内に入り込んでいる。ソースパッド電極８３は、複数のソース開口６２内において複数のソース領域３７および複数の埋設電極５３に電気的に接続されている。また、ソースパッド電極８３は、層間絶縁膜６１の上において複数の第４接続電極７４に電気的に接続されている。
ソースパッド電極８３は、層間絶縁膜６１を挟んで、複数の第１上電極２８Ａ、複数の第１引き出し電極３５Ａおよび複数の第２上電極２８Ｂに対向している。したがって、ソースパッド電極８３は、複数の第１上電極２８Ａ、複数の第１下電極２９Ａ（第１引き出し電極３５Ａ）および複数の第２上電極２８Ｂから電気的に分離されている。これにより、ソースパッド電極８３に印加されたソース電位が、複数のソース領域３７および複数の埋設電極５３、ならびに、複数の第２ゲート構造２３Ｂの第２下電極２９Ｂに伝達される。
ソースパッド電極８３は、層間絶縁膜６１を挟んで、複数の第１上電極２８Ａ、複数の第１引き出し電極３５Ａおよび複数の第２上電極２８Ｂに対向している。したがって、ソースパッド電極８３は、複数の第１上電極２８Ａ、複数の第１下電極２９Ａ（第１引き出し電極３５Ａ）および複数の第２上電極２８Ｂから電気的に分離されている。これにより、ソースパッド電極８３に印加されたソース電位が、複数のソース領域３７および複数の埋設電極５３、ならびに、複数の第２ゲート構造２３Ｂの第２下電極２９Ｂに伝達される。
【0087】
ゲートパッド電極８１、ゲート配線電極８２およびソースパッド電極８３は、この形態では、半導体チップ３側からこの順に積層された第１電極膜８５および第２電極膜８６を含む積層構造をそれぞれ有している。第１電極膜８５は、層間絶縁膜６１の外面に沿うように膜状に形成されている。第１電極膜８５は、チタン膜および窒化チタン膜のうちの少なくとも１つを含む。第２電極膜８６は、第１電極膜８５の上に膜状に形成されている。第２電極膜８６は、純Ａｌ膜、純Ｃｕ膜、ＡｌＣｕ合金膜、ＡｌＳｉＣｕ合金膜およびＡｌＳｉ合金膜のうちの少なくとも１つを含んでいてもよい。
【0088】
半導体装置１は、半導体チップ３の第２主面５を被覆するドレイン電極８７を含む。ドレイン電極８７は外部接続される外部端子であり、ドレイン電極８７にはドレイン電位が印加される。ドレイン電極８７は、ドレイン領域７とオーミック接触を形成している。ドレイン電極８７は、Ｔｉ膜、Ｎｉ膜、Ａｕ膜、Ａｇ膜およびＡｌ膜のうちの少なくとも１つを含んでいてもよい。ドレイン電極８７は、Ｔｉ膜、Ｎｉ膜、Ａｕ膜、Ａｇ膜およびＡｌ膜のうちの少なくとも２つを任意の順序で積層させた積層構造を有していてもよい。
【0089】
図１４は、第２ゲート構造２３Ｂの第２構成比率Ｒ２を調整したときのＭＩＳＦＥＴ２のオン抵抗Ｒｏｎおよび帰還容量Ｃｒｓｓの関係を示すグラフである。図１４の右側縦軸は、ＭＩＳＦＥＴ２のオン抵抗Ｒｏｎの変化率［％］を示している。図１４の左側縦軸は、ＭＩＳＦＥＴ２の帰還容量Ｃｒｓｓの変化率［％］を示している。図１４の横軸は、第２単位セル２２Ｂの第２構成比率Ｒ２［％］を示している。
【0090】
図１４には、第１折れ線ＢＬ１（細線）および第２折れ線ＢＬ２（太線）が示されている。第１折れ線ＢＬ１は第２構成比率Ｒ２に対するオン抵抗Ｒｏｎの変化率を示し、第２折れ線ＢＬ２は第２構成比率Ｒ２に対する帰還容量Ｃｒｓｓの変化率を示している。
第１折れ線ＢＬ１を参照して、第２構成比率Ｒ２を増加させると、オン抵抗Ｒｏｎは増加した。これは、第２単位セル２２Ｂの第２オン抵抗成分Ｒｏｎ２が、第１単位セル２２Ａの第１オン抵抗成分Ｒｏｎ１を超えているためである。一方、第２折れ線ＢＬ２を参照して、第２構成比率Ｒ２を増加させると、帰還容量Ｃｒｓｓは減少した。これは、第２単位セル２２Ｂの第２帰還容量成分Ｃｒｓｓ２が、第１単位セル２２Ａの第１帰還容量成分Ｃｒｓｓ１未満のためである。
第１折れ線ＢＬ１を参照して、第２構成比率Ｒ２を増加させると、オン抵抗Ｒｏｎは増加した。これは、第２単位セル２２Ｂの第２オン抵抗成分Ｒｏｎ２が、第１単位セル２２Ａの第１オン抵抗成分Ｒｏｎ１を超えているためである。一方、第２折れ線ＢＬ２を参照して、第２構成比率Ｒ２を増加させると、帰還容量Ｃｒｓｓは減少した。これは、第２単位セル２２Ｂの第２帰還容量成分Ｃｒｓｓ２が、第１単位セル２２Ａの第１帰還容量成分Ｃｒｓｓ１未満のためである。
【0091】
第１折れ線ＢＬ１および第２折れ線ＢＬ２を参照して、オン抵抗Ｒｏｎの変化率は最大で８％程度である一方、帰還容量Ｃｒｓｓの変化率は最大で８２％程度であった。つまり、第２構成比率Ｒ２の変化に起因する帰還容量Ｃｒｓｓの変化率は、第２構成比率Ｒ２の変化に起因するオン抵抗Ｒｏｎの変化率よりも極めて大きいことが分かった。
図１４の結果から、第１単位セル２２Ａおよび第２単位セル２２Ｂの混在構造によれば、オン抵抗Ｒｏｎの増加を抑制しながら、帰還容量Ｃｒｓｓを低減できることが分かった。また、第２単位セル２２Ｂの第２構成比率Ｒ２を調整することによって、オン抵抗Ｒｏｎの増加を抑制しながら、帰還容量Ｃｒｓｓを比較的広い範囲で調整できることが分かった。
図１４の結果から、第１単位セル２２Ａおよび第２単位セル２２Ｂの混在構造によれば、オン抵抗Ｒｏｎの増加を抑制しながら、帰還容量Ｃｒｓｓを低減できることが分かった。また、第２単位セル２２Ｂの第２構成比率Ｒ２を調整することによって、オン抵抗Ｒｏｎの増加を抑制しながら、帰還容量Ｃｒｓｓを比較的広い範囲で調整できることが分かった。
【0092】
ＭＩＳＦＥＴ２のオン抵抗Ｒｏｎおよび帰還容量Ｃｒｓｓは、半導体チップ３内の半導体領域（たとえばドリフト領域８、ボディ領域２１、ソース領域３７等）の不純物濃度を調整することによって調整できる。また、ＭＩＳＦＥＴ２のオン抵抗Ｒｏｎおよび帰還容量Ｃｒｓｓは、ゲート構造２３に含まれる上絶縁膜２６、下絶縁膜２７、上電極２８、下電極２９および中間絶縁膜３０の厚さ等を調整することによっても調整できる。しかし、これらの場合、不純物濃度やゲート構造２３の設計値の変更に伴って、既存の製造方法の大幅な設計変更を余儀なくされる。
【0093】
そこで、この形態では、半導体チップ３、ｎ型のドリフト領域８、ｐ型のボディ領域２１、第１ゲート構造２３Ａ、第１ソース領域３７Ａ、第２ゲート構造２３Ｂおよび第２ソース領域３７Ｂを含む半導体装置１を採用した。半導体チップ３は、第１主面４を有している。ドリフト領域８は、第１主面４の表層部に形成されている。ボディ領域２１は、ドリフト領域８の表層部に形成されている。
【0094】
第１ゲート構造２３Ａは、ボディ領域２１を貫通するように第１主面４に形成された第１トレンチ２５Ａに第１絶縁体３１Ａを挟んで上下方向に埋設された第１上電極２８Ａおよび第１下電極２９Ａを含む。第１ゲート構造２３Ａにおいて第１上電極２８Ａおよび第１下電極２９Ａには、ゲート電位がそれぞれ印加される。第１ソース領域３７Ａは、ボディ領域２１の表層部において第１ゲート構造２３Ａに沿う領域に形成され、ドリフト領域８との間で第１チャネル３８Ａを形成している。
【0095】
第２ゲート構造２３Ｂは、ボディ領域２１を貫通するように第１主面４に形成された第２トレンチ２５Ｂに第２絶縁体３１Ｂを挟んで上下方向に埋設された第２上電極２８Ｂおよび第２下電極２９Ｂを含む。第２ゲート構造２３Ｂにおいて第１上電極２８Ａにはゲート電位が印加される一方、第１下電極２９Ａにはソース電位が印加される。第２ソース領域３７Ｂは、ボディ領域２１の表層部において第２ゲート構造２３Ｂに沿う領域に形成され、ドリフト領域８との間で第２チャネル３８Ｂを形成している。つまり、第２ゲート構造２３Ｂの基本的な構造は、第１ゲート構造２３Ａの基本的な構造とほぼ同一である。
【0096】
半導体装置１では、第１ゲート構造２３Ａおよび第１チャネル３８Ａを含む第１単位セル２２Ａが構成され、第２ゲート構造２３Ｂおよび第２チャネル３８Ｂを含む第２単位セル２２Ｂが構成されている。第２単位セル２２Ｂの基本的な構造は、第１単位セル２２Ａの基本的な構造とほぼ同一である。
第１単位セル２２Ａでは、第１上電極２８Ａおよび第１下電極２９Ａの双方にゲート電位が印加される。これにより、第１上電極２８Ａおよび第１下電極２９Ａは、ゲート電極として機能している。第１単位セル２２Ａでは、第１上電極２８Ａおよび第１下電極２９Ａにゲート電位が印加されるため、第１上電極２８Ａおよび第１下電極２９Ａの間の電圧降下は抑制されている。したがって、第１上電極２８Ａおよび第１下電極２９Ａの間の電界集中が抑制されている。
第１単位セル２２Ａでは、第１上電極２８Ａおよび第１下電極２９Ａの双方にゲート電位が印加される。これにより、第１上電極２８Ａおよび第１下電極２９Ａは、ゲート電極として機能している。第１単位セル２２Ａでは、第１上電極２８Ａおよび第１下電極２９Ａにゲート電位が印加されるため、第１上電極２８Ａおよび第１下電極２９Ａの間の電圧降下は抑制されている。したがって、第１上電極２８Ａおよび第１下電極２９Ａの間の電界集中が抑制されている。
【0097】
ゲート電位が第１下電極２９Ａに印加された場合、ドリフト領域８中の電荷（具体的には多数キャリアの電子）が第１ゲート構造２３Ａの近傍に引き寄せられる。したがって、ドリフト領域８中の抵抗値が低下する。これにより、第１単位セル２２Ａは、比較的低い第１オン抵抗成分Ｒｏｎ１を有している。第１オン抵抗成分Ｒｏｎ１は、ＭＩＳＦＥＴ２のオン抵抗Ｒｏｎの一要素である。
【0098】
この一方、第１単位セル２２Ａは、第１上電極２８Ａおよびドリフト領域８の間の第１容量成分Ｃ１、ならびに、第１下電極２９Ａおよびドリフト領域８の間の第２容量成分Ｃ２を有している。第２容量成分Ｃ２は、第１容量成分Ｃ１を超えている（Ｃ１＜Ｃ２）。第１単位セル２２Ａでは、第１上電極２８Ａおよび第１下電極２９Ａの双方にゲート電位が印加される。
【0099】
したがって、第２容量成分Ｃ２は、第１容量成分Ｃ１に対して並列成分を成す。第１単位セル２２Ａは、第１容量成分Ｃ１および第２容量成分Ｃ２の合成容量からなる第１帰還容量成分Ｃｒｓｓ１（＝Ｃ１＋Ｃ２）を有している。第１帰還容量成分Ｃｒｓｓ１は、ＭＩＳＦＥＴ２の帰還容量Ｃｒｓｓの一要素である。帰還容量Ｃｒｓｓは、ＭＩＳＦＥＴ２のゲート・ドレイン間容量Ｃｇｄである。
【0100】
一方、第２単位セル２２Ｂでは、第２上電極２８Ｂにゲート電位が印加される一方、第２下電極２９Ｂにソース電位が印加される。これにより、第２上電極２８Ｂがゲート電極として機能する一方、第２下電極２９Ｂがソース電極（フィールド電極）として機能している。つまり、複数の単位セル２２は、互いに異なる電気信号が印加される第１単位セル２２Ａおよび第２単位セル２２Ｂを含む複合構造を有している。
【0101】
第２単位セル２２Ｂは、第２下電極２９Ｂの機能によって第２ゲート構造２３Ｂの近傍に電荷を引き寄せる性質を有していないため、第１オン抵抗成分Ｒｏｎ１よりも高い第２オン抵抗成分Ｒｏｎ２を有している。第２オン抵抗成分Ｒｏｎ２は、第１オン抵抗成分Ｒｏｎ１に対して並列成分を成している。第２オン抵抗成分Ｒｏｎ２は、ＭＩＳＦＥＴ２のオン抵抗Ｒｏｎの一要素である。
【0102】
この一方、第２単位セル２２Ｂは、第２上電極２８Ｂおよびドリフト領域８の間の第１容量成分Ｃ１、ならびに、第２下電極２９Ｂおよびドリフト領域８の間の第２容量成分Ｃ２を有している。第２単位セル２２Ｂでは、第２上電極２８Ｂにゲート電位が印加され、第２下電極２９Ｂにソース電位が印加される。したがって、第２単位セル２２Ｂでは、第１容量成分Ｃ１がゲート・ドレイン間容量となり、第２容量成分Ｃ２がソース・ドレイン間容量となる。
【0103】
つまり、第２単位セル２２Ｂは、第１容量成分Ｃ１からなる第２帰還容量成分Ｃｒｓｓ２（＝Ｃ１）を有している。第２帰還容量成分Ｃｒｓｓ２（＝Ｃ１）は、第１帰還容量成分Ｃｒｓｓ１（＝Ｃ１＋Ｃ２）未満（Ｃｒｓｓ２＜Ｃｒｓｓ１）である。第２帰還容量成分Ｃｒｓｓ２は、第１帰還容量成分Ｃｒｓｓ１に対して並列成分を成す。第２帰還容量成分Ｃｒｓｓ２は、ＭＩＳＦＥＴ２の帰還容量Ｃｒｓｓの一要素である。
【0104】
別の見方をすると、図１２および図１３を参照して、半導体装置１は、半導体チップ３に形成されたＭＩＳＦＥＴ２を含む。ＭＩＳＦＥＴ２は、複数の単位セル２２の集合体によって構成されている。複数の単位セル２２は、具体的には、少なくとも１つの第１単位セル２２Ａ、および、少なくとも１つの第２単位セル２２Ｂを含む。
第１単位セル２２Ａは、第１オン抵抗成分Ｒｏｎ１および第１帰還容量成分Ｃｒｓｓ１を有している。第２単位セル２２Ｂは、第２オン抵抗成分Ｒｏｎ２および第２帰還容量成分Ｃｒｓｓ２を有している。第２オン抵抗成分Ｒｏｎ２は、第１オン抵抗成分Ｒｏｎ１に対して並列成分を成し、第１オン抵抗成分Ｒｏｎ１を超える値を有している。第２帰還容量成分Ｃｒｓｓ２は、第１帰還容量成分Ｃｒｓｓ１に対して並列成分を成し、前記第１帰還容量成分Ｃｒｓｓ１未満の値を有している。
第１単位セル２２Ａは、第１オン抵抗成分Ｒｏｎ１および第１帰還容量成分Ｃｒｓｓ１を有している。第２単位セル２２Ｂは、第２オン抵抗成分Ｒｏｎ２および第２帰還容量成分Ｃｒｓｓ２を有している。第２オン抵抗成分Ｒｏｎ２は、第１オン抵抗成分Ｒｏｎ１に対して並列成分を成し、第１オン抵抗成分Ｒｏｎ１を超える値を有している。第２帰還容量成分Ｃｒｓｓ２は、第１帰還容量成分Ｃｒｓｓ１に対して並列成分を成し、前記第１帰還容量成分Ｃｒｓｓ１未満の値を有している。
【0105】
第２単位セル２２Ｂの第２オン抵抗成分Ｒｏｎ２は、第１単位セル２２Ａの第１オン抵抗成分Ｒｏｎ１を超えている。たとえば、１つの第１単位セル２２Ａおよび１つの第２単位セル２２Ｂによって構成されたＭＩＳＦＥＴ２のオン抵抗Ｒｏｎは、２つの第１単位セル２２Ａのみによって構成されたＭＩＳＦＥＴ２のオン抵抗Ｒｏｎよりも増加する。しかし、第２オン抵抗成分Ｒｏｎ２は、第１オン抵抗成分Ｒｏｎ１に対して並列成分を成している。したがって、第１オン抵抗成分Ｒｏｎ１および第２オン抵抗成分Ｒｏｎ２の合成抵抗は、理論上、第１オン抵抗成分Ｒｏｎ１未満の値になるため、オン抵抗Ｒｏｎの大幅な増加は抑制される。
【0106】
一方、第２単位セル２２Ｂの第２帰還容量成分Ｃｒｓｓ２は、第１単位セル２２Ａの第１帰還容量成分Ｃｒｓｓ１未満である。第２帰還容量成分Ｃｒｓｓ２は、第１帰還容量成分Ｃｒｓｓ１に対して並列成分を成している。たとえば、１つの第１単位セル２２Ａおよび１つの第２単位セル２２Ｂによって構成されたＭＩＳＦＥＴ２の帰還容量Ｃｒｓｓは、理論上、２つの第１単位セル２２Ａのみによって構成されたＭＩＳＦＥＴ２の帰還容量Ｃｒｓｓよりも、第１帰還容量成分Ｃｒｓｓ１および第２帰還容量成分Ｃｒｓｓ２の差分だけ低下する。
【0107】
これにより、オン抵抗Ｒｏｎの増加を抑制しながら、帰還容量Ｃｒｓｓを低下させることができる（図１４の第１～第２折れ線ＢＬ１～ＢＬ２も併せて参照）。よって、半導体装置１によれば、消費電力の増加を抑制しながら、スイッチング下降時間を短縮できる。また、既存の製造方法を大幅に変更することなく、第１単位セル２２Ａおよび第２単位セル２２Ｂの混在構造を有するＭＩＳＦＥＴ２を含む半導体装置１を提供できる。
【0108】
半導体装置１は、半導体チップ３に設定された活性領域１０を含む。この構造において、第１単位セル２２Ａおよび第２単位セル２２Ｂは、活性領域１０に形成されている。つまり、第１単位セル２２Ａおよび第２単位セル２２Ｂの混在構造が、共通の活性領域１０に作り込まれている。したがって、第１単位セル２２Ａおよび第２単位セル２２Ｂを別々の領域に形成する必要がないので、半導体装置１のシュリンク化（微細化）に寄与できる。また、これによって、第１単位セル２２Ａおよび第２単位セル２２Ｂに対する配線距離を短縮できるので、配線抵抗（オン抵抗Ｒｏｎ）の増加を適切に抑制できる。
【0109】
この場合、半導体装置１は、単一の活性領域１０を含むことが特に好ましい。この構造によれば、単一の活性領域１０内に第１単位セル２２Ａおよび第２単位セル２２Ｂの混在構造が作り込まれるので、活性領域１０外の構造物に起因するＭＩＳＦＥＴ２の電気的特性の変動を抑制できる。また、この構造によれば、半導体装置１を、ＭＩＳＦＥＴ２を含むディスクリートデバイスとして提供できる。
【0110】
半導体装置１は、層間絶縁膜６１、ゲートパッド電極８１、ゲート配線電極８２およびソースパッド電極８３を含む。層間絶縁膜６１は、第１主面４の上で第１単位セル２２Ａ（第１ゲート構造２３Ａ）および第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）を被覆する。ゲートパッド電極８１は、層間絶縁膜６１の上に配置されている。ゲート配線電極８２は、ゲートパッド電極８１から層間絶縁膜６１の上に引き出されている。
【0111】
ゲート配線電極８２は、平面視において第１単位セル２２Ａ（第１ゲート構造２３Ａ）および第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）に交差するように延び、第１単位セル２２Ａ（第１ゲート構造２３Ａ）および第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）に電気的に接続されている。ゲート配線電極８２は、具体的には、第１ゲート構造２３Ａの第１上電極２８Ａおよび第１下電極２９Ａ、ならびに、第２ゲート構造２３Ｂの第２上電極２８Ｂに電気的に接続されている。
【0112】
ソースパッド電極８３は、ゲートパッド電極８１およびゲート配線電極８２から間隔を空けて、層間絶縁膜６１の上配置されている。ソースパッド電極８３は、平面視において全ての第１単位セル２２Ａおよび全ての第２単位セル２２Ｂの全てに対向している。ソースパッド電極８３は、第１単位セル２２Ａ（第１ゲート構造２３Ａ）および第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）に電気的に接続されている。ソースパッド電極８３は、具体的には、第２ゲート構造２３Ｂの第２下電極２９Ｂに電気的に接続されている。
【0113】
このような構造によれば、複数の単位セル２２の形成後、複数の単位セル２２に対するソースパッド電極８３、ゲートパッド電極８１およびゲート配線電極８２の接続形態を調節することによって、第１単位セル２２Ａおよび第２単位セル２２Ｂを任意の配列パターンで形成できる。このような構造は、半導体装置１が単一の活性領域１０を含む場合に特に有効である。
【0114】
図１５は、図３に対応し、本発明の第２実施形態に係る半導体装置９１の半導体チップ３の第１主面４の構造（＝第１実施形態に係る半導体装置１において第１単位セル２２Ａの配列および第２単位セル２２Ｂの配列を変更した形態）を示す平面図である。以下、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0115】
前述の第１実施形態では、第１単位セル２２Ａおよび第２単位セル２２Ｂの配列が任意である旨を説明した。第２実施形態に係る半導体装置９１では、第１～第４セル領域１２Ａ～１２Ｄのそれぞれに少なくとも１つの第１単位セル２２Ａおよび少なくとも１つの第２単位セル２２Ｂが形成されている。
第１セル領域１２Ａには、第１グループ９２が形成されている。第１グループ９２は、第２方向Ｙに交互に配列された複数の第１単位セル２２Ａおよび複数の第２単位セル２２Ｂを含む群からなる。第２セル領域１２Ｂには、第２グループ９３が形成されている。第２セル領域１２Ｂは、第２方向Ｙに交互に配列された複数の第１単位セル２２Ａおよび複数の第２単位セル２２Ｂを含む群からなる。
第１セル領域１２Ａには、第１グループ９２が形成されている。第１グループ９２は、第２方向Ｙに交互に配列された複数の第１単位セル２２Ａおよび複数の第２単位セル２２Ｂを含む群からなる。第２セル領域１２Ｂには、第２グループ９３が形成されている。第２セル領域１２Ｂは、第２方向Ｙに交互に配列された複数の第１単位セル２２Ａおよび複数の第２単位セル２２Ｂを含む群からなる。
【0116】
第３セル領域１２Ｃには、第１グループ９４が形成されている。第３セル領域１２Ｃは、第２方向Ｙに交互に配列された複数の第１単位セル２２Ａおよび複数の第２単位セル２２Ｂを含む群からなる。第４セル領域１２Ｄには、第２グループ９５が形成されている。第４セル領域１２Ｄは、第２方向Ｙに交互に配列された複数の第１単位セル２２Ａおよび複数の第２単位セル２２Ｂを含む群からなる。
【0117】
このように、半導体装置９１では、第１～第４セル領域１２Ａ～１２Ｄのそれぞれにおいて、複数の第１単位セル２２Ａおよび複数の第２単位セル２２Ｂが、第２方向Ｙに交互に配列されている。つまり、複数の第２単位セル２２Ｂは、第２方向Ｙに第１単位セル２２Ａに対向している。図１５では、複数の第２単位セル２２Ｂが、第１方向Ｘにも複数の第１単位セル２２Ａに対向している例が示されている。
【0118】
以上、半導体装置９１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
図１６は、図３に対応し、本発明の第３実施形態に係る半導体装置１０１の半導体チップ３の第１主面４の構造（＝第１実施形態に係る半導体装置１において複数のセル領域１２の配置、第１単位セル２２Ａの配列および第２単位セル２２Ｂの配列を変更した形態）を示す平面図である。以下、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１６は、図３に対応し、本発明の第３実施形態に係る半導体装置１０１の半導体チップ３の第１主面４の構造（＝第１実施形態に係る半導体装置１において複数のセル領域１２の配置、第１単位セル２２Ａの配列および第２単位セル２２Ｂの配列を変更した形態）を示す平面図である。以下、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0119】
前述の第１実施形態に係る半導体装置１では、活性領域１０が第１～第４セル領域１２Ａ～１２Ｄを含む例について説明した。これに対して、第３実施形態に係る半導体装置１０１では、活性領域１０が、第１～第４セル領域１２Ａ～１２Ｄに加えて、第５セル領域１２Ｅを含む。第５セル領域１２Ｅは、第１セル領域１２Ａおよび第２セル領域１２Ｂのいずれか一方または双方に対して第２側面６Ｂ側の領域に設定されている。第５セル領域１２Ｅは、この形態では、第１セル領域１２Ａおよび第２セル領域１２Ｂの双方に対して第２側面６Ｂ側の領域に設定されている。
【0120】
複数の単位セル２２（ゲート構造２３）は、第１～第５セル領域１２Ａ～１２Ｅにそれぞれ形成されている。第１セル領域１２Ａの複数の単位セル２２（ゲート構造２３）は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。つまり、第１セル領域１２Ａの複数の単位セル２２は、全体として第１方向Ｘに延びるストライプ状に形成されている。
【0121】
第２セル領域１２Ｂの複数の単位セル２２（ゲート構造２３）は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。つまり、第２セル領域１２Ｂの複数の単位セル２２は、全体として第１方向Ｘに延びるストライプ状に形成されている。また、第２セル領域１２Ｂの複数の単位セル２２は、第１セル領域１２Ａの複数の単位セル２２に１対１対応の関係で対向している。
【0122】
第３セル領域１２Ｃの複数の単位セル２２（ゲート構造２３）は、この形態では、第１セル領域１２Ａおよび第２セル領域１２Ｂの複数の単位セル２２とは異なる方向に延びている。第３セル領域１２Ｃの複数の単位セル２２は、この形態では、第１方向Ｘに間隔を空けて形成され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、第３セル領域１２Ｃの複数の単位セル２２は、全体として第２方向Ｙに延びるストライプ状に形成されている。
【0123】
第４セル領域１２Ｄの複数の単位セル２２（ゲート構造２３）は、この形態では、第１セル領域１２Ａおよび第２セル領域１２Ｂの複数の単位セル２２とは異なる方向に延びている。第４セル領域１２Ｄの複数の単位セル２２は、この形態では、第１方向Ｘに間隔を空けて形成され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、第４セル領域１２Ｄの複数の単位セル２２は、全体として第２方向Ｙに延びるストライプ状に形成されている。また、第４セル領域１２Ｄの複数の単位セル２２は、第３セル領域１２Ｃの複数の単位セル２２と同一の方向に延びている。
【0124】
第５セル領域１２Ｅの複数の単位セル２２（ゲート構造２３）は、この形態では、第１セル領域１２Ａおよび第２セル領域１２Ｂの複数の単位セル２２とは異なる方向に延びている。第５セル領域１２Ｅの複数の単位セル２２は、この形態では、第１方向Ｘに間隔を空けて形成され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、第５セル領域１２Ｅの複数の単位セル２２は、全体として第２方向Ｙに延びるストライプ状に形成されている。また、第５セル領域１２Ｅの複数の単位セル２２は、第３セル領域１２Ｃおよび第４セル領域１２Ｄの複数の単位セル２２と同一の方向に延びている。
【0125】
第１セル領域１２Ａには、第１グループ１１１および第２グループ１１２が形成されている。第１グループ１１１は、第１セル領域１２Ａにおいて第１側面６Ａ側の領域に形成されている。第２グループ１１２は、第１セル領域１２Ａにおいて第２側面６Ｂ側の領域に形成されている。第１グループ１１１は、複数（ここでは８個）の第１単位セル２２Ａの群からなる。第２グループ１１２は、複数（ここでは８個）の第２単位セル２２Ｂの群からなる。
【0126】
第２セル領域１２Ｂには、第３グループ１１３、第４グループ１１４、第５グループ１１５および第６グループ１１６が形成されている。第３～第６グループ１１３～１１６は、第２セル領域１２Ｂにおいて第１側面６Ａ側から第２側面６Ｂ側この順に形成されている。第３グループ１１３は、複数（ここでは４個）の第１単位セル２２Ａの群からなる。第４グループ１１４は、複数（ここでは４個）の第２単位セル２２Ｂの群からなる。第５グループ１１５は、複数（ここでは４個）の第１単位セル２２Ａの群からなる。第６グループ１１６は、複数（ここでは４個）の第２単位セル２２Ｂの群からなる。
【0127】
第３セル領域１２Ｃには、第７グループ１１７が形成されている。第７グループ１１７は、複数（ここでは５個）の第１単位セル２２Ａの群からなる。第４セル領域１２Ｄには、第８グループ１１８が形成されている。第８グループ１１８は、複数（ここでは５個）の第２単位セル２２Ｂの群からなる。
第５セル領域１２Ｅには、第９グループ１１９および第１０グループ１２０が形成されている。第９グループ１１９は、第５セル領域１２Ｅにおいて第４側面６Ｄ側の領域に形成されている。第１０グループ１２０は、第５セル領域１２Ｅにおいて第３側面６Ｃ側の領域に形成されている。第９グループ１１９は、複数（ここでは８個）の第１単位セル２２Ａの群からなる。第１０グループ１２０は、複数（ここでは８個）の第２単位セル２２Ｂの群からなる。
第５セル領域１２Ｅには、第９グループ１１９および第１０グループ１２０が形成されている。第９グループ１１９は、第５セル領域１２Ｅにおいて第４側面６Ｄ側の領域に形成されている。第１０グループ１２０は、第５セル領域１２Ｅにおいて第３側面６Ｃ側の領域に形成されている。第９グループ１１９は、複数（ここでは８個）の第１単位セル２２Ａの群からなる。第１０グループ１２０は、複数（ここでは８個）の第２単位セル２２Ｂの群からなる。
【0128】
このように、ＭＩＳＦＥＴ２は、第１方向Ｘに延びる複数の第１単位セル２２Ａ（第１ゲート構造２３Ａ）、第２方向Ｙに延びる複数の第１単位セル２２Ａ（第１ゲート構造２３Ａ）、第１方向Ｘに延びる複数の第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）、および、第２方向Ｙに延びる複数の第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）を含む。
ＭＩＳＦＥＴ２は、同一の方向に延びる複数の第１単位セル２２Ａ（第１ゲート構造２３Ａ）を含んでいてもよい。ＭＩＳＦＥＴ２は、同一の方向に延びる複数の第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）を含んでいてもよい。ＭＩＳＦＥＴ２は、同一の方向に延びる第１単位セル２２Ａ（第１ゲート構造２３Ａ）および第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）を含んでいてもよい。
ＭＩＳＦＥＴ２は、同一の方向に延びる複数の第１単位セル２２Ａ（第１ゲート構造２３Ａ）を含んでいてもよい。ＭＩＳＦＥＴ２は、同一の方向に延びる複数の第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）を含んでいてもよい。ＭＩＳＦＥＴ２は、同一の方向に延びる第１単位セル２２Ａ（第１ゲート構造２３Ａ）および第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）を含んでいてもよい。
【0129】
ＭＩＳＦＥＴ２は、互いに異なる方向に延びる複数の第１単位セル２２Ａ（第１ゲート構造２３Ａ）を含んでいてもよい。ＭＩＳＦＥＴ２は、互いに異なる方向に延びる複数の第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）を含んでいてもよい。ＭＩＳＦＥＴ２は、互いに異なる方向に延びる第１単位セル２２Ａ（第１ゲート構造２３Ａ）および第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）を含んでいてもよい。
【0130】
ＭＩＳＦＥＴ２において、第１主面４に沿う一方方向に延びる１つの第１単位セル２２Ａ（第１ゲート構造２３Ａ）から一方方向に間隔を空けて、別の第１単位セル２２Ａ（第１ゲート構造２３Ａ）が形成されていてもよい。この場合、別の第１単位セル２２Ａ（第１ゲート構造２３Ａ）は、一方方向または当該一方方向に交差する交差方向に延びていてもよい。さらにこの場合、別の第１単位セル２２Ａ（第１ゲート構造２３Ａ）は、一方方向に１つの第１単位セル２２Ａ（第１ゲート構造２３Ａ）に対向していてもよい。
【0131】
ＭＩＳＦＥＴ２において、第１主面４に沿う一方方向に延びる１つの第１単位セル２２Ａ（第１ゲート構造２３Ａ）から当該一方方向に交差する交差方向に間隔を空けて、別の第１単位セル２２Ａ（第１ゲート構造２３Ａ）が形成されていてもよい。この場合、別の第１単位セル２２Ａ（第１ゲート構造２３Ａ）は、一方方向または交差方向に延びていてもよい。さらにこの場合、別の第１単位セル２２Ａ（第１ゲート構造２３Ａ）は、交差方向に１つの第１単位セル２２Ａ（第１ゲート構造２３Ａ）に対向していてもよい。
【0132】
ＭＩＳＦＥＴ２において、第１主面４に沿う一方方向に延びる１つの第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）から一方方向に間隔を空けて、別の第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）が形成されていてもよい。この場合、別の第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）は、一方方向または当該一方方向に交差する交差方向に延びていてもよい。さらにこの場合、別の第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）は、一方方向に１つの第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）に対向していてもよい。
【0133】
ＭＩＳＦＥＴ２において、第１主面４に沿う一方方向に延びる１つの第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）から当該一方方向に交差する交差方向に間隔を空けて、別の第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）が形成されていてもよい。この場合、別の第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）は、一方方向または交差方向に延びていてもよい。さらにこの場合、別の第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）は、交差方向に１つの第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）に対向していてもよい。
【0134】
ＭＩＳＦＥＴ２において、第１主面４に沿う一方方向に延びる第１単位セル２２Ａ（第１ゲート構造２３Ａ）から一方方向に間隔を空けて、第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）が形成されていてもよい。この場合、第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）は、一方方向または当該一方方向に交差する交差方向に延びていてもよい。さらにこの場合、第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）は、一方方向に第１単位セル２２Ａ（第１ゲート構造２３Ａ）に対向していてもよい。
【0135】
ＭＩＳＦＥＴ２において、第１主面４に沿う一方方向に延びる第１単位セル２２Ａ（第１ゲート構造２３Ａ）から当該一方方向に交差する交差方向に間隔を空けて、第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）が形成されていてもよい。この場合、第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）は、一方方向または交差方向に延びていてもよい。さらにこの場合、第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）は、交差方向に第１単位セル２２Ａ（第１ゲート構造２３Ａ）に対向していてもよい。
【0136】
前記説明において、「交差方向」は、「一方方向」に直交する直交方向であってもよい。前記説明において、「一方方向」が「第１方向Ｘ」からなり、「交差方向」が「第２方向Ｙ」からなっていてもよい。前記説明において、「一方方向」が「第２方向Ｙ」からなり、「交差方向」が「第１方向Ｘ」からなっていてもよい。
ゲート配線電極８２は、平面視において第１方向Ｘに延びる複数の単位セル２２および第２方向Ｙに延びる複数の単位セル２２（第１～第１０グループ１１１～１２０を形成する複数の単位セル２２）に交差（具体的には直交）するように帯状に延びている。つまり、１つのゲート配線電極８２が、第１方向Ｘに延びる第１単位セル２２Ａ（第１ゲート構造２３Ａ）、第２方向Ｙに延びる第１単位セル２２Ａ（第１ゲート構造２３Ａ）、第１方向Ｘに延びる第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）、および、第２方向Ｙに延びる第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）に交差（具体的には直交）している。
ゲート配線電極８２は、平面視において第１方向Ｘに延びる複数の単位セル２２および第２方向Ｙに延びる複数の単位セル２２（第１～第１０グループ１１１～１２０を形成する複数の単位セル２２）に交差（具体的には直交）するように帯状に延びている。つまり、１つのゲート配線電極８２が、第１方向Ｘに延びる第１単位セル２２Ａ（第１ゲート構造２３Ａ）、第２方向Ｙに延びる第１単位セル２２Ａ（第１ゲート構造２３Ａ）、第１方向Ｘに延びる第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）、および、第２方向Ｙに延びる第２単位セル２２Ｂ（第２ゲート構造２３Ｂ）に交差（具体的には直交）している。
【0137】
ゲート配線電極８２は、平面視において複数の第１ゲート構造２３Ａの一端部２５ｆおよび複数の第２ゲート構造２３Ｂの一端部２５ｆに交差（具体的には直交）している。ゲート配線電極８２は、層間絶縁膜６１の上において複数の第１接続電極７１、複数の第２接続電極７２および複数の第３接続電極７３に電気的に接続されている。これにより、ゲートパッド電極８１に印加されたゲート電位が、複数の第１ゲート構造２３Ａの第１上電極２８Ａおよび第１下電極２９Ａ、ならびに、複数の第２ゲート構造２３Ｂの第２上電極２８Ｂに伝達される。
【0138】
以上、半導体装置１０１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。セル領域１２の個数、セル領域１２に含まれるグループ数、グループを構成する単位セル２２の種別、セル領域１２内における単位セル２２の延伸方向等は全て任意であり、図１６に示された形態以外の種々の形態を取り得る。
本発明は、さらに他の形態で実施できる。
本発明は、さらに他の形態で実施できる。
【0139】
前述の各実施形態では、複数の第１～第３接続電極７１～７３とは別体からなるゲートパッド電極８１（ゲート配線電極８２）が形成された例について説明した。しかし、ゲートパッド電極８１（ゲート配線電極８２）の一部が、複数の第１～第３接続電極７１～７３として層間絶縁膜６１に埋設されていてもよい。この場合、複数の第１～第３接続電極７１～７３の第１電極膜７５および第２電極膜７６は、ゲートパッド電極８１（ゲート配線電極８２）の第１電極膜８５および第２電極膜８６によって形成される。
【0140】
前述の各実施形態では、複数の第４接続電極７４とは別体からなるソースパッド電極８３が形成された例について説明した。しかし、ソースパッド電極８３の一部が、複数の第４接続電極７４として層間絶縁膜６１に埋設されていてもよい。この場合、複数の第４接続電極７４の第１電極膜７５および第２電極膜７６は、ソースパッド電極８３の第１電極膜８５および第２電極膜８６によって形成される。
【0141】
前述の各実施形態では、複数の埋設電極５３とは別体からなるソースパッド電極８３が形成された例について説明した。しかし、ソースパッド電極８３の一部が、複数の埋設電極５３として複数のコンタクト孔５１に埋設されていてもよい。この場合、各埋設電極５３の第１電極膜５４および第２電極膜５５は、ソースパッド電極８３の第１電極膜８５および第２電極膜８６によって形成される。
【0142】
前述の各実施形態において、ｐ型の半導体部分がｎ型の半導体部分とされ、ｎ型の半導体部分がｐ型の半導体部分とされてもよい。この場合、前述の各実施形態の説明は、「ｎ型」の部分が「ｐ型」と読み替えられ、「ｐ型」の部分が「ｎ型」と読み替えられる。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
【符号の説明】
【0143】
１ 半導体装置
３ 半導体チップ
４ 第１主面
８ ドリフト領域
１０ 活性領域
２１ ボディ領域
２２ 単位セル
２２Ａ 第１単位セル
２２Ｂ 第２単位セル
２３Ａ 第１ゲート構造
２３Ｂ 第２ゲート構造
２５Ａ 第１トレンチ
２５Ｂ 第２トレンチ
２８Ａ 第１上電極
２８Ｂ 第２上電極
２９Ａ 第１下電極
２９Ｂ 第２下電極
３１Ａ 第１絶縁
３１Ｂ 第２絶縁体
３５ 引き出し電極
３５Ａ 引き出し電極
３５Ｂ 引き出し電極
３７Ａ 第１ソース領域
３７Ｂ 第２ソース領域
３８Ａ 第１チャネル
３８Ｂ 第２チャネル
６１ 層間絶縁膜
７１ 第１接続電極
７２ 第２接続電極
７３ 第３接続電極
７４ 第４接続電極
８１ ゲートパッド電極
８２ ゲート配線電極
８３ ソースパッド電極
９１ 半導体装置
１０１ 半導体装置
Ｃｒｓｓ１ 第１帰還容量成分
Ｃｒｓｓ２ 第２帰還容量成分
Ｒｏｎ１ 第１オン抵抗成分
Ｒｏｎ２ 第２オン抵抗成分
３ 半導体チップ
４ 第１主面
８ ドリフト領域
１０ 活性領域
２１ ボディ領域
２２ 単位セル
２２Ａ 第１単位セル
２２Ｂ 第２単位セル
２３Ａ 第１ゲート構造
２３Ｂ 第２ゲート構造
２５Ａ 第１トレンチ
２５Ｂ 第２トレンチ
２８Ａ 第１上電極
２８Ｂ 第２上電極
２９Ａ 第１下電極
２９Ｂ 第２下電極
３１Ａ 第１絶縁
３１Ｂ 第２絶縁体
３５ 引き出し電極
３５Ａ 引き出し電極
３５Ｂ 引き出し電極
３７Ａ 第１ソース領域
３７Ｂ 第２ソース領域
３８Ａ 第１チャネル
３８Ｂ 第２チャネル
６１ 層間絶縁膜
７１ 第１接続電極
７２ 第２接続電極
７３ 第３接続電極
７４ 第４接続電極
８１ ゲートパッド電極
８２ ゲート配線電極
８３ ソースパッド電極
９１ 半導体装置
１０１ 半導体装置
Ｃｒｓｓ１ 第１帰還容量成分
Ｃｒｓｓ２ 第２帰還容量成分
Ｒｏｎ１ 第１オン抵抗成分
Ｒｏｎ２ 第２オン抵抗成分
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】