(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-05-01
(45)【発行日】2024-05-13
(54)【発明の名称】過電流保護回路
(51)【国際特許分類】
H02H 3/08 20060101AFI20240502BHJP
H03K 17/082 20060101ALI20240502BHJP
H03K 17/695 20060101ALI20240502BHJP
H03K 17/08 20060101ALN20240502BHJP
【ＦＩ】
H02H3/08 A
H03K17/082
H03K17/695
H03K17/08 C
【請求項の数】
6
(21)【出願番号】P 2020045498
(22)【出願日】2020-03-16
(65)【公開番号】P2021150990
(43)【公開日】2021-09-27
【審査請求日】2023-01-24
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】宅間 徹
【審査官】清水 祐樹
(56)【参考文献】
【文献】特開２０１９－１２２２１６（ＪＰ，Ａ）
【文献】米国特許出願公開第２００４／００７０９１０（ＵＳ，Ａ１）
【文献】特開２０１９－１１０５２１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｈ ３／０８ － ３／２５３
Ｈ０２Ｈ ７／００ － ７／３０
Ｈ０２Ｊ １／００ － １／１６
Ｈ０３Ｋ １７／０８２
Ｈ０３Ｋ １７／６９５
Ｈ０３Ｋ １７／０８
(57)【特許請求の範囲】
【請求項1】
スイッチ素子と、
前記スイッチ素子に流れる出力電流に応じた第１センス電圧及び第２センス電圧をそれぞれ生成する出力電流監視部と、
前記第１センス電圧及び前記第２センス電圧それぞれを監視対象として第１過電流保護信号及び第２過電流保護信号をそれぞれ生成する過電流保護回路と、
前記第１過電流保護信号及び前記第２過電流保護信号に応じて前記出力電流を制限するゲート制御部と、
を備え、
前記出力電流に対する前記第１センス電圧の変化率は、前記第２センス電圧の変化率よりも小さく設定されており、
前記過電流保護回路は、
前記第１センス電圧及び前記第２センス電圧と基準電圧とを比較して前記第１過電流保護信号及び前記第２過電流保護信号それぞれの論理レベルを切り替える過電流検出部と、
前記出力電流が第１過電流制限値に達して前記第１過電流保護信号の論理レベルが切り替わった時点で前記スイッチ素子のヒカップ駆動を開始するとともに前記出力電流の過電流制限値を前記第１過電流制限値からより小さい第２過電流制限値に引き下げるように前記第２過電流保護信号の無効を解除するヒカップ制御部と、
を含む、スイッチ装置。
【請求項2】
前記ヒカップ制御部は、前記出力電流が前記第１過電流制限値に達して前記第１過電流保護信号の論理レベルが切り替わった時点で前記スイッチ素子のオン遷移時における前記出力電流の立上り速度を第１立上り速度からより遅い第２立上り速度に引き下げる、請求項１に記載のスイッチ装置。
【請求項3】
前記ヒカップ制御部は、所定のオン期間とオフ期間を繰り返すように前記スイッチ素子の駆動信号を制御する、請求項１又は２に記載のスイッチ装置。
【請求項4】
請求項１～３のいずれかに記載のスイッチ装置と、前記スイッチ装置に接続される負荷と、
を有する、電子機器。
【請求項5】
前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである、請求項４に記載の電子機器。
【請求項6】
請求項４又は５に記載の電子機器を有する、車両。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書中に開示されている発明は、過電流保護回路に関する。
【背景技術】
【0002】
本願出願人は、以前より、車載ＩＰＤ［intelligent power device］などのスイッチ装置に関して、数多くの新技術を提案している（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【0003】
【文献】国際公開第２０１７／１８７７８５号
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、従来のスイッチ装置では、その過電流保護機能について更なる改善（例えば起動時の瞬時電流確保と出力制限時の安全設計を両立すること）の余地があった。
【0005】
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、起動時の瞬時電流確保と出力制限時の安全設計を両立することのできる過電流保護回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本明細書中に開示されている過電流保護回路は、スイッチ素子に流れる出力電流が第１過電流制限値に達したことを検出して、前記出力電流の過電流制限値を前記第１過電流制限値からより小さい第２過電流制限値に引き下げる構成（第１の構成）とされている。
【0007】
なお、上記第１の構成から成る過電流保護回路は、前記出力電流が前記第１過電流制限値に達したことを検出して、前記スイッチ素子のオン遷移時における前記出力電流の立上り速度を第１立上り速度からより遅い第２立上り速度に引き下げる構成（第２の構成）にしてもよい。
【0008】
また、上記第１または第２の構成から成る過電流保護回路は、前記出力電流が前記第１過電流制限値に達したことを検出して、前記スイッチ素子のヒカップ駆動を開始する構成（第３の構成）にしてもよい。
【0009】
また、上記第３の構成から成る過電流保護回路は、前記出力電流が前記過電流制限値よりも大きいか否かを検出して前記出力電流を前記過電流制限値以下に制限する過電流検出部と、前記過電流検出部の検出結果に基づいて前記スイッチ素子をヒカップ駆動するヒカップ制御部と、を有する構成（第４の構成）にしてもよい。
【0010】
また、上記第４の構成から成る過電流保護回路において、前記過電流検出部は、前記出力電流と前記過電流制限値との比較結果に応じて前記スイッチ素子の駆動信号を制御する構成（第５の構成）にしてもよい。
【0011】
また、上記第４または第５の構成から成る過電流保護回路において、前記ヒカップ制御部は、所定のオン期間とオフ期間を繰り返すように前記スイッチ素子の駆動信号を制御する構成（第６の構成）にしてもよい。
【0012】
また、本明細書中に開示されているスイッチ装置は、スイッチ素子と、上記第１～第６いずれかの構成から成り、前記スイッチ素子に流れる出力電流を監視対象とする過電流保護回路と、を有する構成（第７の構成）とされている。
【0013】
また、本明細書中に開示されている電子機器は、上記第７の構成から成るスイッチ装置と、前記スイッチ装置に接続される負荷と、を有する構成（第８の構成）とされている。
【0014】
また、上記第８の構成から成る電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第９の構成）にしてもよい。
【0015】
また、本明細書中に開示されている車両は、上記第８または第９の構成から成る電子機器を有する構成（第１０の構成）とされている。
【発明の効果】
【0016】
本明細書中に開示されている発明によれば、起動時の瞬時電流確保と出力制限時の安全設計を両立することのできる過電流保護回路を提供することが可能となる。
【図面の簡単な説明】
【0017】
【図1】半導体集積回路装置の基本構成を示す図
【図2】ゲート制御部の一構成例を示す図
【図3】過電流保護動作の第１例（電流制限動作）を示す図
【図4】過電流保護動作の第２例（ヒカップ動作）を示す図
【図5】過電流保護動作の第３例（オフラッチ動作）を示す図
【図6】ヒカップ動作時にピーク電流が生じる様子を示す図
【図7】複数の半導体集積回路装置を用いた電子機器の一構成例を示す図
【図8】新規な過電流保護動作の一例を示す図
【図9】半導体集積回路装置の要部構成を示す図
【図10】過電流保護回路の一構成例を示す図
【図11】過電流制限値の一設定例を示す図
【図12】レベルシフタの一構成例を示す図
【図13】ゲートドライバの一構成例を示す図
【図14】可変電流源の一構成例を示す図
【図15】本構成例における過電流保護動作の一例を示す図
【図16】車両の外観を示す図
【発明を実施するための形態】
【0018】
＜半導体集積回路装置（基本構成）＞
図１は、半導体集積回路装置の基本構成を示す図である。本構成例の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＬＳＩ（＝車載ＩＰＤの一種）である。
図１は、半導体集積回路装置の基本構成を示す図である。本構成例の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＬＳＩ（＝車載ＩＰＤの一種）である。
【0019】
なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１～Ｔ４を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子ないしは出力端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２に状態報知信号Ｓｏを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ４と接地端との間には、外部センス抵抗４が外付けされている。
【0020】
また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、信号出力部９０と、を集積化して成る。
【0021】
ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。
【0022】
また、ＮＭＯＳＦＥＴ１０は、オン抵抗Ｒｏｎが数十ｍΩとなるように素子を設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎが低いほど、外部端子Ｔ２の地絡（＝接地端ないしはこれに準ずる低電位端への短絡異常）が発生したときに過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを下げるほど、後述する過電流保護回路７１や温度保護回路７３の重要性が高くなる。
【0023】
出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２２と、センス抵抗２３とを含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。
【0024】
ＮＭＯＳＦＥＴ２１及び２２は、いずれもＮＭＯＳＦＥＴ１０に対して並列に接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ２を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２２とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ２は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１及び２２は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ１がローレベルであるときにオフする。
【0025】
センス抵抗２３（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。
【0026】
ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０（並びにＮＭＯＳＦＥＴ２１及び２２）のゲートに出力することにより、ＮＭＯＳＦＥＴ１０のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０を制御する機能を備えている。
【0027】
制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記した異常保護信号のうち、過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、及び、温度保護信号Ｓ７３の監視結果に応じて出力切替信号Ｓ２を生成する機能も備えている。
【0028】
信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０や内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。
【0029】
内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。
【0030】
異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。
【0031】
過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
【0032】
オープン保護回路７２は、出力電圧Ｖｏの監視結果（＝負荷３のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ７２を生成する。なお、オープン保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
【0033】
温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
【0034】
減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
【0035】
出力電流検出部８０は、不図示のバイアス手段を用いて、ＮＭＯＳＦＥＴ２２のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ２（＝Ｉｏ／ｍ）を生成して信号出力部９０に出力する。
【0036】
信号出力部９０は、出力切替信号Ｓ２に基づいてセンス電流Ｉｓ２（＝出力電流Ｉｏの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当、本図では明示せず）の一方を外部端子Ｔ４に選択出力する。センス電流Ｉｓ２が選択出力された場合には、状態報知信号Ｓｏとして、センス電流Ｉｓ２を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力検出電圧Ｖ８０（＝Ｉｓ２×Ｒ４）がＥＣＵ２に伝達される。出力検出電圧Ｖ８０は、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。一方、固定電圧Ｖ９０が選択出力された場合には、状態報知信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。なお、状態報知信号Ｓｏから出力電流Ｉｏの電流値を読み取る場合には、状態報知信号ＳｏをＡ／Ｄ［analog-to-digital］変換してやればよい。一方、状態報知信号Ｓｏから異常フラグを読み取る場合には、固定電圧Ｖ９０よりもやや低い閾値を用いて状態報知信号Ｓｏの論理レベルを判定してやればよい。
【0037】
＜ゲート制御部＞
図２は、ゲート制御部３０の一構成例を示す図である。本図のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値：Ｒ３６）と、キャパシタ３７（容量値：Ｃ３７）と、ツェナダイオード３８と、を含む。
図２は、ゲート制御部３０の一構成例を示す図である。本図のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値：Ｒ３６）と、キャパシタ３７（容量値：Ｃ３７）と、ツェナダイオード３８と、を含む。
【0038】
ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。
【0039】
オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号ＳＡに応じて制御される。
【0040】
チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成してゲートドライバ３１に供給する昇圧部の一例である。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号ＳＢに応じて制御される。
【0041】
クランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にクランパ３４（いわゆるアクティブクランプ回路）が設けられている。
【0042】
ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。
【0043】
ツェナダイオード３８のカソードは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ツェナダイオード３８のアノードは、ＮＭＯＳＦＥＴ１０のソースに接続されている。このように接続されたツェナダイオード３８は、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧（＝ＶＧ－Ｖｏ）を所定値以下に制限するクランプ素子として機能する。
【0044】
本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１がローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。
【0045】
このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。
【0046】
＜過電流保護動作に関する考察＞
一般に、過電流保護動作は、（１）電流制限動作、（２）ヒカップ動作、及び、（３）オフラッチ動作の３種類に大別することができる。
一般に、過電流保護動作は、（１）電流制限動作、（２）ヒカップ動作、及び、（３）オフラッチ動作の３種類に大別することができる。
【0047】
図３は、過電流保護動作の第１例（電流制限動作）を示す図である。本図で示したように、電流制限動作では、出力電流Ｉｏが過電流状態となったときに、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎが引き上げられることにより、出力電流Ｉｏが所定の過電流制限値Ｉｏｃｄ以下に制限される。
【0048】
図４は、過電流保護動作の第２例（ヒカップ動作）を示す図である。本図で示したように、ヒカップ動作では、出力電流Ｉｏが過電流状態となったときに、所定のオン期間ｔｏｎとオフ期間ｔｏｆｆを繰り返すように、ＮＭＯＳＦＥＴ１０がヒカップ駆動（＝オン状態とオフ状態が周期的に切り替わる間欠駆動）される。このヒカップ動作は、特に、誘導性の負荷３（＝ソレノイドコイルやリレーコイルなど）が接続される場合に有効である。
【0049】
図５は、過電流保護動作の第３例（オフラッチ動作）を示す図である。本図で示したように、オフラッチ動作では、出力電流Ｉｏが過電流状態となったときに、ＮＭＯＳＦＥＴ１０が強制的にオフされる。なお、一旦オフラッチ動作が掛かると、半導体集積回路装置１が再起動されるまで、ＮＭＯＳＦＥＴ１０がオフ状態に保持される。
【0050】
上記した３種類の過電流保護動作のうち、出力電流Ｉｏを周期的にオン／オフさせるヒカップ動作（図４）は、出力電流Ｉｏを流し続ける電流制限動作（図３）と比べて、過電流保護動作中における半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０）の温度上昇を抑えることができる。
【0051】
特に、車両の基幹部（＝高温状態となるエンジンやトランスミッションなど）での使用が想定される半導体集積回路装置１では、過電流保護動作中に過熱状態とならないように上記のヒカップ動作が好まれている。
【0052】
ところで、従来のヒカップ動作では、過電流制限値Ｉｏｃｄが一意に固定されていた。例えば、過電流制限値Ｉｏｃｄを大きい値（半導体集積回路装置１の最大定格電流など）に設定した場合には、ＮＭＯＳＦＥＴ１０に流すことのできる出力電流Ｉｏが大きくなるので、容量性負荷（バルブランプなど）の起動時に流れる突入電流を許容することができる。ただし、通常時の出力電流Ｉｏと過電流制限値Ｉｏｃｄとの乖離が大きいので、必ずしも安全設計とは言い難い。特に、上記のヒカップ動作は、出力電流Ｉｏの過電流状態が解消されない限り継続される。そのため、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎやパッケージの熱抵抗によっては、ヒカップ動作を行っても過熱状態に陥るおそれがあった。
【0053】
一方、過電流制限値Ｉｏｃｄを小さい値に設定した場合には、セットの安全性を高めることができる反面、起動時の突入電流などを許容することができない。そのため、半導体集積回路装置１に接続することのできる負荷３の種類が制限されるので、半導体集積回路装置１の汎用性が損なわれる。
【0054】
また、出力電流Ｉｏの制限動作（例えば上記のヒカップ動作）を行うときには、過渡的なピーク電流Ｉｐｅａｋについても考慮する必要がある。
【0055】
図６は、ヒカップ動作時にピーク電流Ｉｐｅａｋが生じる様子を示す図である。本図で示すように、過電流保護回路７１による過電流保護動作（本図ではヒカップ動作）では、出力電流Ｉｏとして過電流制限値Ｉｏｃｄよりも大きいピーク電流Ｉｐｅａｋを過渡的に生じる場合がある。なお、ピーク電流Ｉｐｅａｋの大きさは、例えば、過電流制限値Ｉｏｃｄの大きさ、回路の応答性、出力電流Ｉｏの立上り速度（スルーレート）、ないしは、ＮＭＯＳＦＥＴ１０に付随するインピーダンス成分やインダクタンス成分に依存する。
【0056】
特に、外部端子Ｔ２の地絡時など、出力電流Ｉｏが急峻に増大するときには、ピーク電流Ｉｐｅａｋが大きくなり易い。過電流制限値Ｉｏｃｄに対してピーク電流Ｉｏｃｄが大きいほど、単位時間当たりの電流変化が大きくなる。このような電流変化は、ノイズ成分としてセット各部に悪影響を及ぼし得る。
【0057】
図７は、複数の半導体集積回路装置を用いた電子機器の一構成例を示す図である。本構成例の電子機器１００は、半導体集積回路装置（本図ではハイサイドスイッチＬＳＩ）１１１～１１３と、負荷１２１～１２３と、半導体集積回路装置（例えば電源ＩＣ）１３０と、を有する。
【0058】
半導体集積回路装置１１１～１１３は、それぞれ、負荷１２１～１２３と電源端との間を導通／遮断する出力トランジスタと、各出力トランジスタに流れる出力電流Ｉｏ１～Ｉｏ３を過電流制限値Ｉｏｃｄ以下に制限する過電流保護回路と、を備えている。
【0059】
本構成例の電子機器１００において、例えば、本図で示したように、負荷１２１の両端間ショートが生じた場合には、半導体集積回路装置１１１に設けられた過電流保護回路の働きにより、出力電流Ｉｏ１が過電流制限値Ｉｏｃｄ以下に制限される。ただし、出力電流Ｉｏ１の制限時には、先にも述べた通り、過大なピーク電流Ｉｐｅａｋが生じ得る（先出の図６を参照）。
【0060】
なお、負荷１２１～１２３及び半導体集積回路装置１３０それぞれに共通接続されたパワー系の接地ライン（＝パワー系の接地電位ＰＧＮＤに繋がる配線）には、インピーダンス成分やインダクタンス成分が少なからず付随している。そのため、上記のピーク電流Ｉｐｅａｋが大きい場合には、パワー系の接地電位ＰＧＮＤに意図しない変動が生じ得る。
【0061】
一方、半導体集積回路装置１１１～１１３及び１３０それぞれに接続された制御系の接地ライン（＝制御系の接地電位ＧＮＤに繋がる配線）は、パワー系の接地ラインから電気的に分離されている。そのため、制御系の接地電位ＧＮＤは、上記のピーク電流Ｉｐｅａｋに依らず、比較的安定した状態に保たれる。
【0062】
その結果、ピーク電流Ｉｐｅａｋが大きい場合には、パワー系の接地電位ＰＧＮＤと制御系の接地電位ＧＮＤのうち、パワー系の接地電位ＰＧＮＤだけが変動することになる。このような状況に陥ると、半導体集積回路装置１１２及び１１３の誤動作（出力オープンの誤検知など）、若しくは、半導体集積回路装置１３０の誤動作を生じるおそれがある。
【0063】
上記考察に鑑み、以下では、起動時の瞬時電流確保と出力制限時の安全設計を両立することのできる新規な過電流保護動作（及びこれを実現する新規な回路構成）を提案する。
【0064】
＜新規な過電流保護動作＞
図８は、過電流保護回路７１による新規な過電流保護動作の一例を示す図である。本図で示したように、過電流保護回路７１は、出力電流Ｉｏが第１過電流制限値ＩｏｃｄＡに達したことを検出して、ＮＭＯＳＦＥＴ１０のヒカップ駆動を開始する。この点については、先出の図６と変わらない。
図８は、過電流保護回路７１による新規な過電流保護動作の一例を示す図である。本図で示したように、過電流保護回路７１は、出力電流Ｉｏが第１過電流制限値ＩｏｃｄＡに達したことを検出して、ＮＭＯＳＦＥＴ１０のヒカップ駆動を開始する。この点については、先出の図６と変わらない。
【0065】
ただし、先出の図６と異なり、過電流保護回路７１は、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏが第１過電流制限値ＩｏｃｄＡに達したことを検出して、出力電流Ｉｏの過電流制限値Ｉｏｃｄを第１過電流制限値ＩｏｃｄＡからより小さい第２過電流制限値ＩｏｃｄＢに引き下げる。
【0066】
なお、第１過電流制限値ＩｏｃｄＡは、例えば、容量性負荷の起動時に許容すべき出力電流Ｉｏ（＝突入電流）を考慮して適切な大きさに設定しておけばよい。一方、第２過電流制限値ＩｏｃｄＢは、通常時に流れる出力電流Ｉｏを考慮して適切な大きさに設定しておけばよい。
【0067】
このような過電流保護動作によれば、例えば、本図で示したように、ＮＭＯＳＦＥＴ１０のヒカップ動作における第１発目のオン期間には、過電流制限値Ｉｏｃｄを第１過電流制限値ＩｏｃｄＡに設定する一方、第２発目以降のオン期間には、過電流制限値Ｉｏｃｄを第２過電流制限値ＩｏｃｄＢに切り替えることができる。その結果、容量性負荷の起動時に流れる突入電流を許容しつつ、通常時における出力電流Ｉｏと過電流制限値Ｉｏｃｄ（＝ＩｏｃｄＢ）との乖離を抑えてセットの安全性を高めることが可能となる。
【0068】
また、過電流保護回路７１は、出力電流Ｉｏが第１過電流制限値ＩｏｃｄＡに達したことを検出して、ＮＭＯＳＦＥＴ１０のオン遷移時における出力電流Ｉｏの立上り速度ΔＩｏを第１立上り速度ΔＩｏＡからより遅い第２立上り速度ΔＩｏＢに引き下げる。
【0069】
このような過電流保護動作によれば、例えば、本図で示したように、ＮＭＯＳＦＥＴ１０のヒカップ動作における第１発目のオン期間には、立上り速度ΔＩｏを第１立上り速度ΔＩｏＡに設定する一方、第２発目以降のオン期間には、立上り速度ΔＩｏを第２立上り速度ΔＩｏＢに切り替えることができる。その結果、容量性負荷の起動時に流れる突入電流を許容しつつ、通常時におけるピーク電流Ｉｐｅａｋ（延いては他の回路に対する悪影響）を抑制することが可能となる。
【0070】
なお、出力電流Ｉｏが第１過電流制限値ＩｏｃｄＡに達してＮＭＯＳＦＥＴ１０が強制オフされた後の挙動については、必ずしもヒカップ駆動を必須とせず、例えば、第２過電流制限値ＩｏｃｄＢ及び第２立上り速度ΔＩｏＢの設定下において、先述の電流制限動作（図３を参照）を行うものであっても構わない。
【0071】
＜半導体集積回路装置（要部構成）＞
図９は、半導体集積回路装置１の要部構成（＝先述の新規な過電流保護動作を実現するための新規な回路構成）を示す図である。
図９は、半導体集積回路装置１の要部構成（＝先述の新規な過電流保護動作を実現するための新規な回路構成）を示す図である。
【0072】
本構成例の半導体集積回路装置１において、出力電流監視部２０は、先出の図１を基本としつつ、先出のＮＭＯＳＦＥＴ２１並びにセンス抵抗２３に相当する構成要素として、ＮＭＯＳＦＥＴ２１Ａ及び２１Ｂ並びにセンス抵抗２３Ａ及び２３Ｂを含み、出力電流Ｉｏに応じたセンス電圧ＶｓＡ及びＶｓＢを生成する。
【0073】
ＮＭＯＳＦＥＴ２１Ａ及び２１Ｂは、いずれもＮＭＯＳＦＥＴ１０に対して並列に接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流ＩｓＡ及びＩｓＢを生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１Ａ及び２１Ｂとのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流ＩｓＡ及びＩｓＢは、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１Ａ及び２１Ｂは、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ１がローレベルであるときにオフする。
【0074】
センス抵抗２３Ａ（抵抗値：ＲｓＡ）は、ＮＭＯＳＦＥＴ２１Ａのソースと外部端子Ｔ２との間に接続されており、センス電流ＩｓＡに応じたセンス電圧ＶｓＡ（＝ＩｓＡ×ＲｓＡ＋Ｖｏ）を生成する電流／電圧変換素子である。
【0075】
センス抵抗２３Ｂ（抵抗値：ＲｓＢ）は、ＮＭＯＳＦＥＴ２１Ｂのソースと外部端子Ｔ２との間に接続されており、センス電流ＩｓＢに応じたセンス電圧ＶｓＢ（＝ＩｓＢ×ＲｓＢ＋Ｖｏ）を生成する電流／電圧変換素子である。
【0076】
また、本構成例の半導体集積回路装置１において、ゲート制御部３０は、先出の図２を基本としつつ、先出のＮＭＯＳＦＥＴ３５、抵抗３６、並びに、キャパシタ３７に相当する構成要素として、ＮＭＯＳＦＥＴ３５Ａ及び３５Ｂ、抵抗３６Ａ及び３６Ｂ、並びに、キャパシタ３７Ａ及び３７Ｂを含み、ゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０のオン／オフ制御を行う。
【0077】
ＮＭＯＳＦＥＴ３５Ａ及び３５Ｂそれぞれのドレインは、いずれもＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５Ａ及び３５Ｂそれぞれのソースは、いずれも外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５Ａ及び３５Ｂそれぞれのゲートは、過電流保護信号Ｓ７１Ａ及びＳ７１Ｂそれぞれの印加端に接続されている。また、ＮＭＯＳＦＥＴ３５Ａのドレイン・ゲート間には、抵抗３６Ａとキャパシタ３７Ａが直列に接続されている。同様に、ＮＭＯＳＦＥＴ３５Ｂのドレイン・ゲート間には、抵抗３６Ｂとキャパシタ３７Ｂが直列に接続されている。
【0078】
本構成例のゲート制御部３０において、過電流保護信号Ｓ７１Ａ又はＳ７１Ｂがハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６Ａ×Ｃ３７ＡまたはＲ３６Ｂ×Ｃ３７Ｂ）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１Ａ又はＳ７１Ｂがローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。
【0079】
このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１Ａ又はＳ７１Ｂに応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。
【0080】
さらに、ゲート制御部３０（特にゲートドライバ３１）は、間欠制御信号ＰＷＭに応じてＮＭＯＳＦＥＴ１０のヒカップ駆動を行う機能と、過電流検出信号ＯＣＤに応じて出力電流Ｉｏの立上り速度ΔＩｏを調整する機能も備えている（詳細は後述）。
【0081】
また、本構成例の半導体集積回路装置１において、過電流保護回路７１は、過電流検出部７１ｘとヒカップ制御部７１ｙを含む。
【0082】
過電流検出部７１ｘは、センス電圧ＶｓＡ及びＶｓＢ（延いては出力電流Ｉｏ）を監視して、過電流保護信号Ｓ７１Ａ及びＳ７１Ｂを生成する。例えば、過電流保護信号Ｓ７１Ａは、過電流検出時（Ｉｏ＞ＩｏｃｄＡ）にハイレベルとなり、過電流未検出時（Ｉｏ＜ＩｏｃｄＡ）にローレベルとなる。また、例えば、過電流保護信号Ｓ７１Ｂは、過電流検出時（Ｉｏ＞ＩｏｃｄＢ）にハイレベルとなり、過電流未検出時（Ｉｏ＜ＩｏｃｄＢ）にローレベルとなる。
【0083】
なお、過電流保護信号Ｓ７１Ａ及びＳ７１Ｂは、ＮＭＯＳＦＥＴ３５Ａ及び３５Ｂそれぞれのゲートに出力されている。従って、ゲート駆動信号Ｇ１が過電流保護信号Ｓ７１Ａ又はＳ７１Ｂに応じて制御されるので、出力電流Ｉｏを過電流制限値Ｉｏｃｄ（＝ＩｏｃｄＡ又はＩｏｃｄＢ）以下に制限することが可能となる。また、過電流保護信号Ｓ７１Ａ及びＳ７１Ｂは、ヒカップ制御部７１ｙにも出力されている。
【0084】
ヒカップ制御部７１ｙは、過電流保護信号Ｓ７１Ａ及びＳ７１Ｂ（＝過電流検出部７１ｘの検出結果に相当）に基づいて、間欠制御信号ＰＷＭと過電流検出信号ＯＣＤを生成する（詳細は後述）。なお、間欠制御信号ＰＷＭと過電流検出信号ＯＣＤは、いずれもゲート制御部３０（特にゲートドライバ３１）に出力されている。また、過電流検出信号ＯＣＤは、過電流検出部７１ｘにも出力されている。
【0085】
図１０は、過電流保護回路７１の一構成例を示す図である。本構成例の過電流保護回路７１において、過電流検出部７１ｘは、ＰＭＯＳＦＥＴｘ１～ｘ４と、ＮＭＯＳＦＥＴｘ５～ｘ８と、抵抗ｘ９と、電流源ｘ１０と、インバータｘ１１と、を含む。
【0086】
ＰＭＯＳＦＥＴｘ１～ｘ４それぞれのソースは、いずれも昇圧電圧ＶＧの印加端に接続されている。ＰＭＯＳＦＥＴｘ１～ｘ４それぞれのゲートは、いずれもＰＭＯＳＦＥＴｘ１のドレインに接続されている。ＰＭＯＳＦＥＴｘ１のドレインは、電流源ｘ１０（＝基準電流Ｉｒｅｆの供給源）に接続されている。
【0087】
このように接続されたＰＭＯＳＦＥＴｘ１～ｘ４は、ＰＭＯＳＦＥＴｘ１のドレインに入力される基準電流ＩｒｅｆをミラーしてＰＭＯＳＦＥＴｘ２～ｘ４それぞれのドレインから出力するカレントミラーを形成している。
【0088】
ＰＭＯＳＦＥＴｘ２のドレインは、ＮＭＯＳＦＥＴｘ５のドレインに接続されている。ＰＭＯＳＦＥＴｘ３のドレインは、ＮＭＯＳＦＥＴｘ６のドレインと過電流保護信号Ｓ７１Ａの出力端に接続されている。ＰＭＯＳＦＥＴｘ４のドレインは、ＮＭＯＳＦＥＴｘ７及びｘ８それぞれのドレインと過電流保護信号Ｓ７１Ｂの出力端に接続されている。ＮＭＯＳＦＥＴｘ５～ｘ７それぞれのゲートは、いずれもＮＭＯＳＦＥＴｘ５のドレインに接続されている。
【0089】
ＮＭＯＳＦＥＴｘ５のソースは、抵抗ｘ９（抵抗値Ｒｒｅｆ）の第１端に接続されている。抵抗ｘ９の第２端とＮＭＯＳＦＥＴｘ８のソースは、いずれも出力電圧Ｖｏの印加端（＝外部端子Ｔ２）に接続されている。ＮＭＯＳＦＥＴｘ６のソースは、センス電圧ＶｓＡの印加端に接続されている。ＮＭＯＳＦＥＴｘ７のソースは、センス電圧ＶｓＢの印加端に接続されている。
【0090】
ＮＭＯＳＦＥＴｘ８のゲートは、インバータｘ１１の出力端（＝反転過電流検出信号ＯＣＤＢの印加端）に接続されている。インバータｘ１１の入力端は、過電流検出信号ＯＣＤの印加端に接続されている。インバータｘ１１は、過電流検出信号ＯＣＤの論理レベルを反転させて反転過電流検出信号ＯＣＤＢを生成する。
【0091】
上記構成から成る過電流検出部７１ｘにおいて、ＮＭＯＳＦＥＴｘ５のソースには、基準電圧Ｖｒｅｆ（＝Ｉｒｅｆ×Ｒｒｅｆ＋Ｖｏ）が印加される。一方、ＮＭＯＳＦＥＴｘ６のソースには、センス電流ＩｓＡ（延いては出力電流Ｉｏ）に応じたセンス電圧ＶｓＡ（＝ＩｓＡ×ＲｓＡ＋Ｖｏ）が印加される。また、ＮＭＯＳＦＥＴｘ７のソースには、センス電流ＩｓＢ（延いては出力電流Ｉｏ）に応じたセンス電圧ＶｓＢ（＝ＩｓＢ×ＲｓＢ＋Ｖｏ）が印加される。
【0092】
従って、ＮＭＯＳＦＥＴｘ６のドレインから引き出されている過電流保護信号Ｓ７１Ａは、センス電圧ＶｓＡが基準電圧Ｖｒｅｆよりも低いときにローレベル（＝出力電流Ｉｏの非制限時における論理レベル）となり、センス電圧ＶｓＡが基準電圧Ｖｒｅｆよりも高いときにハイレベル（＝出力電流Ｉｏの制限時における論理レベル）となる。
【0093】
同様に、ＮＭＯＳＦＥＴｘ７のドレインから引き出されている過電流保護信号Ｓ７１Ｂは、センス電圧ＶｓＢが基準電圧Ｖｒｅｆよりも低いときにローレベル（＝出力電流Ｉｏの非制限時における論理レベル）となり、センス電圧ＶｓＢが基準電圧Ｖｒｅｆよりも高いときにハイレベル（＝出力電流Ｉｏの制限時における論理レベル）となる。
【0094】
図１１は、第１過電流制限値ＩｏｃｄＡ及び第２過電流制限値ＩｏｃｄＢの一設定例を示す図である。
【0095】
本図では、出力電流Ｉｏに対するセンス電圧ＶｓＡの変化率（＝ΔＶｓＡ／ΔＩｏ）がセンス電圧ＶｓＢの変化率（＝ΔＶｓＢ／ΔＩｏ）よりも小さく設定されている（例えばＲｓＡ＜ＲｓＢ）。この場合には、ＶｓＡ＝Ｖｒｅｆでの出力電流Ｉｏが第１過電流制限値ＩｏｃｄＡに相当し、ＶｓＢ＝Ｖｒｅｆでの出力電流Ｉｏが第２過電流制限値ＩｏｃｄＢ（＜ＩｏｃｄＡ）に相当する。
【0096】
このように、センス電圧ＶｓＡ及びＶｓＢと基準電圧Ｖｒｅｆとを比較することは、出力電流Ｉｏと過電流制限値Ｉｏｃｄ（＝ＩｏｃｄＡ及びＩｏｃｄＢ）とを比較することに他ならない。
【0097】
すなわち、過電流検出部７１ｘは、出力電流Ｉｏと過電流制限値Ｉｏｃｄ（＝ＩｏｃｄＡ及びＩｏｃｄＢ）との比較結果に応じて、過電流保護信号Ｓ７１Ａ及びＳ７１Ｂを生成することにより、出力電流Ｉｏを過電流制限値Ｉｏｃｄ（＝ＩｏｃｄＡ及びＩｏｃｄＢ）以下に制限するように、ＮＭＯＳＦＥＴ１０のゲート駆動信号Ｇ１を制御する。
【0098】
図１０に戻り、過電流保護回路７１の回路構成について説明を続ける。本構成例の過電流保護回路７１において、ヒカップ制御部７１ｙは、レベルシフタｙ１と、ロジック部ｙ２と、を含む。
【0099】
レベルシフタｙ１は、過電流保護信号Ｓ７１Ａ及びＳ７１Ｂそれぞれの信号レベル（ＶＧ－Ｖｏ）をレベルシフトさせることにより、ロジック部ｙ２の入力ダイナミックレンジに適合した信号レベル（ＶＢＢ－ＧＮＤ）の過電流保護信号Ｓ７１Ａ＿ＬＶＳ及びＳ７１Ｂ＿ＬＶＳを生成する。
【0100】
ロジック部ｙ２は、レベルシフタｙ１から入力されるレベルシフト済みの過電流保護信号Ｓ７１Ａ＿ＬＶＳ及びＳ７１Ｂ＿ＬＶＳに基づいて、間欠制御信号ＰＷＭ及び過電流検出信号ＯＣＤをそれぞれ生成する。
【0101】
間欠制御信号ＰＷＭは、過電流保護信号Ｓ７１Ａがハイレベルに立ち上がったことを受けて、ＮＭＯＳＦＥＴ１０をヒカップ駆動するために生成されるパルス信号である。具体的に述べると、間欠制御信号ＰＷＭは、ＮＭＯＳＦＥＴ１０のヒカップ駆動中、所定のハイレベル期間（＝ＮＭＯＳＦＥＴ１０のオン期間ｔｏｎに相当）とローレベル期間（＝ＮＭＯＳＦＥＴ１０のオフ期間ｔｏｆｆに相当）を繰り返すようにパルス駆動される。
【0102】
過電流検出信号ＯＣＤは、過電流保護信号Ｓ７１Ａがハイレベルに立ち上がったときにローレベルからハイレベルにラッチされる。すなわち、過電流検出信号ＯＣＤは、出力電流Ｉｏが第１過電流制限値ＩｏｃｄＡを上回った時点でローレベルからハイレベルに立ち上がり、それ以降、出力電流Ｉｏが第１過電流制限値ＩｏｃｄＡを下回ってもハイレベルに維持されたままとなる。
【0103】
なお、過電流検出信号ＯＣＤがローレベルであるとき（延いては反転過電流検出信号ＯＣＤＢがハイレベルであるとき）には、ＮＭＯＳＦＥＴｘ８がオンするので、過電流保護信号Ｓ７１Ｂがローレベル（＝Ｖｏ）に固定される。言い換えれば、過電流保護信号Ｓ７１Ａ及びＳ７１Ｂのうち、過電流保護信号Ｓ７１Ｂが無効となる。この状態は、過電流制限値Ｉｏｃｄが第１過電流制限値ＩｏｃｄＡに設定された状態に相当する。
【0104】
一方、過電流検出信号ＯＣＤがハイレベルであるとき（延いては反転過電流検出信号ＯＣＤＢがローレベルであるとき）には、ＮＭＯＳＦＥＴｘ８がオフするので、過電流保護信号Ｓ７１Ｂのローレベル固定が解除される。この状態は、過電流制限値Ｉｏｃｄが第２過電流制限値ＩｏｃｄＢ（＜ＩｏｃｄＡ）に設定された状態に相当する。なぜなら、出力電流Ｉｏは、その増大時において、第１過電流制限値ＩｏｃｄＡに達する前（＝過電流保護信号Ｓ７１Ａがハイレベルに立ち上がる前）に、必ず第２過電流設定値ＩｏｃｄＢに達する（＝過電流保護信号Ｓ７１Ｂがハイレベルに立ち上がる）からである。
【0105】
図１２は、レベルシフタｙ１の一構成例を示す図である。本構成例のレベルシフタｙ１は、ＰＭＯＳＦＥＴｙ１Ａ及びｙ１Ｂと、ＰＭＯＳＦＥＴｙ２Ａ及びｙ２Ｂと、ＮＭＯＳＦＥＴｙ３Ａ及びｙ３Ｂと、ＮＭＯＳＦＥＴｙ４Ａ及びｙ４Ｂ（デプレッション型）と、ＮＭＯＳＦＥＴｙ５Ａ及びｙ５Ｂ（デプレッション型）と、ツェナダイオードｙ６Ａ及びｙ６Ｂと、を含む。
【0106】
ＰＭＯＳＦＥＴｙ１Ａ及びｙ２Ａそれぞれのソースは、いずれも電源電圧ＶＢＢの印加端に接続されている。ＰＭＯＳＦＥＴｙ１Ａ及びｙ２Ａそれぞれのゲートは、いずれもＰＭＯＳＦＥＴｙ１Ａのドレインに接続されている。ＰＭＯＳＦＥＴｙ１Ａのドレインは、ＮＭＯＳＦＥＴｙ３Ａのドレインに接続されている。ＮＭＯＳＦＥＴｙ３Ａのゲートは、過電流保護信号Ｓ７１Ａの入力端に接続されている。ＮＭＯＳＦＥＴｙ３Ａのソースは、ＮＭＯＳＦＥＴｙ４Ａのドレインに接続されている。ＮＭＯＳＦＥＴｙ４Ａのソース及びゲートは、いずれも出力電圧Ｖｏの印加端（＝外部端子Ｔ２）に接続されている。ＰＭＯＳＦＥＴｙ２Ａ及びＮＭＯＳＦＥＴｙ５Ａそれぞれのドレインとツェナダイオードｙ６Ａのカソードは、いずれもレベルシフト済みの過電流保護信号Ｓ７１Ａ＿ＬＶＳの出力端に接続されている。ＮＭＯＳＦＥＴｙ５Ａのソース及びバックゲートとツェナダイオードｙ６Ａのアノードは、いずれも接地端ＧＮＤに接続されている。
【0107】
ＰＭＯＳＦＥＴｙ１Ｂ及びｙ２Ｂそれぞれのソースは、いずれも電源電圧ＶＢＢの印加端に接続されている。ＰＭＯＳＦＥＴｙ１Ｂ及びｙ２Ｂそれぞれのゲートは、いずれもＰＭＯＳＦＥＴｙ１Ｂのドレインに接続されている。ＰＭＯＳＦＥＴｙ１Ｂのドレインは、ＮＭＯＳＦＥＴｙ３Ｂのドレインに接続されている。ＮＭＯＳＦＥＴｙ３Ｂのゲートは、過電流保護信号Ｓ７１Ｂの入力端に接続されている。ＮＭＯＳＦＥＴｙ３Ｂのソースは、ＮＭＯＳＦＥＴｙ４Ｂのドレインに接続されている。ＮＭＯＳＦＥＴｙ４Ｂのソース及びゲートは、いずれも出力電圧Ｖｏの印加端（＝外部端子Ｔ２）に接続されている。ＰＭＯＳＦＥＴｙ２Ｂ及びＮＭＯＳＦＥＴｙ５Ｂそれぞれのドレインとツェナダイオードｙ６Ｂのカソードは、いずれもレベルシフト済みの過電流保護信号Ｓ７１Ｂ＿ＬＶＳの出力端に接続されている。ＮＭＯＳＦＥＴｙ５Ｂのソース及びバックゲートとツェナダイオードｙ６Ｂのアノードは、いずれも接地端ＧＮＤに接続されている。
【0108】
本構成例のレベルシフタｙ１によれば、過電流保護信号Ｓ７１Ａ及びＳ７１Ｂそれぞれの信号レベル（ＶＧ－Ｖｏ）をレベルシフトさせることにより、ロジック部ｙ２の入力ダイナミックレンジに適合した信号レベル（ＶＢＢ－ＧＮＤ）の過電流保護信号Ｓ７１Ａ＿ＬＶＳ及びＳ７１Ｂ＿ＬＶＳを生成することができる。
【0109】
図１３は、ゲートドライバ３１の一構成例を示す図である。本構成例のゲートドライバ３１は、ＰＭＯＳＦＥＴ３１１～３１５と、ＮＭＯＳＦＥＴ３１６及び３１７（デプレッション型）と、ＮＭＯＳＦＥＴ３１８と、インバータ３１９と、可変電流源３１Ａと、ＡＮＤゲート３１Ｂと、を含む。
【0110】
ＰＭＯＳＦＥＴ３１１～３１３それぞれのソースは、いずれも昇圧電圧ＶＧの印加端に接続されている。ＰＭＯＳＦＥＴ３１１～３１３それぞれのゲートは、いずれもＰＭＯＳＦＥＴ３１１のドレインに接続されている。ＰＭＯＳＦＥＴ３１１のドレインは、可変電流源３１Ａ（＝過電流検出信号ＯＣＤに応じて電流値が切り替えられる可変電流ＩＡの供給源）に接続されている。
【0111】
このように接続されたＰＭＯＳＦＥＴ３１１～３１３は、ＰＭＯＳＦＥＴ３１１のドレインに入力される可変電流ＩＡをミラーしてＰＭＯＳＦＥＴ３１２及び３１３それぞれのドレインから出力するカレントミラーを形成している。
【0112】
特に、ＰＭＯＳＦＥＴ３１３のドレインに流れるミラー電流は、ＮＭＯＳＦＥＴ１０のオン遷移時にゲート駆動信号Ｇ１をハイレベルに立ち上げるための充電電流Ｉｃｈｇ（＝ＮＭＯＳＦＥＴ１０のゲート容量を充電するための電流）に相当する。従って、充電電流Ｉｃｈｇは、可変電流ＩＡに依存した電流値を持つ。
【0113】
ＰＭＯＳＦＥＴ３１２のドレインは、ＰＭＯＳＦＥＴ３１５のゲート、ＮＭＯＳＦＥＴ３１６のドレイン及びインバータ３１９の入力端に接続されている。ＰＭＯＳＦＥＴ３１３のドレインは、ＰＭＯＳＦＥＴ３１５のソース、ＮＭＯＳＦＥＴ３１７のドレイン及びゲート駆動信号Ｇ１の出力端に接続されている。ＮＭＯＳＦＥＴ３１７のソース及びゲートは、いずれもＮＭＯＳＦＥＴ３１８のドレインに接続されている。ＮＭＯＳＦＥＴ３１８のゲートは、インバータ３１９の出力端に接続されている。ＮＭＯＳＦＥＴ３１５のドレイン、ＮＭＯＳＦＥＴ３１６のソース及びゲート、ＮＭＯＳＦＥＴ３１７のバックゲート、並びに、ＮＭＯＳＦＥＴ３１８のソース及びバックゲートは、いずれも出力電圧Ｖｏの印加端（＝外部端子Ｔ２）に接続されている。
【0114】
このように接続されたＰＭＯＳＦＥＴ３１５、ＮＭＯＳＦＥＴ３１６～３１８及びインバータ３１９は、ＮＭＯＳＦＥＴ１０のオフ遷移時にゲート駆動信号Ｇ１をローレベルに立ち下げるための放電電流Ｉｄｃｈｇ（＝ＮＭＯＳＦＥＴ１０のゲート容量を放電するための電流）を生成する放電電流生成部として機能する。なお、放電電流Ｉｄｃｈｇは、充電電流Ｉｃｈｇと異なり、可変電流ＩＡに対する依存性を持たない。
【0115】
ＡＮＤゲート３１Ｂは、ゲート制御信号Ｓ１と間欠制御信号ＰＷＭとの論理積信号ＳＢを生成し、これをＰＭＯＳＦＥＴ３１４のゲートに出力する。論理積信号ＳＢは、ゲート制御信号Ｓ１と間欠制御信号ＰＷＭの少なくとも一方がローレベルであるときにローレベルとなり、ゲート制御信号Ｓ１と間欠制御信号ＰＷＭの双方がハイレベルであるときにハイレベルとなる。
【0116】
ＰＭＯＳＦＥＴ３１４のソースは、昇圧電圧ＶＧの印加端に接続されている。ＰＭＯＳＦＥＴ３１４のドレインは、ＰＭＯＳＦＥＴ３１１のドレインに接続されている。ＰＭＯＳＦＥＴ３１４のゲートは、ＡＮＤゲート３１Ｂの出力端（＝論理積信号ＳＢの印加端）に接続されている。
【0117】
上記のＰＭＯＳＦＥＴ３１４は、論理積信号ＳＢがハイレベルであるときにオフする。ＰＭＯＳＦＥＴ３１４がオフしているときには、ＰＭＯＳＦＥＴ３１１～３１３から成るカレントミラーが有効となる。従って、ＰＭＯＳＦＥＴ３１３のドレインからゲート駆動信号Ｇ１の出力端に向けて、充電電流Ｉｃｈｇ（∝ＩＡ）が流し出される。また、上記のカレントミラーが有効であるときには、ＰＭＯＳＦＥＴ３１２のドレインにミラー電流が流れるので、ＰＭＯＳＦＥＴ３１５のゲート電位がハイレベルとなり、さらには、ＮＭＯＳＦＥＴ３１８のゲート電位がローレベルとなる。その結果、ＰＭＯＳＦＥＴ３１５及びＮＭＯＳＦＥＴ３１８がいずれもオフするので、放電電流Ｉｄｃｈｇが流れなくなる。
【0118】
一方、ＰＭＯＳＦＥＴ３１４は、論理積信号ＳＢがローレベルであるときにオンする。ＰＭＯＳＦＥＴ３１４がオンしているときには、ＰＭＯＳＦＥＴ３１１～３１３から成るカレントミラーが無効となるので、充電電流Ｉｃｈｇ（∝ＩＡ）の出力が停止される。また、上記のカレントミラーが無効であるときには、ＰＭＯＳＦＥＴ３１２のドレインにミラー電流が流れなくなるので、ＰＭＯＳＦＥＴ３１５のゲート電位がローレベルとなり、さらには、ＮＭＯＳＦＥＴ３１８のゲート電位がハイレベルとなる。その結果、ＰＭＯＳＦＥＴ３１５及びＮＭＯＳＦＥＴ３１８がいずれもオンするので、ゲート駆動信号Ｇ１の出力端からＰＭＯＳＦＥＴ３１５及びＮＭＯＳＦＥＴ３１７に向けて、放電電流Ｉｄｃｈｇが引き込まれる。
【0119】
図１４は、可変電流源３１Ａの一構成例を示す図である。本構成例の可変電流源３１Ａは、ＰＭＯＳＦＥＴＡ１～Ａ３と、ＮＭＯＳＦＥＴＡ４～Ａ９と、オペアンプＡ１０と、抵抗Ａ１１と、を含む。
【0120】
ＰＭＯＳＦＥＴＡ１～Ａ３それぞれのソースは、いずれも昇圧電圧ＶＧの印加端に接続されている。ＰＭＯＳＦＥＴＡ１～Ａ３それぞれのゲートは、いずれもＰＭＯＳＦＥＴＡ１のドレインに接続されている。ＰＭＯＳＦＥＴＡ１のドレインは、ＮＭＯＳＦＥＴＡ４のドレイン（＝基準電流ＩＡ０の出力端）に接続されている。
【0121】
このように接続されたＰＭＯＳＦＥＴＡ１～Ａ３は、ＰＭＯＳＦＥＴＡ１のドレインに入力される基準電流ＩＡ０をミラーしてＰＭＯＳＦＥＴＡ２及びＡ３それぞれのドレインから出力するカレントミラーを形成している。
【0122】
オペアンプＡ１０の出力端は、ＮＭＯＳＦＥＴＡ４のゲートに接続されている。オペアンプＡ１０の非反転入力端（＋）は、基準電圧ＶＡ０の印加端に接続されている。オペアンプＡ１０の反転入力端（－）は、ＮＭＯＳＦＥＴＡ４のソースに接続されている。ＮＭＯＳＦＥＴＡ４のソースと接地端ＧＮＤとの間には、抵抗Ａ１１（抵抗値：ＲＡ０）が接続されている。
【0123】
このように接続されたオペアンプＡ１０は、非反転入力端（＋）と反転入力端（－）がイマジナリショートするように、ＮＭＯＳＦＥＴＡ４のゲート制御を行う。その結果、抵抗Ａ１１には、基準電圧ＶＡ０と抵抗値ＲＡ０に応じた基準電流ＩＡ０（＝ＶＡ０／ＲＡ０）が流れる。すなわち、基準電流ＩＡ０は、抵抗値ＲＡ０が高いほど大きくなり、抵抗値ＲＡ０が低いほど小さくなる。従って、抵抗Ａ１１を外付けのディスクリート素子とすれば、基準電流ＩＡ０を任意に調整することができる。また、オペアンプＡ１０内部の差動段をカスコード回路とすれば、基準電流ＩＡ０の設定精度を高めることが可能となる。
【0124】
ＰＭＯＳＦＥＴＡ２のドレインは、ＮＭＯＳＦＥＴＡ５のドレインに接続されている。ＮＭＯＳＦＥＴＡ５及びＡ６それぞれのゲートは、いずれもＮＭＯＳＦＥＴＡ５のドレインに接続されている。ＮＭＯＳＦＥＴＡ５及びＡ６それぞれのソースは、いずれも接地端ＧＮＤに接続されている。ＮＭＯＳＦＥＴＡ６のドレインは、可変電流ＩＡの出力端に接続されている。
【0125】
このように接続されたＮＭＯＳＦＥＴＡ５及びＡ６は、ＰＭＯＳＦＥＴＡ２のドレインに流れるミラー電流（＝基準電流ＩＡ０）をさらにミラーして、ＰＭＯＳＦＥＴＡ６のドレインに流れる第１電流ＩＡ１を生成するカレントミラーを形成している。
【0126】
ＰＭＯＳＦＥＴＡ３のドレインは、ＮＭＯＳＦＥＴＡ７のドレインに接続されている。ＮＭＯＳＦＥＴＡ７及びＡ８それぞれのゲートは、いずれもＮＭＯＳＦＥＴＡ７のドレインに接続されている。ＮＭＯＳＦＥＴＡ７及びＡ８それぞれのソースは、いずれも接地端ＧＮＤに接続されている。ＮＭＯＳＦＥＴＡ８のドレインは、可変電流ＩＡの出力端に接続されている。
【0127】
このように接続されたＮＭＯＳＦＥＴＡ７及びＡ８は、ＰＭＯＳＦＥＴＡ３のドレインに流れるミラー電流（＝基準電流ＩＡ０）をさらにミラーして、ＰＭＯＳＦＥＴＡ８のドレインに流れる第２電流ＩＡ２を生成するカレントミラーを形成している。
【0128】
ＮＭＯＳＦＥＴＡ９のドレインは、ＮＭＯＳＦＥＴＡ７のドレインに接続されている。ＮＭＯＳＦＥＴＡ９のソースは、接地端ＧＮＤに接続されている。ＮＭＯＳＦＥＴＡ９のゲートは、過電流検出信号ＯＣＤの印加端に接続されている。
【0129】
上記のＮＭＯＳＦＥＴＡ９は、過電流検出信号ＯＣＤがローレベルであるときにオフする。ＮＭＯＳＦＥＴＡ９がオフしているときには、ＮＭＯＳＦＥＴＡ７及びＡ８から成るカレントミラーが有効となるので、ＮＭＯＳＦＥＴＡ８のドレインに第２電流ＩＡ２が流れる。その結果、可変電流ＩＡとして、第１電流ＩＡ１と第２電流ＩＡ２を足し合わせた電流（＝ＩＡ１＋ＩＡ２）が流れる状態となる。
【0130】
【0131】
一方、ＮＭＯＳＦＥＴＡ９は、過電流検出信号ＯＣＤがハイレベルであるときにオンする。ＮＭＯＳＦＥＴＡ９がオンしているときには、ＮＭＯＳＦＥＴＡ７及びＡ８から成るカレントミラーが有効となるので、ＮＭＯＳＦＥＴＡ８のドレインに第２電流ＩＡ２が流れなくなる。その結果、可変電流ＩＡとして、第１電流ＩＡ１のみが流れる状態となる。
【0132】
この状態は、先出の充電電流Ｉｃｈｇ（図１３を参照）が引き下げられた状態、すなわち、出力電流Ｉｏの立上り速度ΔＩｏが第１立上り速度ΔＩｏＡよりも遅い第２立上り速度ΔＩｏＢに引き下げられた状態（図８を参照）に相当する。
【0133】
図１５は、本構成例における過電流保護動作の一例を示す図であり、上から順に、出力電流Ｉｏ、過電流保護信号Ｓ７１Ａ及びＳ７１Ｂ、過電流検出信号ＯＣＤ、並びに、間欠制御信号ＰＷＭが描写されている。
【0134】
時刻ｔ１以前には、それまでに一度も過電流が検出されていないので、過電流検出信号ＯＣＤがローレベルに維持されている。従って、先に説明したように、出力電流Ｉｏの過電流制限値Ｉｏｃｄが第１過電流制限値ＩｏｃｄＡ（＞ＩｏｃｄＢ）に設定されており、また、出力電流Ｉｏの立上り速度ΔＩｏが第１立上り速度ΔＩｏＡ（＞ΔＩｏＢ）に設定されている。
【0135】
時刻ｔ１において、出力電流Ｉｏが第１過電流制限値ＩｏｃｄＡに達すると、過電流保護信号Ｓ７１Ａによる電流制限動作が発動する。従って、出力電流Ｉｏは、基本的に、第１過電流制限値ＩｏｃｄＡ以下に制限される。ただし、過電流の初回検出時には、過渡的なピーク電流Ｉｐｅａｋが生じ得る。
【0136】
また、時刻ｔ１では、過電流保護信号Ｓ７１Ａがハイレベルに立ち上がったことをトリガとして、過電流検出信号ＯＣＤがハイレベルにラッチされる。その結果、出力電流Ｉｏの過電流制限値Ｉｏｃｄが第１過電流制限値ＩｏｃｄＡからより小さい第２過電流ＩｏｃｄＢに引き下げられるとともに、出力電流Ｉｏの立上り速度ΔＩｏが第１立上り速度ΔＩｏＡからより遅い第２立上り速度ΔＩｏＢに引き下げられる。
【0137】
また、時刻ｔ１では、間欠駆動信号ＰＷＭがローレベルに立ち下げられることにより、ＮＭＯＳＦＥＴ１０が強制オフされて、以降のヒカップ駆動が開始される。
【0138】
時刻ｔ２において、所定のオフ時間ｔｏｆｆが経過すると、間欠制御信号ＰＷＭがハイレベルに立ち上げられることにより、ＮＭＯＳＦＥＴ１０の強制オフが解除される。その結果、出力電流Ｉｏが第２立上り速度ΔＩｏＢで緩やかに増大していく。その後、出力電流Ｉｏが第２過電流制限値ＩｏｃｄＢに達すると、過電流保護信号Ｓ７１Ｂによる電流制限動作が発動する。従って、出力電流Ｉｏは、基本的に、第２過電流制限値ＩｏｃｄＢ以下に制限される。
【0139】
時刻ｔ３において、所定のオン時間ｔｏｎが経過すると、間欠制御信号ＰＷＭがローレベルに立ち下げられることにより、ＮＭＯＳＦＥＴ１０が再び強制オフされる。これ以降も、出力電流Ｉｏの過電流状態が解消しない限り、ＮＭＯＳＦＥＴ１０のヒカップ駆動が継続される（時刻ｔ３～ｔ８を参照）。
【0140】
なお、時刻ｔ８～ｔ９で示したように、ＮＭＯＳＦＥＴ１０の強制オフが解除されてから、出力電流Ｉｏが第２過電流制限値ＩｏｃｄＢに達することなく、所定のオン時間ｔｏｎが経過すると、過電流検出信号ＯＣＤが再びローレベルに立ち下げられる。その結果、時刻ｔ１以前と同様、出力電流Ｉｏの過電流制限値Ｉｏｃｄが第１過電流制限値ＩｏｃｄＡ（＞ＩｏｃｄＢ）に設定され、また、出力電流Ｉｏの立上り速度ΔＩｏが第１立上り速度ΔＩｏＡ（＞ΔＩｏＢ）に設定される。
【0141】
上記一連の過電流保護動作によれば、起動時の瞬時電流確保と出力制限時の安全設計を両立することが可能となる。また、出力制限時のピーク電流を抑えることもできるので、セットへの悪影響を抑制することが可能となる。
【0142】
＜車両への適用＞
図１６は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
図１６は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
【0143】
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
【0144】
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
【0145】
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
【0146】
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。
【0147】
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
【0148】
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
【0149】
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
【0150】
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
【0151】
なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。
【0152】
＜その他の変形例＞
上記の実施形態では、車載用のハイサイドスイッチＬＳＩを例に挙げたが、本明細書中に開示されている過電流保護回路の適用対象は、何らこれに限定されるものではなく、例えば、その他の車載用ＩＰＤ（車載用のローサイドスイッチＬＳＩ及び電源ＬＳＩなど）はもちろん、車載用途以外の半導体集積回路装置（例えば汎用的な電源制御回路）にも広く適用することができる。
上記の実施形態では、車載用のハイサイドスイッチＬＳＩを例に挙げたが、本明細書中に開示されている過電流保護回路の適用対象は、何らこれに限定されるものではなく、例えば、その他の車載用ＩＰＤ（車載用のローサイドスイッチＬＳＩ及び電源ＬＳＩなど）はもちろん、車載用途以外の半導体集積回路装置（例えば汎用的な電源制御回路）にも広く適用することができる。
【0153】
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【0154】
本明細書中に開示されている発明は、車載用ＩＰＤなどに利用することが可能である。
【符号の説明】
【0155】
１ 半導体集積回路装置（スイッチ装置）
２ ＥＣＵ
３ 負荷
４ 外部センス抵抗
１０ ＮＭＯＳＦＥＴ（スイッチ素子）
２０ 出力電流監視部
２１、２１Ａ、２１Ｂ ＮＭＯＳＦＥＴ
２２ ＮＭＯＳＦＥＴ
２３、２３Ａ、２３Ｂ センス抵抗
３０ ゲート制御部
３１ ゲートドライバ
３１１、３１２、３１３、３１４、３１５ ＰＭＯＳＦＥＴ
３１６、３１７ ＮＭＯＳＦＥＴ（デプレッション）
３１８ ＮＭＯＳＦＥＴ
３１９ インバータ
３１Ａ 可変電流源
３１Ｂ ＡＮＤゲート
３２ オシレータ
３３ チャージポンプ（昇圧部）
３４ クランパ
３５、３５Ａ、３５Ｂ ＮＭＯＳＦＥＴ
３６、３６Ａ、３６Ｂ 抵抗
３７、３７Ａ、３７Ｂ キャパシタ
３８ ツェナダイオード（クランプ素子）
４０ 制御ロジック部
５０ 信号入力部
６０ 内部電源部
７０ 異常保護部
７１ 過電流保護回路
７１ｘ 過電流検出部
７１ｙ ヒカップ制御部
７２ オープン保護回路
７３ 温度保護回路
７４ 減電圧保護回路
８０ 出力電流検出部
９０ 信号出力部
１００ 電子機器
１１１、１１２、１１３ 半導体集積回路装置（スイッチ装置）
１２１、１２２、１２３ 負荷
１３０ 半導体集積回路装置（他ＩＣ）
Ａ１、Ａ２、Ａ３ ＰＭＯＳＦＥＴ
Ａ４、Ａ５、Ａ６、Ａ７、Ａ８ ＮＭＯＳＦＥＴ
Ａ９ オペアンプ
Ａ１０ 抵抗
Ｔ１～Ｔ４ 外部端子
ｘ１、ｘ２、ｘ３、ｘ４ ＰＭＯＳＦＥＴ
ｘ５、ｘ６、ｘ７、ｘ８ ＮＭＯＳＦＥＴ
ｘ９ 抵抗
ｘ１０ 電流源
ｘ１１ インバータ
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器
ｙ１ レベルシフタ
ｙ１Ａ、ｙ１Ｂ ＰＭＯＳＦＥＴ
ｙ２Ａ、ｙ２Ｂ ＰＭＯＳＦＥＴ
ｙ３Ａ、ｙ３Ｂ ＮＭＯＳＦＥＴ
ｙ４Ａ、ｙ４Ｂ ＮＭＯＳＦＥＴ（デプレッション）
ｙ５Ａ、ｙ５Ｂ ＮＭＯＳＦＥＴ（デプレッション）
ｙ６Ａ、ｙ６Ｂ ツェナダイオード
ｙ２ ロジック部
２ ＥＣＵ
３ 負荷
４ 外部センス抵抗
１０ ＮＭＯＳＦＥＴ（スイッチ素子）
２０ 出力電流監視部
２１、２１Ａ、２１Ｂ ＮＭＯＳＦＥＴ
２２ ＮＭＯＳＦＥＴ
２３、２３Ａ、２３Ｂ センス抵抗
３０ ゲート制御部
３１ ゲートドライバ
３１１、３１２、３１３、３１４、３１５ ＰＭＯＳＦＥＴ
３１６、３１７ ＮＭＯＳＦＥＴ（デプレッション）
３１８ ＮＭＯＳＦＥＴ
３１９ インバータ
３１Ａ 可変電流源
３１Ｂ ＡＮＤゲート
３２ オシレータ
３３ チャージポンプ（昇圧部）
３４ クランパ
３５、３５Ａ、３５Ｂ ＮＭＯＳＦＥＴ
３６、３６Ａ、３６Ｂ 抵抗
３７、３７Ａ、３７Ｂ キャパシタ
３８ ツェナダイオード（クランプ素子）
４０ 制御ロジック部
５０ 信号入力部
６０ 内部電源部
７０ 異常保護部
７１ 過電流保護回路
７１ｘ 過電流検出部
７１ｙ ヒカップ制御部
７２ オープン保護回路
７３ 温度保護回路
７４ 減電圧保護回路
８０ 出力電流検出部
９０ 信号出力部
１００ 電子機器
１１１、１１２、１１３ 半導体集積回路装置（スイッチ装置）
１２１、１２２、１２３ 負荷
１３０ 半導体集積回路装置（他ＩＣ）
Ａ１、Ａ２、Ａ３ ＰＭＯＳＦＥＴ
Ａ４、Ａ５、Ａ６、Ａ７、Ａ８ ＮＭＯＳＦＥＴ
Ａ９ オペアンプ
Ａ１０ 抵抗
Ｔ１～Ｔ４ 外部端子
ｘ１、ｘ２、ｘ３、ｘ４ ＰＭＯＳＦＥＴ
ｘ５、ｘ６、ｘ７、ｘ８ ＮＭＯＳＦＥＴ
ｘ９ 抵抗
ｘ１０ 電流源
ｘ１１ インバータ
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器
ｙ１ レベルシフタ
ｙ１Ａ、ｙ１Ｂ ＰＭＯＳＦＥＴ
ｙ２Ａ、ｙ２Ｂ ＰＭＯＳＦＥＴ
ｙ３Ａ、ｙ３Ｂ ＮＭＯＳＦＥＴ
ｙ４Ａ、ｙ４Ｂ ＮＭＯＳＦＥＴ（デプレッション）
ｙ５Ａ、ｙ５Ｂ ＮＭＯＳＦＥＴ（デプレッション）
ｙ６Ａ、ｙ６Ｂ ツェナダイオード
ｙ２ ロジック部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】