(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-05-15
(45)【発行日】2024-05-23
(54)【発明の名称】駆動回路
(51)【国際特許分類】
H02M 1/08 20060101AFI20240516BHJP
H02M 3/155 20060101ALI20240516BHJP
H02M 7/48 20070101ALI20240516BHJP
H03K 17/16 20060101ALI20240516BHJP
【ＦＩ】
H02M1/08 A
H02M3/155 C
H02M7/48 M
H03K17/16 M
【請求項の数】
5
(21)【出願番号】P 2020118993
(22)【出願日】2020-07-10
(65)【公開番号】P2022015863
(43)【公開日】2022-01-21
【審査請求日】2023-06-07
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】田島 慎也
(72)【発明者】
【氏名】大河内 裕太
【審査官】遠藤 尊志
(56)【参考文献】
【文献】特開２０１３－２１９８７４（ＪＰ，Ａ）
【文献】特開２０１９－０６８６９１（ＪＰ，Ａ）
【文献】特開平１０－０２３７４３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ １／０８
Ｈ０２Ｍ ３／１５５
Ｈ０２Ｍ ７／４８
Ｈ０３Ｋ １７／１６
(57)【特許請求の範囲】
【請求項1】
ワイドバンドギャップ半導体素子であるトランジスタを駆動するように構成される駆動回路であって、スイッチング制御信号に応じた駆動電圧を生成するように構成されるドライバと、
前記ドライバに負バイアスである第１バイアスを印加する第１モードと前記ドライバに前記第１バイアスより大きい第２バイアスを印加する第２モードとを切り替え可能に構成される切替回路と、
を備え、
前記切替回路が、前記ドライバの負側電源端子と前記トランジスタとの間に設けられ前記第１モードであるときに導通する第１経路及び前記ドライバの負側電源端子と前記トランジスタとの間に設けられ前記第２モードであるときに導通する第２経路の少なくとも一方にダイオードを備え、
スイッチ素子及び前記ダイオードが直列接続される直列回路が、前記ドライバの負側電源端子と前記トランジスタとの間に設けられ、
前記直列回路において前記トランジスタから前記ドライバの負側電源端子に向かう方向が前記ダイオードの順方向である、駆動回路。
【請求項2】
前記トランジスタをターンオフする際に、前記切替回路が前記第１モードを選択する、請求項１に記載の駆動回路。
【請求項3】
前記トランジスタをターンオンする際に、前記切替回路が前記第２モードを選択する、請求項１又は請求項２に記載の駆動回路。
【請求項4】
ワイドバンドギャップ半導体素子である第１トランジスタと、ワイドバンドギャップ半導体素子である第２トランジスタと、
前記第１トランジスタを駆動するように構成される第１駆動回路と、
前記第２トランジスタを駆動するように構成される第２駆動回路と、
を備え、
前記第１トランジスタと第２トランジスタとが直列接続され、
前記第１駆動回路及び前記第２駆動回路がそれぞれ、請求項１～３のいずれか一項に記載の駆動回路である、スイッチング電源装置。
【請求項5】
ワイドバンドギャップ半導体素子である第１トランジスタと、ワイドバンドギャップ半導体素子である第２トランジスタと、
前記第１トランジスタを駆動するように構成される第１駆動回路と、
前記第２トランジスタを駆動するように構成される第２駆動回路と、
を備え、
前記第１トランジスタと第２トランジスタとが直列接続され、
前記第１駆動回路及び前記第２駆動回路がそれぞれ、請求項１～３のいずれか一項に記載の駆動回路である、モータ駆動装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、トランジスタのゲートに電圧を供給してトランジスタを駆動する駆動回路に関する。
【背景技術】
【0002】
従来、種々の駆動回路が開発されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００３－８４８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＭＯＳＦＥＴのドレイン－ソース間に急激に上昇する電圧が印加されてゲート－ソース間電圧が閾値電圧を超えると、ＭＯＳＦＥＴがセルフターンオンしてしまう。したがって、ＭＯＳＦＥＴのゲート－ソース間にかかる正のサージ電圧を抑制する必要がある。
【0005】
近年、パワー半導体素子として、シリコン半導体素子よりもワイドバンドギャップであるＳｉＣ半導体素子、ＧａＮ半導体素子等が注目されている。ワイドバンドギャップ半導体素子は、シリコン半導体素子に比べて負の電圧に弱い。したがって、ワイドバンドギャップ半導体素子のゲート－ソース間にかかる負のサージ電圧を抑制する必要がある。
【0006】
以上により、ワイドバンドギャップ半導体素子であるＭＯＳＦＥＴを駆動する駆動回路では、正のサージ電圧と負のサージ電圧両方の抑制が望まれている。
【課題を解決するための手段】
【0007】
本明細書中に開示されている駆動回路は、ワイドバンドギャップ半導体素子であるトランジスタを駆動するように構成される駆動回路であって、スイッチング制御信号に応じた駆動電圧を生成するように構成されるドライバと、前記ドライバに負バイアスである第１バイアスを印加する第１モードと前記ドライバに前記第１バイアスより大きい第２バイアスを印加する第２モードとを切り替え可能に構成される切替回路と、を備える構成（第１の構成）とする。
【0008】
また、上記第１の構成の駆動回路において、前記トランジスタをターンオフする際に、前記切替回路が前記第１モードを選択する構成（第２の構成）であってもよい。
【0009】
また、上記第１又は第２の構成の駆動回路において、前記切替回路が、前記ドライバの負側電源端子と前記トランジスタとの間に設けられ前記第１モードであるときに導通する第１経路及び前記ドライバの負側電源端子と前記トランジスタとの間に設けられ前記第２モードであるときに導通する第２経路の少なくとも一方にダイオードを備え、スイッチ素子及び前記ダイオードが直列接続される直列回路が、前記ドライバの負側電源端子と前記トランジスタとの間に設けられ、前記直列回路において前記トランジスタから前記ドライバの負側電源端子に向かう方向が前記ダイオードの順方向である構成（第３の構成）であってもよい。
【0010】
また、上記第１～第３いずれかの構成の駆動回路において、前記トランジスタをターンオンする際に、前記切替回路が前記第２モードを選択する構成（第４の構成）であってもよい。
【0011】
本明細書中に開示されているスイッチング電源装置は、ワイドバンドギャップ半導体素子である第１トランジスタと、ワイドバンドギャップ半導体素子である第２トランジスタと、前記第１トランジスタを駆動するように構成される第１駆動回路と、前記第２トランジスタを駆動するように構成される第２駆動回路と、を備え、前記第１トランジスタと第２トランジスタとが直列接続され、前記第１駆動回路及び前記第２駆動回路がそれぞれ、上記第１～第４いずれかの構成である駆動回路である構成（第５の構成）とする。
【0012】
本明細書中に開示されているモータ駆動装置は、ワイドバンドギャップ半導体素子である第１トランジスタと、ワイドバンドギャップ半導体素子である第２トランジスタと、前記第１トランジスタを駆動するように構成される第１駆動回路と、前記第２トランジスタを駆動するように構成される第２駆動回路と、を備え、前記第１トランジスタと第２トランジスタとが直列接続され、前記第１駆動回路及び前記第２駆動回路がそれぞれ、上記第１～第４いずれかの構成である駆動回路である構成（第６の構成）とする。
【発明の効果】
【0013】
本明細書中に開示されている駆動回路は、正のサージ電圧と負のサージ電圧両方を抑制することができる。
【図面の簡単な説明】
【0014】
【図1】第１実施形態に係るスイッチング電源装置の構成を示す図
【図2】電圧波形及び電流波形を示すタイムチャート
【図3】第２実施形態に係るスイッチング電源装置の構成を示す図
【図4】第１制御回路の構成例を示す図
【図5】第２制御回路の構成例を示す図
【図6】モータ駆動装置の構成例を示す図
【発明を実施するための形態】
【0015】
本明細書において、ＭＯＳＦＥＴとは、ゲートの構造が、「導電体または抵抗値が小さい半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳＦＥＴのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。
【0016】
＜１．第１実施形態＞
図１は、第１実施形態に係るスイッチング電源装置の構成を示す図である。図１に示すスイッチング電源装置は、電圧モード制御方式の降圧型スイッチング電源装置である。図１に示すスイッチング電源装置は、ＮＭＯＳＥＦＴ１及び１１と、インダクタＬ１と、容量Ｃ１と、分圧抵抗ＤＲ１及びＤＲ２と、スイッチング制御回路ＣＮＴ１と、駆動回路１０１及び１０２と、第１制御回路３と、第２制御回路１３と、を備える。なお、図１中において、ＮＭＯＳＦＥＴに並列接続されるダイオードはＮＭＯＳＦＥＴの寄生ダイオードである。なお、ＮＭＯＳＥＦＴ１及び１１それぞれをＮＭＯＳＥＦＴ以外のトランジスタにしてもよい。
図１は、第１実施形態に係るスイッチング電源装置の構成を示す図である。図１に示すスイッチング電源装置は、電圧モード制御方式の降圧型スイッチング電源装置である。図１に示すスイッチング電源装置は、ＮＭＯＳＥＦＴ１及び１１と、インダクタＬ１と、容量Ｃ１と、分圧抵抗ＤＲ１及びＤＲ２と、スイッチング制御回路ＣＮＴ１と、駆動回路１０１及び１０２と、第１制御回路３と、第２制御回路１３と、を備える。なお、図１中において、ＮＭＯＳＦＥＴに並列接続されるダイオードはＮＭＯＳＦＥＴの寄生ダイオードである。なお、ＮＭＯＳＥＦＴ１及び１１それぞれをＮＭＯＳＥＦＴ以外のトランジスタにしてもよい。
【0017】
ＮＭＯＳＥＦＴ１及び１１はパワー半導体素子である。また、ＮＭＯＳＥＦＴ１及び１１は、シリコン半導体素子よりもバンドギャップが広いワイドバンドギャップ半導体素子である。具体的には、ＮＭＯＳＥＦＴ１及び１１は、ＳｉＣ半導体素子、ＧａＮ半導体素子等である。
【0018】
ＮＭＯＳＥＦＴ１のドレインに入力電圧ＶＩＮが印加される。ＮＭＯＳＥＦＴ１のソース及びＮＭＯＳＥＦＴ１１のドレインがインダクタＬ１の一端に接続される。ＮＭＯＳＥＦＴ１１のソースがグランド電位に接続される。
【0019】
インダクタＬ１の他端は容量Ｃ１の一端及び分圧抵抗ＤＲ１の一端に接続される。ＮＭＯＳＥＦＴ１及び１１の接続ノード電圧ＶＳＷは、インダクタＬ１及び容量Ｃ１によって平滑化されて出力電圧ＶＯＵＴに変換される。
【0020】
分圧抵抗ＤＲ１の他端は、分圧抵抗ＤＲ２の一端に接続される。分圧抵抗ＤＲ２の他端はグランド電位に接続される。分圧抵抗ＤＲ１及びＤＲ２は、出力電圧ＶＯＵＴの分圧を生成してスイッチング制御回路ＣＮＴ１に供給する。
【0021】
スイッチング制御回路ＣＮＴ１は、出力電圧ＶＯＵＴの分圧に基づき、出力電圧ＶＯＵＴが目標電圧に近づくように、ＮＭＯＳＥＦＴ１及び１１を相補的にオン／オフ制御する。スイッチング制御回路ＣＮＴ１は、スイッチング制御信号Ｓ１を出力してＮＭＯＳＥＦＴ１をオン／オフ制御する。また、スイッチング制御回路ＣＮＴ１は、スイッチング制御信号Ｓ１１を出力してＮＭＯＳＥＦＴ１１をオン／オフ制御する。
【0022】
駆動回路１０１は、スイッチング制御信号Ｓ１に基づきＮＭＯＳＦＥＴ１を駆動する。駆動回路１０１は、ドライバＤＩＲ１と、抵抗Ｒ１と、ダイオードＤ１と、電圧源ＶＳ１と、ＮＭＯＳＦＥＴ２と、を備える。
【0023】
スイッチング制御信号Ｓ１はドライバＤＩＲ１の入力端子に供給される。ドライバＤＩＲ１の出力端子は抵抗Ｒ１の一端及びダイオードＤ１のカソードに接続される。抵抗Ｒ１の他端及びダイオードＤ１のアノードはＮＭＯＳＦＥＴ１のゲートに接続される。
【0024】
ドライバＤＩＲ１の正側電源端子に電圧ＶＲＥＧが印加される。電圧ＶＲＥＧとしては、例えば図１に示すスイッチング電源装置に設けられる内部電圧生成回路（不図示）が入力電圧ＶＩＮから生成する内部電圧を用いるとよい。
【0025】
ドライバＤＩＲ１の負側電源端子に抵抗Ｒ２の一端及びＮＭＯＳＦＥＴ２のソースが接続される。抵抗Ｒ２の他端は電圧源ＶＳ１の負極に接続される。電圧源ＶＳ１の正極及びＮＭＯＳＦＥＴ２のドレインはＮＭＯＳＦＥＴ１のソースに接続される。
【0026】
ドライバＤＩＲ１は、スイッチング制御信号Ｓ１を電力増幅して得られる電圧をドライバＤＩＲ１の出力端子から出力する。ドライバＤＩＲ１の負側電源端子に負のバイアスがかかると、ドライバＤＩＲ１の出力端子から出力される電圧にも負のバイアスがかかる。ドライバＤＩＲ１の負側電源端子に負のバイアスがかかるとは、ドライバＤＩＲ１の負側電源端子にＮＭＯＳＦＥＴ１のソース電圧より低い電圧がかかることを意味している。
【0027】
ＮＭＯＳＦＥＴ２がオフであるとき、ドライバＤＩＲ１の負側電源端子にＮＭＯＳＦＥＴ１のソース電圧より低い電圧が印加されるので、ドライバＤＩＲ１の負側電源端子に負のバイアスである第１バイアスがかかる。一方、ＮＭＯＳＦＥＴ２は、小信号用ＮＭＯＳＦＥＴである。ＮＭＯＳＦＥＴ２がオンであるとき、ドライバＤＩＲ１の負側電源端子にＮＭＯＳＦＥＴ１のソース電圧が印加されるので、ドライバＤＩＲ１の負側電源端子に第１バイアスより大きい第２バイアスがかかる。つまり、抵抗Ｒ２、電圧源ＶＳ１、及びＮＭＯＳＦＥＴ２によって構成される切替回路は、ドライバＤＩＲ１に負バイアスである第１バイアスを印加する第１モードとドライバＤＩＲ１に第１バイアスより大きい第２バイアスを印加する第２モードとを切り替えることができる。抵抗Ｒ２、電圧源ＶＳ１、及びＮＭＯＳＦＥＴ２によって構成される切替回路は、ＮＭＯＳＦＥＴ２がオフであるとき第１モードを選択し、ＮＭＯＳＦＥＴ２がオンであるとき第２モードを選択する。
【0028】
駆動回路１０１では、抵抗Ｒ２はダイオードＤ１ではなく電圧源ＶＳ１に直列接続される。これにより、ＮＭＯＳＦＥＴ１のドレイン－ゲート間に形成される寄生容量（帰還容量）Ｃｒｓｓを経由してダイオードＤ１を流れる電流による抵抗Ｒ２の電圧降下が生じない。したがって、ドライバ２の出力端子から出力される電圧に生じ得る負のサージの絶対値を低減することができる。
【0029】
ここで、抵抗Ｒ１の抵抗値Ｒｇについて説明する。抵抗Ｒ１の抵抗値ＲｇはＮＭＯＳＦＥＴ１の帰還容量Ｃｒｓｓに応じて設定するとよい。ＮＭＯＳＦＥＴ１のゲートに流れ込むミラー電流Ｉｒｓｓは下記の式で表される。
Ｉｒｓｓ＝Ｃｒｓｓ×ｄＶ／ｄｔ
Ｉｒｓｓ＝Ｃｒｓｓ×ｄＶ／ｄｔ
【0030】
ＮＭＯＳＥＦＴ１がＳｉＣ半導体素子である場合、一般的なドレイン－ソース間電圧のスルーレート８００Ｖ／１００ｎｓ程度及び一般的な帰還容量４００ｐＦを用いると、ミラー電流Ｉｒｓｓは以下のようになる。
Ｉｒｓｓ＝４００×１０－１２×８００／（１００×１０－９）＝３．２［Ａ］
Ｉｒｓｓ＝４００×１０－１２×８００／（１００×１０－９）＝３．２［Ａ］
【0031】
サージをクランプするために設けられるダイオードＤ１としては、順方向電圧ＶＦが０．３Ｖ程度のショットキーバリアダイオードが適している。そして、駆動回路１０１では、順方向電圧ＶＦが抵抗Ｒ１の抵抗値Ｒｇとミラー電流Ｉｒｓｓとの積の百分の一以上であることが望ましい。したがって、ＮＭＯＳＥＦＴ１がＳｉＣ半導体素子である場合、抵抗Ｒ１の抵抗値Ｒｇは９［Ω］以下程度であることが望ましい。
ＶＦ≧Ｒｇ×Ｉｒｓｓ／１００
０．３≧Ｒｇ×３．２／１００
Ｒｇ≦９．３７５
ＶＦ≧Ｒｇ×Ｉｒｓｓ／１００
０．３≧Ｒｇ×３．２／１００
Ｒｇ≦９．３７５
【0032】
ＮＭＯＳＥＦＴ１がＧＡＮ半導体素子である場合、一般的なドレイン－ソース間電圧のスルーレート４００Ｖ／５ｎｓ程度及び一般的な帰還容量５ｐＦを用いると、ミラー電流Ｉｒｓｓは以下のようになる。
Ｉｒｓｓ＝５×１０－１２×４００／（５×１０－９）＝０．４［Ａ］
Ｉｒｓｓ＝５×１０－１２×４００／（５×１０－９）＝０．４［Ａ］
【0033】
サージをクランプするために設けられるダイオードＤ１としては、順方向電圧ＶＦが０．３Ｖ程度のショットキーバリアダイオードが適している。そして、駆動回路１０１では、順方向電圧ＶＦが抵抗Ｒ１の抵抗値Ｒｇとミラー電流Ｉｒｓｓとの積の百分の一以上であることが望ましい。したがって、ＮＭＯＳＥＦＴ１がＧＡＮ半導体素子である場合、抵抗Ｒ１の抵抗値Ｒｇは７５［Ω］以下程度であることが望ましい。
ＶＦ≧Ｒｇ×Ｉｒｓｓ／１００
０．３≧Ｒｇ×０．４／１００
Ｒｇ≦７５
ＶＦ≧Ｒｇ×Ｉｒｓｓ／１００
０．３≧Ｒｇ×０．４／１００
Ｒｇ≦７５
【0034】
第１制御回路３は制御信号Ｓ２をＮＭＯＳＦＥＴ２のゲートに供給してＮＭＯＳＦＥＴ２をオン／オフ制御する。
【0035】
駆動回路１０２は、スイッチング制御信号Ｓ１１に基づきＮＭＯＳＦＥＴ１１を駆動する。駆動回路１０２は駆動回路１０１と同様の構成であるため、駆動回路１０２の詳細な説明は省略する。
【0036】
第２制御回路１３は制御信号Ｓ１２をＮＭＯＳＦＥＴ１２のゲートに供給してＮＭＯＳＦＥＴ１２をオン／オフ制御する。
【0037】
【0038】
ＮＭＯＳＦＥＴ１のドレイン－ソース間電圧ＶＤＳ１、ＮＭＯＳＦＥＴ１のドレイン電流ＩＤ１、及びＮＭＯＳＦＥＴ１のゲート－ソース間電圧ＶＧＳ１は、基本的にスイッチング制御信号Ｓ１の変動に応じて変動する。
【0039】
ＮＭＯＳＦＥＴ１１のドレイン－ソース間電圧ＶＤＳ１１、ＮＭＯＳＦＥＴ１１のドレイン電流ＩＤ１１、及びＮＭＯＳＦＥＴ１１のゲート－ソース間電圧ＶＧＳ１１は、基本的にスイッチング制御信号Ｓ１１の変動に応じて変動する。
【0040】
ＮＭＯＳＦＥＴ１１がターンオフになるとき、すなわちＮＭＯＳＦＥＴ１１のドレイン－ソース間電圧ＶＤＳ１１が急激に上昇するとき、ドライバＤＩＲ１の負側電源端子に負のバイアスである第１バイアスがかかっているので、駆動回路１０２は、ＮＭＯＳＦＥＴ１１のゲート－ソース間電圧ＶＧＳ１１における正のサージＰ１を抑制することができる。その結果、ＮＭＯＳＦＥＴ１１のセルフターンオンを防止することができる。
【0041】
また、ＮＭＯＳＦＥＴ１１がターンオンになるとき、すなわちＮＭＯＳＦＥＴ１１のドレイン－ソース間電圧ＶＤＳ１１が急激に減少するとき、ドライバＤＩＲ１の負側電源端子に第１バイアスより大きい第２バイアスがかかっているので、駆動回路１０２は、ＮＭＯＳＦＥＴ１１のゲート－ソース間電圧ＶＧＳ１１における負のサージＮ１を抑制することができる。
【0042】
つまり、駆動回路１０２は、ＮＭＯＳＦＥＴ１１のゲート－ソース間電圧ＶＧＳ１１における正のサージＰ１と負のサージＮ１の両方を抑制することができる。同様に、駆動回路１０１は、ＮＭＯＳＦＥＴ１のゲート－ソース間電圧ＶＧＳ１における正のサージと負のサージの両方を抑制することができる。
【0043】
＜２．第２実施形態＞
図３は、第２実施形態に係るスイッチング電源装置の構成を示す図である。図３に示すスイッチング電源装置は、駆動回路１０１の代わりに駆動回路１０３を設け、駆動回路１０２の代わりに駆動回路１０４を設けた点で図１に示すスイッチング電源装置と異なっており、それ以外の点で図１に示すスイッチング電源装置と同一である。
図３は、第２実施形態に係るスイッチング電源装置の構成を示す図である。図３に示すスイッチング電源装置は、駆動回路１０１の代わりに駆動回路１０３を設け、駆動回路１０２の代わりに駆動回路１０４を設けた点で図１に示すスイッチング電源装置と異なっており、それ以外の点で図１に示すスイッチング電源装置と同一である。
【0044】
駆動回路１０３は、駆動回路１０１に小信号用のダイオードＤ２を追加した構成である。ダイオードＤ２のアノードはＮＭＯＳＦＥＴ１のソースに接続され、ダイオードＤ２のカソードはＮＭＯＳＦＥＴ２のドレインに接続される。ダイオードＤ２を設けることで、ＮＭＯＳＦＥＴのターンオフ時のスイッチングが遅くなるため、ノイズを抑制することができる。
【0045】
駆動回路１０４は駆動回路１０３と同様の構成であるため、駆動回路１０４の詳細な説明は省略する。
【0046】
なお、本実施形態では、ドライバＤＩＲ１の負側電源端子とＮＭＯＳＦＥＴ１との間に設けられ第２モードであるときに導通する経路にダイオードＤ２を設けたが、これに代えて又はこれに加えて、ドライバＤＩＲ１の負側電源端子とＮＭＯＳＦＥＴ１との間に設けられ第１モードであるときに導通する経路にダイオードを設けてもよい。同様に、本実施形態では、ドライバＤＩＲ１１の負側電源端子とＮＭＯＳＦＥＴ１１との間に設けられ第２モードであるときに導通する経路にダイオードＤ１２を設けたが、これに代えて又はこれに加えて、ドライバＤＩＲ１１の負側電源端子とＮＭＯＳＦＥＴ１１との間に設けられ第１モードであるときに導通する経路にダイオードを設けてもよい。
【0047】
＜３．第１，２制御回路の構成例＞
図４は第１制御回路３の一構成例を示す図である。図４に示す構成例の第１制御回路３は、コンパレータ３１と、遅延回路３２と、ＮＯＲ回路３３及び３４と、ＮＯＴ回路３５と、を備える。
図４は第１制御回路３の一構成例を示す図である。図４に示す構成例の第１制御回路３は、コンパレータ３１と、遅延回路３２と、ＮＯＲ回路３３及び３４と、ＮＯＴ回路３５と、を備える。
【0048】
スイッチング制御回路ＣＮＴ１（図１参照）は、遅延回路ＤＬ１及びＤＬ１１と、ＡＮＤ回路Ａ１及びＡ１１と、を備える。遅延回路ＤＬ１及びＡＮＤ回路Ａ１は、信号Ｓ０からスイッチング制御信号Ｓ１を生成する。遅延回路ＤＬ１１及びＡＮＤ回路Ａ１１は、信号Ｓ１０からスイッチング制御信号Ｓ１１を生成する。
【0049】
図４に示す構成例の第１制御回路３は、信号Ｓ０とスイッチング制御信号Ｓ１１とから制御信号Ｓ２を生成する。
【0050】
信号Ｓ０はコンパレータ３１の反転入力端子に供給される。コンパレータ３１の非反転入力端子には基準電圧ＶＲＥＦが供給される。
【0051】
遅延回路３２は、スイッチング制御信号Ｓ１１を遅延させてＮＯＲ回路３３の第１入力端子に供給する。ＮＯＲ回路３３の出力端子はＮＯＲ回路３４の第１入力端子及びＮＯＴ回路３５の入力端子に接続される。ＮＯＲ回路３３の第２入力端子はＮＯＲ回路３４の出端子に接続される。ＮＯＲ回路３４の第２入力端子はコンパレータ３１の出力端子に接続される。ＮＯＴ回路３５の出力端子から制御信号Ｓ２が出力される。
【0052】
【0053】
【0054】
＜４．その他＞
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本開示の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本開示の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【0055】
上述した駆動回路は、スイッチング電源装置以外の装置にも搭載することができる。例えば、図６に示すモータ駆動装置に上述した駆動回路を搭載してもよい。図６に示すモータ駆動装置は、ＮＭＯＳＥＦＴ２１～２６はパワー半導体素子である。また、ＮＭＯＳＥＦＴ２１～２６は、シリコン半導体素子よりもバンドギャップが広いワイドバンドギャップ半導体素子である。具体的には、ＮＭＯＳＥＦＴ２１～２６は、ＳｉＣ半導体素子、ＧａＮ半導体素子等である。ＮＭＯＳＥＦＴ２１、２３、及び２５の各ドレインには電源電圧ＶＣＣが印加される。ＮＭＯＳＥＦＴ２２、２４、及び２６の各ソースはグランド電位に接続される。ＮＭＯＳＥＦＴ２１及び２２の接続ノード、ＮＭＯＳＥＦＴ２３及び２４の接続ノード、並びにＮＭＯＳＥＦＴ２５及び２６の接続ノードはそれぞれモータＭ１の各相コイルの端部に接続される。ＮＭＯＳＥＦＴ２１～２６を駆動する駆動回路すなわち６つの駆動回路それぞれを上述した駆動回路にすればよい。
【符号の説明】
【0056】
１、２、１１、１２、２１～２６ ＮＭＯＳＦＥＴ
１０１～１０４ 駆動回路
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２ 抵抗
Ｄ１、Ｄ２、Ｄ１１、Ｄ１２ ダイオード
ＤＩＲ１、ＤＩＲ１１ ドライバ
ＶＳ１、ＶＳ１１ 電圧源
１０１～１０４ 駆動回路
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２ 抵抗
Ｄ１、Ｄ２、Ｄ１１、Ｄ１２ ダイオード
ＤＩＲ１、ＤＩＲ１１ ドライバ
ＶＳ１、ＶＳ１１ 電圧源
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】