(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-05-17
(45)【発行日】2024-05-27
(54)【発明の名称】半導体集積回路、モータドライバ、およびモータ駆動システム
(51)【国際特許分類】
H01L 21/822 20060101AFI20240520BHJP
H01L 27/04 20060101ALI20240520BHJP
H02P 29/00 20160101ALI20240520BHJP
H01L 21/82 20060101ALI20240520BHJP
H01L 21/8238 20060101ALI20240520BHJP
H01L 27/092 20060101ALI20240520BHJP
H01L 27/088 20060101ALI20240520BHJP
H01L 21/336 20060101ALI20240520BHJP
H01L 29/78 20060101ALI20240520BHJP
【ＦＩ】
H01L27/04 A
H02P29/00
H01L27/04 H
H01L27/04 D
H01L21/82 D
H01L21/82 W
H01L27/092 H
H01L27/088 331Z
H01L21/82 P
H01L29/78 301D
H01L29/78 301C
【請求項の数】
10
(21)【出願番号】P 2020086013
(22)【出願日】2020-05-15
(65)【公開番号】P2021180289
(43)【公開日】2021-11-18
【審査請求日】2023-03-23
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】滝原 裕貴
【審査官】石塚 健太郎
(56)【参考文献】
【文献】特開２００９－１８１９９６（ＪＰ，Ａ）
【文献】特開２０１７－１８９０６６（ＪＰ，Ａ）
【文献】特開平８－１３０３０７（ＪＰ，Ａ）
【文献】特開平３－２２６２９１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／０４
Ｈ０１Ｌ ２１／８２２
Ｈ０２Ｐ ２９／００
Ｈ０１Ｌ ２１／８２
Ｈ０１Ｌ ２１／８２３８
Ｈ０１Ｌ ２７／０９２
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
Ｐチャネル型またはＮチャネル型の第１ハイサイドトランジスタと、前記第１ハイサイドトランジスタと直列に接続されるＮチャネル型の第１ローサイドトランジスタと、を有する第１ハーフブリッジ出力段と、Ｐチャネル型またはＮチャネル型の第２ハイサイドトランジスタと、前記第２ハイサイドトランジスタと直列に接続されるＮチャネル型の第２ローサイドトランジスタと、を有する第２ハーフブリッジ出力段と、
を含むＨブリッジ出力段を集積化して有し、
前記第２ハイサイドトランジスタが配置される第３トランジスタ配置領域の少なくとも一部は、前記第１ローサイドトランジスタが配置される第２トランジスタ配置領域の第１方向他方側に配置され、
前記第１ハイサイドトランジスタが配置される第１トランジスタ配置領域の少なくとも一部は、前記第２トランジスタ配置領域と前記第３トランジスタ配置領域の少なくとも一部とにより第１方向に挟まれて配置されつつ、前記第２トランジスタ配置領域に連接され、
前記第１トランジスタ配置領域の少なくとも一部は、前記第２ローサイドトランジスタが配置される第４トランジスタ配置領域の第１方向一方側に配置され、
前記第３トランジスタ配置領域の少なくとも一部は、前記第４トランジスタ配置領域と前記第１トランジスタ配置領域の少なくとも一部とにより第１方向に挟まれて配置されつつ、前記第４トランジスタ配置領域に連接され、
前記第１トランジスタ配置領域は、
前記第２トランジスタ配置領域の第１方向と直交する方向である第２方向一方側に連接されて第１方向に延びる第１部分領域と、
前記第２トランジスタ配置領域の第１方向他方側かつ第１部分領域の第２方向他方側に連接されて第２方向に延びる第２部分領域と、
を有し、
前記第３トランジスタ配置領域は、
前記第４トランジスタ配置領域の第２方向一方側に連接されて第１方向に延びる第３部分領域と、
前記第４トランジスタ配置領域の第１方向一方側かつ前記第３部分領域の第２方向他方側に連接されて第２方向に延びる第４部分領域と、を有する、半導体集積回路。
【請求項2】
平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成され、第１方向一方側の第１分割領域と、第１方向他方側の第２分割領域とに２分割される四角領域を有し、前記第２トランジスタ配置領域は、平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成され、
前記第２トランジスタ配置領域における第１方向一方側かつ第２方向他方側の隅は、前記第１分割領域における第１方向一方側かつ第２方向他方側の隅と一致し、
前記第４トランジスタ配置領域は、平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成され、
前記第４トランジスタ配置領域における第１方向他方側かつ第２方向他方側の隅は、前記第２分割領域における第１方向他方側かつ第２方向他方側の隅と一致する、請求項１に記載の半導体集積回路。
【請求項3】
平面視での前記第１トランジスタ配置領域の面積は、平面視での前記第２トランジスタ配置領域の面積の２倍であり、平面視での前記第３トランジスタ配置領域の面積は、平面視での前記第４トランジスタ配置領域の面積の２倍であり、
前記第１トランジスタ配置領域の前記面積は、前記第３トランジスタ配置領域の前記面積と等しい、請求項２に記載の半導体集積回路。
【請求項4】
前記第２トランジスタ配置領域の第１方向に延びる辺の長さは、前記第１分割領域の第１方向に延びる辺の長さの半分であり、前記第４トランジスタ配置領域の第１方向に延びる辺の長さは、前記第２分割領域の第１方向に延びる辺の長さの半分である、請求項３に記載の半導体集積回路。
【請求項5】
第１～第４ドレイン下層配線と、第１～第４ソース下層配線と、を含む下層配線部と、第１～第４ドレイン中層配線と、第１～第４ソース中層配線と、を含む中層配線部と、
第１～第２ドレイン上層配線と、第１～第２ソース上層配線と、を含む上層配線部と、
を有し、
前記第１トランジスタ配置領域において、それぞれ第１方向に延びる前記第１ドレイン下層配線および前記第１ソース下層配線が第２方向に交互に並んで配置され、
前記第２部分領域における前記第１ドレイン下層配線および前記第１ソース下層配線の第１方向長さは、前記第１部分領域における前記第１ドレイン下層配線および前記第１ソース下層配線の第１方向長さよりも短く、
前記第２トランジスタ配置領域において、それぞれ第１方向に延びる前記第２ドレイン下層配線および前記第２ソース下層配線が第２方向に交互に並んで配置され、
前記第３トランジスタ配置領域において、それぞれ第１方向に延びる前記第３ドレイン下層配線および前記第３ソース下層配線が第２方向に交互に並んで配置され、
前記第４部分領域における前記第３ドレイン下層配線および前記第３ソース下層配線の第１方向長さは、前記第３部分領域における前記第３ドレイン下層配線および前記第３ソース下層配線の第１方向長さよりも短く、
前記第４トランジスタ配置領域において、それぞれ第１方向に延びる前記第４ドレイン下層配線および前記第４ソース下層配線が第２方向に交互に並んで配置され、
前記第１トランジスタ配置領域において、それぞれ第２方向に延びる前記第１ドレイン中層配線および前記第１ソース中層配線が第１方向に交互に並んで配置され、
前記第１部分領域の第１方向一方側一部において配置される前記第１ドレイン中層配線および前記第１ソース中層配線の第２方向の長さは、前記第１部分領域の第１方向他方側一部および前記第２部分領域において配置される前記第１ドレイン中層配線および前記第１ソース中層配線の第２方向の長さよりも短く、
前記第２トランジスタ配置領域において、それぞれ第２方向に延びる前記第２ドレイン中層配線および前記第２ソース中層配線が第１方向に交互に並んで配置され、
前記第３トランジスタ配置領域において、それぞれ第２方向に延びる前記第３ドレイン中層配線および前記第３ソース中層配線が第１方向に交互に並んで配置され、
前記第３部分領域の第１方向他方側一部において配置される前記第３ドレイン中層配線および前記第３ソース中層配線の第２方向の長さは、前記第３部分領域の第１方向一方側一部および前記第４部分領域において配置される前記第３ドレイン中層配線および前記第３ソース中層配線の第２方向の長さよりも短く、
前記第４トランジスタ配置領域において、それぞれ第２方向に延びる前記第４ドレイン中層配線および前記第４ソース中層配線が第１方向に交互に並んで配置され、
前記第１ドレイン中層配線と前記第１ドレイン下層配線とが平面視で重なる位置に、第１ドレイン下側ビアが配置され、
前記第１ソース中層配線と前記第１ソース下層配線とが平面視で重なる位置に、第１ソース下側ビアが配置され、
前記第２ドレイン中層配線と前記第２ドレイン下層配線とが平面視で重なる位置に、第２ドレイン下側ビアが配置され、
前記第２ソース中層配線と前記第２ソース下層配線とが平面視で重なる位置に、第２ソース下側ビアが配置され、
前記第３ドレイン中層配線と前記第３ドレイン下層配線とが平面視で重なる位置に、第３ドレイン下側ビアが配置され、
前記第３ソース中層配線と前記第３ソース下層配線とが平面視で重なる位置に、第３ソース下側ビアが配置され、
前記第４ドレイン中層配線と前記第４ドレイン下層配線とが平面視で重なる位置に、第４ドレイン下側ビアが配置され、
前記第４ソース中層配線と前記第４ソース下層配線とが平面視で重なる位置に、第４ソース下側ビアが配置され、
前記第１ソース上層配線は、前記第１トランジスタ配置領域の第２方向一方側端部と前記第３トランジスタ配置領域の第２方向一方側端部と平面視で重なって第１方向に延びる延伸部と、前記延伸部の第１方向中央から第２方向他方側へ向かって突出する突出部と、を有し、
前記第１ドレイン上層配線および前記第２ドレイン上層配線は、前記第１ソース上層配線の第２方向他方側に第１方向に並んで配置されるとともに、前記突出部を第１方向両側から挟み、
前記第１ドレイン上層配線は、前記第１トランジスタ配置領域と前記第２トランジスタ配置領域とに平面視で重なって形成され、
前記第２ドレイン上層配線は、前記第１ドレイン上層配線の第１方向他方側に配置され、前記第３トランジスタ配置領域と前記第４トランジスタ配置領域とに平面視で重なって形成され、
前記第２ソース上層配線は、前記第１～第４トランジスタ配置領域に平面視で重なって第１方向に延びて形成され、前記第１ドレイン上層配線、前記突出部、および前記第２ドレイン上層配線の第２方向他方側に配置され、
前記第１ソース上層配線と前記第１ソース中層配線とが平面視で重なる位置に、第１ソース上側ビアが配置され、
前記第１ソース上層配線と前記第３ソース中層配線とが平面視で重なる位置に、第３ソース上側ビアが配置され、
前記第１ドレイン上層配線と前記第１ドレイン中層配線とが平面視で重なる位置に、第１ドレイン上側ビアが配置され、
前記第１ドレイン上層配線と前記第２ドレイン中層配線とが平面視で重なる位置に、第２ドレイン上側ビアが配置され、
前記第２ドレイン上層配線と前記第３ドレイン中層配線とが平面視で重なる位置に、第３ドレイン上側ビアが配置され、
前記第２ドレイン上層配線と前記第４ドレイン中層配線とが平面視で重なる位置に、第４ドレイン上側ビアが配置され、
前記第２ソース上層配線と前記第２ソース中層配線とが平面視で重なる位置に、第２ソース上側ビアが配置され、
前記第２ソース上層配線と前記第４ソース中層配線とが平面視で重なる位置に、第４ソース上側ビアが配置される、請求項１から請求項４のいずれか１項に記載の半導体集積回路。
【請求項6】
Ｐチャネル型またはＮチャネル型の第３ハイサイドトランジスタと、前記第３ハイサイドトランジスタと直列に接続されるＮチャネル型の第３ローサイドトランジスタと、を有する第３ハーフブリッジ出力段と、Ｐチャネル型またはＮチャネル型の第４ハイサイドトランジスタと、前記第４ハイサイドトランジスタと直列に接続されるＮチャネル型の第４ローサイドトランジスタと、を有する第４ハーフブリッジ出力段と、
を含む第２Ｈブリッジ出力段を有し、
前記第３ハイサイドトランジスタが配置される第５トランジスタ配置領域、前記第３ローサイドトランジスタが配置される第６トランジスタ配置領域、前記第４ハイサイドトランジスタが配置される第７トランジスタ配置領域、および前記第４ローサイドトランジスタが配置される第８トランジスタ配置領域のレイアウトは、前記第１～第４トランジスタ配置領域と第１方向に延びる対称軸に関して線対称としている、請求項１から請求項５のいずれか１項に記載の半導体集積回路。
【請求項7】
前記第１ハイサイドトランジスタおよび前記第２ハイサイドトランジスタは、それぞれＰチャネル型である、請求項１から請求項６のいずれか１項に記載の半導体集積回路。
【請求項8】
前記第１ハイサイドトランジスタおよび前記第２ハイサイドトランジスタは、それぞれＰＤＭＯＳ（ＰチャネルＤＭＯＳ（Double-Diffused MOSFET））であり、前記第１ローサイドトランジスタおよび前記第２ローサイドトランジスタは、それぞれＮＤＭＯＳ（ＮチャネルＤＭＯＳ）である、請求項７に記載の半導体集積回路。
【請求項9】
請求項１から請求項８のいずれか１項に記載の半導体集積回路をパッケージ化して構成されるモータドライバ。
【請求項10】
請求項９に記載のモータドライバと、前記半導体集積回路における前記第１ハーフブリッジ出力段および前記第２ハーフブリッジ出力段に接続されるモータと、を有するモータ駆動システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、モータ駆動用の半導体集積回路に関する。
【背景技術】
【0002】
従来、モータを駆動するモータ駆動回路を集積化した半導体集積回路が知られている。モータ駆動回路には、いわゆるＨブリッジ出力段と呼ばれる回路が設けられる場合がある。Ｈブリッジ出力段は、ハーフブリッジ出力段を２組組み合わせて構成される。ハーフブリッジ出力段は、ハイサイドトランジスタとローサイドトランジスタを直列に接続して構成される。一方のハーフブリッジ出力段におけるトランジスタの接続ノードと、他方のハーフブリッジ出力段におけるトランジスタの接続ノードとの間に、駆動対象であるモータが接続される。
【0003】
上記のようなＨブリッジ出力段を有するモータ駆動回路を集積化した従来の半導体集積回路は、例えば、特許文献１に開示されている。
【0004】
特許文献１では、一方のハーフブリッジ出力段は、ＥＤ（Extended Drain）ＭＯＳトランジスタである第１のＰチャネルＭＯＳトランジスタＱＰ１と、ＬＤ（Lateral Double-diffused）ＭＯＳトランジスタである第１のＮチャネルＭＯＳトランジスタと、から構成され、他方のハーフブリッジ出力段は、ＥＤＭＯＳトランジスタである第２のＰチャネルＭＯＳトランジスタＱＰ２と、ＬＤＭＯＳトランジスタである第２のＮチャネルＭＯＳトランジスタと、から構成される。
【0005】
そして、特許文献１では、Ｈブリッジ出力段を構成する複数のトランジスタに含まれるＮ型の不純物領域とＰ型の半導体基板とで、寄生ＮＰＮバイポーラトランジスタが形成されるので、寄生ＮＰＮバイポーラトランジスタのｈＦＥ（直流電流増幅率）が大きい場合には、許容限度を超える大きな寄生電流（コレクタ・エミッタ間電流）が流れる問題が生じることを述べている。
【0006】
そこで、特許文献１では、このような寄生ＮＰＮバイポーラトランジスタのｈＦＥを抑制すべく、第１のＰチャネルＭＯＳトランジスタＱＰ１に含まれる第１の不純物領域と、第１のＮチャネルＭＯＳトランジスタＱＮ１に含まれる第２の不純物領域との間の距離、第２のＰチャネルＭＯＳトランジスタＱＰ２に含まれる第３の不純物領域と、第２のＮチャネルＭＯＳトランジスタＱＮ２に含まれる第４の不純物領域との間の距離、および、第２の不純物領域と第４の不純物領域との間の距離のそれぞれを第１の不純物領域と第３の不純物領域との間の距離よりも大きくしている。
【先行技術文献】
【特許文献】
【0007】
【文献】特開２０１９－４７１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、上記特許文献１のように、Ｈブリッジ出力段において形成される寄生バイポーラトランジスタに流れる寄生電流を抑制するための手段として、不純物領域間の距離、すなわちトランジスタ間の距離を大きくする手法を用いる場合、適切に当該手法を用いなければ、半導体集積回路の回路面積が大きくなる虞があった。
【0009】
上記状況に鑑み、本発明は、寄生電流を抑制しつつも回路面積を削減できるモータ駆動用の半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の一態様に係る半導体集積回路は、
Ｐチャネル型またはＮチャネル型の第１ハイサイドトランジスタと、前記第１ハイサイドトランジスタと直列に接続されるＮチャネル型の第１ローサイドトランジスタと、を有する第１ハーフブリッジ出力段と、
Ｐチャネル型またはＮチャネル型の第２ハイサイドトランジスタと、前記第２ハイサイドトランジスタと直列に接続されるＮチャネル型の第２ローサイドトランジスタと、を有する第２ハーフブリッジ出力段と、
を含むＨブリッジ出力段を集積化して有し、
前記第２ハイサイドトランジスタが配置される第３トランジスタ配置領域の少なくとも一部は、前記第１ローサイドトランジスタが配置される第２トランジスタ配置領域の第１方向他方側に配置され、
前記第１ハイサイドトランジスタが配置される第１トランジスタ配置領域の少なくとも一部は、前記第２トランジスタ配置領域と前記第３トランジスタ配置領域の少なくとも一部とにより第１方向に挟まれて配置されつつ、前記第２トランジスタ配置領域に連接され、
前記第１トランジスタ配置領域の少なくとも一部は、前記第２ローサイドトランジスタが配置される第４トランジスタ配置領域の第１方向一方側に配置され、
前記第３トランジスタ配置領域の少なくとも一部は、前記第４トランジスタ配置領域と前記第１トランジスタ配置領域の少なくとも一部とにより第１方向に挟まれて配置されつつ、前記第４トランジスタ配置領域に連接される構成としている（第１の構成）。
Ｐチャネル型またはＮチャネル型の第１ハイサイドトランジスタと、前記第１ハイサイドトランジスタと直列に接続されるＮチャネル型の第１ローサイドトランジスタと、を有する第１ハーフブリッジ出力段と、
Ｐチャネル型またはＮチャネル型の第２ハイサイドトランジスタと、前記第２ハイサイドトランジスタと直列に接続されるＮチャネル型の第２ローサイドトランジスタと、を有する第２ハーフブリッジ出力段と、
を含むＨブリッジ出力段を集積化して有し、
前記第２ハイサイドトランジスタが配置される第３トランジスタ配置領域の少なくとも一部は、前記第１ローサイドトランジスタが配置される第２トランジスタ配置領域の第１方向他方側に配置され、
前記第１ハイサイドトランジスタが配置される第１トランジスタ配置領域の少なくとも一部は、前記第２トランジスタ配置領域と前記第３トランジスタ配置領域の少なくとも一部とにより第１方向に挟まれて配置されつつ、前記第２トランジスタ配置領域に連接され、
前記第１トランジスタ配置領域の少なくとも一部は、前記第２ローサイドトランジスタが配置される第４トランジスタ配置領域の第１方向一方側に配置され、
前記第３トランジスタ配置領域の少なくとも一部は、前記第４トランジスタ配置領域と前記第１トランジスタ配置領域の少なくとも一部とにより第１方向に挟まれて配置されつつ、前記第４トランジスタ配置領域に連接される構成としている（第１の構成）。
【0011】
また、上記第１の構成において、前記第１トランジスタ配置領域は、前記第２トランジスタ配置領域の第１方向と直交する方向である第２方向一方側に連接されて第１方向に延びる第１部分領域と、前記第２トランジスタ配置領域の第１方向他方側かつ第１部分領域の第２方向他方側に連接されて第２方向に延びる第２部分領域と、を有し、前記第３トランジスタ配置領域は、前記第４トランジスタ配置領域の第２方向一方側に連接されて第１方向に延びる第３部分領域と、前記第４トランジスタ配置領域の第１方向一方側かつ前記第３部分領域の第２方向他方側に連接されて第２方向に延びる第４部分領域と、を有する構成としてもよい（第２の構成）。
【0012】
また、上記第２の構成において、平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成され、第１方向一方側の第１分割領域と、第１方向他方側の第２分割領域とに２分割される四角領域を有し、前記第２トランジスタ配置領域は、平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成され、 前記第２トランジスタ配置領域における第１方向一方側かつ第２方向他方側の隅は、前記第１分割領域における第１方向一方側かつ第２方向他方側の隅と一致し、前記第４トランジスタ配置領域は、平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成され、前記第４トランジスタ配置領域における第１方向他方側かつ第２方向他方側の隅は、前記第２分割領域における第１方向他方側かつ第２方向他方側の隅と一致する構成としてもよい（第３の構成）。
【0013】
また、上記第３の構成において、平面視での前記第１トランジスタ配置領域の面積は、平面視での前記第２トランジスタ配置領域の面積の２倍であり、平面視での前記第３トランジスタ配置領域の面積は、平面視での前記第４トランジスタ配置領域の面積の２倍であり、前記第１トランジスタ配置領域の前記面積は、前記第３トランジスタ配置領域の前記面積と等しい構成としてもよい（第４の構成）。
【0014】
また、上記第４の構成において、前記第２トランジスタ配置領域の第１方向に延びる辺の長さは、前記第１分割領域の第１方向に延びる辺の長さの半分であり、前記第４トランジスタ配置領域の第１方向に延びる辺の長さは、前記第２分割領域の第１方向に延びる辺の長さの半分である構成としてもよい（第５の構成）。
【0015】
また、上記第２から第５のいずれかの構成において、第１～第４ドレイン下層配線と、第１～第４ソース下層配線と、を含む下層配線部と、
第１～第４ドレイン中層配線と、第１～第４ソース中層配線と、を含む中層配線部と、
第１～第２ドレイン上層配線と、第１～第２ソース上層配線と、を含む上層配線部と、
を有し、
前記第１トランジスタ配置領域において、それぞれ第１方向に延びる前記第１ドレイン下層配線および前記第１ソース下層配線が第２方向に交互に並んで配置され、
前記第２部分領域における前記第１ドレイン下層配線および前記第１ソース下層配線の第１方向長さは、前記第１部分領域における前記第１ドレイン下層配線および前記第１ソース下層配線の第１方向長さよりも短く、
前記第２トランジスタ配置領域において、それぞれ第１方向に延びる前記第２ドレイン下層配線および前記第２ソース下層配線が第２方向に交互に並んで配置され、
前記第３トランジスタ配置領域において、それぞれ第１方向に延びる前記第３ドレイン下層配線および前記第３ソース下層配線が第２方向に交互に並んで配置され、
前記第４部分領域における前記第３ドレイン下層配線および前記第３ソース下層配線の第１方向長さは、前記第３部分領域における前記第３ドレイン下層配線および前記第３ソース下層配線の第１方向長さよりも短く、
前記第４トランジスタ配置領域において、それぞれ第１方向に延びる前記第４ドレイン下層配線および前記第４ソース下層配線が第２方向に交互に並んで配置され、
前記第１トランジスタ配置領域において、それぞれ第２方向に延びる前記第１ドレイン中層配線および前記第１ソース中層配線が第１方向に交互に並んで配置され、
前記第１部分領域の第１方向一方側一部において配置される前記第１ドレイン中層配線および前記第１ソース中層配線の第２方向の長さは、前記第１部分領域の第１方向他方側一部および前記第２部分領域において配置される前記第１ドレイン中層配線および前記第１ソース中層配線の第２方向の長さよりも短く、
前記第２トランジスタ配置領域において、それぞれ第２方向に延びる前記第２ドレイン中層配線および前記第２ソース中層配線が第１方向に交互に並んで配置され、
前記第３トランジスタ配置領域において、それぞれ第２方向に延びる前記第３ドレイン中層配線および前記第３ソース中層配線が第１方向に交互に並んで配置され、
前記第３部分領域の第１方向他方側一部において配置される前記第３ドレイン中層配線および前記第３ソース中層配線の第２方向の長さは、前記第３部分領域の第１方向一方側一部および前記第４部分領域において配置される前記第３ドレイン中層配線および前記第３ソース中層配線の第２方向の長さよりも短く、
前記第４トランジスタ配置領域において、それぞれ第２方向に延びる前記第４ドレイン中層配線および前記第４ソース中層配線が第１方向に交互に並んで配置され、
前記第１ドレイン中層配線と前記第１ドレイン下層配線とが平面視で重なる位置に、第１ドレイン下側ビアが配置され、
前記第１ソース中層配線と前記第１ソース下層配線とが平面視で重なる位置に、第１ソース下側ビアが配置され、
前記第２ドレイン中層配線と前記第２ドレイン下層配線とが平面視で重なる位置に、第２ドレイン下側ビアが配置され、
前記第２ソース中層配線と前記第２ソース下層配線とが平面視で重なる位置に、第２ソース下側ビアが配置され、
前記第３ドレイン中層配線と前記第３ドレイン下層配線とが平面視で重なる位置に、第３ドレイン下側ビアが配置され、
前記第３ソース中層配線と前記第３ソース下層配線とが平面視で重なる位置に、第３ソース下側ビアが配置され、
前記第４ドレイン中層配線と前記第４ドレイン下層配線とが平面視で重なる位置に、第４ドレイン下側ビアが配置され、
前記第４ソース中層配線と前記第４ソース下層配線とが平面視で重なる位置に、第４ソース下側ビアが配置され、
前記第１ソース上層配線は、前記第１トランジスタ配置領域の第２方向一方側端部と前記第３トランジスタ配置領域の第２方向一方側端部と平面視で重なって第１方向に延びる延伸部と、前記延伸部の第１方向中央から第２方向他方側へ向かって突出する突出部と、を有し、
前記第１ドレイン上層配線および前記第２ドレイン上層配線は、前記第１ソース上層配線の第２方向他方側に第１方向に並んで配置されるとともに、前記突出部を第１方向両側から挟み、
前記第１ドレイン上層配線は、前記第１トランジスタ配線領域と前記第２トランジスタ配置領域とに平面視で重なって形成され、
前記第２ドレイン上層配線は、前記第１ドレイン上層配線の第１方向他方側に配置され、前記第３トランジスタ配線領域と前記第４トランジスタ配置領域とに平面視で重なって形成され、
前記第２ソース上層配線は、前記第１～第４トランジスタ配置領域に平面視で重なって第１方向に延びて形成され、前記第１ドレイン上層配線、前記突出部、および前記第２ドレイン上層配線の第２方向他方側に配置され、
前記第１ソース上層配線と前記第１ソース中層配線とが平面視で重なる位置に、第１ソース上側ビアが配置され、
前記第１ソース上層配線と前記第３ソース中層配線とが平面視で重なる位置に、第３ソース上側ビアが配置され、
前記第１ドレイン上層配線と前記第１ドレイン中層配線とが平面視で重なる位置に、第１ドレイン上側ビアが配置され、
前記第１ドレイン上層配線と前記第２ドレイン中層配線とが平面視で重なる位置に、第２ドレイン上側ビアが配置され、
前記第２ドレイン上層配線と前記第３ドレイン中層配線とが平面視で重なる位置に、第３ドレイン上側ビアが配置され、
前記第２ドレイン上層配線と前記第４ドレイン中層配線とが平面視で重なる位置に、第４ドレイン上側ビアが配置され、
前記第２ソース上層配線と前記第２ソース中層配線とが平面視で重なる位置に、第２ソース上側ビアが配置され、
前記第２ソース上層配線と前記第４ソース中層配線とが平面視で重なる位置に、第４ソース上側ビアが配置される構成としてもよい（第６の構成）。
第１～第４ドレイン中層配線と、第１～第４ソース中層配線と、を含む中層配線部と、
第１～第２ドレイン上層配線と、第１～第２ソース上層配線と、を含む上層配線部と、
を有し、
前記第１トランジスタ配置領域において、それぞれ第１方向に延びる前記第１ドレイン下層配線および前記第１ソース下層配線が第２方向に交互に並んで配置され、
前記第２部分領域における前記第１ドレイン下層配線および前記第１ソース下層配線の第１方向長さは、前記第１部分領域における前記第１ドレイン下層配線および前記第１ソース下層配線の第１方向長さよりも短く、
前記第２トランジスタ配置領域において、それぞれ第１方向に延びる前記第２ドレイン下層配線および前記第２ソース下層配線が第２方向に交互に並んで配置され、
前記第３トランジスタ配置領域において、それぞれ第１方向に延びる前記第３ドレイン下層配線および前記第３ソース下層配線が第２方向に交互に並んで配置され、
前記第４部分領域における前記第３ドレイン下層配線および前記第３ソース下層配線の第１方向長さは、前記第３部分領域における前記第３ドレイン下層配線および前記第３ソース下層配線の第１方向長さよりも短く、
前記第４トランジスタ配置領域において、それぞれ第１方向に延びる前記第４ドレイン下層配線および前記第４ソース下層配線が第２方向に交互に並んで配置され、
前記第１トランジスタ配置領域において、それぞれ第２方向に延びる前記第１ドレイン中層配線および前記第１ソース中層配線が第１方向に交互に並んで配置され、
前記第１部分領域の第１方向一方側一部において配置される前記第１ドレイン中層配線および前記第１ソース中層配線の第２方向の長さは、前記第１部分領域の第１方向他方側一部および前記第２部分領域において配置される前記第１ドレイン中層配線および前記第１ソース中層配線の第２方向の長さよりも短く、
前記第２トランジスタ配置領域において、それぞれ第２方向に延びる前記第２ドレイン中層配線および前記第２ソース中層配線が第１方向に交互に並んで配置され、
前記第３トランジスタ配置領域において、それぞれ第２方向に延びる前記第３ドレイン中層配線および前記第３ソース中層配線が第１方向に交互に並んで配置され、
前記第３部分領域の第１方向他方側一部において配置される前記第３ドレイン中層配線および前記第３ソース中層配線の第２方向の長さは、前記第３部分領域の第１方向一方側一部および前記第４部分領域において配置される前記第３ドレイン中層配線および前記第３ソース中層配線の第２方向の長さよりも短く、
前記第４トランジスタ配置領域において、それぞれ第２方向に延びる前記第４ドレイン中層配線および前記第４ソース中層配線が第１方向に交互に並んで配置され、
前記第１ドレイン中層配線と前記第１ドレイン下層配線とが平面視で重なる位置に、第１ドレイン下側ビアが配置され、
前記第１ソース中層配線と前記第１ソース下層配線とが平面視で重なる位置に、第１ソース下側ビアが配置され、
前記第２ドレイン中層配線と前記第２ドレイン下層配線とが平面視で重なる位置に、第２ドレイン下側ビアが配置され、
前記第２ソース中層配線と前記第２ソース下層配線とが平面視で重なる位置に、第２ソース下側ビアが配置され、
前記第３ドレイン中層配線と前記第３ドレイン下層配線とが平面視で重なる位置に、第３ドレイン下側ビアが配置され、
前記第３ソース中層配線と前記第３ソース下層配線とが平面視で重なる位置に、第３ソース下側ビアが配置され、
前記第４ドレイン中層配線と前記第４ドレイン下層配線とが平面視で重なる位置に、第４ドレイン下側ビアが配置され、
前記第４ソース中層配線と前記第４ソース下層配線とが平面視で重なる位置に、第４ソース下側ビアが配置され、
前記第１ソース上層配線は、前記第１トランジスタ配置領域の第２方向一方側端部と前記第３トランジスタ配置領域の第２方向一方側端部と平面視で重なって第１方向に延びる延伸部と、前記延伸部の第１方向中央から第２方向他方側へ向かって突出する突出部と、を有し、
前記第１ドレイン上層配線および前記第２ドレイン上層配線は、前記第１ソース上層配線の第２方向他方側に第１方向に並んで配置されるとともに、前記突出部を第１方向両側から挟み、
前記第１ドレイン上層配線は、前記第１トランジスタ配線領域と前記第２トランジスタ配置領域とに平面視で重なって形成され、
前記第２ドレイン上層配線は、前記第１ドレイン上層配線の第１方向他方側に配置され、前記第３トランジスタ配線領域と前記第４トランジスタ配置領域とに平面視で重なって形成され、
前記第２ソース上層配線は、前記第１～第４トランジスタ配置領域に平面視で重なって第１方向に延びて形成され、前記第１ドレイン上層配線、前記突出部、および前記第２ドレイン上層配線の第２方向他方側に配置され、
前記第１ソース上層配線と前記第１ソース中層配線とが平面視で重なる位置に、第１ソース上側ビアが配置され、
前記第１ソース上層配線と前記第３ソース中層配線とが平面視で重なる位置に、第３ソース上側ビアが配置され、
前記第１ドレイン上層配線と前記第１ドレイン中層配線とが平面視で重なる位置に、第１ドレイン上側ビアが配置され、
前記第１ドレイン上層配線と前記第２ドレイン中層配線とが平面視で重なる位置に、第２ドレイン上側ビアが配置され、
前記第２ドレイン上層配線と前記第３ドレイン中層配線とが平面視で重なる位置に、第３ドレイン上側ビアが配置され、
前記第２ドレイン上層配線と前記第４ドレイン中層配線とが平面視で重なる位置に、第４ドレイン上側ビアが配置され、
前記第２ソース上層配線と前記第２ソース中層配線とが平面視で重なる位置に、第２ソース上側ビアが配置され、
前記第２ソース上層配線と前記第４ソース中層配線とが平面視で重なる位置に、第４ソース上側ビアが配置される構成としてもよい（第６の構成）。
【0016】
また、上記第２から第６のいずれかの構成において、Ｐチャネル型またはＮチャネル型の第３ハイサイドトランジスタと、前記第３ハイサイドトランジスタと直列に接続されるＮチャネル型の第３ローサイドトランジスタと、を有する第３ハーフブリッジ出力段と、Ｐチャネル型またはＮチャネル型の第４ハイサイドトランジスタと、前記第４ハイサイドトランジスタと直列に接続されるＮチャネル型の第４ローサイドトランジスタと、を有する第４ハーフブリッジ出力段と、を含む第２Ｈブリッジ出力段を有し、前記第３ハイサイドトランジスタが配置される第５トランジスタ配置領域、前記第３ローサイドトランジスタが配置される第６トランジスタ配置領域、前記第４ハイサイドトランジスタが配置される第７トランジスタ配置領域、および前記第４ローサイドトランジスタが配置される第８トランジスタ配置領域のレイアウトは、前記第１～第４トランジスタ配置領域と第１方向に延びる対称軸に関して線対称としている構成としてもよい（第７の構成）。
【0017】
また、上記第１から第７のいずれかの構成において、前記第１ハイサイドトランジスタおよび前記第２ハイサイドトランジスタは、それぞれＰチャネル型である構成としてもよい（第８の構成）。
【0018】
また、上記第８の構成において、前記第１ハイサイドトランジスタおよび前記第２ハイサイドトランジスタは、それぞれＰＤＭＯＳ（ＰチャネルＤＭＯＳ（Double-Diffused MOSFET））であり、前記第１ローサイドトランジスタおよび前記第２ローサイドトランジスタは、それぞれＮＤＭＯＳ（ＮチャネルＤＭＯＳ）である構成としてもよい（第９の構成）。
【0019】
また、本発明の一態様に係るモータドライバは、上記第１から第９のいずれかの構成としている半導体集積回路をパッケージ化して構成される。
【0020】
また、本発明の一態様に係るモータ駆動システムは、上記モータドライバと、前記半導体集積回路における前記第１ハーフブリッジ出力段および前記第２ハーフブリッジ出力段に接続されるモータと、を有する。
【発明の効果】
【0021】
本発明によれば、モータ駆動用の半導体集積回路において、寄生電流を抑制しつつも回路面積を削減できる。
【図面の簡単な説明】
【0022】
【図1】本発明の例示的な実施形態に係るモータ駆動システムの構成を示す図である。
【図2】モータドライバの内部構成例を示すブロック図である。
【図3A】Ｈブリッジ出力段によるモータ駆動状態の一例を示す図である。
【図3B】Ｈブリッジ出力段によるモータ制動状態の一例を示す図である。
【図3C】Ｈブリッジ出力段によるモータ駆動状態の一例を示す図である。
【図3D】Ｈブリッジ出力段によるモータ制動状態の一例を示す図である。
【図4】ラッチアップを説明するためのハイサイドトランジスタおよびローサイドトランジスタの縦構造の一例を示す断面図である。
【図5A】第１比較例に係る半導体集積回路におけるトランジスタ配置領域を示す平面図である。
【図5B】第１比較例に係る半導体集積回路における下層配線部を示す平面図である。
【図5C】第１比較例に係る半導体集積回路における中層配線部を示す平面図である。
【図5D】第１比較例に係る半導体集積回路における上層配線部を示す平面図である。
【図6】第２比較例に係る半導体集積回路におけるトランジスタ配置領域を示す平面図である。
【図7A】本発明の例示的な実施形態に係る半導体集積回路におけるトランジスタ配置領域を示す平面図である。
【図7B】本発明の例示的な実施形態に係る半導体集積回路における下層配線部を示す平面図である。
【図7C】本発明の例示的な実施形態に係る半導体集積回路における中層配線部を示す平面図である。
【図7D】本発明の例示的な実施形態に係る半導体集積回路における上層配線部を示す平面図である。
【図8】本発明の変形例に係るモータドライバの内部構成を示す図である。
【図9】第３比較例に係る半導体集積回路におけるトランジスタ配置領域を示す平面図である。
【図10】本発明の変形例に係る半導体集積回路におけるトランジスタ配置領域を示す平面図である。
【発明を実施するための形態】
【0023】
以下に本発明の例示的な実施形態について図面を参照して説明する。
【0024】
＜モータ駆動システム＞
図１は、本発明の例示的な実施形態に係るモータ駆動システムの構成を示す図である。図１に示すモータ駆動システム２００は、一例として車載用であり、半導体装置として構成されるモータドライバ１００と、電圧レギュレータ１１０と、ＭＣＵ（Micro Control Unit）１２０と、モータＭ１～Ｍ３と、を有する。モータドライバ１００と、電圧レギュレータ１１０と、ＭＣＵ１２０は、ＥＣＵ（Electronic Control Unit）に含まれる。
図１は、本発明の例示的な実施形態に係るモータ駆動システムの構成を示す図である。図１に示すモータ駆動システム２００は、一例として車載用であり、半導体装置として構成されるモータドライバ１００と、電圧レギュレータ１１０と、ＭＣＵ（Micro Control Unit）１２０と、モータＭ１～Ｍ３と、を有する。モータドライバ１００と、電圧レギュレータ１１０と、ＭＣＵ１２０は、ＥＣＵ（Electronic Control Unit）に含まれる。
【0025】
モータドライバ１００は、外部との電気的接続を確立するための端子として、電源端子ＶＳ、電源端子ＶＣＣ、イネーブル端子Ｅ、チップセレクト端子ＣＢ、クロック信号入力端子ＳＫ、入力データ端子ＳＩ、出力データ端子ＳＯ、および出力端子ＯＵＴ１～ＯＵＴ６を有している。
【0026】
バッテリ電源１５０から直流電圧である電源電圧Ｖｓが電源端子ＶＳに印加される。電源電圧Ｖｓは、例えば１２Ｖである。電圧レギュレータ１１０は、電源電圧Ｖｓを直流電圧である電源電圧Ｖｃｃへ変換する。電源電圧Ｖｃｃは、電源電圧Ｖｓよりも低い電圧であり、例えば５Ｖや３．３Ｖである。電源電圧Ｖｃｃは、電源端子ＶＣＣに印加されるとともに、ＭＣＵ１２０へ供給される。
【0027】
ＭＣＵ１２０は、イネーブル端子Ｅ、チップセレクト端子ＣＢ、クロック信号入力端子ＳＫ、入力データ端子ＳＩ、および出力データ端子ＳＯを介してモータドライバ１００と通信を行う。これについては後述するが、特にモータドライバ１００は、チップセレクト端子ＣＢ、クロック信号入力端子ＳＫ、入力データ端子ＳＩ、および出力データ端子ＳＯを有することにより、後述するシリアル通信方式で通信を行うことができる。
【0028】
モータＭ１～Ｍ３は、ＤＣブラシ付きモータである。出力端子ＯＵＴ１とＯＵＴ２との間には、モータＭ１が接続される。出力端子ＯＵＴ３とＯＵＴ４との間には、モータＭ２が接続される。出力端子ＯＵＴ５とＯＵＴ６との間には、モータＭ３が接続される。モータドライバ１００は、出力端子ＯＵＴ１～ＯＵＴ６からの出力によりモータＭ１～Ｍ３を駆動することができる。
【0029】
＜モータドライバ＞
図２は、モータドライバ１００の内部構成例を示すブロック図である。モータドライバ１００は、半導体集積回路（半導体チップ）１００１をパッケージ化した製品である。すなわち、電源端子ＶＳ等の端子は、リード端子として形成され、半導体集積回路１００１の不図示のパッドとワイヤにより接続される。
図２は、モータドライバ１００の内部構成例を示すブロック図である。モータドライバ１００は、半導体集積回路（半導体チップ）１００１をパッケージ化した製品である。すなわち、電源端子ＶＳ等の端子は、リード端子として形成され、半導体集積回路１００１の不図示のパッドとワイヤにより接続される。
【0030】
半導体集積回路１００１は、制御論理回路１と、駆動回路２１～２６と、パワーオンリセット部３と、減電圧保護部４と、過電圧保護部５と、サーマルシャットダウン部６と、シュミットインバータＩＳ１～ＩＳ４と、バッファＢＵと、抵抗Ｒ１～Ｒ４と、ハイサイドトランジスタＱＨ１～ＱＨ６と、ローサイドトランジスタＱＬ１～ＱＬ６と、を１チップに集積化して有する。
【0031】
半導体集積回路１００１は、ハーフブリッジ出力段を構成するハイサイドトランジスタＱＨ１～ＱＨ６、ローサイドトランジスタＱＬ１～ＱＬ６を有する。第１ハイサイドトランジスタＱＨ１と第１ローサイドトランジスタＱＬ１は対を成し、１つのハーフブリッジ出力段を構成している。同様に第２ハイサイドトランジスタＱＨ２と第２ローサイドトランジスタＱＬ２、ハイサイドトランジスタＱＨ３とローサイドトランジスタＱＬ３、ハイサイドトランジスタＱＨ４とローサイドトランジスタＱＬ４、ハイサイドトランジスタＱＨ５とローサイドトランジスタＱＬ５、ハイサイドトランジスタＱＨ６とローサイドトランジスタＱＬ６も、それぞれ対を成し各別にハーフブリッジ出力段を構成している。
【0032】
一例として、ハイサイドトランジスタＱＨ１～ＱＨ６はＰＤＭＯＳ（ＰチャネルＤＭＯＳ（Double-Diffused MOSFET））で形成され、ローサイドトランジスタＱＬ１～ＱＬ６はＮＤＭＯＳ（ＮチャネルＤＭＯＳ）で形成されている。
【0033】
先述したように、モータドライバ１００には出力端子ＯＵＴ１～ＯＵＴ６の６つの出力端子が用意されている。出力端子ＯＵＴ１～ＯＵＴ６は、それぞれのハーフブリッジ出力段におけるハイサイドトランジスタとローサイドトランジスタとが接続される接続ノードＮ１～Ｎ６に接続されている。
【0034】
先述した図１に示すように、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間にモータＭ１を、出力端子ＯＵＴ３と出力端子ＯＵＴ４との間にモータＭ２を、出力端子ＯＵＴ５と出力端子ＯＵＴ６との間にモータＭ３をそれぞれ接続する。すなわち、一方のハーフブリッジ出力段と他方のハーフブリッジ出力段との間にモータを接続してＨブリッジ出力段（フルブリッジ出力段とも呼ばれる）でモータを駆動する。Ｈブリッジ出力段でモータを駆動するならばモータの正転・逆転の切り替えおよび制動が容易になることはよく知られている。
【0035】
各ハーフブリッジ出力段の入力側すなわちハイサイドトランジスタＱＨ１～ＱＨ６、ローサイドトランジスタＱＬ１～ＱＬ６のゲートには過電流保護部の機能も備えた駆動回路２１～２６がそれぞれ接続されている。
【0036】
モータドライバ１００の１つの特徴は、シリアルインターフェース通信によってハイサイドトランジスタＱＨ１～ＱＨ６、ローサイドトランジスタＱＬ１～ＱＬ６を制御、駆動できることにある。シリアルインターフェース通信は、クロック信号に同期しながらデータを伝送するシリアル通信方式である。制御論理回路１は、シリアルインターフェース通信においてはスレーブの役割を担う。制御論理回路１に関連する外部端子として、チップセレクト端子ＣＢ、クロック信号入力端子ＳＫ、入力データ端子ＳＩ、出力データ端子ＳＯ、およびイネーブル端子Ｅが用意されている。これら５つの外部端子にはマスタとしてのＭＣＵ１２０（図１）が接続されている。ＭＣＵ１２０は、制御論理回路１にクロック信号ＳＣＫ、チップセレクト信号ＣＳＢ、入力データＳＤＩを送出し、また、スレーブである制御論理回路１から出力データＳＤＯを受け取る。なお、本実施形態で採用したシリアルインターフェース通信は、よく知られたシリアルペリフェラルインターフェース（ＳＰＩ：Serial Peripheral Interface）と称される通信方式で車載などに比較的多く採用されるものである。
【0037】
チップセレクト端子ＣＢには、マスタから与えられたアドレス信号に当たるチップセレクト信号ＣＳＢが入力される。チップセレクト端子ＣＢに入力されるチップセレクト信号ＣＳＢがローレベルの間、ＳＰＩ通信が可能となる。したがって、ＳＰＩ通信のプロトコルはいわゆる負論理で実行される。チップセレクト端子ＣＢは、半導体集積回路１００１に内蔵された抵抗Ｒ１を介して電源端子ＶＣＣに接続されている。抵抗Ｒ１はいわゆるプルアップ抵抗と称され、チップセレクト端子ＣＢを電源端子ＶＣＣの電圧レベルに保持する。こうした構成によって、ＭＣＵ１２０から入力されるチップセレクト信号ＣＳＢが入力されていないときにはチップセレクト端子ＣＢの電位はハイレベルに保持されるためにＳＰＩ通信の実行が遮断される。
【0038】
チップセレクト端子ＣＢには抵抗Ｒ１の他にシュミットインバータＩＳ１が接続されている。シュミットインバータＩＳ１は、チップセレクト信号ＣＳＢの立上りと立下りで異なるしきい値を有する、いわゆるヒステリシスを有するインバータであり、チップセレクト端子ＣＢに入力される信号にノイズが混在したときの誤動作を防止する。
【0039】
クロック信号入力端子ＳＫにはＳＰＩ通信に用いるクロック信号ＳＣＫが入力される。チップセレクト端子ＣＢに負の信号（ローレベル信号）が入力されている期間であって、クロック信号ＳＣＫが入力されている間、ＳＰＩ通信が可能となる。クロック信号入力端子ＳＫには抵抗Ｒ２およびシュミットインバータＩＳ２が接続されている。抵抗Ｒ２は、いわゆるプルダウン抵抗と称され、クロック信号入力端子ＳＫにクロック信号ＳＣＫが入力されていない間はローレベルに保持する。シュミットインバータＩＳ２は、シュミットインバータＩＳ１と同様の目的で採用しており、ノイズによって生じるＳＰＩ通信の誤動作を防止するために用意されている。
【0040】
入力データ端子ＳＩにはＭＣＵ１２０から入力データＳＤＩが入力される。入力データＳＤＩはクロック信号入力端子ＳＫに入力されるクロック信号ＳＣＫ１つ１つに対応して決定されている。制御論理回路１が例えば、１６ビットのレジスタを有している場合には１６種類の入力データＳＤＩを設定することができる。入力データ端子ＳＩには、抵抗Ｒ３およびシュミットインバータＩＳ３が接続されている。抵抗Ｒ３は、いわゆるプルダウン抵抗と称され、入力データ端子ＳＩに信号が入力されていない間、入力データ端子ＳＩをローレベルに保持する。シュミットインバータＩＳ３は、シュミットインバータＩＳ１，ＩＳ２と同様の目的で用意されている。すなわち、入力データ端子ＳＩに不所望なノイズが到来したときのＳＰＩ通信の誤動作を防止する。
【0041】
出力データ端子ＳＯから、出力データＳＤＯがＭＣＵ１２０に向けて出力される。出力データ端子ＳＯから出力される出力データＳＤＯは、入力データ端子ＳＩに入力された各種の入力信号に基づき決定された信号が出力される。制御論理回路１が例えば、１６ビットのレジスタを有している場合には１６種類の出力データＳＤＯが出力される。制御論理回路１と出力データ端子ＳＯとはバッファＢＵを介して接続されており、両者の間で生じる干渉を抑止する。
【0042】
イネーブル端子Ｅは例えば、過電流保護が作動した状態を解除する場合などに用いられる。イネーブル端子Ｅにはイネーブル信号ＥＮが印加される。イネーブル端子ＥはＳＰＩ通信にとっては必ずしも必須の構成要件ではない。イネーブル端子Ｅには抵抗Ｒ４が接続され、さらにシュミットインバータＩＳ４が接続されている。シュミットインバータＩＳ４を設けた理由は、シュミットインバータＩＳ１～ＩＳ３と同様の目的で用意されている。すなわち、イネーブル端子Ｅに不所望なノイズが到来したときのＳＰＩ通信およびモータドライバ１００全体の誤動作を防止するためである。
【0043】
パワーオンリセット部３は、制御論理回路１に供給される電源電圧Ｖｃｃが所定の大きさを下回ったときに制御論理回路１をリセットさせる。例えば、電源電圧Ｖｃｃの通常の使用範囲が４．５Ｖ～５．５Ｖである場合、電源電圧Ｖｃｃが３．８Ｖになったときに制御論理回路１の回路機能を十分に保証することができないとみなし、制御論理回路１をリセットさせる。
【0044】
減電圧保護部４は、電源端子ＶＳに供給される電源電圧Ｖｓが所定の大きさを下回ったときに出力端子ＯＵＴ１～ＯＵＴ６のすべてをハイインピーダンス（Ｈｉ-Ｚ）に保持する。例えば、電源端子ＶＳの電源電圧Ｖｓの使用範囲が８Ｖ～３６Ｖである場合、電源電圧Ｖｓが例えば４．６Ｖ以下になったときに、ハイサイドトランジスタＱＨ１～ＱＬ１、およびローサイドトランジスタＱＬ１～ＱＬ６のすべてのトランジスタをオフさせることによって、すべての出力端子をハイインピーダンス（Ｈｉ-Ｚ）に保持する。なお、電源電圧が例えば、５．１Ｖ以上になると再び出力を復帰し、通常動作に戻るように自己復帰させることができる。もちろん、自己復帰させずにラッチさせることも可能であり、その選択は制御論理回路１内部のレジスタ（不図示）で設定する。
【0045】
過電圧保護部５は、電源端子ＶＳに供給される電源電圧Ｖｓが所定の大きさを上回ったときに出力端子ＯＵＴ１～ＯＵＴ６のすべてをハイインピーダンス（Ｈｉ-Ｚ）に保持する。例えば、電源端子ＶＳの電源電圧Ｖｓの使用範囲が通常８Ｖ～３６Ｖである場合、電源電圧Ｖｓが例えば５０Ｖ以上になったときに、ハイサイドトランジスタＱＨ１～ＱＬ１、およびローサイドトランジスタＱＬ１～ＱＬ６のすべてのトランジスタをオフさせることによって、すべての出力端子をハイインピーダンスに保持する。なお、電源電圧Ｖｓが例えば、４５Ｖ以下になると再び出力を復帰し、通常動作に戻るように自己復帰させることができる。もちろん、自己復帰させずにラッチさせることも可能であり、その選択は上記レジスタで設定する。
【0046】
サーマルシャットダウン部６は、半導体集積回路１００１のジャンクション温度が例えば１７５℃以上となったときに出力端子ＯＵＴ１～ＯＵＴ６のすべてをハイインピーダンス（Ｈｉ-Ｚ）に保持する。Ｈｉ－Ｚ状態はハイサイドトランジスタＱＨ１～ＱＬ１、およびローサイドトランジスタＱＬ１～ＱＬ６のすべてのトランジスタをオフさせることによって成される。なお、ジャンクション温度が例えば、１７５℃から下がり１５０℃以下になった場合に再び出力を復帰し、通常動作に戻るように自己復帰させることができる。もちろん、自己復帰させずにラッチさせることも可能であり、その選択は上記レジスタで設定する。
【0047】
駆動回路２１～２６には駆動回路とは別に不図示の過電流保護部が備えられている。過電流保護部は、出力端子ＯＵＴ１～ＯＵＴ６のいずれか１つに例えば、１．５Ａの電流が流れたときに過電流と判定し、過電流を検出した出力端子のみをハイインピーダンス（Ｈｉ-Ｚ）にラッチする。したがって、例えば、過電流を検出した出力端子がＯＵＴ１のみであって、他の出力端子ＯＵＴ２～ＯＵＴ６では過電流を検出しなかった場合は、出力端子ＯＵＴ１に接続されている第１ハイサイドトランジスタＱＨ１と第１ローサイドトランジスタＱＬ１が共にオフとされ、出力端子ＯＵＴ１がハイインピーダンスに保持されるも、出力端子ＯＵＴ２～ＯＵＴ６に接続されているハイサイドトランジスタＱＨ２～ＱＨ６およびローサイドトランジスタＱＬ２～ＱＬ６は制御論理回路１で指示された条件に添った動作を継続する。なお、ラッチを解除するには上記レジスタでリセットするかまたはイネーブル端子Ｅによってリセットすればよい。
【0048】
モータドライバ１００は、これまで説明した外部端子の他に接地端子ＧＮＤ，ＰＧＮＤを有し、これらの接地端子は半導体集積回路１００１の内部配線により電気的に共通接続されている。
【0049】
＜Ｈブリッジ出力段によるモータ駆動＞
次に、先述したようにモータドライバ１００に含まれるＨブリッジ出力段によるモータの駆動について詳述する。図３Ａは、ハイサイドトランジスタＱＨ１，ＱＨ２と、ローサイドトランジスタＱＬ１，ＱＬ２から構成されるＨブリッジ出力段ＨＢによるモータ駆動状態の一例を示す図である。なお、他のハイサイドトランジスタＱＨ３～ＱＨ６、ローサイドトランジスタＱＬ３～ＱＬ６により構成される各Ｈブリッジ出力段については、Ｈブリッジ出力段ＨＢと同様であるので、ここではＨブリッジ出力段ＨＢについて代表的に説明する。
次に、先述したようにモータドライバ１００に含まれるＨブリッジ出力段によるモータの駆動について詳述する。図３Ａは、ハイサイドトランジスタＱＨ１，ＱＨ２と、ローサイドトランジスタＱＬ１，ＱＬ２から構成されるＨブリッジ出力段ＨＢによるモータ駆動状態の一例を示す図である。なお、他のハイサイドトランジスタＱＨ３～ＱＨ６、ローサイドトランジスタＱＬ３～ＱＬ６により構成される各Ｈブリッジ出力段については、Ｈブリッジ出力段ＨＢと同様であるので、ここではＨブリッジ出力段ＨＢについて代表的に説明する。
【0050】
図３Ａに示すように、Ｈブリッジ出力段ＨＢは、第１ハイサイドトランジスタＱＨ１と第１ローサイドトランジスタＱＬ１とから構成される一方のハーフブリッジ出力段と、第２ハイサイドトランジスタＱＨ２と第２ローサイドトランジスタＱＬ２とから構成される他方のハーフブリッジ出力段と、から構成される。
【0051】
より具体的には、それぞれＰＤＭＯＳであるハイサイドトランジスタＱＨ１，ＱＨ２の各ソースは、電源電圧Ｖｓの印加端に共通接続される。第１ハイサイドトランジスタＱＨ１のドレインと、ＮＤＭＯＳである第１ローサイドトランジスタＱＬ１のドレインは、ノードＮ１にて接続される。第２ハイサイドトランジスタＱＨ２のドレインと、ＮＤＭＯＳである第２ローサイドトランジスタＱＬ２のドレインは、ノードＮ２にて接続される。モータＭ１に含まれる励磁コイルＬは、ノードＮ１とノードＮ２との間に接続される。ローサイドトランジスタＱＬ１，ＱＬ２の各ソースは、グラウンド電位の印加端に共通接続される。
【0052】
また、図３Ａに示すように、第１ハイサイドトランジスタＱＨ１は、そのドレインからソースに向かって順方向となる上側寄生ダイオードＤＨ１を有する。第１ローサイドトランジスタＱＬ１は、そのソースからドレインに向かって順方向となる下側寄生ダイオードＤＬ１を有する。第２ハイサイドトランジスタＱＨ２は、そのドレインからソースに向かって順方向となる上側寄生ダイオードＤＨ２を有する。第２ローサイドトランジスタＱＬ２は、そのソースからドレインに向かって順方向となる下側寄生ダイオードＤＬ２を有する。
【0053】
図３Ａでは、トランジスタの制御状態の一例として、第１ハイサイドトランジスタＱＨ１と第２ローサイドトランジスタＱＬ２をオン状態とし、第２ハイサイドトランジスタＱＨ２と第１ローサイドトランジスタＱＬ１をオフ状態としている。この状態では、図３Ａに示すように、電源電圧Ｖｓの印加端から第１ハイサイドトランジスタＱＨ１、ノードＮ１、励磁コイルＬ、ノードＮ２、第２ローサイドトランジスタＱＬ２、およびグラウンド電位の印加端の順の電流経路でモータ電流Ｉｍが流れ、モータＭ１は例えば正転する。
【0054】
図３Ａのモータ駆動状態からモータＭ１の回転を停止、または減速させる制動状態へ移行するには、図３Ｂのようなトランジスタの制御状態とする。図３Ｂに示す状態では、Ｈブリッジ出力段ＨＢにおけるすべてのトランジスタ（ＱＨ１，ＱＨ２，ＱＬ１，ＱＬ２）をオフ状態とする。これにより、図３Ｂに示すように、励磁コイルＬの逆起電力により、グラウンド電位の印加端、下側寄生ダイオードＤＬ１、ノードＮ１、励磁コイルＬ、ノードＮ２、上側寄生ダイオードＤＨ２、および電源電圧Ｖｓの印加端の順の電流経路でモータ電流Ｉｍが流れる。すなわち、励磁コイルＬに蓄えられているエネルギーは、電流経路内の抵抗成分（主に励磁コイルＬの抵抗成分）で消費されるだけでなく、電源側への回生エネルギーとして消費される。その結果、モータ電流Ｉｍは、高速に減衰する。
【0055】
なお、図３Ａの状態から制動状態へ移行するには、上記の他に、ハイサイドトランジスタＱＨ１，ＱＨ２をオフ状態とし、ローサイドトランジスタＱＬ１，ＱＬ２をオン状態としてもよい。この場合、それまで流れていたモータ電流Ｉｍは流れ続けようとし、励磁コイルＬとローサイドトランジスタＱＬ１，ＱＬ２によって形成されるループ状の電流経路を流れる。その結果、励磁コイルＬに蓄えられているエネルギーが電流経路内の抵抗成分で消費されるに従い、モータ電流Ｉｍが徐々に減衰する。
【0056】
また、図３Ｃでは、トランジスタの制御状態の一例として、第２ハイサイドトランジスタＱＨ２と第１ローサイドトランジスタＱＬ１をオン状態とし、第１ハイサイドトランジスタＱＨ１と第２ローサイドトランジスタＱＬ２をオフ状態としている。この状態では、図３Ｃに示すように、電源電圧Ｖｓの印加端から第２ハイサイドトランジスタＱＨ２、ノードＮ２、励磁コイルＬ、ノードＮ１、第１ローサイドトランジスタＱＬ１、およびグラウンド電位の印加端の順の電流経路でモータ電流Ｉｍが流れ、モータＭ１は逆転（図３Ａと逆方向の回転）する。
【0057】
そして、図３Ｃのモータ駆動状態から制動状態へ移行するには、図３Ｄのようなトランジスタの制御状態とする。図３Ｄに示す状態では、図３Ｂと同様に、Ｈブリッジ出力段ＨＢにおけるすべてのトランジスタ（ＱＨ１，ＱＨ２，ＱＬ１，ＱＬ２）をオフ状態とする。これにより、図３Ｄに示すように、励磁コイルＬの逆起電力により、グラウンド電位の印加端、下側寄生ダイオードＤＬ２、ノードＮ２、励磁コイルＬ、ノードＮ１、上側寄生ダイオードＤＨ１、および電源電圧Ｖｓの印加端の順の電流経路でモータ電流Ｉｍが流れる。これにより、図３Ｂと同様に、モータ電流Ｉｍは、高速に減衰する。
【0058】
なお、図３Ｃの状態から制動状態へ移行するために、先述したようにハイサイドトランジスタＱＨ１，ＱＨ２をオフ状態、ローサイドトランジスタＱＬ１，ＱＬ２をオン状態としてもよい。
【0059】
＜ラッチアップ＞
しかしながら、上記のような図３Ｂまたは図３Ｄに示すような制動状態のための動作を行った場合、半導体集積回路１００１において意図しないラッチアップが発生する虞がある。ここでは、ラッチアップについて説明する。
しかしながら、上記のような図３Ｂまたは図３Ｄに示すような制動状態のための動作を行った場合、半導体集積回路１００１において意図しないラッチアップが発生する虞がある。ここでは、ラッチアップについて説明する。
【0060】
図４は、ラッチアップを説明するための第２ハイサイドトランジスタＱＨ２および第１ローサイドトランジスタＱＬ１の縦構造の一例を示す断面図である。なお、図４は、第１ハイサイドトランジスタＱＨ１および第２ローサイドトランジスタＱＬ２の縦構造を示すものとも捉えることができるが、便宜のため、図４に示すトランジスタは、第２ハイサイドトランジスタＱＨ２と第１ローサイドトランジスタＱＬ１であるとして代表的に説明する。
【0061】
先述したように、第２ハイサイドトランジスタＱＨ２はＰＤＭＯＳで構成され、第１ローサイドトランジスタＱＬ１はＮＤＭＯＳで構成される。第２ハイサイドトランジスタＱＨ２と第１ローサイドトランジスタＱＬ１ともに、Ｐ型半導体基板３５０上に形成される。なお、Ｐ型半導体基板３５０は、グラウンド電位の印加端に接続される。
【0062】
第２ハイサイドトランジスタＱＨ２および第１ローサイドトランジスタＱＬ１は、平面視で閉形状（例えば四角環状）である帯状のＰ型の素子分離ウェル３０３により区画される各領域に形成される。
【0063】
第２ハイサイドトランジスタＱＨ２は、Ｎ型の埋め込み層（Ｂ／Ｌ）３０１Ａと、Ｎ型エピタキシャル層３０１Ｂと、Ｎ型ウェル領域３０１Ｃと、Ｐ型ウェル領域３０１Ｄと、Ｐ型ＬＤＤ層（ＭＶＰＬＤＤ）３０１Ｅと、Ｐ型ソース領域３０１Ｆと、Ｐ型ドレイン領域３０１Ｇと、ゲート部３０１Ｈと、を有する。
【0064】
Ｎ型エピタキシャル層３０１Ｂは、Ｐ型半導体基板３５０上に形成される。埋め込み層３０１Ａは、Ｎ型エピタキシャル層３０１ＢとＰ型半導体基板３５０との境界を跨ぐように形成される。
【0065】
素子分離ウェル３０３は、Ｎ型エピタキシャル層３０１Ｂの周囲を取り囲むように形成される。素子分離ウェル３０３は、上側に配置されたＰ型ウェル領域３０３Ａと、下側に配置されたＰ型ローアイショレーション（Ｌ／Ｉ）領域３０３Ｂと、の２層構造を有する。
【0066】
２つのＮ型ウェル領域３０１Ｃと、Ｐ型ウェル領域３０１Ｄは、横方向に互いに間隔を空けて並んで配置され、Ｎ型エピタキシャル層３０１Ｂの表面に形成される。Ｐ型ウェル領域３０１Ｄは、２つのＮ型ウェル領域３０１Ｃにより横方向に挟まれて配置される。
【0067】
Ｎ型ウェル領域３０１Ｃの表面には、Ｐ型ＬＤＤ層３０１Ｅが形成される。Ｐ型ＬＤＤ層３０１Ｅの表面には、Ｐ型ソース領域３０１Ｆが形成される。Ｐ型ソース領域３０１Ｆは、電源端子ＶＳに電気的に接続される。すなわち、Ｐ型ソース領域３０１Ｆには電源電圧Ｖｓが印加される。
【0068】
Ｐ型ウェル領域３０１Ｄの表面には、Ｐ型ドレイン領域３０１Ｇが形成される。Ｐ型ドレイン領域３０１Ｇは、出力端子ＯＵＴ２に電気的に接続される。
【0069】
フィールド絶縁膜３０４は、Ｐ型ウェル領域３０１Ｄの表面に配置され、その内縁はＰ型ドレイン領域３０１Ｇの外縁上に配置される。
【0070】
ゲート部３０１Ｈは、ゲート絶縁膜と、当該ゲート絶縁膜を上側から覆うゲート電極と、を有する。上記ゲート絶縁膜は、Ｎ型エピタキシャル層３０１Ｂの表面においてＮ型ウェル領域３０１ＣからＰ型ウェル領域３０１Ｄを跨ぐように配置される。上記ゲート電極は、上記ゲート絶縁膜の全部とフィールド絶縁膜３０４の一部を覆う。
【0071】
第１ローサイドトランジスタＱＬ１は、Ｎ型の埋め込み層（Ｂ／Ｌ）３０２Ａと、Ｎ型エピタキシャル層３０２Ｂと、Ｎ型ウェル領域３０２Ｃと、Ｐ型ウェル領域３０２Ｄと、Ｎ型ソース領域３０２Ｅと、Ｎ型ＬＤＤ層（ＭＶＮＬＤＤ）３０２Ｆと、Ｎ型ドレイン領域３０２Ｇと、ゲート部３０２Ｈと、を有する。
【0072】
Ｎ型エピタキシャル層３０２Ｂは、Ｐ型半導体基板３５０上に形成される。埋め込み層３０２Ａは、Ｎ型エピタキシャル層３０２ＢとＰ型半導体基板３５０との境界を跨ぐように形成される。
【0073】
素子分離ウェル３０３は、Ｎ型エピタキシャル層３０２Ｂの周囲を取り囲むように形成される。
【0074】
２つのＮ型ウェル領域３０２Ｃと、Ｐ型ウェル領域３０２Ｄは、横方向に互いに間隔を空けて並んで配置され、Ｎ型エピタキシャル層３０２Ｂの表面に形成される。Ｐ型ウェル領域３０２Ｄは、２つのＮ型ウェル領域３０２Ｃにより横方向に挟まれて配置される。
【0075】
Ｎ型ウェル領域３０２Ｃの表面には、Ｎ型ソース領域３０２Ｅが形成される。Ｎ型ソース領域３０２Ｅは、グラウンド電位の印加端に電気的に接続される。
【0076】
Ｐ型ウェル領域３０２Ｄの表面には、Ｎ型ＬＤＤ層３０２Ｆが形成される。Ｎ型ＬＤＤ層３０２Ｆの表面には、Ｎ型ドレイン領域３０２Ｇが形成される。Ｎ型ドレイン領域３０２Ｇは、出力端子ＯＵＴ１に電気的に接続される。
【0077】
フィールド絶縁膜３０５は、Ｎ型ウェル領域３０２Ｃの表面に配置され、その外縁はＮ型ソース領域３０２Ｅの内縁上に配置される。
【0078】
ゲート部３０２Ｈは、ゲート絶縁膜と、当該ゲート絶縁膜を上側から覆うゲート電極と、を有する。上記ゲート絶縁膜は、Ｎ型エピタキシャル層３０２Ｂの表面においてＮ型ウェル領域３０２ＣからＰ型ウェル領域３０２Ｄを跨ぐように配置される。上記ゲート電極は、上記ゲート絶縁膜の全部とフィールド絶縁膜３０５の一部を覆う。
【0079】
ここで、図４に示す縦構造には、Ｐ型ウェル領域３０１Ｄをエミッタとし、Ｎ型エピタキシャル層３０１Ｂをベースとし、Ｐ型半導体基板３５０をコレクタとする寄生ＰＮＰトランジスタＰＴ１が付随する。また、図４に示す縦構造には、Ｎ型エピタキシャル層３０１Ｂをコレクタとし、Ｐ型半導体基板３５０をベースとし、Ｎ型エピタキシャル層３０２Ｂをエミッタとする寄生ＮＰＮトランジスタＰＴ２が付随する。
【0080】
そして、先述した図３Ｂに示す制動動作状態の場合、Ｐ型ドレイン領域３０１Ｇに印加される出力端子ＯＵＴ２（ノードＮ２）の電圧は、電源電圧Ｖｓに上側寄生ダイオードＤＨ２の順方向電圧Ｖｆを足し合わせた正電圧（＝Ｖｓ＋Ｖｆ）となる。また、Ｎ型エピタキシャル層３０１Ｂには、電源電圧Ｖｓが印加される。これにより、寄生ＰＮＰトランジスタＰＴ１にベース電流が流れ、寄生ＰＮＰトランジスタＰＴ１はアクティブとなる。
【0081】
また、上記の場合、Ｎ型ドレイン領域３０２Ｇに印加される出力端子ＯＵＴ１（ノードＮ１）の電圧は、グラウンド電位から下側寄生ダイオードＤＬ１の順方向電圧だけ差し引いた負電圧（＝ＧＮＤ－Ｖｆ）となる。また、Ｐ型半導体基板３５０には、グラウンド電位が印加される。これにより、寄生ＮＰＮトランジスタＰＴ２にベース電流が流れ、寄生ＮＰＮトランジスタＰＴ２はアクティブとなる。
【0082】
すなわち、図３Ｂに示す制動動作状態においては、上側寄生ダイオードＤＨ２を介して電源電圧Ｖｓの印加端に至る電流経路で回生電流が流れるだけでなく、寄生ＰＮＰトランジスタＰＴ１を介してＰ型半導体基板３５０に至る電流経路でサブリーク電流が流れる。このサブリーク電流により、寄生ＮＰＮトランジスタＰＴ２のベース電流が増大するので、寄生ＮＰＮトランジスタＰＴ２が寄生ＰＮＰトランジスタＰＴ１のベースから、より大きな電流を引き込むようになる。その結果、寄生ＰＮＰトランジスタＰＴ１のベース電位がさらに下がり、寄生ＰＮＰトランジスタＰＴ１が、より大きなサブリーク電流を引き込むようになる。
【0083】
上記一連の動作により、寄生トランジスタＰＴ１，ＰＴ２によるラッチアップ構造が形成されると、寄生ＮＰＮトランジスタＰＴ２のコレクタ・エミッタ間に大電流が流れることによる不具合が生じる。
【0084】
なお、図３Ｄに示す制動動作状態の場合、第１ハイサイドトランジスタＱＨ１と第２ローサイドトランジスタＱＬ２による縦構造に付随する寄生トランジスタＰＴ１，ＰＴ２によりラッチアップ構造が形成され、上記と同様の問題が生じる。
【0085】
＜第１比較例＞
ここで、後述する本発明の実施形態との比較のための第１比較例について説明する。なお、以下、図面においては、Ｘ方向を第１方向として、第１方向一方側をＸ１、第１方向他方側をＸ２として示し、Ｙ方向を第２方向として、第２方向一方側をＹ１、第２方向他方側をＹ２として示す。第１方向と第２方向は、直交する。また、第１方向と第２方向とに直交する方向が上下方向となる。
ここで、後述する本発明の実施形態との比較のための第１比較例について説明する。なお、以下、図面においては、Ｘ方向を第１方向として、第１方向一方側をＸ１、第１方向他方側をＸ２として示し、Ｙ方向を第２方向として、第２方向一方側をＹ１、第２方向他方側をＹ２として示す。第１方向と第２方向は、直交する。また、第１方向と第２方向とに直交する方向が上下方向となる。
【0086】
図５Ａは、半導体集積回路ＩＣＡにおける各トランジスタＱＨ１，ＱＨ２，ＱＬ１，ＱＬ２の配置領域を示す平面図である。なお、図５Ａには、上記トランジスタよりも上層に配置される各パッド（電源パッドＰＤＶなど）も図示している。各パッドの詳細については、後述する。
【0087】
また、図５Ａに示す半導体集積回路ＩＣＡは、便宜上、トランジスタＱＨ１，ＱＨ２，ＱＬ１，ＱＬ２を集積化できるサイズとして簡略化して記載しており、先述した図２に示す半導体集積回路１００１のサイズは、図５Ａに示す半導体集積回路ＩＣＡのサイズよりも大きくなる。
【0088】
平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成される第１トランジスタ配置領域Ｔｒ１には、第１ハイサイドトランジスタＱＨ１が配置される。平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成される第２トランジスタ配置領域Ｔｒ２には、第１ローサイドトランジスタＱＬ１が配置される。平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成される第３トランジスタ配置領域Ｔｒ３には、第２ハイサイドトランジスタＱＨ２が配置される。平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成される第４トランジスタ配置領域Ｔｒ４には、第２ローサイドトランジスタＱＬ２が配置される。
【0089】
第１～第４トランジスタ配置領域Ｔｒ１～Ｔｒ４は、平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成される四角領域ＳＱＲを、四角領域ＳＱＲにおける第２方向一方側の第１方向に延びる辺と四角領域ＳＱＲにおける第２方向他方側の第１方向に延びる辺とを第２方向に結ぶ第１直線ＬＮ１と、四角領域ＳＱＲにおける第１方向一方側の第２方向に延びる辺と四角領域ＳＱＲにおける第１方向他方側の第２方向に延びる辺とを第１方向に結ぶ第２直線ＬＮ２とにより４つに分割される各領域に配置される。
【0090】
第１トランジスタ配置領域Ｔｒ１は、第１方向一方側かつ第２方向一方側に配置され、第２トランジスタ配置領域Ｔｒ２は、第１方向一方側かつ第２方向他方側に配置され、第３トランジスタ配置領域Ｔｒ３は、第１方向他方側かつ第２方向一方側に配置され、第４トランジスタ配置領域Ｔｒ４は、第１方向他方側かつ第２方向他方側に配置される。
【0091】
平面視での第２トランジスタ配置領域Ｔｒ２の面積Ｓ２は、平面視での第１トランジスタ配置領域Ｔｒ１の面積Ｓ１の半分である。すなわち、Ｓ１：Ｓ２は、２：１である。平面視での第４トランジスタ配置領域Ｔｒ４の面積Ｓ４は、平面視での第３トランジスタ配置領域Ｔｒ３の面積Ｓ３の半分である。すなわち、Ｓ３：Ｓ４＝２：１である。ここで、Ｓ１＝Ｓ３であるので、Ｓ２＝Ｓ４となる。
【0092】
なお、第１、第３トランジスタ配置領域Ｔｒ１，Ｔｒ３の各面積Ｓ１，Ｓ３を第２、第４トランジスタ配置領域Ｔｒ２，Ｔｒ４の各面積Ｓ２，Ｓ４の２倍としているのは、ＰＤＭＯＳであるハイサイドトランジスタＱＨ１，ＱＨ２と、ＮＤＭＯＳであるローサイドトランジスタＱＬ１，ＱＬ２で、オン抵抗値を近づけるためである。
【0093】
図５Ｂは、半導体集積回路ＩＣＡにおいて、図５Ａで示す各トランジスタ配置領域Ｔｒ１～Ｔｒ４に配置されるトランジスタよりも上層に配置される下層配線部Ｗ１の平面図である。なお、図５Ｂには、各トランジスタ配置領域Ｔｒ１～Ｔ４と、各パッド（電源パッドＰＤＶなど）も併せて示している。また、下層配線部Ｗ１は、後述する中層配線部Ｗ２および上層配線部Ｗ３よりも下層に配置される。
【0094】
図５Ｂに示すように、下層配線部Ｗ１は、第１トランジスタ配置領域Ｔｒ１において、それぞれ複数である第１ドレイン下層配線ＤＷ１１と第１ソース下層配線ＳＷ１１を有する。第１ドレイン下層配線ＤＷ１１および第１ソース下層配線ＳＷ１１は、第１方向に延びるように形成される。第１ドレイン下層配線ＤＷ１１および第１ソース下層配線ＳＷ１１は、第２方向に交互に並んで配置される。図５Ｂでは、第１トランジスタ配置領域Ｔｒ１において第２方向他方側の端には、第１ドレイン下層配線ＤＷ１１が配置される。
【0095】
ここで、第１トランジスタ配置領域Ｔｒ１においては、第１ドレイン下層配線ＤＷ１１に上下に対向する位置に第１方向に延びるドレイン領域が配置されるとともに、第１ソース下層配線ＳＷ１１に上下に対向する位置に第１方向に延びるソース領域が配置される。すなわち、ハイサイドトランジスタＱＨ１におけるドレイン領域とソース領域とが第２方向に交互に並んで配置される。上記ドレイン領域は、図４でのＰ型ドレイン領域３０１Ｇに相当し、上記ソース領域は、図４でのＰ型ソース領域３０１Ｆに相当する。すなわち、第１トランジスタ配置領域Ｔｒ１においては、図４で示すハイサイドトランジスタＱＨ１の縦構造を単位として、当該単位の構成が横方向に繰り返される構成となる。第１トランジスタ配置領域Ｔｒ１における上記ドレイン領域は、第１ドレイン下層配線ＤＷ１１と電気的に接続され、第１トランジスタ配置領域Ｔｒ１における上記ソース領域は、第１ソース下層配線ＳＷ１１と電気的に接続される。
【0096】
また、図５Ｂに示すように、下層配線部Ｗ１は、第２トランジスタ配置領域Ｔｒ２において、それぞれ複数である第２ドレイン下層配線ＤＷ２１と第２ソース下層配線ＳＷ２１を有する。第２ドレイン下層配線ＤＷ２１および第２ソース下層配線ＳＷ２１は、第１方向に延びるように形成される。第２ドレイン下層配線ＤＷ２１および第２ソース下層配線ＳＷ２１は、第２方向に交互に並んで配置される。図５Ｂでは、第２トランジスタ配置領域Ｔｒ２において第２方向他方側の端には、第２ドレイン下層配線ＤＷ２１が配置される。
【0097】
ここで、第２トランジスタ配置領域Ｔｒ２においては、第２ドレイン下層配線ＤＷ２１に上下に対向する位置に第１方向に延びるドレイン領域が配置されるとともに、第２ソース下層配線ＳＷ２１に上下に対向する位置に第１方向に延びるソース領域が配置される。すなわち、第１ローサイドトランジスタＱＬ１におけるドレイン領域とソース領域とが第２方向に交互に並んで配置される。上記ドレイン領域は、図４でのＮ型ドレイン領域３０２Ｇに相当し、上記ソース領域は、図４でのＮ型ソース領域３０２Ｅに相当する。すなわち、第２トランジスタ配置領域Ｔｒ２においては、図４で示すローサイドトランジスタＱＬ１の縦構造を単位として、当該単位の構成が横方向に繰り返される構成となる。第２トランジスタ配置領域Ｔｒ２における上記ドレイン領域は、第２ドレイン下層配線ＤＷ２１と電気的に接続され、第２トランジスタ配置領域Ｔｒ２における上記ソース領域は、第２ソース下層配線ＳＷ２１と電気的に接続される。
【0098】
また、図５Ｂに示すように、下層配線部Ｗ１は、第３トランジスタ配置領域Ｔｒ３において、それぞれ複数である第３ドレイン下層配線ＤＷ３１と第３ソース下層配線ＳＷ３１を有する。第３ドレイン下層配線ＤＷ３１および第３ソース下層配線ＳＷ３１は、第１方向に延びるように形成される。第３ドレイン下層配線ＤＷ３１および第３ソース下層配線ＳＷ３１は、第２方向に交互に並んで配置される。図５Ｂでは、第３トランジスタ配置領域Ｔｒ３において第２方向他方側の端には、第３ドレイン下層配線ＤＷ３１が配置される。
【0099】
ここで、第３トランジスタ配置領域Ｔｒ３においては、第３ドレイン下層配線ＤＷ３１に上下に対向する位置に第１方向に延びるドレイン領域が配置されるとともに、第３ソース下層配線ＳＷ３１に上下に対向する位置に第１方向に延びるソース領域が配置される。すなわち、第２ハイサイドトランジスタＱＨ２におけるドレイン領域とソース領域とが第２方向に交互に並んで配置される。上記ドレイン領域は、図４でのＰ型ドレイン領域３０１Ｇに相当し、上記ソース領域は、図４でのＰ型ソース領域３０１Ｆに相当する。すなわち、第３トランジスタ配置領域Ｔｒ３においては、図４で示すハイサイドトランジスタＱＨ２の縦構造を単位として、当該単位の構成が横方向に繰り返される構成となる。第３トランジスタ配置領域Ｔｒ３における上記ドレイン領域は、第３ドレイン下層配線ＤＷ３１と電気的に接続され、第３トランジスタ配置領域Ｔｒ３における上記ソース領域は、第３ソース下層配線ＳＷ３１と電気的に接続される。
【0100】
また、図５Ｂに示すように、下層配線部Ｗ１は、第４トランジスタ配置領域Ｔｒ４において、それぞれ複数である第４ドレイン下層配線ＤＷ４１と第４ソース下層配線ＳＷ４１を有する。第４ドレイン下層配線ＤＷ４１および第４ソース下層配線ＳＷ４１は、第１方向に延びるように形成される。第４ドレイン下層配線ＤＷ４１および第４ソース下層配線ＳＷ４１は、第２方向に交互に並んで配置される。図５Ｂでは、第４トランジスタ配置領域Ｔｒ４において第２方向他方側の端には、第４ドレイン下層配線ＤＷ４１が配置される。
【0101】
ここで、第４トランジスタ配置領域Ｔｒ４においては、第４ドレイン下層配線ＤＷ４１に上下に対向する位置に第１方向に延びるドレイン領域が配置されるとともに、第４ソース下層配線ＳＷ４１に上下に対向する位置に第１方向に延びるソース領域が配置される。すなわち、第２ローサイドトランジスタＱＬ２におけるドレイン領域とソース領域とが第２方向に交互に並んで配置される。上記ドレイン領域は、図４でのＮ型ドレイン領域３０２Ｇに相当し、上記ソース領域は、図４でのＮ型ソース領域３０２Ｅに相当する。すなわち、第４トランジスタ配置領域Ｔｒ４においては、図４で示すローサイドトランジスタＱＬ２の縦構造を単位として、当該単位の構成が横方向に繰り返される構成となる。第４トランジスタ配置領域Ｔｒ４における上記ドレイン領域は、第４ドレイン下層配線ＤＷ４１と電気的に接続され、第４トランジスタ配置領域Ｔｒ４における上記ソース領域は、第４ソース下層配線ＳＷ４１と電気的に接続される。
【0102】
図５Ｃは、半導体集積回路ＩＣＡにおいて、図５Ｂで示す下層配線部Ｗ１よりも上層に配置される中層配線部Ｗ２の平面図である。なお、図５Ｃには、各トランジスタ配置領域Ｔｒ１～Ｔ４と、各パッド（電源パッドＰＤＶなど）も併せて示している。
【0103】
図５Ｃに示すように、中層配線部Ｗ２は、第１トランジスタ配置領域Ｔｒ１において、それぞれ複数である第１ドレイン中層配線ＤＷ１２と第１ソース中層配線ＳＷ１２を有する。第１ドレイン中層配線ＤＷ１２および第１ソース中層配線ＳＷ１２は、第２方向に延びるように形成される。第１ドレイン中層配線ＤＷ１２および第１ソース中層配線ＳＷ１２は、第１方向に交互に並んで配置される。図５Ｃでは、第１トランジスタ配置領域Ｔｒ１において第１方向一方側の端には、第１ドレイン中層配線ＤＷ１２が配置される。
【0104】
図５Ｂと図５Ｃで示すように、第１ドレイン中層配線ＤＷ１２と第１ドレイン下層配線ＤＷ１１とが平面視で重なる位置に、第１ドレイン下側ビアＶＡＤ１１（黒四角）が配置される。第１ドレイン下側ビアＶＡＤ１１は、第１ドレイン中層配線ＤＷ１２と第１ドレイン下層配線ＤＷ１１とを電気的に接続する。なお、ビアは、内壁面が導体（Ｃｕなど）によりメッキされた上下に延びる穴部である。また、ビアの内部には導体が充填されていてもよい。すなわち、ビアは、内部に導体が設けられる穴部であればよい。
【0105】
図５Ｂと図５Ｃで示すように、第１ソース中層配線ＳＷ１２と第１ソース下層配線ＳＷ１１とが平面視で重なる位置に、第１ソース下側ビアＶＡＳ１１（黒四角）が配置される。第１ソース下側ビアＶＡＳ１１は、第１ソース中層配線ＳＷ１２と第１ソース下層配線ＳＷ１１とを電気的に接続する。
【0106】
これにより、第１ドレイン下側ビアＶＡＤ１１と第１ソース下側ビアＶＡＳ１１は、平面視で千鳥状に配置される。
【0107】
また、図５Ｂと図５Ｃで示すように、第２ドレイン中層配線ＤＷ２２と第２ドレイン下層配線ＤＷ２１とが平面視で重なる位置に、第２ドレイン下側ビアＶＡＤ２１（黒四角）が配置される。第２ドレイン下側ビアＶＡＤ２１は、第２ドレイン中層配線ＤＷ２２と第２ドレイン下層配線ＤＷ２１とを電気的に接続する。
【0108】
図５Ｂと図５Ｃで示すように、第２ソース中層配線ＳＷ２２と第２ソース下層配線ＳＷ２１とが平面視で重なる位置に、第２ソース下側ビアＶＡＳ２１（黒四角）が配置される。第２ソース下側ビアＶＡＳ２１は、第２ソース中層配線ＳＷ２２と第２ソース下層配線ＳＷ２１とを電気的に接続する。
【0109】
これにより、第２ドレイン下側ビアＶＡＤ２１と第２ソース下側ビアＶＡＳ２１は、平面視で千鳥状に配置される。
【0110】
また、図５Ｂと図５Ｃで示すように、第３ドレイン中層配線ＤＷ３２と第３ドレイン下層配線ＤＷ３１とが平面視で重なる位置に、第３ドレイン下側ビアＶＡＤ３１（黒四角）が配置される。第３ドレイン下側ビアＶＡＤ３１は、第３ドレイン中層配線ＤＷ３２と第３ドレイン下層配線ＤＷ３１とを電気的に接続する。
【0111】
図５Ｂと図５Ｃで示すように、第３ソース中層配線ＳＷ３２と第３ソース下層配線ＳＷ３１とが平面視で重なる位置に、第３ソース下側ビアＶＡＳ３１（黒四角）が配置される。第３ソース下側ビアＶＡＳ３１は、第３ソース中層配線ＳＷ３２と第３ソース下層配線ＳＷ３１とを電気的に接続する。
【0112】
これにより、第３ドレイン下側ビアＶＡＤ３１と第３ソース下側ビアＶＡＳ３１は、平面視で千鳥状に配置される。
【0113】
また、図５Ｂと図５Ｃで示すように、第４ドレイン中層配線ＤＷ４２と第４ドレイン下層配線ＤＷ４１とが平面視で重なる位置に、第４ドレイン下側ビアＶＡＤ４１（黒四角）が配置される。第４ドレイン下側ビアＶＡＤ４１は、第４ドレイン中層配線ＤＷ４２と第４ドレイン下層配線ＤＷ４１とを電気的に接続する。
【0114】
図５Ｂと図５Ｃで示すように、第４ソース中層配線ＳＷ４２と第４ソース下層配線ＳＷ４１とが平面視で重なる位置に、第４ソース下側ビアＶＡＳ４１（黒四角）が配置される。第４ソース下側ビアＶＡＳ４１は、第４ソース中層配線ＳＷ４２と第４ソース下層配線ＳＷ４１とを電気的に接続する。
【0115】
これにより、第４ドレイン下側ビアＶＡＤ４１と第４ソース下側ビアＶＡＳ４１は、平面視で千鳥状に配置される。
【0116】
図５Ｄは、半導体集積回路ＩＣＡにおいて、図５Ｃで示す中層配線部Ｗ２よりも上層に配置される上層配線部Ｗ３の平面図である。なお、図５Ｄには、各トランジスタ配置領域Ｔｒ１～Ｔ４と、各パッド（電源パッドＰＤＶなど）も併せて示している。
【0117】
図５Ｄに示すように、上層配線部Ｗ３は、第１ソース上層配線ＳＷＴ１と、第２ソース上層配線ＳＷＴ２と、第１ドレイン上層配線ＤＷＴ１と、第２ドレイン上層配線ＤＷＴ２と、を有する。
【0118】
第１ソース上層配線ＳＷＴ１は、第１トランジスタ配線領域Ｔｒ１と第３トランジスタ配置領域Ｔｒ３とに平面視で重なって第１方向に延びるように形成される。
【0119】
第１ドレイン上層配線ＤＷＴ１および第２ドレイン上層配線ＤＷＴ２は、第１ソース上層配線ＳＷＴ１の第２方向他方側に第１方向に並んで配置される。第１ドレイン上層配線ＤＷＴ１は、第１トランジスタ配線領域Ｔｒ１と第２トランジスタ配置領域Ｔｒ２とに平面視で重なって第１方向に延びるように形成される。第２ドレイン上層配線ＤＷＴ２は、第１ドレイン上層配線ＤＷＴ１の第１方向他方側に配置される。第２ドレイン上層配線ＤＷＴ２は、第３トランジスタ配線領域Ｔｒ３と第４トランジスタ配置領域Ｔｒ４とに平面視で重なって第１方向に延びるように形成される。
【0120】
第２ソース上層配線ＳＷＴ２は、第２トランジスタ配線領域Ｔｒ２と第４トランジスタ配置領域Ｔｒ４とに平面視で重なって第１方向に延びるように形成される。第２ソース上層配線ＳＷＴ２は、第１ドレイン上層配線ＤＷＴ１および第２ドレイン上層配線ＤＷＴ２の第２方向他方側に配置される。
【0121】
図５Ｃと図５Ｄに示すように、第１ソース上層配線ＳＷＴ１と第１ソース中層配線ＳＷ１２とが平面視で重なる位置に、第１ソース上側ビアＶＡＳ１２（白四角）が配置される。第１ソース上側ビアＶＡＳ１２は、第１ソース上層配線ＳＷＴ１と第１ソース中層配線ＳＷ１２とを電気的に接続する。
【0122】
図５Ｃと図５Ｄに示すように、第１ソース上層配線ＳＷＴ１と第３ソース中層配線ＳＷ３２とが平面視で重なる位置に、第３ソース上側ビアＶＡＳ３２（白四角）が配置される。第３ソース上側ビアＶＡＳ３２は、第１ソース上層配線ＳＷＴ１と第３ソース中層配線ＳＷ３２とを電気的に接続する。
【0123】
図５Ｄに示すように、２つの電源パッドＰＤＶは、第１ソース上層配線ＳＷＴ１の一部として形成される。電源パッドＰＤＶは、平面視で第１トランジスタ配置領域Ｔｒ１と第３トランジスタ配置領域Ｔｒ３との境界付近で、当該境界を第１方向両側から挟むように配置されるとともに、第１トランジスタ配置領域Ｔｒ１と第３トランジスタ配置領域Ｔｒ３の第２方向一方側端部に配置される。
【0124】
これにより、電源パッドＰＤＶは、第１トランジスタ配置領域Ｔｒ１に配置される第１ハイサイドトランジスタＱＨ１のソース領域および第３トランジスタ配置領域Ｔｒ３に配置される第２ハイサイドトランジスタＱＨ２のソース領域と電気的に接続される。電源パッドＰＤＶは、図５Ａで示すように、ワイヤＷｒにより電源電圧Ｖｓの印加される電源端子ＶＳに接続される。
【0125】
また、図５Ｃと図５Ｄに示すように、第１ドレイン上層配線ＤＷＴ１と第１ドレイン中層配線ＤＷ１２とが平面視で重なる位置に、第１ドレイン上側ビアＶＡＤ１２（白四角）が配置される。第１ドレイン上側ビアＶＡＤ１２は、第１ドレイン上層配線ＤＷＴ１と第１ドレイン中層配線ＤＷ１２とを電気的に接続する。
【0126】
図５Ｃと図５Ｄに示すように、第１ドレイン上層配線ＤＷＴ１と第２ドレイン中層配線ＤＷ２２とが平面視で重なる位置に、第２ドレイン上側ビアＶＡＤ２２（白四角）が配置される。第２ドレイン上側ビアＶＡＤ２２は、第１ドレイン上層配線ＤＷＴ１と第２ドレイン中層配線ＤＷ２２とを電気的に接続する。
【0127】
図５Ｄに示すように、２つの第１出力パッドＰＤ１は、第１ドレイン上層配線ＤＷＴ１の一部として形成される。第１出力パッドＰＤ１は、平面視で第１トランジスタ配置領域Ｔｒ１と第２トランジスタ配置領域Ｔｒ２との境界上に第１方向に並んで配置される。なお、第１出力パッドＰＤ１は、第１トランジスタ配置領域Ｔｒ１と第２トランジスタ配置領域Ｔｒ２の第１方向中央位置付近に配置される。
【0128】
これにより、第１出力ＰＤ１は、第１トランジスタ配置領域Ｔｒ１に配置される第１ハイサイドトランジスタＱＨ１のドレイン領域および第２トランジスタ配置領域Ｔｒ２に配置される第１ローサイドトランジスタＱＬ１のドレイン領域と電気的に接続される。第１出力パッドＰＤ１は、図５Ａで示すように、ワイヤＷｒにより出力端子ＯＵＴ１に接続される。
【0129】
また、図５Ｃと図５Ｄに示すように、第２ドレイン上層配線ＤＷＴ２と第３ドレイン中層配線ＤＷ３２とが平面視で重なる位置に、第３ドレイン上側ビアＶＡＤ３２（白四角）が配置される。第３ドレイン上側ビアＶＡＤ３２は、第２ドレイン上層配線ＤＷＴ２と第３ドレイン中層配線ＤＷ３２とを電気的に接続する。
【0130】
図５Ｃと図５Ｄに示すように、第２ドレイン上層配線ＤＷＴ２と第４ドレイン中層配線ＤＷ４２とが平面視で重なる位置に、第４ドレイン上側ビアＶＡＤ４２（白四角）が配置される。第４ドレイン上側ビアＶＡＤ４２は、第２ドレイン上層配線ＤＷＴ２と第４ドレイン中層配線ＤＷ４２とを電気的に接続する。
【0131】
図５Ｄに示すように、２つの第２出力パッドＰＤ２は、第２ドレイン上層配線ＤＷＴ２の一部として形成される。第２出力パッドＰＤ２は、平面視で第３トランジスタ配置領域Ｔｒ３と第４トランジスタ配置領域Ｔｒ４との境界上に第１方向に並んで配置される。なお、第２出力パッドＰＤ２は、第３トランジスタ配置領域Ｔｒ３と第４トランジスタ配置領域Ｔｒ４の第１方向中央位置付近に配置される。
【0132】
これにより、第２出力ＰＤ２は、第３トランジスタ配置領域Ｔｒ３に配置される第２ハイサイドトランジスタＱＨ２のドレイン領域および第４トランジスタ配置領域Ｔｒ４に配置される第２ローサイドトランジスタＱＬ２のドレイン領域と電気的に接続される。第２出力パッドＰＤ２は、図５Ａで示すように、ワイヤＷｒにより出力端子ＯＵＴ２に接続される。
【0133】
図５Ｃと図５Ｄに示すように、第２ソース上層配線ＳＷＴ２と第２ソース中層配線ＳＷ２２とが平面視で重なる位置に、第２ソース上側ビアＶＡＳ２２（白四角）が配置される。第２ソース上側ビアＶＡＳ２２は、第２ソース上層配線ＳＷＴ２と第２ソース中層配線ＳＷ２２とを電気的に接続する。
【0134】
図５Ｃと図５Ｄに示すように、第２ソース上層配線ＳＷＴ２と第４ソース中層配線ＳＷ４２とが平面視で重なる位置に、第４ソース上側ビアＶＡＳ４２（白四角）が配置される。第４ソース上側ビアＶＡＳ４２は、第２ソース上層配線ＳＷＴ２と第４ソース中層配線ＳＷ４２とを電気的に接続する。
【0135】
図５Ｄに示すように、２つのグラウンドパッドＰＤＧは、第２ソース上層配線ＳＷＴ２の一部として形成される。グラウンドパッドＰＤＧは、平面視で第２トランジスタ配置領域Ｔｒ２と第４トランジスタ配置領域Ｔｒ４との境界付近で、当該境界を第１方向両側から挟むように配置されるとともに、第２トランジスタ配置領域Ｔｒ２と第４トランジスタ配置領域Ｔｒ４の第２方向他方側端部に配置される。
【0136】
これにより、グラウンドパッドＰＤＧは、第２トランジスタ配置領域Ｔｒ２に配置される第１ローサイドトランジスタＱＬ１のソース領域および第４トランジスタ配置領域Ｔｒ４に配置される第２ローサイドトランジスタＱＬ２のソース領域と電気的に接続される。グラウンドパッドＰＤＧは、図５Ａで示すように、ワイヤＷｒによりグラウンド電位の印加される接地端子ＧＮＤに接続される。
【0137】
＜第１比較例の問題点と第２比較例＞
上記のような第１比較例においては、図５Ａに示すように、第２トランジスタ配置領域Ｔｒ２と、第３トランジスタ配置領域Ｔｒ３とが、第１直線ＬＮ１と第２直線ＬＮ２とが交差する交差点ＣＰにて接している。すなわち、第２トランジスタ配置領域Ｔｒ２と第３トランジスタ配置領域Ｔｒ３との距離（以下、最短距離の意味）がゼロとなる。
上記のような第１比較例においては、図５Ａに示すように、第２トランジスタ配置領域Ｔｒ２と、第３トランジスタ配置領域Ｔｒ３とが、第１直線ＬＮ１と第２直線ＬＮ２とが交差する交差点ＣＰにて接している。すなわち、第２トランジスタ配置領域Ｔｒ２と第３トランジスタ配置領域Ｔｒ３との距離（以下、最短距離の意味）がゼロとなる。
【0138】
これにより、図３Ｂに示すような制動動作状態の場合、図４を用いて先に説明したようにハイサイドトランジスタＱＨ２とローサイドトランジスタＱＬ１とにより形成されるラッチアップ構造において、寄生ＮＰＮトランジスタＰＴ２のｈＦＥが大きくなり、寄生ＮＰＮトランジスタＰＴ２のコレクタ・エミッタ間に流れる電流が大きくなってしまう。
【0139】
また、図５Ａに示すように、第１トランジスタ配置領域Ｔｒ１と、第４トランジスタ配置領域Ｔｒ４とが、交差点ＣＰにて接している。すなわち、第１トランジスタ配置領域Ｔｒ１と第４トランジスタ配置領域Ｔｒ４との距離がゼロとなる。
【0140】
これにより、図３Ｄに示すような制動動作状態の場合、ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ２とにより形成されるラッチアップ構造において、寄生ＮＰＮトランジスタＰＴ２のｈＦＥが大きくなり、寄生ＮＰＮトランジスタＰＴ２のコレクタ・エミッタ間に流れる電流が大きくなってしまう。
【0141】
そこで、図６に示すような第２比較例に係る半導体集積回路ＩＣＢにおいては、第２トランジスタ配置領域Ｔｒ２と第４トランジスタ配置領域Ｔｒ４とからなる組を、第１トランジスタ配置領域Ｔｒ１と第３トランジスタ配置領域Ｔｒ３とからなる組から、第２方向に距離ＤＳ１だけ離している。
【0142】
これにより、第２トランジスタ配置領域Ｔｒ２と第３トランジスタ配置領域Ｔｒ３との間の距離、および第１トランジスタ配置領域Ｔｒ１と第４トランジスタ配置領域Ｔｒ４との間の距離をそれぞれ第１比較例よりも長くすることができる。従って、先述のようなラッチアップ構造における寄生ＮＰＮトランジスタＰＴ２のｈＦＥを低下させ、寄生ＮＰＮトランジスタＰＴ２のコレクタ・エミッタ間に流れる電流を抑制できる。
【0143】
しかしながら、上記のような第２比較例に係る半導体集積回路ＩＣＢでは、回路面積（チップ面積）が増大する問題が生じる。このような状況に鑑み、以下に説明するような本発明の実施形態が考案された。
【0144】
＜トランジスタ配置領域のレイアウト＞
図７Ａは、本発明の例示的な実施形態に係る半導体集積回路ＩＣ１における各トランジスタＱＨ１，ＱＨ２，ＱＬ１，ＱＬ２の配置領域を示す平面図である。なお、図７Ａには、上記トランジスタよりも上層に配置される各パッド（電源パッドＰＤＶなど）も図示している。各パッドの詳細については、後述する。
図７Ａは、本発明の例示的な実施形態に係る半導体集積回路ＩＣ１における各トランジスタＱＨ１，ＱＨ２，ＱＬ１，ＱＬ２の配置領域を示す平面図である。なお、図７Ａには、上記トランジスタよりも上層に配置される各パッド（電源パッドＰＤＶなど）も図示している。各パッドの詳細については、後述する。
【0145】
図７Ａに示す半導体集積回路ＩＣ１においては、図５Ａに示す第１比較例からの変更点として、図５Ａの第１トランジスタ配置領域Ｔｒ１と第２トランジスタ配置領域Ｔｒ２とからなる領域において、第２トランジスタ配置領域Ｔｒ２の第１方向に延びる辺の長さを半分にしつつ、第２トランジスタ配置領域Ｔｒ２の第２方向に延びる辺の長さを２倍とし、第２トランジスタ配置領域Ｔｒ２の第１方向一方側かつ第２方向他方側の隅の位置は変更していない。従って、半導体集積回路ＩＣ１では、第１比較例と比べて、第２トランジスタ配置領域Ｔｒ２の面積Ｓ２および第１トランジスタＴｒ１の面積Ｓ１は変えておらず、Ｓ１：Ｓ２＝２：１である。
【0146】
また、図７Ａに示す半導体集積回路ＩＣ１においては、図５Ａに示す第１比較例からの変更点として、図５Ａの第３トランジスタ配置領域Ｔｒ３と第４トランジスタ配置領域Ｔｒ４とからなる領域において、第４トランジスタ配置領域Ｔｒ４の第１方向に延びる辺の長さを半分にしつつ、第４トランジスタ配置領域Ｔｒ４の第２方向に延びる辺の長さを２倍とし、第４トランジスタ配置領域Ｔｒ４の第１方向他方側かつ第２方向他方側の隅の位置は変更していない。従って、半導体集積回路ＩＣ１では、第１比較例と比べて、第４トランジスタ配置領域Ｔｒ４の面積Ｓ４および第３トランジスタＴｒ３の面積Ｓ３は変えておらず、Ｓ３：Ｓ４＝２：１である。
【0147】
図７Ａに示す構成をさらに言い換えて説明すると、平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成される四角領域ＳＱＲは、第１方向一方側の四角形の第１分割領域ＤＶＲ１と、第１方向他方側の四角形の第２分割領域ＤＶＲ２に２分割される。第２トランジスタ配置領域Ｔｒ２は、平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成される。第２トランジスタ配置領域Ｔｒ２における第１方向一方側かつ第２方向他方側の隅は、第１分割領域ＤＶＲ１における第１方向一方側かつ第２方向他方側の隅と一致する。第１トランジスタ配置領域Ｔｒ１は、第１分割領域ＤＶＲ１における第２トランジスタ配置領域Ｔｒ２を除いた領域である。
【0148】
従って、第１トランジスタ配置領域Ｔｒ１は、第２トランジスタ配置領域Ｔｒ２の第２方向一方側に連接されて第１方向に延びる四角形の第１部分領域ＰＲ１と、第２トランジスタ配置領域Ｔｒ２の第１方向他方側かつ第１部分領域ＰＲ１の第２方向他方側に連接されて第２方向に延びる四角形の第２部分領域ＰＲ２と、を有する（図７Ａの破線は、第１部分領域ＰＲ１と第２部分領域ＰＲ２との境界を示す）。すなわち、第１トランジスタ配置領域Ｔｒ１は、平面視で逆Ｌ字状である。
【0149】
また、第４トランジスタ配置領域Ｔｒ４は、平面視にて第１方向および第２方向にそれぞれ延びる辺を有する四角状に形成される。第４トランジスタ配置領域Ｔｒ４における第１方向他方側かつ第２方向他方側の隅は、第２分割領域ＤＶＲ２における第１方向他方側かつ第２方向他方側の隅と一致する。第３トランジスタ配置領域Ｔｒ３は、第２分割領域ＤＶＲ２における第４トランジスタ配置領域Ｔｒ４を除いた領域である。
【0150】
従って、第３トランジスタ配置領域Ｔｒ３は、第４トランジスタ配置領域Ｔｒ４の第２方向一方側に連接されて第１方向に延びる四角形の第３部分領域ＰＲ３と、第４トランジスタ配置領域Ｔｒ４の第１方向一方側かつ第３部分領域ＰＲ３の第２方向他方側に連接されて第２方向に延びる四角形の第４部分領域ＰＲ４と、を有する（図７Ａの破線は、第３部分領域ＰＲ３と第４部分領域ＰＲ４との境界を示す）。すなわち、第３トランジスタ配置領域Ｔｒ３は、平面視で逆Ｌ字状である。
【0151】
このように、本実施形態では、第４部分領域ＰＲ４（第３トランジスタ配置領域Ｔｒ３の少なくとも一部）は、第２トランジスタ配置領域Ｔｒ２の第１方向他方側に配置される。第２部分領域ＰＲ２（第１トランジスタ配置領域Ｔｒ１の少なくとも一部）は、第２トランジスタ配置領域Ｔｒ２と第４部分領域ＰＲ４（第３トランジスタ配置領域Ｔｒ３の少なくとも一部）とにより第１方向に挟まれて配置されつつ、第２トランジスタ配置領域Ｔｒ２と第４部分領域ＰＲ４（第３トランジスタ配置領域Ｔｒ３の少なくとも一部）のそれぞれに連接される。
【0152】
これにより、第２トランジスタ配置領域Ｔｒ２と第３トランジスタ配置領域Ｔｒ３とを、間に第１トランジスタ配置領域Ｔｒ１が介在する分、距離ＤＳ２１だけ離して配置させることができる。従って、図３Ｂに示すような制動動作状態の場合、ハイサイドトランジスタＱＨ２とローサイドトランジスタＱＬ１とにより形成されるラッチアップ構造において、寄生ＮＰＮトランジスタＰＴ２のｈＦＥを低下させることができ、寄生ＮＰＮトランジスタＰＴ２のコレクタ・エミッタ間に流れる電流を抑制できる。
【0153】
また、本実施形態では、第２部分領域ＰＲ２（第１トランジスタ配置領域Ｔｒ１の少なくとも一部）は、第４トランジスタ配置領域Ｔｒ４の第１方向一方側に配置される。第４部分領域ＰＲ４（第３トランジスタ配置領域Ｔｒ３の少なくとも一部）は、第４トランジスタ配置領域Ｔｒ４と第２部分領域ＰＲ２（第１トランジスタ配置領域Ｔｒ１の少なくとも一部）とにより第１方向に挟まれて配置されつつ、第４トランジスタ配置領域Ｔｒ４と第２部分領域ＰＲ２（第１トランジスタ配置領域Ｔｒ１の少なくとも一部）のそれぞれに連接される。
【0154】
これにより、第４トランジスタ配置領域Ｔｒ４と第１トランジスタ配置領域Ｔｒ１とを、間に第３トランジスタ配置領域Ｔｒ３が介在する分、距離ＤＳ２２だけ離して配置させることができる。従って、図３Ｄに示すような制動動作状態の場合、ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ２とにより形成されるラッチアップ構造において、寄生ＮＰＮトランジスタＰＴ２のｈＦＥを低下させることができ、寄生ＮＰＮトランジスタＰＴ２のコレクタ・エミッタ間に流れる電流を抑制できる。
【0155】
さらに、本実施形態では、図５Ａと比べて、第１～第４トランジスタ配置領域Ｔｒ１～Ｔｒ４からなる領域の面積（＝四角領域ＳＱＲの面積）を維持することができる。すなわち、半導体集積回路ＩＣ１の回路面積が増大することを抑制できる。これにより、図７Ａの黒塗り矢印で示すように、第２比較例（図６）での半導体集積回路ＩＣＢの回路面積よりも本実施形態では回路面積を削減することができる。
【0156】
また、第２トランジスタ配置領域Ｔｒ２の第１方向に延びる辺の長さは、第１分割領域ＤＶＲ１の第１方向に延びる辺の長さの半分としている。第２トランジスタ配置領域Ｔｒ２の第１方向に延びる辺の長さをさらに短くすることで、距離ＤＳ２１をさらに長くしてもよいが、その場合、第２トランジスタ配置領域Ｔｒ２の面積を維持するために第２トランジスタ配置領域Ｔｒ２の第２方向に延びる辺の長さをさらに長くする必要がある。すると、半導体集積回路ＩＣ１における図７Ａに示すトランジスタ配置領域以外の領域に配置される図示しない素子と第２トランジスタ配置領域Ｔｒ２との距離が短くなり、望ましくない場合がある。また、第４トランジスタ配置領域Ｔｒ４の第１方向に延びる辺の長さを、第２分割領域ＤＶＲ２の第１方向に延びる辺の長さの半分としていることについても、上記と同様である。
【0157】
＜下層配線部＞
図７Ｂは、半導体集積回路ＩＣ１において、図７Ａで示す各トランジスタ配置領域Ｔｒ１～Ｔｒ４に配置されるトランジスタよりも上層に配置される下層配線部Ｗ１の平面図である。なお、図７Ｂには、各トランジスタ配置領域Ｔｒ１～Ｔ４と、各パッド（電源パッドＰＤＶなど）も併せて示している。また、下層配線部Ｗ１は、後述する中層配線部Ｗ２および上層配線部Ｗ３よりも下層に配置される。
図７Ｂは、半導体集積回路ＩＣ１において、図７Ａで示す各トランジスタ配置領域Ｔｒ１～Ｔｒ４に配置されるトランジスタよりも上層に配置される下層配線部Ｗ１の平面図である。なお、図７Ｂには、各トランジスタ配置領域Ｔｒ１～Ｔ４と、各パッド（電源パッドＰＤＶなど）も併せて示している。また、下層配線部Ｗ１は、後述する中層配線部Ｗ２および上層配線部Ｗ３よりも下層に配置される。
【0158】
本実施形態に係る半導体集積回路ＩＣ１における下層配線部Ｗ１の構成は、先述した第１比較例での下層配線部（図５Ｂ）と基本的に同様である。なお、トランジスタ配置領域におけるドレイン領域およびソース領域についての構成も第１比較例と基本的に同様である。
【0159】
図７Ｂに示すように、第１トランジスタ配置領域Ｔｒ１において、それぞれ第１方向に延びる第１ドレイン下層配線ＤＷ１１および第１ソース下層配線ＳＷ１１が第２方向に交互に並んで配置される。より具体的には、第１部分領域ＰＲ１および第２部分領域ＰＲ２のそれぞれにおいては、それぞれの第２方向他方側の端に第１ドレイン下層配線ＤＷ１１が配置され、第１ドレイン下層配線ＤＷ１１および第１ソース下層配線ＳＷ１１が第２方向に交互に並んで配置される。第１ドレイン下層配線ＤＷ１１および第１ソース下層配線ＳＷ１１の第１方向の長さについては、第２ＰＲ部分領域ＰＲ２における上記長さが第１ＰＲ部分領域ＰＲ１における上記長さよりも短い。
【0160】
ここで、第１トランジスタ配置領域Ｔｒ１においては、第１ドレイン下層配線ＤＷ１１に上下に対向する位置に第１方向に延びるドレイン領域が配置されるとともに、第１ソース下層配線ＳＷ１１に上下に対向する位置に第１方向に延びるソース領域が配置される。すなわち、第１ハイサイドトランジスタＱＨ１におけるドレイン領域とソース領域とが第２方向に交互に並んで配置される。第１トランジスタ配置領域Ｔｒ１における上記ドレイン領域は、第１ドレイン下層配線ＤＷ１１と電気的に接続され、第１トランジスタ配置領域Ｔｒ１における上記ソース領域は、第１ソース下層配線ＳＷ１１と電気的に接続される。
【0161】
また、図７Ｂに示すように、第２トランジスタ配置領域Ｔｒ２において、それぞれ第１方向に延びる第２ドレイン下層配線ＤＷ２１および第２ソース下層配線ＳＷ２１が第２方向に交互に並んで配置される。
【0162】
ここで、第２トランジスタ配置領域Ｔｒ２においては、第２ドレイン下層配線ＤＷ２１に上下に対向する位置に第１方向に延びるドレイン領域が配置されるとともに、第２ソース下層配線ＳＷ２１に上下に対向する位置に第１方向に延びるソース領域が配置される。すなわち、第１ローサイドトランジスタＱＬ１におけるドレイン領域とソース領域とが第２方向に交互に並んで配置される。第２トランジスタ配置領域Ｔｒ２における上記ドレイン領域は、第２ドレイン下層配線ＤＷ２１と電気的に接続され、第２トランジスタ配置領域Ｔｒ２における上記ソース領域は、第２ソース下層配線ＳＷ２１と電気的に接続される。
【0163】
また、図７Ｂに示すように、第３トランジスタ配置領域Ｔｒ３において、それぞれ第１方向に延びる第３ドレイン下層配線ＤＷ３１および第３ソース下層配線ＳＷ３１が第２方向に交互に並んで配置される。より具体的には、第３部分領域ＰＲ３および第４部分領域ＰＲ４のそれぞれにおいては、それぞれの第２方向他方側の端に第３ドレイン下層配線ＤＷ３１が配置され、第３ドレイン下層配線ＤＷ３１および第３ソース下層配線ＳＷ３１が第２方向に交互に並んで配置される。第３ドレイン下層配線ＤＷ３１および第３ソース下層配線ＳＷ３１の第１方向の長さについては、第４ＰＲ部分領域ＰＲ４における上記長さが第３ＰＲ部分領域ＰＲ３における上記長さよりも短い。
【0164】
ここで、第３トランジスタ配置領域Ｔｒ３においては、第３ドレイン下層配線ＤＷ３１に上下に対向する位置に第１方向に延びるドレイン領域が配置されるとともに、第３ソース下層配線ＳＷ３１に上下に対向する位置に第１方向に延びるソース領域が配置される。すなわち、第２ハイサイドトランジスタＱＨ２におけるドレイン領域とソース領域とが第２方向に交互に並んで配置される。第３トランジスタ配置領域Ｔｒ３における上記ドレイン領域は、第３ドレイン下層配線ＤＷ３１と電気的に接続され、第３トランジスタ配置領域Ｔｒ３における上記ソース領域は、第３ソース下層配線ＳＷ３１と電気的に接続される。
【0165】
また、図７Ｂに示すように、第４トランジスタ配置領域Ｔｒ４において、それぞれ第１方向に延びる第４ドレイン下層配線ＤＷ４１および第４ソース下層配線ＳＷ４１が第２方向に交互に並んで配置される。
【0166】
ここで、第４トランジスタ配置領域Ｔｒ４においては、第４ドレイン下層配線ＤＷ４１に上下に対向する位置に第１方向に延びるドレイン領域が配置されるとともに、第４ソース下層配線ＳＷ４１に上下に対向する位置に第１方向に延びるソース領域が配置される。すなわち、第２ローサイドトランジスタＱＬ２におけるドレイン領域とソース領域とが第２方向に交互に並んで配置される。第４トランジスタ配置領域Ｔｒ４における上記ドレイン領域は、第４ドレイン下層配線ＤＷ４１と電気的に接続され、第４トランジスタ配置領域Ｔｒ４における上記ソース領域は、第４ソース下層配線ＳＷ４１と電気的に接続される。
【0167】
＜中層配線部＞
図７Ｃは、半導体集積回路ＩＣ１において、図７Ｂで示す下層配線部Ｗ１よりも上層に配置される中層配線部Ｗ２の平面図である。なお、図７Ｃには、各トランジスタ配置領域Ｔｒ１～Ｔ４と、各パッド（電源パッドＰＤＶなど）も併せて示している。
図７Ｃは、半導体集積回路ＩＣ１において、図７Ｂで示す下層配線部Ｗ１よりも上層に配置される中層配線部Ｗ２の平面図である。なお、図７Ｃには、各トランジスタ配置領域Ｔｒ１～Ｔ４と、各パッド（電源パッドＰＤＶなど）も併せて示している。
【0168】
図７Ｃに示すように、第１トランジスタ配置領域Ｔｒ１において、それぞれ第２方向に延びる第１ドレイン中層配線ＤＷ１２および第１ソース中層配線ＳＷ１２が第１方向に交互に並んで配置される。第１トランジスタ配置領域Ｔｒ１における第１方向一方側の端には、第１ドレイン中層配線ＤＷ１２が配置される。第１ＰＲ部分領域ＰＲ１の第１方向一方側一部において配置される第１ドレイン中層配線ＤＷ１２および第１ソース中層配線ＳＷ１２の第２方向の長さは、第１ＰＲ部分領域ＰＲ１の第１方向他方側一部および第２部分領域ＰＲ２において配置される第１ドレイン中層配線ＤＷ１２および第１ソース中層配線ＳＷ１２の第２方向の長さよりも短い。
【0169】
図７Ｂと図７Ｃで示すように、第１ドレイン中層配線ＤＷ１２と第１ドレイン下層配線ＤＷ１１とが平面視で重なる位置に、第１ドレイン下側ビアＶＡＤ１１（黒四角）が配置される。第１ドレイン下側ビアＶＡＤ１１は、第１ドレイン中層配線ＤＷ１２と第１ドレイン下層配線ＤＷ１１とを電気的に接続する。
【0170】
図７Ｂと図７Ｃで示すように、第１ソース中層配線ＳＷ１２と第１ソース下層配線ＳＷ１１とが平面視で重なる位置に、第１ソース下側ビアＶＡＳ１１（黒四角）が配置される。第１ソース下側ビアＶＡＳ１１は、第１ソース中層配線ＳＷ１２と第１ソース下層配線ＳＷ１１とを電気的に接続する。
【0171】
これにより、第１ドレイン下側ビアＶＡＤ１１と第１ソース下側ビアＶＡＳ１１は、平面視で千鳥状に配置される。
【0172】
また、図７Ｃに示すように、第２トランジスタ配置領域Ｔｒ２において、それぞれ第２方向に延びる第２ドレイン中層配線ＤＷ２２および第２ソース中層配線ＳＷ２２が第１方向に交互に並んで配置される。第２トランジスタ配置領域Ｔｒ２における第１方向一方側の端には、第２ドレイン中層配線ＤＷ２２が配置される。
【0173】
図７Ｂと図７Ｃで示すように、第２ドレイン中層配線ＤＷ２２と第２ドレイン下層配線ＤＷ２１とが平面視で重なる位置に、第２ドレイン下側ビアＶＡＤ２１（黒四角）が配置される。第２ドレイン下側ビアＶＡＤ２１は、第２ドレイン中層配線ＤＷ２２と第２ドレイン下層配線ＤＷ２１とを電気的に接続する。
【0174】
図７Ｂと図７Ｃで示すように、第２ソース中層配線ＳＷ２２と第２ソース下層配線ＳＷ２１とが平面視で重なる位置に、第２ソース下側ビアＶＡＳ２１（黒四角）が配置される。第２ソース下側ビアＶＡＳ２１は、第２ソース中層配線ＳＷ２２と第２ソース下層配線ＳＷ２１とを電気的に接続する。
【0175】
これにより、第２ドレイン下側ビアＶＡＤ２１と第２ソース下側ビアＶＡＳ２１は、平面視で千鳥状に配置される。
【0176】
図７Ｃに示すように、第３トランジスタ配置領域Ｔｒ３において、それぞれ第２方向に延びる第３ドレイン中層配線ＤＷ３２および第３ソース中層配線ＳＷ３２が第１方向に交互に並んで配置される。第３トランジスタ配置領域Ｔｒ３における第１方向他方側の端には、第３ドレイン中層配線ＤＷ３２が配置される。第３ＰＲ部分領域ＰＲ３の第１方向他方側一部において配置される第３ドレイン中層配線ＤＷ３２および第３ソース中層配線ＳＷ３２の第２方向の長さは、第３ＰＲ部分領域ＰＲ３の第１方向一方側一部および第４部分領域ＰＲ４において配置される第３ドレイン中層配線ＤＷ３２および第３ソース中層配線ＳＷ３２の第２方向の長さよりも短い。
【0177】
図７Ｂと図７Ｃで示すように、第３ドレイン中層配線ＤＷ３２と第３ドレイン下層配線ＤＷ３１とが平面視で重なる位置に、第３ドレイン下側ビアＶＡＤ３１（黒四角）が配置される。第３ドレイン下側ビアＶＡＤ３１は、第３ドレイン中層配線ＤＷ３２と第３ドレイン下層配線ＤＷ３１とを電気的に接続する。
【0178】
図７Ｂと図７Ｃで示すように、第３ソース中層配線ＳＷ３２と第３ソース下層配線ＳＷ３１とが平面視で重なる位置に、第３ソース下側ビアＶＡＳ３１（黒四角）が配置される。第３ソース下側ビアＶＡＳ３１は、第３ソース中層配線ＳＷ３２と第３ソース下層配線ＳＷ３１とを電気的に接続する。
【0179】
これにより、第３ドレイン下側ビアＶＡＤ３１と第３ソース下側ビアＶＡＳ３１は、平面視で千鳥状に配置される。
【0180】
また、図７Ｃに示すように、第４トランジスタ配置領域Ｔｒ４において、それぞれ第２方向に延びる第４ドレイン中層配線ＤＷ４２および第４ソース中層配線ＳＷ４２が第１方向に交互に並んで配置される。第４トランジスタ配置領域Ｔｒ４における第１方向他方側の端には、第４ドレイン中層配線ＤＷ４２が配置される。
【0181】
また、図７Ｂと図７Ｃで示すように、第４ドレイン中層配線ＤＷ４２と第４ドレイン下層配線ＤＷ４１とが平面視で重なる位置に、第４ドレイン下側ビアＶＡＤ４１（黒四角）が配置される。第４ドレイン下側ビアＶＡＤ４１は、第４ドレイン中層配線ＤＷ４２と第４ドレイン下層配線ＤＷ４１とを電気的に接続する。
【0182】
図７Ｂと図７Ｃで示すように、第４ソース中層配線ＳＷ４２と第４ソース下層配線ＳＷ４１とが平面視で重なる位置に、第４ソース下側ビアＶＡＳ４１（黒四角）が配置される。第４ソース下側ビアＶＡＳ４１は、第４ソース中層配線ＳＷ４２と第４ソース下層配線ＳＷ４１とを電気的に接続する。
【0183】
これにより、第４ドレイン下側ビアＶＡＤ４１と第４ソース下側ビアＶＡＳ４１は、平面視で千鳥状に配置される。
【0184】
＜上層配線部＞
図７Ｄは、半導体集積回路ＩＣ１において、図７Ｃで示す中層配線部Ｗ２よりも上層に配置される上層配線部Ｗ３の平面図である。なお、図７Ｄには、各トランジスタ配置領域Ｔｒ１～Ｔ４と、各パッド（電源パッドＰＤＶなど）も併せて示している。
図７Ｄは、半導体集積回路ＩＣ１において、図７Ｃで示す中層配線部Ｗ２よりも上層に配置される上層配線部Ｗ３の平面図である。なお、図７Ｄには、各トランジスタ配置領域Ｔｒ１～Ｔ４と、各パッド（電源パッドＰＤＶなど）も併せて示している。
【0185】
図７Ｄに示すように、上層配線部Ｗ３は、第１ソース上層配線ＳＷＴ１と、第２ソース上層配線ＳＷＴ２と、第１ドレイン上層配線ＤＷＴ１と、第２ドレイン上層配線ＤＷＴ２と、を有する。
【0186】
第１ソース上層配線ＳＷＴ１は、第１トランジスタ配置領域Ｔｒ１の第２方向一方側端部と第３トランジスタ配置領域Ｔｒ３の第２方向一方側端部と平面視で重なって第１方向に延びる延伸部ＳＷＴ１_Ａと、延伸部ＳＷＴ１_Ａの第１方向中央から第２方向他方側へ向かって突出する突出部ＳＷＴ１_Ｂと、を有する。すなわち、第１ソース上層配線ＳＷＴ１は、略Ｔ字状である。
【0187】
延伸部ＳＷＴ１_Ａの第１方向一方側部分における第２方向他方側端部ＴＢ１１と、第１ドレイン上層配線ＤＷＴ１の第２方向一方側端部ＴＢ１２は、第１方向に交互に配置される。延伸部ＳＷＴ１_Ａの第１方向他方側部分における第２方向他方側端部ＴＢ２１と、第２ドレイン上層配線ＤＷＴ２の第２方向一方側端部ＴＢ２２は、第１方向に交互に配置される。
【0188】
第１ドレイン上層配線ＤＷＴ１および第２ドレイン上層配線ＤＷＴ２は、第１ソース上層配線ＳＷＴ１の第２方向他方側に第１方向に並んで配置されるとともに、突出部ＳＷＴ１_Ｂを第１方向両側から挟む。
【0189】
第１ドレイン上層配線ＤＷＴ１は、第１トランジスタ配線領域Ｔｒ１と第２トランジスタ配置領域Ｔｒ２とに平面視で重なって第２方向に延びるように形成される。第２ドレイン上層配線ＤＷＴ２は、第１ドレイン上層配線ＤＷＴ１の第１方向他方側に配置される。第２ドレイン上層配線ＤＷＴ２は、第３トランジスタ配線領域Ｔｒ３と第４トランジスタ配置領域Ｔｒ４とに平面視で重なって第２方向に延びるように形成される。
【0190】
第２ソース上層配線ＳＷＴ２は、第１トランジスタ配線領域Ｔｒ１～第４トランジスタ配置領域Ｔｒ４に平面視で重なって第１方向に延びるように形成される。第２ソース上層配線ＳＷＴ２は、第１ドレイン上層配線ＤＷＴ１、突出部ＳＷＴ１_Ｂ、および第２ドレイン上層配線ＤＷＴ２の第２方向他方側に配置される。
【0191】
第２ソース上層配線ＳＷＴ２の第１方向一方側部分における第２方向一方側端部ＴＢ３１と、第１ドレイン上層配線ＤＷＴ１の第２方向他方側端部ＴＢ３２は、第１方向に交互に配置される。第２ソース上層配線ＳＷＴ２の第１方向他方側部分における第２方向一方側端部ＴＢ４１と、第２ドレイン上層配線ＤＷＴ２の第２方向他方側端部ＴＢ４２は、第１方向に交互に配置される。
【0192】
図７Ｃと図７Ｄに示すように、第１ソース上層配線ＳＷＴ１と第１ソース中層配線ＳＷ１２とが平面視で重なる位置に、第１ソース上側ビアＶＡＳ１２（白四角）が配置される。第１ソース上側ビアＶＡＳ１２は、第１ソース上層配線ＳＷＴ１と第１ソース中層配線ＳＷ１２とを電気的に接続する。
【0193】
図７Ｃと図７Ｄに示すように、第１ソース上層配線ＳＷＴ１と第３ソース中層配線ＳＷ３２とが平面視で重なる位置に、第３ソース上側ビアＶＡＳ３２（白四角）が配置される。第３ソース上側ビアＶＡＳ３２は、第１ソース上層配線ＳＷＴ１と第３ソース中層配線ＳＷ３２とを電気的に接続する。
【0194】
図７Ｄに示すように、２つの電源パッドＰＤＶは、第１ソース上層配線ＳＷＴ１の一部として形成される。電源パッドＰＤＶは、平面視で第１トランジスタ配置領域Ｔｒ１と第３トランジスタ配置領域Ｔｒ３との境界付近で、当該境界を第１方向両側から挟むように配置されるとともに、第１トランジスタ配置領域Ｔｒ１と第３トランジスタ配置領域Ｔｒ３の第２方向一方側端部に配置される。
【0195】
これにより、電源パッドＰＤＶは、第１トランジスタ配置領域Ｔｒ１に配置される第１ハイサイドトランジスタＱＨ１のソース領域および第３トランジスタ配置領域Ｔｒ３に配置される第２ハイサイドトランジスタＱＨ２のソース領域と電気的に接続される。電源パッドＰＤＶは、図７Ａで示すように、ワイヤＷｒにより電源電圧Ｖｓの印加される電源端子ＶＳに接続される。
【0196】
また、図７Ｃと図７Ｄに示すように、第１ドレイン上層配線ＤＷＴ１と第１ドレイン中層配線ＤＷ１２とが平面視で重なる位置に、第１ドレイン上側ビアＶＡＤ１２（白四角）が配置される。第１ドレイン上側ビアＶＡＤ１２は、第１ドレイン上層配線ＤＷＴ１と第１ドレイン中層配線ＤＷ１２とを電気的に接続する。
【0197】
図７Ｃと図７Ｄに示すように、第１ドレイン上層配線ＤＷＴ１と第２ドレイン中層配線ＤＷ２２とが平面視で重なる位置に、第２ドレイン上側ビアＶＡＤ２２（白四角）が配置される。第２ドレイン上側ビアＶＡＤ２２は、第１ドレイン上層配線ＤＷＴ１と第２ドレイン中層配線ＤＷ２２とを電気的に接続する。
【0198】
図７Ｄに示すように、２つの第１出力パッドＰＤ１は、第１ドレイン上層配線ＤＷＴ１の一部として形成される。第１出力パッドＰＤ１は、平面視で第１トランジスタ配置領域Ｔｒ１と第２トランジスタ配置領域Ｔｒ２との境界付近で、当該境界を第１方向両側から挟むように配置される。なお、第１出力パッドＰＤ１は、第２トランジスタ配置領域Ｔｒ２の第２方向中央位置に配置される。
【0199】
これにより、第１出力パッドＰＤ１は、第１トランジスタ配置領域Ｔｒ１に配置される第１ハイサイドトランジスタＱＨ１のドレイン領域および第２トランジスタ配置領域Ｔｒ２に配置される第１ローサイドトランジスタＱＬ１のドレイン領域と電気的に接続される。第１出力パッドＰＤ１は、図７Ａで示すように、ワイヤＷｒにより出力端子ＯＵＴ１に接続される。
【0200】
また、図７Ｃと図７Ｄに示すように、第２ドレイン上層配線ＤＷＴ２と第３ドレイン中層配線ＤＷ３２とが平面視で重なる位置に、第３ドレイン上側ビアＶＡＤ３２（白四角）が配置される。第３ドレイン上側ビアＶＡＤ３２は、第２ドレイン上層配線ＤＷＴ２と第３ドレイン中層配線ＤＷ３２とを電気的に接続する。
【0201】
図７Ｃと図７Ｄに示すように、第２ドレイン上層配線ＤＷＴ２と第４ドレイン中層配線ＤＷ４２とが平面視で重なる位置に、第４ドレイン上側ビアＶＡＤ４２（白四角）が配置される。第４ドレイン上側ビアＶＡＤ４２は、第２ドレイン上層配線ＤＷＴ２と第４ドレイン中層配線ＤＷ４２とを電気的に接続する。
【0202】
図７Ｄに示すように、２つの第２出力パッドＰＤ２は、第２ドレイン上層配線ＤＷＴ２の一部として形成される。第２出力パッドＰＤ２は、平面視で第３トランジスタ配置領域Ｔｒ３と第４トランジスタ配置領域Ｔｒ４との境界付近で、当該境界を第１方向両側から挟むように配置される。なお、第２出力パッドＰＤ２は、第４トランジスタ配置領域Ｔｒ４の第２方向中央位置に配置される。
【0203】
これにより、第２出力パッドＰＤ２は、第３トランジスタ配置領域Ｔｒ３に配置される第２ハイサイドトランジスタＱＨ２のドレイン領域および第４トランジスタ配置領域Ｔｒ４に配置される第２ローサイドトランジスタＱＬ２のドレイン領域と電気的に接続される。第２出力パッドＰＤ２は、図７Ａで示すように、ワイヤＷｒにより出力端子ＯＵＴ２に接続される。
【0204】
図７Ｃと図７Ｄに示すように、第２ソース上層配線ＳＷＴ２と第２ソース中層配線ＳＷ２２とが平面視で重なる位置に、第２ソース上側ビアＶＡＳ２２（白四角）が配置される。第２ソース上側ビアＶＡＳ２２は、第２ソース上層配線ＳＷＴ２と第２ソース中層配線ＳＷ２２とを電気的に接続する。
【0205】
図７Ｃと図７Ｄに示すように、第２ソース上層配線ＳＷＴ２と第４ソース中層配線ＳＷ４２とが平面視で重なる位置に、第４ソース上側ビアＶＡＳ４２（白四角）が配置される。第４ソース上側ビアＶＡＳ４２は、第２ソース上層配線ＳＷＴ２と第４ソース中層配線ＳＷ４２とを電気的に接続する。
【0206】
図７Ｄに示すように、２つのグラウンドパッドＰＤＧは、第２ソース上層配線ＳＷＴ２の一部として形成される。グラウンドパッドＰＤＧは、平面視で第１トランジスタ配置領域Ｔｒ１と第３トランジスタ配置領域Ｔｒ３との境界付近で、当該境界を第１方向両側から挟むように配置されるとともに、第１トランジスタ配置領域Ｔｒ１と第３トランジスタ配置領域Ｔｒ３の第２方向他方側端部に配置される。
【0207】
これにより、グラウンドパッドＰＤＧは、第２トランジスタ配置領域Ｔｒ２に配置される第１ローサイドトランジスタＱＬ１のソース領域および第４トランジスタ配置領域Ｔｒ４に配置される第２ローサイドトランジスタＱＬ２のソース領域と電気的に接続される。グラウンドパッドＰＤＧは、図７Ａで示すように、ワイヤＷｒによりグラウンド電位の印加される接地端子ＧＮＤに接続される。
【0208】
＜ステッピングモータ駆動への適用例＞
次に、本発明の実施形態をステッピングモータの駆動に適用した場合の一例について説明する。図８は、ステッピングモータ４００を駆動するためのモータドライバ３００の内部構成例を示すブロック図である。ステッピングモータ４００は、２相励磁型のステッピングモータである（なお、ステッピングモータ４００は、以下、単にモータ４００と略称する）。
次に、本発明の実施形態をステッピングモータの駆動に適用した場合の一例について説明する。図８は、ステッピングモータ４００を駆動するためのモータドライバ３００の内部構成例を示すブロック図である。ステッピングモータ４００は、２相励磁型のステッピングモータである（なお、ステッピングモータ４００は、以下、単にモータ４００と略称する）。
【0209】
モータ４００は、第１励磁相の励磁コイル４１０と、第２励磁相の励磁コイル４２０と、を有する。モータ４００の回転駆動時には、モータドライバ３００から励磁コイル４１０，４２０に対して、駆動電流Ｉ１，Ｉ２がそれぞれ供給される。
【0210】
モータドライバ３００は、外部から入力される種々の制御信号（図８ではクロック信号ＣＬＫのみを例示）に応じてモータ４００の駆動電流Ｉ１，Ｉ２を生成する半導体装置であり、半導体集積回路３００１をパッケージ化して構成される。半導体集積回路３００１は、駆動部３１０と、制御部３２０と、を集積化して有する。
【0211】
制御部３２０は、クロック信号ＣＬＫの入力を受けて、第１励磁相の駆動制御を行うための入力信号ＩＮ１Ａ，ＩＮ１Ｂと、第２励磁相の駆動制御を行うための入力信号ＩＮ２Ａ，ＩＮ２Ｂを生成し、これらを駆動部３１０に出力する。
【0212】
クロック信号ＣＬＫは、所定の周波数でパルス駆動される矩形波信号である。制御部３２０は、クロック信号ＣＬＫのパルスエッジに同期してモータ４００を所定のステップ角ずつ回転させるように、入力信号ＩＮ１Ａ，ＩＮ１Ｂ、および、入力信号ＩＮ２Ａ，ＩＮ２Ｂを生成する。すなわち、モータ４００の回転速度は、クロック信号ＣＬＫの周波数に応じて変化する。
【0213】
駆動部３１０は、ロジック回路３１５と、Ｈブリッジ出力段ＨＢ１と、Ｈブリッジ出力段ＨＢ２と、を有する。
【0214】
Ｈブリッジ出力段ＨＢ１は、ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ１とから構成されるハーフブリッジ出力段と、ハイサイドトランジスタＱＨ２とローサイドトランジスタＱＬ２とから構成されるハーフブリッジ出力段と、を有する。Ｈブリッジ出力段ＨＢ１の構成は、先述した図２に示すハイサイドトランジスタＱＨ１，ＱＨ２とローサイドトランジスタＱＬ１，ＱＬ２とから構成されるＨブリッジ出力段と基本的に同様に構成される。ただし図８の構成では、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間に、励磁コイル４１０が接続される。また、ローサイドトランジスタＱＬ１，ＱＬ２のそれぞれのソースは、センス抵抗端子ＲＳ１に接続される。センス抵抗端子ＲＳ１には、センス抵抗Ｒｓ１が接続される。
【0215】
Ｈブリッジ出力段ＨＢ２は、ハイサイドトランジスタＱＨ３とローサイドトランジスタＱＬ３とから構成されるハーフブリッジ出力段と、ハイサイドトランジスタＱＨ４とローサイドトランジスタＱＬ４とから構成されるハーフブリッジ出力段と、を有する。Ｈブリッジ出力段ＨＢ２の構成は、先述した図２に示すハイサイドトランジスタＱＨ３，ＱＨ４とローサイドトランジスタＱＬ３，ＱＬ４とから構成されるＨブリッジ出力段と基本的に同様に構成される。ただし図８の構成では、出力端子ＯＵＴ３と出力端子ＯＵＴ４との間に、励磁コイル４２０が接続される。また、ローサイドトランジスタＱＬ３，ＱＬ４のそれぞれのソースは、センス抵抗端子ＲＳ２に接続される。センス抵抗端子ＲＳ２には、センス抵抗Ｒｓ２が接続される。
【0216】
ロジック回路３１５は、入力信号ＩＮ１Ａ，ＩＮ１Ｂに応じて、Ｈブリッジ出力段ＨＢ１における各トランジスタのオンオフ制御を行う。具体的には例えば、（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｈ，Ｌ）であるとき、ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ２とがオンされて、ハイサイドトランジスタＱＨ２とローサイドトランジスタＱＬ１とがオフされる電流オン動作が行われる。（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｌ，Ｈ）であるとき、ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ２とがオフされて、ハイサイドトランジスタＱＨ２とローサイドトランジスタＱＬ１とがオンされる電流オン動作が行われる。また、（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｌ，Ｌ）であるとき、それまでに流れていた駆動電流Ｉ１が減衰するように各トランジスタのオンオフ制御が行われる電流オフ動作が行われる。
【0217】
ロジック回路３１５は、入力信号ＩＮ２Ａ，ＩＮ２Ｂに応じて、Ｈブリッジ出力段ＨＢ２における各トランジスタのオンオフ制御を行う。具体的には例えば、（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｈ，Ｌ）であるとき、ハイサイドトランジスタＱＨ３とローサイドトランジスタＱＬ４とがオンされて、ハイサイドトランジスタＱＨ４とローサイドトランジスタＱＬ３とがオフされる電流オン動作が行われる。（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｌ，Ｈ）であるとき、ハイサイドトランジスタＱＨ３とローサイドトランジスタＱＬ４とがオフされて、ハイサイドトランジスタＱＨ４とローサイドトランジスタＱＬ３とがオンされる電流オン動作が行われる。また、（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｌ，Ｌ）であるとき、それまでに流れていた駆動電流Ｉ２が減衰するように各トランジスタのオンオフ制御が行われる電流オフ動作が行われる。
【0218】
なお、ロジック回路３１５には、センス抵抗端子ＲＳ１，ＲＳ２に生じるセンス電圧を監視して、駆動電流Ｉ１，Ｉ２を調整する機能（＝駆動電流Ｉ１，Ｉ２それぞれのオン期間をチョッピングすることで電流値を一定に維持する定電流チョッピング機能）も備えている。
【0219】
このようなＨブリッジ出力段ＨＢ１においては、電流オン動作の後に行われる電流オフ動作では、すべてのトランジスタをオフとする場合がある。その場合、電流オフ動作時には、出力端子ＯＵＴ１，ＯＵＴ２のうち一方が負電圧となり、他方が正電圧となる。このとき、先述したようなハイサイドトランジスタＱＨ２（ＱＨ１）とローサイドトランジスタＱＬ１（ＱＬ２）により形成されるラッチアップ構造において流れる電流が問題となる。なお、Ｈブリッジ出力段ＨＢ２についても同様の問題が生じる。
【0220】
ここで、図９は、上記のようなラッチアップによる問題を解決するための半導体集積回路３００１における各トランジスタ配置領域のレイアウト例を示す平面図である。ハイサイドトランジスタＱＨ１，ＱＨ２，ＱＨ３，ＱＨ４は、それぞれトランジスタ配置領域Ｔｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ７に配置される。ローサイドトランジスタＱＬ１，ＱＬ２，ＱＬ３，ＱＬ４は、それぞれトランジスタ配置領域Ｔｒ２，Ｔｒ４，Ｔｒ６，Ｔｒ８に配置される。
【0221】
図９に示すレイアウトでは、それぞれ第２方向に延びるトランジスタ配置領域Ｔｒ１とトランジスタ配置領域Ｔｒ３とが第１方向に連接され、それぞれ第２方向に延びるトランジスタ配置領域Ｔｒ２とトランジスタ配置領域Ｔｒ４とが第１方向に連接される。トランジスタ配置領域Ｔｒ２、Ｔｒ４からなる組は、トランジスタ配置領域Ｔｒ１、Ｔｒ３からなる組から第２方向他方側に距離ＤＳ３だけ離れている。
【0222】
これにより、トランジスタ配置領域Ｔｒ２，Ｔｒ３間の距離、およびトランジスタ配置領域Ｔｒ４，Ｔｒ１間の距離をそれぞれ確保することができ、ラッチアップ構造において流れる電流を抑制できる。
【0223】
同様に図９に示すレイアウトでは、それぞれ第２方向に延びるトランジスタ配置領域Ｔｒ５とトランジスタ配置領域Ｔｒ７とが第１方向に連接され、それぞれ第２方向に延びるトランジスタ配置領域Ｔｒ６とトランジスタ配置領域Ｔｒ８とが第１方向に連接される。トランジスタ配置領域Ｔｒ６，Ｔｒ８からなる組は、トランジスタ配置領域Ｔｒ５，Ｔｒ７からなる組から第２方向他方側に距離ＤＳ３だけ離れている。
【0224】
これにより、トランジスタ配置領域Ｔｒ６，Ｔｒ７間の距離、およびトランジスタ配置領域Ｔｒ８，Ｔｒ５間の距離をそれぞれ確保することができ、ラッチアップ構造において流れる電流を抑制できる。
【0225】
【0226】
図１０に示すレイアウトでは、Ｈブリッジ出力段ＨＢ１に関するトランジスタ配置領域Ｔｒ１～Ｔｒ４を第２方向他方側に配置し、Ｈブリッジ出力段ＨＢ２に関するトランジスタ配置領域Ｔｒ５～Ｔｒ８を第２方向一方側に配置している。平面視でのトランジスタ配置領域Ｔｒ１～Ｔｒ８の面積は、図９と同じとしている。
【0227】
トランジスタ配置領域Ｔｒ１～Ｔｒ４のレイアウトは、先述した図７Ａと同様である。トランジスタ配置領域Ｔｒ５～Ｔｒ８のレイアウトは、トランジスタ配置領域Ｔｒ１～Ｔｒ４と第１方向に延びる対称軸Ｊに関して線対称としている。これにより、トランジスタ配置領域Ｔｒ２，Ｔｒ３間の距離、およびトランジスタ配置領域Ｔｒ４，Ｔｒ１間の距離をそれぞれ確保し、トランジスタ配置領域Ｔｒ６，Ｔｒ７間の距離、およびトランジスタ配置領域Ｔｒ８，Ｔｒ５間の距離をそれぞれ確保しつつ、半導体集積回路３００１の回路面積を図９に比べて削減できる（図１０の黒塗り矢印）。
【0228】
すなわち、本実施形態では、ステッピングモータを駆動するための半導体集積回路において、ラッチアップ構造による寄生電流の問題を解決しつつ、回路面積を削減できる。
【0229】
＜その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。
【0230】
例えば、Ｈブリッジ出力段におけるハイサイドトランジスタは、Ｎチャネル型のトランジスタとしてもよい。この場合、ラッチアップは生じないが、寄生バイポーラトランジスタに流れる電流が問題となるので、先述した実施形態のようにトランジスタ配置領域間の距離を確保することで、寄生バイポーラトランジスタに流れる電流を抑制しつつ、半導体集積回路の回路面積を削減できる。
【産業上の利用可能性】
【0231】
本発明は、各種用途のモータの駆動に利用することができる。
【符号の説明】
【0232】
１ 制御論理回路
３ パワーオンリセット部
４ 減電圧保護部
５ 過電圧保護部
６ サーマルシャットダウン部
２１～２６ 駆動回路
１００ モータドライバ
１１０ 電圧レギュレータ
１２０ マイクロコントローラ
１５０ バッテリ電源
２００ モータ駆動システム
３００ モータドライバ
３０１Ａ 埋め込み層
３０１Ｂ Ｎ型エピタキシャル層
３０１Ｃ Ｎ型ウェル領域
３０１Ｄ Ｐ型ウェル領域
３０１Ｅ Ｐ型ＬＤＤ層
３０１Ｆ Ｐ型ソース領域
３０１Ｇ Ｐ型ドレイン領域
３０１Ｈ ゲート部
３０２Ａ 埋め込み層
３０２Ｂ Ｎ型エピタキシャル層
３０２Ｃ Ｎ型ウェル領域
３０２Ｄ Ｐ型ウェル領域
３０２Ｅ Ｎ型ソース領域
３０２Ｆ Ｎ型ＬＤＤ層
３０２Ｇ Ｎ型ドレイン領域
３０２Ｈ ゲート部
３０３ 素子分離ウェル
３０４ フィールド絶縁膜
３０５ フィールド絶縁膜
３１０ 駆動部
３１５ ロジック回路
３２０ 制御部
３５０ Ｐ型半導体基板
４００ ステッピングモータ
４１０，４２０ 励磁コイル
１００１，３００１ 半導体集積回路
ＤＨ１ 上側寄生ダイオード
ＤＨ２ 上側寄生ダイオード
ＤＬ１ 下側寄生ダイオード
ＤＬ２ 下側寄生ダイオード
ＤＷ１１ 第１ドレイン下層配線
ＤＷ１２ 第１ドレイン中層配線
ＤＷ２１ 第２ドレイン下層配線
ＤＷ２２ 第２ドレイン中層配線
ＤＷ３１ 第３ドレイン下層配線
ＤＷ３２ 第３ドレイン中層配線
ＤＷ４１ 第４ドレイン下層配線
ＤＷ４２ 第４ドレイン中層配線
ＤＷＴ１ 第１ドレイン上層配線
ＤＷＴ２ 第２ドレイン上層配線
ＨＢ Ｈブリッジ出力段
ＨＢ１ Ｈブリッジ出力段
ＨＢ２ Ｈブリッジ出力段
ＩＣ１ 半導体集積回路
ＩＣＡ 半導体集積回路
ＩＣＢ 半導体集積回路
Ｊ 対称軸
Ｌ 励磁コイル
Ｍ１～Ｍ３ モータ
ＰＤ１ 第１出力パッド
ＰＤ２ 第２出力パッド
ＰＤＧ グラウンドパッド
ＰＤＶ 電源パッド
ＰＲ１ 第１部分領域
ＰＲ２ 第２部分領域
ＰＲ３ 第３部分領域
ＰＲ４ 第４部分領域
ＰＴ１ 寄生ＰＮＰトランジスタ
ＰＴ２ 寄生ＮＰＮトランジスタ
ＱＨ１ 第１ハイサイドトランジスタ
ＱＨ２ 第２ハイサイドトランジスタ
ＱＨ３～ＱＨ６ ハイサイドトランジスタ
ＱＬ１ 第１ローサイドトランジスタ
ＱＬ２ 第２ローサイドトランジスタ
ＱＬ３～ＱＬ６ ローサイドトランジスタ
ＳＱＲ 四角領域
ＤＶＲ１ 第１分割領域
ＤＶＲ２ 第２分割領域
Ｒｓ１ センス抵抗
Ｒｓ２ センス抵抗
ＳＷ１１ 第１ソース下層配線
ＳＷ１２ 第１ソース中層配線
ＳＷ２１ 第２ソース下層配線
ＳＷ２２ 第２ソース中層配線
ＳＷ３１ 第３ソース下層配線
ＳＷ３２ 第３ソース中層配線
ＳＷ４１ 第４ソース下層配線
ＳＷ４２ 第４ソース中層配線
ＳＷＴ１ 第１ソース上層配線
ＳＷＴ１_Ａ 延伸部
ＳＷＴ１_Ｂ 突出部
ＳＷＴ２ 第２ソース上層配線
Ｔｒ１ 第１トランジスタ配置領域
Ｔｒ２ 第２トランジスタ配置領域
Ｔｒ３ 第３トランジスタ配線領域
Ｔｒ４ 第４トランジスタ配置領域
Ｔｒ５～Ｔｒ８ トランジスタ配置領域
ＶＡＤ１１ 第１ドレイン下側ビア
ＶＡＤ１２ 第１ドレイン上側ビア
ＶＡＤ２１ 第２ドレイン下側ビア
ＶＡＤ２２ 第２ドレイン上側ビア
ＶＡＤ３１ 第３ドレイン下側ビア
ＶＡＤ３２ 第３ドレイン上側ビア
ＶＡＤ４１ 第４ドレイン下側ビア
ＶＡＤ４２ 第４ドレイン上側ビア
ＶＡＳ１１ 第１ソース下側ビア
ＶＡＳ１２ 第１ソース上側ビア
ＶＡＳ２１ 第２ソース下側ビア
ＶＡＳ２２ 第２ソース上側ビア
ＶＡＳ３１ 第３ソース下側ビア
ＶＡＳ３２ 第３ソース上側ビア
ＶＡＳ４１ 第４ソース下側ビア
ＶＡＳ４２ 第４ソース上側ビア
Ｗ１ 下層配線部
Ｗ２ 中層配線部
Ｗ３ 上層配線部
Ｗｒ ワイヤ
３ パワーオンリセット部
４ 減電圧保護部
５ 過電圧保護部
６ サーマルシャットダウン部
２１～２６ 駆動回路
１００ モータドライバ
１１０ 電圧レギュレータ
１２０ マイクロコントローラ
１５０ バッテリ電源
２００ モータ駆動システム
３００ モータドライバ
３０１Ａ 埋め込み層
３０１Ｂ Ｎ型エピタキシャル層
３０１Ｃ Ｎ型ウェル領域
３０１Ｄ Ｐ型ウェル領域
３０１Ｅ Ｐ型ＬＤＤ層
３０１Ｆ Ｐ型ソース領域
３０１Ｇ Ｐ型ドレイン領域
３０１Ｈ ゲート部
３０２Ａ 埋め込み層
３０２Ｂ Ｎ型エピタキシャル層
３０２Ｃ Ｎ型ウェル領域
３０２Ｄ Ｐ型ウェル領域
３０２Ｅ Ｎ型ソース領域
３０２Ｆ Ｎ型ＬＤＤ層
３０２Ｇ Ｎ型ドレイン領域
３０２Ｈ ゲート部
３０３ 素子分離ウェル
３０４ フィールド絶縁膜
３０５ フィールド絶縁膜
３１０ 駆動部
３１５ ロジック回路
３２０ 制御部
３５０ Ｐ型半導体基板
４００ ステッピングモータ
４１０，４２０ 励磁コイル
１００１，３００１ 半導体集積回路
ＤＨ１ 上側寄生ダイオード
ＤＨ２ 上側寄生ダイオード
ＤＬ１ 下側寄生ダイオード
ＤＬ２ 下側寄生ダイオード
ＤＷ１１ 第１ドレイン下層配線
ＤＷ１２ 第１ドレイン中層配線
ＤＷ２１ 第２ドレイン下層配線
ＤＷ２２ 第２ドレイン中層配線
ＤＷ３１ 第３ドレイン下層配線
ＤＷ３２ 第３ドレイン中層配線
ＤＷ４１ 第４ドレイン下層配線
ＤＷ４２ 第４ドレイン中層配線
ＤＷＴ１ 第１ドレイン上層配線
ＤＷＴ２ 第２ドレイン上層配線
ＨＢ Ｈブリッジ出力段
ＨＢ１ Ｈブリッジ出力段
ＨＢ２ Ｈブリッジ出力段
ＩＣ１ 半導体集積回路
ＩＣＡ 半導体集積回路
ＩＣＢ 半導体集積回路
Ｊ 対称軸
Ｌ 励磁コイル
Ｍ１～Ｍ３ モータ
ＰＤ１ 第１出力パッド
ＰＤ２ 第２出力パッド
ＰＤＧ グラウンドパッド
ＰＤＶ 電源パッド
ＰＲ１ 第１部分領域
ＰＲ２ 第２部分領域
ＰＲ３ 第３部分領域
ＰＲ４ 第４部分領域
ＰＴ１ 寄生ＰＮＰトランジスタ
ＰＴ２ 寄生ＮＰＮトランジスタ
ＱＨ１ 第１ハイサイドトランジスタ
ＱＨ２ 第２ハイサイドトランジスタ
ＱＨ３～ＱＨ６ ハイサイドトランジスタ
ＱＬ１ 第１ローサイドトランジスタ
ＱＬ２ 第２ローサイドトランジスタ
ＱＬ３～ＱＬ６ ローサイドトランジスタ
ＳＱＲ 四角領域
ＤＶＲ１ 第１分割領域
ＤＶＲ２ 第２分割領域
Ｒｓ１ センス抵抗
Ｒｓ２ センス抵抗
ＳＷ１１ 第１ソース下層配線
ＳＷ１２ 第１ソース中層配線
ＳＷ２１ 第２ソース下層配線
ＳＷ２２ 第２ソース中層配線
ＳＷ３１ 第３ソース下層配線
ＳＷ３２ 第３ソース中層配線
ＳＷ４１ 第４ソース下層配線
ＳＷ４２ 第４ソース中層配線
ＳＷＴ１ 第１ソース上層配線
ＳＷＴ１_Ａ 延伸部
ＳＷＴ１_Ｂ 突出部
ＳＷＴ２ 第２ソース上層配線
Ｔｒ１ 第１トランジスタ配置領域
Ｔｒ２ 第２トランジスタ配置領域
Ｔｒ３ 第３トランジスタ配線領域
Ｔｒ４ 第４トランジスタ配置領域
Ｔｒ５～Ｔｒ８ トランジスタ配置領域
ＶＡＤ１１ 第１ドレイン下側ビア
ＶＡＤ１２ 第１ドレイン上側ビア
ＶＡＤ２１ 第２ドレイン下側ビア
ＶＡＤ２２ 第２ドレイン上側ビア
ＶＡＤ３１ 第３ドレイン下側ビア
ＶＡＤ３２ 第３ドレイン上側ビア
ＶＡＤ４１ 第４ドレイン下側ビア
ＶＡＤ４２ 第４ドレイン上側ビア
ＶＡＳ１１ 第１ソース下側ビア
ＶＡＳ１２ 第１ソース上側ビア
ＶＡＳ２１ 第２ソース下側ビア
ＶＡＳ２２ 第２ソース上側ビア
ＶＡＳ３１ 第３ソース下側ビア
ＶＡＳ３２ 第３ソース上側ビア
ＶＡＳ４１ 第４ソース下側ビア
ＶＡＳ４２ 第４ソース上側ビア
Ｗ１ 下層配線部
Ｗ２ 中層配線部
Ｗ３ 上層配線部
Ｗｒ ワイヤ
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【図9】
【図10】