特許 7498464 窒化物半導体装置の製造方法及び窒化物半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-04

(45)【発行日】2024-06-12

(54)【発明の名称】窒化物半導体装置の製造方法及び窒化物半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240605BHJP

   H01L 29/78 20060101ALI20240605BHJP

   H01L 29/12 20060101ALI20240605BHJP

   H01L 21/822 20060101ALI20240605BHJP

   H01L 27/04 20060101ALI20240605BHJP

【ＦＩ】

H01L29/78 301B

H01L29/78 301G

H01L29/78 652T

H01L29/78 652K

H01L29/78 658F

H01L27/04 C

【請求項の数】 13

(21)【出願番号】P 2020117090

(22)【出願日】2020-07-07

(65)【公開番号】P2022014645

(43)【公開日】2022-01-20

【審査請求日】2023-03-02

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(73)【特許権者】

【識別番号】504157024

【氏名又は名称】国立大学法人東北大学

(74)【代理人】

【識別番号】100105854

【弁理士】

【氏名又は名称】廣瀬 一

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】松山 秀昭

(72)【発明者】

【氏名】上野 勝典

(72)【発明者】

【氏名】高島 信也

(72)【発明者】

【氏名】田中 亮

(72)【発明者】

【氏名】稲本 拓朗

(72)【発明者】

【氏名】福島 悠太

(72)【発明者】

【氏名】寺本 章伸

(72)【発明者】

【氏名】諏訪 智之

【審査官】鈴木 聡一郎

(56)【参考文献】

【文献】特開２０１６－０１８８８８（ＪＰ，Ａ）

【文献】特開２０１９－１２５７７０（ＪＰ，Ａ）

【文献】特開２００４－２７３４８６（ＪＰ，Ａ）

【文献】特開２０１６－１４３８４２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２３２－２１／８２３８

Ｈ０１Ｌ ２１／８２４９

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０７

Ｈ０１Ｌ ２７／０８５－２７／０９２

Ｈ０１Ｌ ２７／１１８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７６

Ｈ０１Ｌ ２９／７７２

Ｈ０１Ｌ ２９／７８－２９／７８６

(57)【特許請求の範囲】

【請求項1】

窒化ガリウム系半導体層上にゲート絶縁膜を形成する工程、を備え、
前記ゲート絶縁膜を形成する工程は、
大気から遮断された雰囲気中で前記窒化ガリウム系半導体層上にＳｉ層を成膜する工程と、
前記雰囲気を維持したまま前記Ｓｉ層上にＳｉＯ_２層を成膜する工程と、を有する窒化物半導体装置の製造方法。

【請求項2】

前記ＳｉＯ_２層を成膜する工程では、前記Ｓｉ層の少なくとも一部を酸化して前記ＳｉＯ_２層よりも薄いＳｉＯ_Ｘ層（０＜Ｘ≦２）を形成する、請求項１に記載の窒化物半導体装置の製造方法。

【請求項3】

前記Ｓｉ層を成膜する工程では、
第１原料ガスを用いる第１プラズマＣＶＤを行って前記Ｓｉ層を成膜し、
前記ＳｉＯ_２層を成膜する工程では、
第２原料ガスを用いる第２プラズマＣＶＤを行って前記ＳｉＯ_２層を成膜し、
前記第２原料ガスは、前記Ｓｉ層を酸化する酸化種を含む、請求項１又は２に記載の窒化物半導体装置の製造方法。

【請求項4】

前記第１原料ガスは、モノシラン及びジシランの少なくとも一方を含み、酸化種は含まない請求項３に記載の窒化物半導体装置の製造方法。

【請求項5】

前記第２原料ガスは、モノシラン及びジシランの少なくとも一方と、酸化種とを含み、
前記酸化種は、酸素、水及びオゾンの少なくとも１つ以上を含む、請求項３又は４に記載の窒化物半導体装置の製造方法。

【請求項6】

前記Ｓｉ層を成膜する工程では、前記Ｓｉ層を０．２ｎｍ以上１．６ｎｍ以下の厚さに成膜する、請求項１から５のいずれか１項に記載の窒化物半導体装置の製造方法。

【請求項7】

前記窒化ガリウム系半導体層はＧａＮである、請求項１から６のいずれか１項に記載の窒化物半導体装置の製造方法。

【請求項8】

窒化ガリウム系半導体層上に設けられたゲート絶縁膜、を備え、
前記ゲート絶縁膜は、
ＳｉＯ_２層と、
前記ＳｉＯ_２層と前記窒化ガリウム系半導体層との間に設けられたＳｉＯ_Ｘ層（０＜Ｘ＜２）と、を有する窒化物半導体装置。

【請求項9】

前記ＳｉＯ_Ｘ層は、前記ＳｉＯ_２層よりも薄い、請求項８に記載の窒化物半導体装置。

【請求項10】

前記ＳｉＯ_２層の厚さは３０ｎｍ以上である、請求項８に記載の窒化物半導体装置。

【請求項11】

前記ＳｉＯ_Ｘ層におけるＣ濃度と、前記ＳｉＯ_２層におけるＣ濃度は、それぞれ、４×１０^１７ｃｍ^－３以下である、請求項８から１０のいずれか１項に記載の窒化物半導体装置。

【請求項12】

前記ＳｉＯ_Ｘ層と前記窒化ガリウム系半導体層との間に設けられたＳｉ層、をさらに備える請求項８から１１のいずれか１項に記載の窒化物半導体装置。

【請求項13】

前記窒化ガリウム系半導体層と前記ＳｉＯ_Ｘ層との間に設けられたガリウム系酸化物層、をさらに備え、
前記ガリウム系酸化物層の厚さは０．７ｎｍ以下である、請求項８から１２のいずれか１項に記載の窒化物半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、窒化物半導体装置の製造方法及び窒化物半導体装置に関する。

【背景技術】

【0002】

ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する窒化物半導体装置において、ゲート絶縁膜である酸化シリコン層（ＳｉＯ_２層）と、チャネルが形成される窒化ガリウム層（ＧａＮ層）との間に、ガリウム酸化物層（Ｇａ酸化物層）が形成されることが知られている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１９－１５３６２７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＭＯＳ構造において、ゲート絶縁膜であるＳｉＯ_２層とＧａＮ層との間にＧａ酸化物層が存在すると、チャネル移動度などの特性が劣化する可能性がある。Ｇａ酸化物層の膜厚が厚いほど特性が劣化する傾向があるため、Ｇａ酸化物層の厚さを低減することが望まれる。

【0005】

本発明は、このような事情に鑑みてなされたものであって、特性の劣化を抑制できるようにした窒化物半導体装置の製造方法及び窒化物半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決するために、本発明の一態様に係る窒化物半導体装置の製造方法は、窒化ガリウム系半導体層上にゲート絶縁膜を形成する工程、を備える。ゲート絶縁膜を形成する工程は、大気から遮断された雰囲気中で窒化ガリウム系半導体層上にＳｉ層を成膜する工程と、雰囲気を維持したままＳｉ層上にＳｉＯ_２層を成膜する工程と、を有する。

【0007】

本発明の一態様に係る窒化物半導体装置は、窒化ガリウム系半導体層上に設けられたゲート絶縁膜、を備える。ゲート絶縁膜は、ＳｉＯ_２層と、ＳｉＯ_２層と窒化ガリウム系半導体層との間に設けられたＳｉＯ_Ｘ層（０＜Ｘ≦２）と、を有する。

【発明の効果】

【0008】

本発明によれば、特性の劣化を抑制できるようにした窒化物半導体装置の製造方法及び窒化物半導体装置を提供することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、本発明の実施形態１に係るＭＯＳトランジスタの構成例を示す断面図である。

【図2】図２は、図１に示したＭＯＳトランジスタにおいて、ゲート絶縁膜とＧａＮ層との界面付近を拡大して示す断面図である。

【図3A】図３Ａは、本発明の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す断面図である。

【図3B】図３Ｂは、本発明の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す断面図である。

【図3C】図３Ｃは、本発明の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す断面図である。

【図3D】図３Ｄは、本発明の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す断面図である。

【図3E】図３Ｅは、本発明の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す断面図である。

【図4A】図４Ａは、本発明の実施形態１に係るゲート絶縁膜の形成方法を工程順に示す断面図である。

【図4B】図４Ｂは、本発明の実施形態１に係るゲート絶縁膜の形成方法を工程順に示す断面図である。

【図4C】図４Ｃは、本発明の実施形態１に係るゲート絶縁膜の形成方法を工程順に示す断面図である。

【図5】図５は、本発明の実施形態１に係るゲート絶縁膜の成膜シーケンスを示すタイムチャートである。

【図6】図６は、本発明の実施形態２に係るＭＯＳキャパシタの構成例を示す断面図である。

【発明を実施するための形態】

【0010】

以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

【0011】

また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向又はＹ軸方向は、ＧａＮ系半導体層１０の上面１０ａに平行な方向である。Ｚ軸方向は、ＧａＮ系半導体層１０の上面１０ａの法線方向である。Ｚ軸方向は、ＧａＮ系半導体層１０の厚さ方向でもある。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。

【0012】

また、以下の説明では、Ｚ軸の矢印方向を「上」と称し、Ｚ軸の矢印の反対方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。

【0013】

また、以下の説明で、ｎ又はｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｐやｎに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じｐとｐとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。

【0014】

＜実施形態１＞
（ＭＯＳトランジスタの構成）
図１は、本発明の実施形態１に係るＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１００の構成例を示す断面図である。本発明の実施形態に係る窒化物半導体装置は、例えばパワー半導体デバイスであり、図１に示すＭＯＳトランジスタ１００を備える。図１は、ＭＯＳトランジスタ１００の単位構造を示している。単位構造は、Ｙ軸方向に延在し、かつ、Ｘ軸方向に繰り返し設けられている。複数の単位構造が設けられた領域を活性領域と称する。図示しないが、活性領域の周囲には、活性領域における電界集中を防ぐ機能を有するエッジ終端構造が設けられている。エッジ終端構造は、ガードリング構造、フィールドプレート構造及びＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ ＥｘｔｅｎＳｉＯｎ）構造の１つ以上を含んでよい。

【0015】

図１に示すように、ＭＯＳトランジスタ１００は、ＧａＮ系半導体層１０（本発明の「窒化ガリウム系半導体層」の一例）と、ＧａＮ系半導体層１０上に設けられたゲート絶縁膜２０と、ゲート絶縁膜２０上に設けられたゲート電極３０と、ＧａＮ系半導体層１０に設けられたｎ＋型のソース領域４１と、ＧａＮ系半導体層１０に設けられたｎ＋型のドレイン領域４２と、ＧａＮ系半導体層１０上に設けられてソース領域４１に接続するソース電極５１と、ＧａＮ系半導体層１０上に設けられてドレイン領域４２に接続するドレイン電極５２と、を有する。

【0016】

ＧａＮ系半導体層１０を構成する基板及び層の各々はＧａＮである。例えば、ＧａＮ系半導体層１０は、ｎ＋型のＧａＮ基板１１と、ｎ型のＧａＮ層１２と、ｐ型のＧａＮ層１３とを有する。なお、ＧａＮ系半導体層１０を構成する基板及び層の各々は、ＧａＮを主成分とし、アルミニウム（Ａｌ）元素及びインジウム（Ｉｎ）元素の１以上の元素をさらに含んでもよい。

【0017】

図１に示すＧａＮ系半導体層１０において、ＧａＮ基板１１は、ｎ型不純物を含む単結晶のＣ面ＧａＮ基板である。ＧａＮ層１２は、エピタキシャル成長法によってＧａＮ基板１１上に設けられた、ｎ型不純物を含む単結晶ＧａＮ層である。ＧａＮ層１３は、エピタキシャル成長法によってＧａＮ層１２上に設けられた、ｐ型不純物を含む単結晶ＧａＮ層である。図１において、ＧａＮ系半導体層１０の上面１０ａはＧａＮ層１３の上面であり、ＧａＮ系半導体層１０の下面１０ｂはＧａＮ基板１１の下面である。

【0018】

ＭＯＳトランジスタ１００に用いられるｎ型不純物は、例えば、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、及びＯ（酸素）のうちの１種類以上の元素を含む。例えば、ｎ型不純物として、Ｓｉ元素が用いられる。ＭＯＳトランジスタ１００に用いられるｐ型不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）及びＺｎ（亜鉛）のうちの１種類以上の元素を含む。例えば、ｐ型不純物として、Ｍｇ元素が用いられる。

【0019】

ｎ＋型のソース領域４１と、ｎ＋型のドレイン領域４２は、ＧａＮ層１３に設けられている。ソース領域４１及びドレイン領域４２は、ＧａＮ系半導体層１０の上面１０ａに露出しており、かつ、ＧａＮ系半導体層１０の上面１０ａからＧａＮ層１３の底部よりも浅い位置（例えば、上面から０．１μｍの深さ位置）まで設けられている。図１に示すように、ソース領域４１及びドレイン領域４２は、Ｘ軸方向において互いに離れている。ＧａＮ層１３において、ソース領域４１とドレイン領域４２とに挟まれた領域４５に、ＭＯＳトランジスタ１００のチャネルが形成される。以下、領域４５をチャネル領域という。

【0020】

ゲート絶縁膜２０は、ＧａＮ層１３上に設けられている。例えば、ゲート絶縁膜２０は、ソース領域４１とドレイン領域４２とに挟まれたチャネル領域４５上と、ソース領域４１の一部上と、ドレイン領域４２の一部上とに連続して設けられている。ゲート絶縁膜２０は、例えばプラズマＣＶＤ（化学気相成長）で形成された酸化シリコン膜である。

【0021】

ゲート絶縁膜２０が酸化シリコン膜である場合、その膜厚は、パワー半導体デバイスに求められる耐圧の観点から、３０ｎｍ以上であることが好ましく、１００ｎｍ程度であることがより好ましい。詳しく説明すると、パワー半導体デバイスのゲートには、３０Ｖ程度の電圧に耐えることが要求される。酸化シリコン膜の絶縁破壊電界は、約１０ＭＶ／ｃｍである。このため、ゲート絶縁膜２０として酸化シリコン膜を用いる場合は、３０Ｖ程度の耐圧を得るために、ゲート絶縁膜２０の厚さを３０ｎｍ程度にする必要がある。さらに、ゲート絶縁膜２０の耐圧に３倍程度の余裕を持たせることを考慮すると、ゲート絶縁膜２０の膜厚は１００ｎｍ程度にする必要がある。

【0022】

ゲート電極３０は、ゲート絶縁膜２０上に設けられている。ゲート電極３０は、ソース電極５１及びドレイン電極５２からそれぞれ離れている。ゲート電極３０、ソース電極５１及びドレイン電極５２の各々は、例えばアルミニウム（Ａｌ）又はＡｌ合金で構成されており、厚さは１００ｎｍである。

【0023】

ゲート絶縁膜２０について、より具体的に説明する。図２は、図１に示したＭＯＳトランジスタ１００において、ゲート絶縁膜２０とＧａＮ層１３との界面付近を拡大して示す断面図である。図２に示すように、ゲート絶縁膜２０は、ＳｉＯ_Ｘ層２１と、ＳｉＯ_Ｘ層上に設けられたＳｉＯ_２層２２とを有する。ＳｉＯ_Ｘ層２１におけるＸは、０より大きく、２より小さい値である（０＜Ｘ≦２）。ＳｉＯ_Ｘ層２１は、ＳｉＯ_２層２２よりも薄い。ＳｉＯ_Ｘ層２１の厚さは０．３ｎｍ以上２．４ｎｍ以下であり、ＳｉＯ_２層２２の厚さは３０ｎｍ以上である。後述するように、ＳｉＯ_Ｘ層２１は、ゲート絶縁膜２０をプラズマＣＶＤで成膜する際に、ＧａＮ層１３上に予め形成された薄膜のシリコン（Ｓｉ）層が酸素ラジカル又は酸素イオンによって酸化されることにより形成される。

【0024】

ＧａＮ層１３において、ＳｉＯ_Ｘ層２１との界面付近には、ガリウム酸化物層（本発明の「ガリウム系酸化物層」の一例；以下、Ｇａ酸化物層）１３１が形成されていてもよい。Ｇａ酸化物層１３１は、ＧａＮ層１３とＳｉＯ_Ｘ層２１との界面付近に位置し、ＧａＮ層１３からＳｉＯ_Ｘ層２１へ組成が移り変わる遷移層である。ＧａＮ層１３とＳｉＯ_Ｘ層２１とが混合していてもよい。

【0025】

例えば、ＧａＮ層１３上に予め形成された薄膜のＳｉ層が全て酸化されて無くなり、ＧａＮ層１３とＳｉＯ_Ｘ層２１とが混合状態にあってもよい。この混合状態にある層が、Ｇａ酸化物層１３１であってもよい。Ｓｉ層が無くなり、ＧａＮ層１３とＳｉＯ_Ｘ層２１とが混合状態にあると、良好な特性が得られる。

【0026】

Ｇａ酸化物層１３１は、例えば、ＧａＮ層１３の上面が酸素ラジカル又は酸素イオンによって酸化されることにより形成される。Ｇａ酸化物層１３１は、例えば、Ｇａ元素の原子数及びＯ元素の原子数の比率が１：１であるＧａＯと、当該比率が１：２であるＧａＯ_２と、当該比率が２：３であるＧａ_２Ｏ_３とのうちのいずれか１つ以上を含んでよい。なお、Ｇａ酸化物層１３１は、Ｇａ及びＯに加えて、他の元素（Ｓｉ、Ａｌ、Ｎ、Ｃ及びＨ等のいずれか一種類以上の元素）を含んでもよい。

【0027】

ＭＯＳトランジスタ１００の移動度特性とストレス電圧特性との観点から、Ｇａ酸化物層１３１の厚さは薄いことが好ましく、０．７ｎｍ以下であることがより好ましい。詳しく説明すると、ＭＯＳトランジスタ１００の移動度は、ゲート絶縁膜２０とＧａＮ層１３との界面に形成されるＧａ酸化物層１３１の厚さに依存する。ＭＯＳトランジスタ１００の移動度は、Ｇａ酸化物層１３１の厚さが薄いほど、大きくなる傾向がある。このため、Ｇａ酸化物層１３１の厚さは薄いことが好ましく、膜厚の測定限界に近い０．７ｎｍ以下であることがより好ましい。

【0028】

また、ＭＯＳトランジスタ１００のゲートには最大で３０Ｖ程度の電圧がかかる。ＭＯＳトランジスタでは、この正電圧ストレスによって電子蓄積が発生し、その結果として、ドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係（以下、Ｉｄ－Ｖｇ特性という）にヒステリシスが発生する。Ｉｄ－Ｖｇ特性のヒステリシスは、トランジスタ特性が変化することを意味するため、これを低減することが重要である。Ｉｄ－Ｖｇ特性のヒステリシスは、ゲート絶縁膜２０とＧａＮ層１３との界面に形成されるＧａ酸化物層１３１の厚さに依存し、Ｇａ酸化物層１３１の厚さが厚くなるほど大きくなる傾向がある。したがって、この観点からも、Ｇａ酸化物層１３１の厚さは薄いことが好ましく、膜厚の測定限界に近い０．７ｎｍ以下であることがより好ましい。

【0029】

（製造方法）
次に、本発明の実施形態１に係るＭＯＳトランジスタ１００の製造方法を説明する。図３Ａから図３Ｅは、本発明の実施形態１に係るＭＯＳトランジスタ１００の製造方法を工程順に示す断面図である。ＭＯＳトランジスタ１００は、成膜装置（エピタキシャル成長装置、プラズマＣＶＤ装置、スパッタ装置等を含む）、露光装置、エッチング装置、イオン注入装置など、各種の装置によって製造される。以下、これらの装置を、製造装置と総称する。

【0030】

図３Ａに示すように、製造装置は、ｎ＋型のＧａＮ基板１１上にｎ型のＧａＮ層１２とｐ型のＧａＮ層１３とを順次エピタキシャル形成する。これにより、ＧａＮ系半導体層１０が完成する。

【0031】

次に、図３Ｂに示すように、製造装置は、ｐ型のＧａＮ層１３にｎ＋型のソース領域４１及びｎ＋型のドレイン領域４２を形成する。例えば、製造装置は、ソース領域４１及びドレイン領域４２形成用の開口を有するレジストマスクをＧａＮ層１３上に形成し、このレジストマスクを介してＧａＮ層１３にＳｉなどのｎ型不純物をイオン注入する。次に、製造装置は、レジストマスクを除去する。そして、製造装置は、窒素（Ｎ２）ガスなどの不活性ガス雰囲気中で、ＧａＮ系半導体層１０に熱処理を施して、ＧａＮ層１３にイオン注入されたｎ型不純物を活性化させる。これにより、ソース領域４１及びドレイン領域４２が形成される。

【0032】

次に、図３Ｃに示すように、製造装置は、プラズマＣＶＤ法を用いて、ＳｉＯ_Ｘ層２１とＳｉＯ_２層２２とを含む積層構造のゲート絶縁膜２０をＧａＮ層１３上に形成する。ゲート絶縁膜２０の形成方法については、後で図４Ａから図４Ｃ及び図５を参照しながら説明する。次に、図３Ｄに示すように、製造装置は、ゲート絶縁膜２０を部分的にエッチングして除去し、ソース電極５１及びドレイン電極５２（図１参照）が形成される領域をゲート絶縁膜２０下から露出させる。

【0033】

次に、図３Ｄに示すように、製造装置は、ゲート電極３０、ソース電極５１及びドレイン電極５２を形成する。例えば、製造装置は、ゲート絶縁膜２０が部分的に形成されたＧａＮ層１３上にアルミニウム（Ａｌ）膜又はＡｌ合金膜を電子ビーム（ＥＢ）蒸着し、蒸着したＡｌ膜又はＡｌ合金膜を部分的にエッチングする。これにより、ゲート電極３０、ソース電極５１及びドレイン電極５２を形成する。以上の工程を経て、図１に示したＭＯＳトランジスタ１００が完成する。

【0034】

次に、図３Ｃに示したゲート絶縁膜２０の形成工程について、より具体的に説明する。図４Ａから図４Ｃは、本発明の実施形態１に係るゲート絶縁膜２０の形成方法を工程順に示す断面図である。図４Ａにおいて、製造装置は、ソース領域４１及びドレイン領域４２が形成されたＧａＮ層１３の上面（ＧａＮ系半導体層１０の上面１０ａ）を希フッ酸等でエッチングして、酸化膜を除去する。次に、製造装置は、減圧されたチャンバ内にＧａＮ系半導体層１０を配置し、このチャンバ内で、モノシラン（ＳｉＨ_４）を原料ガスとするプラズマＣＶＤ（本発明の「第１プラズマＣＶＤ」の一例）を行う。この原料ガスは、酸素（Ｏ_２）、水（Ｈ_２Ｏ）又はオゾン（Ｏ_３）などの酸化種は含まない。これにより、図４Ｂに示すように、製造装置は、ＧａＮ層１３上に極薄のＳｉ層１５を形成する。Ｓｉ層１５の膜厚は、例えば、０．２ｍｍ以上１．６ｍｍ以下である。以下、Ｓｉ層１５を形成するプラズマＣＶＤの原料ガスを、第１原料ガスという。

【0035】

次に、製造装置は、減圧された上記のチャンバ内で、モノシラン（ＳｉＨ_４）及び酸素（Ｏ_２）を原料ガスとするプラズマＣＶＤ（本発明の「第２プラズマＣＶＤ」の一例）を行う。これにより、図４Ｃに示すように、製造装置は、Ｓｉ層１５を酸化してＳｉＯ_Ｘ層２１を形成するとともに、ＳｉＯ_Ｘ層２１上にＳｉＯ_２層２２を形成する。この工程では、チャンバ内に供給されるＯ_２ガスは励起されて酸素ラジカル又は酸素イオンとなり、酸素ラジカル又は酸素イオンがＳｉ層１５を酸化してＳｉＯ_Ｘ層２１を形成する。ＳｉＯ_Ｘ層２１によって、ＧａＮ層１３の表面が保護される。また、チャンバ内において、ＳｉＨ_４ガスとＯ_２ガスとが反応して、ＳｉＯ_Ｘ層２１上にＳｉＯ_２層２２が形成される。以下、ＳｉＯ_Ｘ層２１及びＳｉＯ_２層２２を形成するプラズマＣＶＤの原料ガスを、第２原料ガスという。

【0036】

なお、上記の製造方法では、酸素ラジカル又は酸素イオンによって、ＧａＮ層１３の最表面が酸化されてもよい。これにより、ＧａＮ層１３において、ゲート絶縁膜２０との界面付近に、Ｇａ酸化物層１３１が形成されていてもよい。Ｇａ酸化物層１３１の膜厚は、例えば０．７ｎｍ以下である。

【0037】

また、ＳｉＯ_２層２２の成膜後も、Ｓｉ層１５の一部は残存していてもよい。この場合、Ｓｉ層１５は、ＳｉＯ_Ｘ層２１とＧａＮ層１３との間、又は、ＳｉＯ_Ｘ層２１とＧａ酸化物層１３１との間に残される。

【0038】

図５は、本発明の実施形態１に係るゲート絶縁膜２０の成膜シーケンスを示すタイムチャートである。図５の横軸は時間である。図５において、時間Ｔ１は、チャンバに接続するモノシラン（ＳｉＨ_４）供給用の配管のバルブが開き、チャンバ内へのＳｉＨ_４ガスの供給量が所定量に到達するタイミングを示す。時間Ｔ０は、チャンバに接続する不活性ガス供給用の配管のバルブが開き、チャンバ内への不活性ガスの供給量が所定量に到達するタイミングを示す。不活性ガスによってチャンバ内の圧力が調整されるため、時間Ｔ２は自動圧力制御弁によりチャンバ内の圧力が所定値に到達するタイミングを示す。不活性ガスとして、例えばアルゴン（Ａｒ）が用いられる。時間Ｔ３は、チャンバ内での放電（すなわち、プラズマ生成）が開始するタイミングを示す。時間Ｔ４は、チャンバに接続する酸素（Ｏ_２）供給用の配管のバルブが開き、チャンバ内へのＯ_２ガスの供給量が所定量に到達するタイミングを示す。時間Ｔ５は、チャンバ内での放電が停止するタイミングを示す。時間Ｔ６は、Ｏ_２供給用の配管のバルブと、ＳｉＨ_４供給用の配管のバルブとが同時に閉じるタイミングを示す。時間Ｔ７は、自動圧力制御弁を開放するタイミングを示す。時間Ｔ８は、不活性ガス供給用の配管のバルブを閉じるタイミングを示す。

【0039】

図５に示す成膜シーケンスでは、時間Ｔ３からＴ４間に、Ｓｉ層１５（図４Ｂ参照）が形成される。また、時間Ｔ４からＴ５の間に、ＳｉＯ_Ｘ層２１とＳｉＯ_２層２２とが形成される。時間Ｔ４からＴ５の間の初期段階でＳｉＯ_Ｘ層２１が形成され、その後、ＳｉＯ_２層２２が形成される。

【0040】

図５に示すように、プラズマＣＶＤの原料ガスとして、ＳｉＨ_４及びＯ_２が用いられる。また、不活性ガスとして、Ａｒが用いられる。原料ガスに有機金属ガスを含まないため、ＳｉＯ_Ｘ層２１及びＳｉＯ_２層２２の各々における不純物炭素はゼロ（０）又はゼロに近い値（すなわち、測定限界値以下）となっている。例えば、ＳｉＯ_Ｘ層２１及びＳｉＯ_２層２２の各々において、炭素（Ｃ）濃度は、それぞれ、４×１０^１７ｃｍ^－３以下となっている。

【0041】

以上説明したように、本発明の実施形態１に係るＭＯＳトランジスタ１００の製造方法は、ＧａＮ系半導体層１０上にゲート絶縁膜２０を形成する工程、を備える。ゲート絶縁膜２０を形成する工程は、大気から遮断された雰囲気中（例えば、減圧されたチャンバ内）でＧａＮ系半導体層１０上にＳｉ層１５を成膜する工程と、チャンバ内の減圧雰囲気を維持したままＳｉ層１５上にＳｉＯ_２層２２を成膜する工程と、を含む。

【0042】

これによれば、ＳｉＯ_２層２２を成膜する際に、Ｓｉ層１５の少なくとも一部が酸化されてＳｉＯ_Ｘ層２１（Ｘ=＜２）が形成される。これにより、ＧａＮ系半導体層１０の上面１０ａをＳｉＯ_Ｘ層２１で保護することができ、上面１０ａの酸化を抑制することができる。ＧａＮ系半導体層１０の上面１０ａにおけるＧａ酸化物層１３１の形成を抑制できるため、Ｇａ酸化物層１３１に起因する、ＭＯＳトランジスタ１００の特性の劣化（例えば、チャネル移動度の低下や、Ｉｄ－Ｖｇ特性のヒステリシスなど）を抑制することができる。

【0043】

また、上記の製造方法において、Ｓｉ層１５を成膜する工程では、第１原料ガスを用いるプラズマＣＶＤを行ってＳｉ層１５を成膜してもよい。ＳｉＯ_２層を成膜する工程では、プラズマＣＶＤを行ってＳｉＯ_２層を成膜してもよい。ＳｉＯ_２層を成膜するプラズマＣＶＤの原料ガス（第２原料ガス）は、Ｓｉ層１５を酸化する酸化種を含んでもよい。これによれば、プラズマＣＶＤにおいて、原料ガスを切り替えることによって、ＳｉＯ_Ｘ層２１とＳｉＯ_２層２２とを連続して形成することができるので、ゲート絶縁膜２０の製造が容易である。また、チャンバ内を大気開放せずにＳｉＯ_Ｘ層２１とＳｉＯ_２層２２とを連続して形成することができるため、ＳｉＯ_Ｘ層２１とＳｉＯ_２層２２との間への不純物の混入を防ぐことができる。これにより、ＭＯＳトランジスタ１００の特性劣化をさらに抑制することができる。

【0044】

また、Ｓｉ層１５を成膜する工程では、Ｓｉ層１５を０．２ｎｍ以上１．６ｎｍ以下の厚さに成膜してもよい。本発明者が行った実験では、Ｓｉ層１５を０．２ｎｍ以上成膜することによって、Ｇａ酸化物層１３１の形成を抑制することができた。また、Ｓｉ層を１．６ｎｍ以下の厚さに成膜することによって、ＳｉＯ_２層２２の成膜時にＳｉ層１５のほぼ全てを酸化することができた。

【0045】

なお、Ｓｉ層１５の成膜時の厚さＴｓｉ１とＧａ酸化物層１３１の厚さとの関係は、ゲート絶縁膜２０の成膜に用いるプラズマＣＶＤ装置や、プラズマＣＶＤの処理条件（例えば、原料ガスの流量、高周波電力など）によって異なることが考えられる。このため、装置や処理条件ごとに、Ｓｉ層１５の成膜時の厚さＴｓｉ１とＧａ酸化物層１３１の厚さとの関係を予め調べておき、Ｇａ酸化物層１３１の厚さが許容される範囲に収まるようにＳｉ層１５の成膜時の厚さＴｓｉ１の下限値を設定してもよい。

【0046】

また、Ｓｉ層１５の成膜時の厚さＴｓｉ１と、ＳｉＯ_２層２２を成膜したあとのＳｉ層１５の残厚Ｔｓｉ２との関係も、ゲート絶縁膜２０の成膜に用いるプラズマＣＶＤ装置や、プラズマＣＶＤの処理条件（例えば、原料ガスの流量、高周波電力など）によって異なることが考えられる。このため、装置や処理条件ごとに、Ｓｉ層１５の成膜時の厚さＴｓｉ１と残厚Ｔｓｉ２との関係を調べておき、残厚Ｔｓｉ２が許容される範囲に収まるようにＳｉ層１５の成膜時の厚さＴｓｉ１の上限値を設定してもよい。

【0047】

本発明者が行った実験では、Ｇａ酸化物層１３１だけでなく、Ｓｉ層１５についても、残厚Ｔｓｉ２が大きいほど、正電圧ストレスによる電子蓄積密度が上昇する傾向がある。正電圧ストレスによる電子蓄積密度を低減し、Ｉｄ－Ｖｇ特性のヒステリシスを低減する観点から、Ｓｉ層１５の残厚Ｔｓｉ２はできるだけ薄いことが好ましい。

【0048】

本発明の実施形態１に係るＭＯＳトランジスタ１００は、ＧａＮ系半導体層１０上に設けられたゲート絶縁膜２０、を備える。ゲート絶縁膜２０は、ＳｉＯ_２層２２と、ＳｉＯ_２層２２とＧａＮ系半導体層１０との間に設けられたＳｉＯ_Ｘ層２１（０＜Ｘ≦２）と、を有する。これによれば、ＧａＮ系半導体層１０の上面１０ａはＳｉＯ_Ｘ層で保護され、上面１０ａにおけるＧａ酸化物層１３１の形成が抑制される。これにより、Ｇａ酸化物層１３１に起因する、ＭＯＳトランジスタ１００の特性の劣化（例えば、チャネル移動度の低下や、Ｉｄ－Ｖｇ特性のヒステリシスなど）を抑制することができる。

【0049】

（変形例）
上記の実施形態１では、Ｓｉ層１５（図４Ｂ参照）を形成するプラズマＣＶＤの原料ガス（第１原料ガス）として、ＳｉＨ_４を含み、酸化種は含まないガスを用いることを説明した。しかしながら、本発明の実施形態において、第１原料ガスはこれに限定されない。第１原料ガスは、ジシラン（Ｓｉ_２Ｈ_６）を含んでもよいし、ＳｉＨ_４及びＳｉ_２Ｈ_６の両方を含んでもよい。本発明の実施形態では、ＳｉＨ_４及びＳｉ_２Ｈ_６の少なくとも一方を含み、酸化種は含まない第１原料ガスを用いて、Ｓｉ層１５を形成してよい。

【0050】

また、上記の実施形態１では、ＳｉＯ_Ｘ層２１及びＳｉＯ_２層２２（図４Ｃ参照）を形成するプラズマＣＶＤの原料ガス（第２原料ガス）として、ＳｉＨ_４とＯ_２とを含むガスを用いることを説明した。しかしながら、本発明の実施形態において、第２原料ガスはこれに限定されない。第２原料ガスは、Ｓｉ_２Ｈ_６とＯ_２とを含んでもよいし、ＳｉＨ_４及びＳｉ_２Ｈ_６の両方と、Ｏ_２とを含んでもよい。また、第２原料ガスに含まれる酸化種は、Ｏ_２に限定されない。第２原料ガスに含まれる酸化種は、Ｏ_２に加えてＨ_２Ｏ又はＯ_３の少なくとも１つ以上を含んでいてもよいし、Ｏ_２に代えてＨ_２Ｏ又はＯ_３の少なくとも１つ以上を含んでいてもよい。本発明の実施形態では、酸化種として、Ｏ_２、Ｈ_２Ｏ及びＯ_３の少なくとも１つ以上を含む第２原料ガスを用いて、ＳｉＯ_Ｘ層２１及びＳｉＯ_２層２２を形成してよい。

【0051】

また、上記の実施形態１では、ＭＯＳトランジスタ１００が横型トランジスタである場合を説明した。しかしながら、本発明の実施形態において、窒化物半導体装置が備えるＭＯＳトランジスタは、横型に限定されず、縦型であってもよい。縦型のＭＯＳトランジスタは、ＧａＮ系半導体層１０の上面１０ａ側にソース電極５１及びドレイン電極５２の一方を有し、ＧａＮ系半導体層１０の下面１０ｂ側にソース電極５１及びドレイン電極５２の他方を有する。このような場合であっても、縦型のＭＯＳトランジスタが上記のゲート絶縁膜２０を備えることによって、横型のＭＯＳトランジスタ１００の場合と同様の効果を奏する。

【0052】

（実施形態２）
上記の実施形態１では、本発明の実施形態に係る窒化物半導体装置が、パワー半導体デバイスであり、図１に示すＭＯＳトランジスタ１００を備えることを説明した。しかしながら、本発明の実施形態に係る窒化物半導体装置は、これに限定されない。窒化物半導体装置は、図６に示すＭＯＳキャパシタ２００を備えてもよい。

【0053】

図６は、本発明の実施形態２に係るＭＯＳキャパシタ２００の構成例を示す断面図である。図６に示すように、ＭＯＳキャパシタ２００は、ＧａＮ系半導体層１０Ａ（本発明の「窒化ガリウム系半導体層」の一例）と、ＧａＮ系半導体層１０Ａの上面１０Ａａ上に設けられたゲート絶縁膜２０と、ゲート絶縁膜２０上に設けられたゲート電極３０と、ＧａＮ系半導体層１０Ａの下面１０Ａｂ側に設けられた裏面電極６０と、を備える。例えば、裏面電極６０は、Ａｌ又はＡｌ合金で構成されており、ＧａＮ系半導体層１０Ａの下面１０Ａｂとオーミック接触している。

【0054】

ＧａＮ系半導体層１０Ａを構成する基板及び層の各々はＧａＮである。例えば、ＧａＮ系半導体層１０Ａは、ｎ＋型のＧａＮ基板１１と、ｎ型のＧａＮ層１２とを有する。なお、ＧａＮ系半導体層１０Ａを構成する基板及び層の各々は、ＧａＮを主成分とし、アルミニウム（Ａｌ）元素及びインジウム（Ｉｎ）元素の１以上の元素をさらに含んでもよい。

【0055】

実施形態２においても、ゲート絶縁膜２０の構成は、実施形態１で図１及び図２を参照しながら説明した構成と同様である。また、ゲート絶縁膜２０の製造方法は、実施形態１で図４Ａから図４Ｃ、図５を参照しながら説明した製造方法と同様である。

【0056】

ＧａＮ層１２において、ＳｉＯ_Ｘ層２１との界面付近には、Ｇａ酸化物層１２１（本発明の「酸化物半導体層」の一例）が形成されていてもよい。Ｇａ酸化物層１２１は、ＧａＮ層１２とＳｉＯ_Ｘ層２１との界面付近に位置し、ＧａＮ層１２からＳｉＯ_Ｘ層２１へ組成が移り変わる遷移層である。Ｇａ酸化物層１２１は、例えば、ＧａＮ層１２の上面が酸素ラジカル又は酸素イオンによって酸化されることにより形成される。Ｇａ酸化物層１２１は、例えば、Ｇａ元素の原子数及びＯ元素の原子数の比率が１：１であるＧａＯと、当該比率が１：２であるＧａＯ_２と、当該比率が２：３であるＧａ_２Ｏ_３とのうちのいずれか１つ以上を含んでよい。なお、Ｇａ酸化物層１２１は、Ｇａ及びＯに加えて、他の元素（Ｓｉ、Ａｌ、Ｎ、Ｃ及びＨ等のいずれか一種類以上の元素）を含んでもよい。

【0057】

以上説明したように、本発明の実施形態２に係るＭＯＳキャパシタ２００は、ＧａＮ系半導体層１０上に設けられたゲート絶縁膜２０、を備える。ゲート絶縁膜２０は、ＳｉＯ_２層２２と、ＳｉＯ_２層２２とＧａＮ系半導体層１０との間に設けられたＳｉＯ_Ｘ層２１（０＜Ｘ≦２）と、を有する。これによれば、ＧａＮ系半導体層１０の上面１０ａはＳｉＯ_Ｘ層で保護され、上面１０ａにおけるＧａ酸化物層１３１の形成が抑制される。これにより、Ｇａ酸化物層１３１に起因する、ＭＯＳキャパシタ２００の特性の劣化を抑制することができる。

【0058】

＜その他の実施形態＞
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。

【0059】

例えば、ゲート絶縁膜２０の形成方法はプラズマＣＶＤ法に限定されない。ゲート絶縁膜２０の形成方法は、原子層堆積法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）でもよい。例えば、製造装置は、ＡＬＤ法によりチャンバ内でＳｉ層１５を形成し、チャンバ内の雰囲気を大気開放せずに続けて、ＡＬＤ法によりＳｉＯ_２層２２を形成してもよい。このような方法であっても、ＳｉＯ_２層２２を形成する際に、Ｓｉ層１５を酸化してＳｉＯ_Ｘ層２１（０＜Ｘ≦２）を形成することができる。

【0060】

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。上記した実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0061】

１０、１０Ａ ＧａＮ系半導体層
１０ａ、１０Ａａ 上面
１０Ａｂ、１０ｂ 下面
１１ ＧａＮ基板
１２、１３ ＧａＮ層
１５ Ｓｉ層
２０ ゲート絶縁膜
２１ ＳｉＯ_Ｘ層
２２ ＳｉＯ_２層
３０ ゲート電極
４１ ソース領域
４２ ドレイン領域
４５ チャネル領域
５１ ソース電極
５２ ドレイン電極
６０ 裏面電極
１００ ＭＯＳトランジスタ
１２１、１３１ Ｇａ酸化物層
２００ ＭＯＳキャパシタ

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図4A】

【図4B】

【図4C】

【図5】

【図6】