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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-27
(45)【発行日】2024-07-05
(54)【発明の名称】撮像装置
(51)【国際特許分類】
H01L 27/146 20060101AFI20240628BHJP
【ＦＩ】
H01L27/146 A
H01L27/146 E
【請求項の数】
19
(21)【出願番号】P 2021501693
(86)(22)【出願日】2020-01-16
(86)【国際出願番号】 JP2020001201
(87)【国際公開番号】W WO2020170658
(87)【国際公開日】2020-08-27
【審査請求日】2022-10-25
(31)【優先権主張番号】P 2019030766
(32)【優先日】2019-02-22
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】314012076
【氏名又は名称】パナソニックＩＰマネジメント株式会社
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(74)【代理人】
【識別番号】100137235
【弁理士】
【氏名又は名称】寺谷 英作
(74)【代理人】
【識別番号】100131417
【弁理士】
【氏名又は名称】道坂 伸一
(72)【発明者】
【氏名】佐藤 好弘
(72)【発明者】
【氏名】高見 義則
【審査官】柴山 将隆
(56)【参考文献】
【文献】特開昭６２－０１６５６５（ＪＰ，Ａ）
【文献】特開２０１６－１２７０５８（ＪＰ，Ａ）
【文献】国際公開第２０１２／１７６３９０（ＷＯ，Ａ１）
【文献】国際公開第２０１３／１９０７５９（ＷＯ，Ａ１）
【文献】特開２０１９－０２４０７５（ＪＰ，Ａ）
【文献】特開２０１６－０６３２１６（ＪＰ，Ａ）
【文献】特開平０６－２６８９２４（ＪＰ，Ａ）
【文献】国際公開第２０１６／１９４６５３（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
(57)【特許請求の範囲】
【請求項1】
第２導電型の半導体層を含む半導体基板と、入射光を電荷に変換する光電変換部と、
前記半導体層中に位置し、前記電荷が蓄積される、前記第２導電型と異なる第１導電型の第１不純物領域と、
前記半導体層中に位置し、前記第１不純物領域に隣接する前記第１導電型の第２不純物領域と、
前記半導体層中に位置し、平面視において前記第１不純物領域と前記第２不純物領域との間に位置し、前記第２導電型の第３不純物領域と、
前記半導体層上に位置し、前記第３不純物領域に電気的に接続され、前記第２導電型の半導体を含む第１コンタクトと、
を備え、
前記第２不純物領域と前記半導体層との間のｐｎ接合には逆方向バイアスが印加され、
前記第３不純物領域の前記半導体基板表面に位置する部分における前記第２導電型の不純物濃度は、前記第３不純物領域の前記半導体基板表面より下方に位置する部分における前記第２導電型の不純物濃度よりも大きい、
撮像装置。
【請求項2】
前記第１コンタクト内の前記第２導電型の不純物濃度は、前記第３不純物領域の前記半導体基板表面より下方に位置する部分における前記第２導電型の不純物濃度よりも大きい、請求項１に記載の撮像装置。
【請求項3】
前記第１コンタクトに電圧を供給する電圧供給回路、及び前記半導体層中に位置し、前記第２導電型のウェル領域をさらに備え、前記第１不純物領域、前記第２不純物領域、および、前記第３不純物領域は、前記ウェル領域内に位置する、
請求項１または２に記載の撮像装置。
【請求項4】
第１画素をさらに備え、前記第１画素は、前記第１不純物領域、前記第２不純物領域、前記第３不純物領域、及び前記第１コンタクトを含む、
請求項１から３のいずれか一項に記載の撮像装置。
【請求項5】
第１画素と、前記第１画素に隣接する第２画素と、をさらに備え、前記第１画素は、前記第１不純物領域を含み、
前記第２画素は、前記第２不純物領域を含む、
請求項１から３のいずれか一項に記載の撮像装置。
【請求項6】
第１画素と、前記第１画素に隣接する第２画素と、をさらに備え、前記第１画素は、前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域と、前記第１コンタクトと、を含み、
前記第２画素は、前記半導体基板中に位置し、前記第１導電型の第４不純物領域と、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第４不純物領域との間に位置し、前記第２導電型の第５不純物領域と、
前記半導体基板上に位置し、前記第５不純物領域に電気的に接続され、前記第２導電型の半導体を含む第２コンタクトと、を含む、
請求項１から３のいずれか一項に記載の撮像装置。
【請求項7】
前記第１不純物領域と前記第２不純物領域とは電気的に接続されない、請求項１から６のいずれか一項に記載の撮像装置。
【請求項8】
前記第２不純物領域をソースおよびドレインの一方として有し、前記第１不純物領域の電位に応じた信号を検出する第１トランジスタを備える、請求項１から７のいずれか一項に記載の撮像装置。
【請求項9】
前記第１トランジスタは、前記第１不純物領域と電気的に接続するゲート電極を有する、請求項８に記載の撮像装置。
【請求項10】
前記第３不純物領域は、前記半導体基板の表面に接する、請求項１から９のいずれか一項に記載の撮像装置。
【請求項11】
第２導電型の半導体層を含む半導体基板と、入射光を電荷に変換する光電変換部と、
前記半導体層中に位置し、前記電荷が蓄積される、前記第２導電型とは異なる第１導電型の第１不純物領域と、
前記半導体層中に位置し、前記第１不純物領域に隣接する前記第１導電型の第２不純物領域と、
前記半導体層中に位置し、平面視において前記第１不純物領域と前記第２不純物領域との間に位置し、前記第１導電型の第６不純物領域と、
前記半導体層上に位置し、前記第６不純物領域に電気的に接続され、前記第１導電型の半導体を含む第３コンタクトと、
前記半導体層中に位置し、平面視において前記第１不純物領域と前記第６不純物領域との間、および、平面視において前記第２不純物領域と前記第６不純物領域との間に位置し、前記第２導電型の第７不純物領域と、
を備え、
前記第２不純物領域と前記半導体層との間のｐｎ接合には逆方向バイアスが印加される、
撮像装置。
【請求項12】
第１画素と、前記第１画素に隣接する第２画素と、をさらに備え、前記第１画素は、前記第１不純物領域を含み、
前記第２画素は、前記第２不純物領域を含む、
請求項１１に記載の撮像装置。
【請求項13】
第１画素と、前記第１画素に隣接する第２画素と、をさら備え、前記第１画素は、前記第１不純物領域と、前記第２不純物領域と、
前記第６不純物領域と、前記第７不純物領域と、前記第３コンタクトと、を含み、
前記第２画素は、
前記半導体基板中に位置し、前記第１導電型の第４不純物領域と、
前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第４不純物領域との間に位置し、前記第１導電型の第８不純物領域と、
前記半導体基板上に位置し、前記第８不純物領域に電気的に接続され、前記第１導電型の半導体を含む第４コンタクトと、
前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第８不純物領域との間、および、平面視において前記第４不純物領域と前記第８不純物領域との間に位置し、前記第２導電型の第９不純物領域と、を含む、
請求項１１に記載の撮像装置。
【請求項14】
前記半導体基板中に位置し、前記第２導電型の第１領域と、前記第１領域上の全面を覆い、前記第１導電型の第２領域と、をさらに備え、
請求項１１に記載の撮像装置。
【請求項15】
前記第１不純物領域と前記第２不純物領域とは電気的に接続されない、請求項１１から１４のいずれか一項に記載の撮像装置。
【請求項16】
前記第２不純物領域をソースおよびドレインの一方として有し、前記第１不純物領域の電位に応じた信号を検出する第１トランジスタを備える、請求項１１から１５のいずれか一項に記載の撮像装置。
【請求項17】
前記第１トランジスタは、前記第１不純物領域と電気的に接続するゲート電極を有する、請求項１６に記載の撮像装置。
【請求項18】
前記第６不純物領域は、前記半導体基板の表面に接する、請求項１１から１７のいずれか一項に記載の撮像装置。
【請求項19】
前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１から１８のいずれか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像装置に関する。
【背景技術】
【0002】
デジタルカメラなどにＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
【0003】
他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が、例えば特許文献１及び２において提案されている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって発生した電荷が、電荷蓄積領域（「フローティングディフュージョン」と呼ばれる）に蓄積される。電荷蓄積領域に蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
【先行技術文献】
【特許文献】
【0004】
【文献】国際公開第２０１４／００２３３０号
【文献】国際公開第２０１２／１４７３０２号
【発明の概要】
【発明が解決しようとする課題】
【0005】
画像を表現する信号電荷とは異なる電荷が、信号電荷を一時的に保持する拡散領域へ流入すると、ノイズの原因となり得る。ノイズは、得られる画像を劣化させる。このような意図しない電荷の移動を抑制できると有益である。以下では、このような、意図しない電荷の移動をリーク電流と表現することがある。
【課題を解決するための手段】
【0006】
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
【0007】
本開示の一態様に係る撮像装置は、半導体基板と、入射光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記光電変換部に電気的に接続され、第１導電型の不純物を含む第１不純物領域と、前記半導体基板中に位置し、前記第１導電型の不純物を含み、前記第１不純物領域とは異なる第２不純物領域と、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第２不純物領域との間に位置し、前記第１導電型とは異なる第２導電型の不純物を含む第３不純物領域と、前記半導体基板上に位置し、前記第３不純物領域に電気的に接続され、前記第２導電型の不純物を含む半導体を含む第１コンタクトと、を備える。
【0008】
また、本開示の他の一態様に係る撮像装置は、半導体基板と、入射光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記光電変換部に電気的に接続され、第１導電型の不純物を含む第１不純物領域と、前記半導体基板中に位置し、前記第１導電型の不純物を含み、前記第１不純物領域とは異なる第２不純物領域と、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第２不純物領域との間に位置し、前記第１導電型の不純物を含む第６不純物領域と、前記半導体基板上に位置し、前記第６不純物領域に電気的に接続され、前記第１導電型の不純物を含む半導体を含む第３コンタクトと、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第６不純物領域との間、および、平面視において前記第２不純物領域と前記第６不純物領域との間に位置し、前記第１導電型とは異なる第２導電型の不純物を含む第７不純物領域と、を備える。
【0009】
包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。
【0010】
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【発明の効果】
【0011】
本開示によれば、リーク電流が抑制された撮像装置を提供できる。
【図面の簡単な説明】
【0012】
【図1】本開示の第１の実施形態に係る撮像装置の例示的な構成を示す図である。
【図2】本開示の第１の実施形態に係る撮像装置の例示的な回路構成を示す図である。
【図3A】本開示の第１の実施形態に係る画素における各素子のレイアウトの一例を示す平面図である。
【図3B】本開示の第１の実施形態に係る画素の例示的な構成を示す模式的な断面図である。
【図5】電荷蓄積領域へのリーク電流の大きさについて、第１の実施形態と参考例とで比較して示す図である。
【図6】遮断構造に近い半導体基板の断面における電子電流分布について、第１の実施形態と参考例とで比較して示す図である。
【図7】本開示の第１の実施形態の第１の変形例に係る画素における各素子のレイアウトの一例を示す平面図である。
【図8A】本開示の第１の実施形態の第２の変形例に係る画素における各素子のレイアウトの一例を示す平面図である。
【図8B】本開示の第１の実施形態の第２の変形例に係る画素の例示的な構成を示す模式的な断面図である。
【図9】本開示の第１の実施形態の第３の変形例に係る画素における各素子のレイアウトの一例を示す平面図である。
【図10A】本開示の第１の実施形態の第４の変形例に係る画素の例示的な構成を示す模式的な断面図である。
【図10B】本開示の第１の実施形態の第４の変形例に係る画素の例示的な構成を示す模式的な断面図である。
【図11】本開示の第２の実施形態に係る撮像装置の例示的な回路構成を示す図である。
【図12】本開示の第２の実施形態に係る画素における各素子のレイアウトの一例を示す平面図である。
【図13】本開示の第３の実施形態に係る撮像装置の例示的な回路構成を示す図である。
【図14】本開示の第３の実施形態に係る画素における各素子のレイアウトの一例を示す平面図である。
【発明を実施するための形態】
【0013】
（本開示の概要）
本開示の一態様の概要は以下のとおりである。
本開示の一態様の概要は以下のとおりである。
【0014】
本開示の一態様に係る撮像装置は、半導体基板と、入射光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記光電変換部に電気的に接続され、第１導電型の不純物を含む第１不純物領域と、前記半導体基板中に位置し、前記第１導電型の不純物を含み、前記第１不純物領域とは異なる第２不純物領域と、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第２不純物領域との間に位置し、前記第１導電型とは異なる第２導電型の不純物を含む第３不純物領域と、前記半導体基板上に位置し、前記第３不純物領域に電気的に接続され、前記第２導電型の不純物を含む半導体を含む第１コンタクトと、を備える。
【0015】
これにより、少数キャリアが第２不純物領域から第１不純物領域に向かう拡散によって移動しようとしても、第１コンタクトの直下に形成された第３不純物領域によるポテンシャル障壁によって、その移動が妨げられる。また、逆極性の電荷との再結合によって少数キャリアが消滅する。すなわち、第１不純物領域への少数キャリアの移動が第３不純物領域によって遮断され、その結果、第１不純物領域への少数キャリアの混入によるリーク電流が抑制される。
【0016】
ここで、前記第１コンタクト内の前記第２導電型の不純物濃度は、前記第３不純物領域の前記半導体基板表面より下方に位置する部分における前記第２導電型の不純物濃度よりも大きくてもよい。
【0017】
これにより、第３不純物領域の半導体基板表面の不純物濃度をより高くすることができる。よって、第３不純物領域によるリーク電流の抑制をより確実なものにできる。
【0018】
また、前記撮像装置は、前記第１コンタクトに電圧を供給する電圧供給回路、及び前記半導体基板中に位置し、前記第２導電型の不純物を含むウェル領域をさらに備え、前記第１不純物領域、前記第２不純物領域、および、前記第３不純物領域は、前記ウェル領域内に位置してもよい。
【0019】
これにより、第１コンタクトに供給された電圧は、第３不純物領域を介してウェル領域に印加される。よって、第１コンタクトを基板コンタクトとして用いることができる。
【0020】
また、前記撮像装置は、第１画素をさらに備え、前記第１画素は、前記第１不純物領域、前記第２不純物領域、前記第３不純物領域、及び前記第１コンタクトを含んでもよい。
【0021】
また、前記撮像装置は、第１画素と、前記第１画素とは異なる第２画素と、をさらに備え、前記第１画素は、前記第１不純物領域を含み、前記第２画素は、前記第２不純物領域を含んでもよい。
【0022】
これにより、第３不純物領域は、画素間に位置することになる。よって、画素間における少数キャリアの混入によるリーク電流が抑制される。
【0023】
また、前記撮像装置は、第１画素と、前記第１画素とは異なる第２画素と、をさらに備え、前記第１画素は、前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域と、前記第１コンタクトと、を含み、前記第２画素は、前記半導体基板中に位置し、前記第１導電型の不純物を含む第４不純物領域と、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第４不純物領域との間に位置し、前記第２導電型の不純物を含む第５不純物領域と、前記半導体基板上に位置し、前記第５不純物領域に電気的に接続され、前記第２導電型の不純物を含む半導体を含む第２コンタクトと、を含んでもよい。
【0024】
これにより、隣接する２つの画素の境界にも、第１コンタクトおよび第３不純物領域と同様の第２コンタクトおよび第５不純物領域が形成される。よって、画素内だけでなく、画素間におけるリーク電流も抑制される。
【0025】
また、本開示の他の一態様に係る撮像装置は、半導体基板と、入射光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記光電変換部に電気的に接続され、第１導電型の不純物を含む第１不純物領域と、前記半導体基板中に位置し、前記第１導電型の不純物を含み、前記第１不純物領域とは異なる第２不純物領域と、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第２不純物領域との間に位置し、前記第１導電型の不純物を含む第６不純物領域と、前記半導体基板上に位置し、前記第６不純物領域に電気的に接続され、前記第１導電型の不純物を含む半導体を含む第３コンタクトと、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第６不純物領域との間、および、平面視において前記第２不純物領域と前記第６不純物領域との間に位置し、前記第１導電型とは異なる第２導電型の不純物を含む第７不純物領域と、を備える。
【0026】
これにより、少数キャリアが第２不純物領域から第１不純物領域に向かう拡散によって移動しようとしても、第３コンタクトの直下に形成された第６不純物領域によるポテンシャル障壁によって、その移動が妨げられる。さらに、素子分離領域としての第７不純物領域が設けられているので、逆極性の電荷との再結合によって少数キャリアが消滅する。すなわち、第１不純物領域への少数キャリアの移動が第３不純物領域及び第７不純物領域によって遮断され、その結果、第１不純物領域への少数キャリアの混入によるリーク電流が抑制される。
【0027】
ここで、前記第３コンタクト内の前記第１導電型の不純物濃度は、前記第６不純物領域の前記半導体基板表面より下方に位置する部分における前記第１導電型の不純物濃度よりも大きくてもよい。
【0028】
これにより、第６不純物領域の半導体基板表面の不純物濃度をより高くすることができる。よって、第６不純物領域によるリーク電流の抑制をより確実なものにできる。
【0029】
また、前記第３コンタクトに電圧を供給する電圧供給回路、及び前記半導体基板中に位置し、前記第２導電型の不純物を含むウェル領域をさらに備え、前記第１不純物領域、前記第２不純物領域、前記第６不純物領域、および、前記第７不純物領域は、前記ウェル領域内に位置してもよい。
【0030】
これにより、第３コンタクトに供給された電圧は、第６不純物領域を介してウェル領域に印加される。よって、第３コンタクトを基板コンタクトとして用いることができる。
【0031】
また、前記撮像装置は、第１画素と、前記第１画素とは異なる第２画素と、をさらに備え、前記第１画素は、前記第１不純物領域を含み、前記第２画素は、前記第２不純物領域を含んでもよい。
【0032】
これにより、第６不純物領域は、画素間に位置することになる。よって、画素間における少数キャリアの混入によるリーク電流が抑制される。
【0033】
また、前記撮像装置は、第１画素と、前記第１画素とは異なる第２画素と、をさら備え、前記第１画素は、前記第１不純物領域と、前記第２不純物領域と、前記第６不純物領域と、前記第７不純物領域と、前記第３コンタクトと、を含み、前記第２画素は、前記半導体基板中に位置し、前記第１導電型の不純物を含む第４不純物領域と、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第４不純物領域との間に位置し、前記第１導電型の不純物を含む第８不純物領域と、前記半導体基板上に位置し、前記第８不純物領域に電気的に接続され、前記第１導電型の不純物を含む半導体を含む第４コンタクトと、前記半導体基板中に位置し、平面視において前記第１不純物領域と前記第８不純物領域との間、および、平面視において前記第４不純物領域と前記第８不純物領域との間に位置し、前記第２導電型の不純物を含む第９不純物領域と、を含んでもよい。
【0034】
これにより、隣接する２つの画素の境界にも、第３コンタクトおよび第６不純物領域と同様の第４コンタクトおよび第８不純物領域が形成される。よって、画素内だけでなく、画素間におけるリーク電流も抑制される。
【0035】
また、前記撮像装置は、前記半導体基板中に位置し、前記第２導電型の不純物を含む第１領域と、前記第１領域上の全面を覆い、前記第１導電型の不純物を含む第２領域と、をさらに備え、前記ウェル領域は、前記第２領域上に位置してもよい。
【0036】
これにより、第２導電型の不純物を含む第１領域の全面を覆い、第１導電型の不純物を含む第２領域が設けられる。よって、第１領域または周辺回路からの少数キャリアの流入が抑制される。
【0037】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。また、図面が過度に複雑になることを避けるために、一部の要素の図示を省略することがある。
【0038】
また、図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、寸法比および外観などは実物と異なり得る。つまり、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。
【0039】
また、本明細書において、平行または一致などの要素間の関係性を示す用語、および、円形または矩形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
【0040】
また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構造における積層順を基に相対的な位置関係により規定される用語として用いる。具体的には、撮像装置の受光側を「上方」とし、受光側と反対側を「下方」とする。各部材の「上面」、「下面」についても同様に、撮像装置の受光側に対向する面を「上面」とし、受光側と反対側に対向する面を「下面」とする。なお、「上方」、「下方」、「上面」および「下面」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。また、本明細書において、「平面視」とは、半導体基板に垂直な方向から見たときのことを言う。
【0041】
【0042】
図１に示す例では、画素１０が、ｍ行ｎ列の複数の行および列に配列されている。ここで、ｍ、ｎは、独立して１以上の整数を表す。画素１０は、半導体基板６０に例えば２次元に配列されることにより、撮像領域Ｒ１を形成する。
【0043】
画素１０の数および配置は、図示する例に限定されない。例えば、撮像装置１００に含まれる画素１０の数は、１つであってもよい。この例では、各画素１０の中心が正方格子の格子点上に位置しているが、例えば、各画素１０の中心が、三角格子、六角格子などの格子点上に位置するように複数の画素１０を配置してもよい。例えば、画素１０を１次元に配列することにより、撮像装置１００をラインセンサとして利用し得る。
【0044】
図１に例示する構成において、周辺回路は、垂直走査回路４２、水平信号読み出し回路４４を含む。図１に例示するように、周辺回路は、付加的に、制御回路４６および電圧供給回路４８を含み得る。周辺回路が、信号処理回路、出力回路などをさらに含んでいてもかまわない。図１に示す例では、周辺回路に含まれる各回路は、半導体基板６０上に設けられている。ただし、周辺回路の一部が、画素１０の形成された半導体基板６０とは異なる他の基板上に配置されることもあり得る。
【0045】
垂直走査回路４２は、行走査回路とも呼ばれ、複数の画素１０の各行に対応して設けられたアドレス信号線３４との接続を有する。後述するように、複数の画素１０の各行に対応して設けられる信号線は、アドレス信号線３４に限定されず、垂直走査回路４２には、複数の画素１０の行ごとに複数の種類の信号線が接続され得る。水平信号読み出し回路４４は、列走査回路とも呼ばれ、複数の画素１０の各列に対応して設けられた垂直信号線３５との接続を有する。
【0046】
制御回路４６は、撮像装置１００の例えば外部から与えられる指令データ、クロックなどを受け取って撮像装置１００全体を制御する。典型的には、制御回路４６は、タイミングジェネレータを有し、垂直走査回路４２、水平信号読み出し回路４４、電圧供給回路４８などに駆動信号を供給する。図１中、制御回路４６から延びる矢印は、制御回路４６からの出力信号の流れを模式的に表現している。制御回路４６は、例えば１以上のプロセッサを含むマイクロコントローラによって実現され得る。制御回路４６の機能は、汎用の処理回路とソフトウェアとの組み合わせによって実現されてもよいし、このような処理に特化したハードウェアによって実現されてもよい。
【0047】
電圧供給回路４８は、電圧線３８を介して、各画素１０に所定の電圧を供給する。電圧供給回路４８は、特定の電源回路に限定されず、バッテリーなどの電源から供給された電圧を所定の電圧に変換する回路であってもよいし、所定の電圧を生成する回路であってもよい。電圧供給回路４８は、上述の垂直走査回路４２の一部であってもよい。図１において模式的に示すように、周辺回路を構成するこれらの回路は、撮像領域Ｒ１の外側の周辺領域Ｒ２に配置される。
【0048】
図２は、本開示の第１の実施形態に係る撮像装置１００の例示的な回路構成を模式的に示す。図２では、図面が複雑となることを避けるために、２行２列に配列された４つの画素１０Ａが代表して示されている。これら画素１０Ａの各々は、図１に示す画素１０の一例であり、光電変換部としての光電変換構造１２を有し、光電変換構造１２に電気的に接続された信号検出回路１４Ａを含む。後に図面を参照して詳しく説明するように、光電変換構造１２は、半導体基板６０の上方に配置された光電変換層を含む。すなわち、ここでは、撮像装置１００として積層型の撮像装置を例示する。
【0049】
光電変換構造１２は、光の入射を受けて正および負の電荷、典型的には、正孔－電子対を発生させる。光電変換構造１２は、半導体基板６０の上方に配置された光電変換層を含む光電変換構造、あるいは、半導体基板６０に形成されたフォトダイオードであり得る。なお、図２では、各画素１０Ａの光電変換構造１２が空間的に互いに分離されて示されているが、これは説明の便宜に過ぎず、複数の画素１０Ａの光電変換構造１２が互いに間隔をあけずに半導体基板６０上に連続的に配置されることもあり得る。各画素１０Ａが、光電変換構造１２として例えば半導体基板６０の上方に光電変換構造を有する場合、図１の撮像領域Ｒ１は、半導体基板６０のうち、光電変換構造によって覆われている領域として規定され得る。
【0050】
各画素１０Ａの光電変換構造１２は、蓄積制御線３１との接続を有する。撮像装置１００の動作時、蓄積制御線３１には所定の電圧が印加される。例えば、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置１００の動作時に蓄積制御線３１に例えば１０Ｖ程度の正電圧が印加され得る。以下では、信号電荷として正孔を利用する場合を例示する。
【0051】
図２に例示する構成において、信号検出回路１４Ａは、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６を含む。後に図面を参照して詳しく説明するように、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６は、典型的には、光電変換構造１２を支持する半導体基板６０に形成された電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。以下では、特に断りの無い限り、トランジスタとしてＮチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）を用いる例を説明する。なお、ＦＥＴの２つの拡散層のうちどちらがソースおよびドレインに該当するかは、ＦＥＴの極性およびその時点での電位の高低によって決定される。そのため、どちらがソースおよびドレインであるかはＦＥＴの作動状態によって変動しうる。
【0052】
図２において模式的に示すように、信号検出トランジスタ２２のゲートは、光電変換構造１２に電気的に接続されている。所定の電圧を動作時に蓄積制御線３１に印加することにより、例えば正孔を電荷蓄積ノードＦＤに信号電荷として蓄積することができる。ここで、電荷蓄積ノードＦＤは、信号検出トランジスタ２２のゲートを光電変換構造１２に接続するノードであり、後に図面を参照して説明するように、半導体基板６０に形成された不純物領域をその一部に含む。図示する例において、電荷蓄積ノードＦＤは、光電変換構造１２によって生成された電荷を一時的に保持する機能を有する。
【0053】
信号検出トランジスタ２２のドレインは、撮像装置１００の動作時に各画素１０Ａに例えば３．３Ｖ程度の電源電圧ＶＤＤを供給する電源配線３２に接続され、ソースは、アドレストランジスタ２４を介して垂直信号線３５に接続される。信号検出トランジスタ２２は、ドレインに電源電圧ＶＤＤの供給を受けることにより、電荷蓄積ノードＦＤに蓄積された信号電荷の量に応じた信号電圧を出力する。
【0054】
信号検出トランジスタ２２と垂直信号線３５との間に接続されたアドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。したがって、垂直走査回路４２は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加することにより、選択した画素１０Ａの信号検出トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。なお、アドレストランジスタ２４の配置は、図２に示す例に限定されず、信号検出トランジスタ２２のドレインと電源配線３２との間であってもよい。
【0055】
垂直信号線３５の各々には、負荷回路４５およびカラム信号処理回路４７が接続されている。負荷回路４５は、信号検出トランジスタ２２とともにソースフォロア回路を形成する。カラム信号処理回路４７は、行信号蓄積回路とも呼ばれ、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換などを行う。水平信号読み出し回路４４は、複数のカラム信号処理回路４７から水平共通信号線４９に信号を順次読み出す。負荷回路４５およびカラム信号処理回路４７は、上述の周辺回路の一部であり得る。
【0056】
リセットトランジスタ２６のゲートには、垂直走査回路４２との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の画素１０Ａの行ごとに設けられる。垂直走査回路４２は、アドレス信号線３４に行選択信号を印加することによってリセットの対象となる画素１０Ａを行単位で選択することができ、リセット信号線３６を介してリセットトランジスタ２６のゲートにリセット信号を印加することにより、選択された行のリセットトランジスタ２６をオンとすることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＦＤの電位がリセットされる。
【0057】
この例では、リセットトランジスタ２６のドレインおよびソースの一方は、電荷蓄積ノードＦＤに接続され、ドレインおよびソースの他方は、複数の画素１０Ａの列ごとに設けられたフィードバック線５３のうちの対応する１つに接続されている。すなわち、この例では、光電変換構造１２の電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積ノードＦＤに供給される。
【0058】
図２に例示する構成において、撮像装置１００は、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６Ａを有する。図２に示すように、反転増幅器５０は、複数の画素１０Ａの列ごとに設けられており、上述のフィードバック線５３は、複数の反転増幅器５０のうちの対応する１つの出力端子に接続されている。反転増幅器５０は、上述の周辺回路の一部であり得る。
【0059】
図示するように、反転増幅器５０の反転入力端子は、対応する列の垂直信号線３５に接続され、反転増幅器５０の非反転入力端子には、撮像装置１００の動作時、例えば１Ｖまたは１Ｖ近傍の正電圧である参照電圧Ｖｒｅｆが供給される。アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その画素１０Ａの出力を負帰還させる帰還経路を形成することができ、帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、電荷蓄積ノードＦＤの電圧が、垂直信号線３５の電圧がＶｒｅｆとなるような電圧にリセットされる。電圧Ｖｒｅｆとしては、電源電圧および接地の範囲内の任意の大きさの電圧を用い得る。帰還経路の形成により、リセットトランジスタ２６のオフに伴って発生するリセットノイズを低減可能である。フィードバックを利用したリセットノイズの抑制の詳細は、国際公開第２０１２／１４７３０２号において説明されている。参考のために、国際公開第２０１２／１４７３０２号の開示内容の全てを本明細書に援用する。
【0060】
（画素１０Ａのデバイス構造）
図３Ａは、画素１０Ａにおける各素子のレイアウトの一例を示す。図３Ｂは、画素１０Ａのデバイス構造の一例を模式的に示す。図３Ａは、図３Ｂに示す画素１０Ａを、半導体基板６０の法線方向に沿って見たときの、半導体基板６０に形成された各素子の配置を模式的に示している。図３Ａ中の３Ｂ－３Ｂ破線に沿って画素１０Ａを切断して展開すれば、図３Ｂに示す断面が得られる。
図３Ａは、画素１０Ａにおける各素子のレイアウトの一例を示す。図３Ｂは、画素１０Ａのデバイス構造の一例を模式的に示す。図３Ａは、図３Ｂに示す画素１０Ａを、半導体基板６０の法線方向に沿って見たときの、半導体基板６０に形成された各素子の配置を模式的に示している。図３Ａ中の３Ｂ－３Ｂ破線に沿って画素１０Ａを切断して展開すれば、図３Ｂに示す断面が得られる。
【0061】
図３Ｂを参照する。画素１０Ａは、概略的には、半導体基板６０と、半導体基板６０の上方に配置された光電変換構造１２と、導電構造８９とを含む。図示するように、光電変換構造１２は、半導体基板６０を覆う層間絶縁層９０に支持され、導電構造８９は、層間絶縁層９０の内部に配置されている。図示する例において、層間絶縁層９０は、複数層の絶縁層を含み、導電構造８９は、層間絶縁層９０の内部に配置された複数層の配線層の各一部を含む。層間絶縁層９０中に配置された複数層の配線層は、アドレス信号線３４およびリセット信号線３６などをその一部に有する配線層、垂直信号線３５、電源配線３２およびフィードバック線５３などをその一部に有する配線層などを含み得る。言うまでもないが、層間絶縁層９０中の絶縁層の数および配線層の数は、この例に限定されず、任意に設定可能である。
【0062】
光電変換構造１２は、入射光を電荷に変換する光電変換部の一例であり、層間絶縁層９０上に形成された画素電極１２ａ、光の入射側に配置された対向電極１２ｃ、および、これらの電極間に配置された光電変換層１２ｂを含む。光電変換構造１２の光電変換層１２ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成され、対向電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の画素１０Ａにわたって連続的に形成される。光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
【0063】
対向電極１２ｃは、ＩＴＯなどの透明導電性材料から形成された透光性の電極である。本明細書における「透光性」の用語は、光電変換層１２ｂが吸収可能な波長の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。典型的には、対向電極１２ｃは、光電変換層１２ｂと同様に、複数の画素１０Ａにわたって形成される。図３Ｂにおいて図示が省略されているが、対向電極１２ｃは、上述の蓄積制御線３１との接続を有する。撮像装置１００の動作時、蓄積制御線３１の電位を制御して対向電極１２ｃの電位を画素電極１２ａの電位よりも例えば高くすることにより、光電変換で生成された正および負の電荷のうち正の電荷を画素電極１２ａによって選択的に収集することができる。複数の画素１０Ａにわたって連続した単一の層の形で対向電極１２ｃを形成することにより、複数の画素１０Ａの対向電極１２ｃに一括して所定の電位を印加することが可能になる。
【0064】
画素電極１２ａは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極１２ａは、隣接する他の画素１０Ａの画素電極１２ａから空間的に分離されることにより、他の画素１０Ａの画素電極１２ａから電気的に分離される。
【0065】
導電構造８９は、複数の配線およびプラグｐａ１と、コンタクトプラグｃｐ１とを含み、その一端は、画素電極１２ａに接続されている。複数の配線およびプラグｐａ１は、典型的には、銅もしくはタングステンなどの金属、または、金属窒化物もしくは金属酸化物などの金属化合物から形成される。コンタクトプラグｃｐ１は、例えば、ｐ型不純物がドープされたポリシリコンで形成される。後述する他のコンタクトプラグについても同様である。後述するように、半導体基板６０に形成された回路素子に導電構造８９の他端が接続されることにより、光電変換構造１２の画素電極１２ａと半導体基板６０上の回路とが互いに電気的に接続される。
【0066】
ここで、半導体基板６０に注目する。図３Ｂに模式的に示すように、半導体基板６０は、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。ここでは、支持基板６１として、ｐ型シリコン基板を例示する。
【0067】
図３Ｂに例示する構成において、半導体基板６０は、支持基板６１上のｐ型半導体層６１ｐと、ｐ型半導体層６１ｐ上のｎ型半導体層６２ｎと、ｎ型半導体層６２ｎ上のｐ型半導体層６３ｐと、ｐ型半導体層６３ｐ上に位置する第１半導体層としてのｐ型半導体層６５ｐとを有する。
【0068】
なお、本実施の形態では、ｎ型を第１導電型、ｐ型を第２導電型と呼ぶ。ｐ型半導体層６１ｐは、半導体基板６０中に位置し、第２導電型の不純物を含む第１領域の一例である。また、ｎ型半導体層６２ｎは、第１領域を覆い、第１導電型の不純物を含む第２領域の一例である。また、ｐ型半導体層６５ｐと後述するｐ型不純物領域６６ｐとは、第２領域上に位置するウェル領域を構成している。
【0069】
典型的には、ｐ型半導体層６３ｐは、支持基板６１の全面にわたって形成される。ｐ型半導体層６１ｐ、ｎ型半導体層６２ｎ、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐの各々は、典型的には、エピタキシャル成長で形成した半導体層への不純物のイオン注入によって形成される。ｐ型半導体層６５ｐにおける不純物濃度は、ｐ型半導体層６１ｐの不純物濃度よりも高い。
【0070】
第２半導体層としてのｎ型半導体層６２ｎは、ｐ型半導体層６１ｐとｐ型半導体層６３ｐとの間に位置する。図３Ａにおいては図示が省略されているが、ｎ型半導体層６２ｎには、不図示のウェルコンタクトが接続される。ウェルコンタクトは、撮像領域Ｒ１の外側に設けられ、撮像装置１００の動作時、ｎ型半導体層６２ｎの電位は、ウェルコンタクトを介して制御される。ｎ型半導体層６２ｎを設けることにより、信号電荷を蓄積する電荷蓄積領域への支持基板６１または周辺回路からの少数キャリアの流入が抑制される。
【0071】
また、半導体基板６０は、ｐ型半導体層６１ｐおよびｎ型半導体層６２ｎを貫通するようにしてｐ型半導体層６３ｐおよび支持基板６１の間に設けられたｐ型領域６４を有する。ｐ型領域６４は、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐと比較して高い不純物濃度を有し、ｐ型半導体層６３ｐと支持基板６１とを電気的に接続する。支持基板６１は、図３Ｂにおいては不図示の、撮像領域Ｒ１の外側に設けられた基板コンタクトとの接続を有する。撮像装置１００の動作時、基板コンタクトを介して、支持基板６１およびｐ型半導体層６３ｐの電位が制御される。また、ｐ型半導体層６３ｐに接するようにｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時にｐ型半導体層６３ｐを介してｐ型半導体層６５ｐの電位を制御することが可能である。
【0072】
図３Ｂに例示する構成において、ｐ型半導体層６５ｐは、不純物の濃度がより低いｐ型不純物領域６６ｐを有し、ｐ型不純物領域６６ｐ中にｎ型不純物領域６７ｎが形成されている。ｎ型不純物領域６７ｎは、半導体基板６０中に位置し、光電変換構造１２に電気的に接続され、第１導電型の不純物を含む第１不純物領域の一例である。図３Ｂに模式的に示すように、ｎ型不純物領域６７ｎは、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。ここでは、ｎ型不純物領域６７ｎは、第１領域６７ａと、第１領域６７ａ内に位置し、第１領域６７ａよりも相対的に不純物濃度の高い第２領域６７ｂとを含んでいる。
【0073】
半導体基板６０の光電変換構造１２側の主面上には、絶縁層が配置される。この例では、半導体基板６０の光電変換構造１２側の主面は、第１絶縁層７０および第２絶縁層７１によって覆われている。第１絶縁層７０は、例えばシリコンの熱酸化膜である。第２絶縁層７１は、例えば二酸化シリコン層である。第２絶縁層７１が、複数の絶縁層を含む積層構造を有していてもよい。
【0074】
第１絶縁層７０は、ｎ型不純物領域６７ｎの第２領域６７ｂ上にコンタクトホールｈ１を有する。図３Ｂに示す例では、導電構造８９の一部であるコンタクトプラグｃｐ１がコンタクトホールｈ１を貫通して第２領域６７ｂに接続され、これにより、ｎ型不純物領域６７ｎが、導電構造８９を介して光電変換構造１２の画素電極１２ａに電気的に接続されている。
【0075】
ｐウェルとしてのｐ型不純物領域６６ｐと、ｎ型不純物領域６７ｎとの間のｐｎ接合によって形成される接合容量が信号電荷の少なくとも一部を蓄積する容量として機能することにより、ｎ型不純物領域６７ｎは、信号電荷を一時的に保持する電荷蓄積領域として機能する。導電構造８９およびｎ型不純物領域６７ｎは、上述の電荷蓄積ノードＦＤの少なくとも一部を構成するといえる。
【0076】
上述したように、ｐ型半導体層６３ｐに隣接してｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時にｐ型半導体層６５ｐの電位を、ｐ型半導体層６３ｐを介して制御することが可能である。このような構造の採用により、光電変換構造１２との電気的接続を有するコンタクトプラグｃｐ１と半導体基板６０とが接触する部分の周囲に、相対的に不純物濃度の低い領域を配置することが可能になる。この例では、ｎ型不純物領域６７ｎの第２領域６７ｂの周囲に、第１領域６７ａおよびｐ型不純物領域６６ｐを配置している。相対的に不純物濃度の低い第１領域６７ａを第２領域６７ｂの周囲に配置することにより、ｎ型不純物領域６７ｎと、ｐ型半導体層６５ｐまたはｐ型不純物領域６６ｐとの間のｐｎ接合によって形成される電界強度を緩和し得る。ｐｎ接合によって形成される電界強度が緩和されることにより、ｐｎ接合によって形成される電界に起因するリーク電流を抑制する効果が得られる。
【0077】
なお、ｎ型不純物領域６７ｎにおける第２領域６７ｂの形成は必須ではない。ただし、コンタクトプラグｃｐ１と半導体基板６０との接続部分である第２領域６７ｂの不純物濃度を比較的高くすることにより、コンタクトプラグｃｐ１と半導体基板６０とが接触する部分の周囲の空乏層の広がりを抑制する効果が得られ、コンタクトプラグｃｐ１と半導体基板６０との界面における半導体基板６０の結晶欠陥、換言すれば、界面準位に起因する、電荷蓄積領域としてのｎ型不純物領域６７ｎへの意図しない電荷の流入および／またはｎ型不純物領域６７ｎからの意図しない電荷の流出を抑制し得る。また、比較的高い不純物濃度を有する第２領域６７ｂにコンタクトプラグｃｐ１を接続することにより、コンタクト抵抗を低減する効果も得られる。
【0078】
半導体基板６０には、上述の信号検出回路１４Ａが形成される。画素１０Ａ中の信号検出回路１４Ａは、互いに隣接する画素１０Ａ間に素子分離領域６９が配置されることにより、隣接する他の画素１０Ａ中の信号検出回路１４Ａから電気的に分離される。素子分離領域６９は、例えばｐ型の不純物領域である。
【0079】
信号検出回路１４Ａのうち、リセットトランジスタ２６は、ｎ型不純物領域６７ｎをドレイン領域およびソース領域の一方として含み、ｎ型不純物領域６８ａｎをドレイン領域およびソース領域の他方として含む。リセットトランジスタ２６は、さらに、第１絶縁層７０上のゲート電極２６ｅを含み、第１絶縁層７０のうちゲート電極２６ｅと半導体基板６０との間に位置する部分は、リセットトランジスタ２６のゲート絶縁膜として機能する。ｎ型不純物領域６８ａｎは、ｐ型半導体層６５ｐに形成されており、コンタクトプラグｃｐ２を介してフィードバック線５３に接続されている。
【0080】
ｐ型半導体層６５ｐには、ｎ型不純物領域６８ｂｎ、６８ｃｎおよび６８ｄｎも設けられる。ｎ型不純物領域６８ｂｎ、６８ｃｎおよび６８ｄｎは、半導体基板６０中に位置し、第１導電型の不純物を含み、第１不純物領域とは異なる第２不純物領域の一例である。なお、ｎ型不純物領域６８ａｎ、６８ｂｎ、６８ｃｎおよび６８ｄｎの不純物濃度は、ｎ型不純物領域６７ｎの第１領域６７ａの不純物濃度よりも高い。
【0081】
信号検出トランジスタ２２は、ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６８ｃｎと、第１絶縁層７０上のゲート電極２２ｅとを含む。この例では、ゲート電極２２ｅは、アドレス信号線３４およびリセット信号線３６などが位置するレイヤーにおいて、導電構造８９のうち画素電極１２ａとコンタクトプラグｃｐ１とを互いに接続する部分に接続されている。換言すれば、導電構造８９は、ゲート電極２２ｅとの電気的接続も有している。
【0082】
ドレイン領域としてのｎ型不純物領域６８ｂｎには、コンタクトプラグｃｐ３がコンタクトホールｈ３を貫通して接続されている。コンタクトプラグｃｐ３には、ソースフォロワ電源としての上述の電源配線３２が接続される。
【0083】
図３Ｂに模式的に示すように、ｎ型不純物領域６８ｂｎは、電荷蓄積領域としてのｎ型不純物領域６７ｎから離してｐ型半導体層６５ｐ中に配置される。この例では、ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６７ｎとの間に不純物領域６９ｐａおよび６９ｐｂが介在させられることにより、ｎ型不純物領域６８ｂｎがｎ型不純物領域６７ｎから電気的に分離されている。不純物領域６９ｐａおよび６９ｐｂの各々は、上述の素子分離領域６９の一部であり、典型的には、ｐ型の不純物領域である。不純物領域６９ｐａおよび６９ｐｂにおける不純物濃度は、ｐ型半導体層６５ｐの不純物濃度よりも高く、例えば、５×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下程度の範囲である。図示するように、半導体基板６０の主面に垂直な断面を見たとき、不純物領域６９ｐａおよび６９ｐｂは、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間において互いに分離してｐ型半導体層６５ｐ中に設けられている。
【0084】
さらにここでは、第１絶縁層７０上の、不純物領域６９ｐａと不純物領域６９ｐｂとの間の領域に遮断構造２８が配置されている。遮断構造２８は、半導体層ｃｐ５とｐ型不純物領域２８ａとを含む構造体である。図示するように、半導体層ｃｐ５は、第２絶縁層７１および第３絶縁層７２の積層構造によって覆われる。なお、この例では、第２絶縁層７１および第３絶縁層７２の積層構造は、リセットトランジスタ２６のゲート電極２６ｅおよび後述するゲート電極２２ｅ、２４ｅをも覆っている。半導体層ｃｐ５は、第１絶縁層７０に設けられたコンタクトホールｈ５を貫通して半導体基板６０中のｐ型不純物領域２８ａに接続されている。
【0085】
図３Ａに例示する構成において、遮断構造２８は、複数の画素１０Ａの列方向に平行に延びる矩形状を有する。なお、図３Ａに示す例では、信号検出トランジスタ２２およびアドレストランジスタ２４は、紙面における上下方向に沿って直線状に配置されている。これらのドレイン領域およびソース領域は、不純物領域６９ｐａおよび不純物領域６９ｐｂをその一部に含む素子分離領域６９によってリセットトランジスタ２６のドレイン領域およびソース領域から電気的に分離されている。
【0086】
（遮断構造の詳細）
ここで、再び図３Ｂを参照して、遮断構造２８の詳細な構成を説明する。
ここで、再び図３Ｂを参照して、遮断構造２８の詳細な構成を説明する。
【0087】
上述したように、遮断構造２８は、第３不純物領域の一例であるｐ型不純物領域２８ａを含む。ｐ型不純物領域２８ａは、ｐ型不純物がドープされたポリシリコンである半導体層ｃｐ５からｐ型不純物を拡散させることで、ｐ型半導体層６５ｐ内に、形成される。ｐ型不純物領域２８ａは、半導体基板の表面付近における高濃度のｐ型不純物領域である。なお、半導体層ｃｐ５は、半導体基板６０上に位置し、第３不純物領域に電気的に接続され、第２導電型の不純物を含む半導体を含む第１コンタクトの一例である。
【0088】
上述したように、信号検出トランジスタ２２のドレイン領域として機能するｎ型不純物領域６８ｂｎには、撮像装置１００の動作時、３．３Ｖ程度の比較的高い電圧が印加される。本発明者らの検討によると、高電圧が印加されるドレイン領域とその周囲との間に形成されるｐｎ接合で電子が生成されると、その一部が、素子分離領域の界面準位およびシリコン基板表面の界面準位を介した拡散によって電荷蓄積領域に流入することが生じ得る。このような余計な電荷の流入に起因するリーク電流は、得られる画像の劣化の原因となり得る。
【0089】
これに対し、ここでは、信号検出トランジスタ２２のドレイン領域としてのｎ型不純物領域６８ａｎと、信号電荷を保持する電荷蓄積領域としてのｎ型不純物領域６７ｎとの間に遮断構造２８を配置している。そのため、例えば、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎに向かって拡散によって移動する電子が生じても、このような電子は、半導体基板６０のうち半導体層ｃｐ５の直下に形成されたｐ型不純物領域２８ａによるポテンシャル障壁によって、他方のｎ型不純物領域に到達し得なくなる、または正孔との再結合によって消滅し得る。すなわち、ｎ型不純物領域６７ｎへの少数キャリアの移動が半導体層ｃｐ５の直下に形成されたｐ型不純物領域２８ａによって遮断され、その結果、ｎ型不純物領域６７ｎへの少数キャリアの混入によるリーク電流が抑制される。
【0090】
図４Ａ及び図４Ｂは、図３Ｂに示される遮断構造２８に近い領域における、シミュレーションによって得られた不純物濃度のプロファイルを示す図である。図４Ａは、図３Ｂにおける遮断構造２８に近い領域での断面視における不純物濃度のプロファイルを示す。ただし、図４Ａでは、遮断構造２８に対するｎ型不純物領域６８ｂｎおよびｎ型不純物領域６７ｎの位置関係が図３Ｂとは逆転している。図４Ｂは、図４Ａの破線における半導体基板６０の深さ方向における不純物濃度のプロファイルを示す。なお、図４Ｂには、本実施形態のプロファイルと、参考例のプロファイルが示されている。ここで、参考例は、本実施形態における遮断構造２８に代えて、半導体基板６０の表面近くに形成されたｐ型不純物領域のみを遮断構造として備える撮像装置である。
【0091】
図４Ｂに示されるように、本実施形態では、半導体層ｃｐ５の直下に形成されたｐ型不純物領域２８ａの存在により、半導体基板６０の表面において不純物濃度が最大となり、深さが増すに従って不純物濃度が低下する。そして、第１コンタクトである半導体層ｃｐ５内の第２導電型の不純物濃度は、第３不純物領域であるｐ型不純物領域２８ａの半導体基板６０の表面より下の部分の第２導電型の不純物濃度よりも大きい。一方、参考例では、半導体基板６０の表面よりも少し深い位置で不純物濃度が最大となり、その位置よりも深さが増すに従って不純物濃度が低下する。このような差異が生じる理由は、以下のように説明される。本実施形態では、遮断構造２８が、ｐ型不純物が高濃度にドープされたポリシリコンである半導体層ｃｐ５を有し、半導体層ｃｐ５からｐ型不純物が半導体基板６０の中に拡散することでｐ型不純物領域２８ａが形成される。一方で、参考例では、半導体層ｃｐ５が設けられず、半導体基板６０へのイオン注入によってｐ型不純物領域が形成されるためである。
【0092】
このように、本実施の形態では、第１コンタクトである半導体層ｃｐ５内の第２導電型の不純物濃度は、第３不純物領域であるｐ型不純物領域２８ａの半導体基板６０の表面より下の部分の第２導電型の不純物濃度よりも大きい。これにより、半導体基板６０の表面の界面準位を介した、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎへの電子の拡散によるリーク電流が参考例よりも抑制される。
【0093】
図５は、シミュレーションによって得られた、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎに流れるリーク電流の大きさについて、第１の実施形態と参考例とで比較して示す図である。より詳しくは、図５は、ｎ型不純物領域６８ｂｎが比較的小さい場合における本実施形態および参考例でのリーク電流の大きさを示す。縦軸は、ｎ型不純物領域６７ｎを流れる電流の比を示す。具体的には、ＩＮＱ／（ＩＮＬ＋ＩＧＷ＋ＩＮＱ）を示す。ＩＮＱ、ＩＮＬ、ＩＧＷは、それぞれ、ｎ型不純物領域６７ｎを流れる電流、ｎ型不純物領域６８ｂｎを流れる電流、ｎ型半導体層６２ｎを流れる電流である。シミュレーションでは、ｎ型不純物領域６７ｎに０．５Ｖ、ｎ型不純物領域６８ｂｎに３．３Ｖ、ｎ型半導体層６２ｎに０．５Ｖ、ｐ型半導体層６１ｐに０Ｖを印加した場合を想定している。また、本図における参考例は、図４Ｂで説明した参考例と同じである。
【0094】
図５から分かるように、ｎ型不純物領域６７ｎへの電子の拡散によるリーク電流は、遮断構造２８が半導体層ｃｐ５を有する本実施形態では、参考例に比べ、抑制されている。ｎ型不純物領域６８ｂｎが比較的小さい場合であっても大きい場合であっても同様の傾向が見て取れる。
【0095】
図６は、シミュレーションによって得られた、遮断構造２８に近い半導体基板６０の断面における電子電流分布について示す図である。より詳しくは、図６の部分（ａ）は、参考例での電子電流分布を示し、図６の部分（ｂ）は、本実施形態での電子電流分布を示す。なお、本図における参考例は、図４Ｂで説明した参考例と同じである。図６の部分（ａ）および部分（ｂ）において、矢印は、ｎ型不純物領域６８ｂｎからの電子拡散の経路を示す。
【0096】
ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎへの電子電流分布に着目する。図６の部分（ａ）に示される参考例では、ｎ型不純物領域６７ｎに近い領域では高い値での分布が見られるのに対して、図６の部分（ｂ）に示される本実施形態では、ｎ型不純物領域６７ｎに近い領域では極めて低い値での分布が見られる。本実施形態では、半導体層ｃｐ５の直下に形成されたｐ型不純物領域２８ａによって、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎに流れる電子電流が抑制されることがわかる。
【0097】
（第１の実施形態の第１の変形例）
図７は、本開示の第１の実施形態の第１の変形例に係る画素１０Ｂにおける各素子のレイアウトの一例を示す平面図を示す。本変形例では、第１の実施形態と異なり、遮断構造２８に加えて半導体層ｃｐ６を備えている。半導体層ｃｐ６は、コンタクトホールｈ６を貫通して、ｐ型ウェルであるｐ型半導体層６５ｐに電気的に接続されている。また、半導体層ｃｐ６は、電圧線３８を介して電圧供給回路４８に接続されている。電圧供給回路４８から、半導体層ｃｐ６に電圧を供給することにより、ｐ型半導体層６５ｐの電位を所望の値に制御できる。言い換えると、半導体層ｃｐ６を基板コンタクトとして用いることができる。これにより、支持基板６１の電位を固定するための基板コンタクトを撮像領域外に別途設ける必要がなくなるため、撮像装置全体のサイズを小さくすることができる。
図７は、本開示の第１の実施形態の第１の変形例に係る画素１０Ｂにおける各素子のレイアウトの一例を示す平面図を示す。本変形例では、第１の実施形態と異なり、遮断構造２８に加えて半導体層ｃｐ６を備えている。半導体層ｃｐ６は、コンタクトホールｈ６を貫通して、ｐ型ウェルであるｐ型半導体層６５ｐに電気的に接続されている。また、半導体層ｃｐ６は、電圧線３８を介して電圧供給回路４８に接続されている。電圧供給回路４８から、半導体層ｃｐ６に電圧を供給することにより、ｐ型半導体層６５ｐの電位を所望の値に制御できる。言い換えると、半導体層ｃｐ６を基板コンタクトとして用いることができる。これにより、支持基板６１の電位を固定するための基板コンタクトを撮像領域外に別途設ける必要がなくなるため、撮像装置全体のサイズを小さくすることができる。
【0098】
（第１の実施形態の第２の変形例）
図８Ａは、本開示の第１の実施形態の第２の変形例に係る画素１０Ｃにおける各素子のレイアウトの一例を示す平面図を示す。図３Ａに示される第１の実施形態と異なる点は、半導体層ｃｐ５が電圧線３８を介して電圧供給回路４８に接続されていることである。電圧供給回路４８から半導体層ｃｐ５に電圧を供給することで、ｐ型不純物領域２８ａを介してｐ型半導体層６５ｐの電位を所望の値に制御できる。言い換えると、遮断構造２８を、基板コンタクトとして併用できる。
図８Ａは、本開示の第１の実施形態の第２の変形例に係る画素１０Ｃにおける各素子のレイアウトの一例を示す平面図を示す。図３Ａに示される第１の実施形態と異なる点は、半導体層ｃｐ５が電圧線３８を介して電圧供給回路４８に接続されていることである。電圧供給回路４８から半導体層ｃｐ５に電圧を供給することで、ｐ型不純物領域２８ａを介してｐ型半導体層６５ｐの電位を所望の値に制御できる。言い換えると、遮断構造２８を、基板コンタクトとして併用できる。
【0099】
図８Ｂは、画素１０Ｃの例示的な構成を示す模式的な断面図である。図８Ｂは、図８Ａ中の８Ｂ－８Ｂ破線に沿って画素１０Ｃを切断して展開した断面図である。本図に示されるように、遮断構造２８を構成する半導体層ｃｐ５は、プラグｐａ８を介して、電圧線３８に接続されている。また、本変形例では、ｐ型半導体層６１ｐは、半導体基板６０中に位置し、第２導電型の不純物を含む第１領域の一例である。ｎ型半導体層６２ｎは、第１領域上の全面を覆い、第１導電型の不純物を含む第２領域の一例である。そして、ｐ型半導体層６５ｐとｐ型不純物領域６６ｐとは、第２領域上に位置するウェル領域の一例である。つまり、本変形例では、図３Ｂに示されたｐ型領域６４が設けられていない。
【0100】
このような構造により、遮断構造２８を、ｎ型不純物領域６７ｎへのリーク電流を抑制のためだけでなく、基板コンタクトとしても用いることができる。これにより、本変形例では、図３Ｂに示されたｐ型領域６４がないことから分かるように、支持基板６１の電位を固定するための基板コンタクトを別途設ける必要がなくなるため、撮像装置全体のサイズをより小さくすることができる。
【0101】
（第１の実施形態の第３の変形例）
図９は、本開示の第１の実施形態の第３の変形例に係る画素における各素子のレイアウトの一例を示す平面図を示す。本変形例では、平面視において、電荷蓄積領域であるｎ型不純物領域６７ｎの左右両側に、遮断構造２８および２８１が形成されている。つまり、上記実施形態では、各画素におけるｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間にだけに遮断構造２８が設けられたが、本変形例では、それに加えて、第１画素におけるｎ型不純物領域６７ｎと、第１画素に隣接する第２画素におけるｎ型不純物領域６８ｂｎとの間にも遮断構造２８１が設けられている。遮断構造２８１は、例えば、第１画素と第２画素との境界上に設けられる。
図９は、本開示の第１の実施形態の第３の変形例に係る画素における各素子のレイアウトの一例を示す平面図を示す。本変形例では、平面視において、電荷蓄積領域であるｎ型不純物領域６７ｎの左右両側に、遮断構造２８および２８１が形成されている。つまり、上記実施形態では、各画素におけるｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間にだけに遮断構造２８が設けられたが、本変形例では、それに加えて、第１画素におけるｎ型不純物領域６７ｎと、第１画素に隣接する第２画素におけるｎ型不純物領域６８ｂｎとの間にも遮断構造２８１が設けられている。遮断構造２８１は、例えば、第１画素と第２画素との境界上に設けられる。
【0102】
遮断構造２８１も、遮断構造２８と同じ構造を有する。つまり、遮断構造２８１は、半導体層ｃｐ５とｐ型不純物領域２８ａとを含む構造体である。遮断構造２８１を構成する半導体層ｃｐ５は、第２絶縁層７１および第３絶縁層７２の積層構造によって覆われ、第１絶縁層７０に設けられたコンタクトホールｈ５を貫通して半導体基板６０に接続されている。そして、遮断構造２８１を構成する半導体層ｃｐ５の直下のｐ型半導体層６５ｐ内には、高濃度のｐ型不純物領域２８ａが形成されている。
【0103】
なお、第２画素におけるｎ型不純物領域６８ｂｎは、第２画素における、半導体基板６０中に位置し、第１導電型の不純物を含む第４不純物領域の一例である。遮断構造２８１を構成する半導体層ｃｐ５の直下に位置するｐ型不純物領域２８ａは、半導体基板６０中に位置し、平面視において第１不純物領域と第４不純物領域との間に位置し、第２導電型の不純物を含む第５不純物領域の一例である。遮断構造２８１を構成する半導体層ｃｐ５は、半導体基板６０上に位置し、第５不純物領域に電気的に接続され、第２導電型の不純物を含む半導体を含む第２コンタクトの一例である。
【0104】
本変形例によれば、画素内で生じ得るリーク電流だけでなく、隣接する画素からの少数キャリアの混入によるリーク電流が抑制される。
【0105】
（第１の実施形態の第４の変形例）
図１０Ａは、本開示の第１の実施形態の第４の変形例に係る画素１０Ｄの例示的な構成を示す模式的な断面図であり、図１０Ｂは、本開示の第１の実施形態の第４の変形例に係る画素１０Ｅの例示的な構成を示す模式的な断面図である。なお、図１０Ａ及び図１０Ｂにおいて、右上がり斜線のハッチング箇所はｐ型の不純物を含むことを示し、右下がり斜線のハッチング箇所はｎ型の不純物を含むことを示す。
図１０Ａは、本開示の第１の実施形態の第４の変形例に係る画素１０Ｄの例示的な構成を示す模式的な断面図であり、図１０Ｂは、本開示の第１の実施形態の第４の変形例に係る画素１０Ｅの例示的な構成を示す模式的な断面図である。なお、図１０Ａ及び図１０Ｂにおいて、右上がり斜線のハッチング箇所はｐ型の不純物を含むことを示し、右下がり斜線のハッチング箇所はｎ型の不純物を含むことを示す。
【0106】
図１０Ａに示される画素１０Ｄは、第１の実施形態と異なり、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間に素子分離領域６９を備えない。ｐ型不純物領域２８ａは、ｎ型不純物領域６７ｎおよびｎ型不純物領域６８ｂｎの導電型とは反対極性であるｐ型の不純物を含む。したがって、ｐ型不純物領域２８ｐａに、電荷蓄積領域へのリーク電流を抑制する機能だけでなく、素子分離領域も兼ねさせることができる。これにより、素子分離領域を別途設ける必要がなくなるため、半導体基板への不純物注入の回数および量を少なくすることができる。したがって、不純物注入による半導体基板へのダメージを低減することができる。
【0107】
図１０Ｂに示される画素１０Ｅでは、第１の実施形態と異なり、遮断構造２８を構成する半導体層ｃｐ５ａは、ｎ型不純物領域６７ｎおよびｎ型不純物領域６８ｂｎの導電型と同極性である、ｎ型の不純物を含む半導体を含む。また、ｎ型不純物領域２８ｂは、ｎ型の不純物を含む。なお、この例では、第１の実施形態と同様に、素子分離領域として、ｐ型の不純物領域６９ｐａおよび６９ｐｂが形成されている。
【0108】
つまり、画素１０Ｅでは、ｎ型不純物領域６７ｎは、半導体基板６０中に位置し、光電変換構造１２に電気的に接続され、第１導電型の不純物を含む第１不純物領域の一例である。ｎ型不純物領域６８ｂｎは、半導体基板６０中に位置し、第１導電型の不純物を含み、第１不純物領域とは異なる第２不純物領域の一例である。ｎ型不純物領域２８ｂは、半導体基板６０中に位置し、平面視において第１不純物領域と第２不純物領域との間に位置し、第１導電型の不純物を含む第６不純物領域の一例である。半導体層ｃｐ５ａは、半導体基板６０上に位置し、第６不純物領域に電気的に接続され、第１導電型の不純物を含む半導体を含む第３コンタクトの一例である。素子分離領域を構成するｐ型の不純物領域６９ｐａおよび６９ｐｂは、半導体基板６０中に位置し、平面視において第１不純物領域と第６不純物領域との間、および、平面視において第２不純物領域と第６不純物領域との間に位置し、第１導電型とは異なる第２導電型の不純物を含む第７不純物領域の一例である。素子分離領域を構成するｐ型の不純物領域６９ｐａおよび６９ｐｂの存在によって、半導体層ｃｐ５ａの直下に形成されたｎ型不純物領域２８ｂは、ｎ型不純物領域６７ｎおよびｎ型不純物領域６８ｂｎとは電気的に分離される。また、ｎ型不純物領域２８ｂは、ｎ型不純物領域６７ｎへ向かって移動する不要な電荷を吸収する。したがって、このような構造の遮断構造であってもｎ型不純物領域６７ｎへのリーク電流を抑制することができる。
【0109】
（第２の実施形態）
図１１は、本開示の第２の実施形態による撮像装置の例示的な回路構成を示す図である。第１の実施形態との主な相違点は、第２の実施形態では、各画素１０Ｆが、ＯＦトランジスタ２７を備えている点である。ＯＦトランジスタ２７は、電荷蓄積領域の過剰な電位上昇を防止するため、電荷を逃がすオーバーフロー動作を行う。ＯＦトランジスタ２７のドレインおよびソースの一方は、ＯＦトランジスタ２７のゲートと接続され、かつ、電荷蓄積ノードＦＤと接続されている。ＯＦトランジスタ２７のドレインおよびソースの他方は、電源配線３３に接続されている。これにより、電荷蓄積ノードＦＤに過剰に電荷が蓄積された場合に、過剰な電荷がＯＦトランジスタ２７を介して電源配線３３に排出される。したがって、電荷蓄積ノードＦＤの過剰な電位上昇が防止される。これにより、飽和レベル以上の強い入射光により発生した電荷が隣接画素にあふれ出す現象であるブルーミングが抑制される。
図１１は、本開示の第２の実施形態による撮像装置の例示的な回路構成を示す図である。第１の実施形態との主な相違点は、第２の実施形態では、各画素１０Ｆが、ＯＦトランジスタ２７を備えている点である。ＯＦトランジスタ２７は、電荷蓄積領域の過剰な電位上昇を防止するため、電荷を逃がすオーバーフロー動作を行う。ＯＦトランジスタ２７のドレインおよびソースの一方は、ＯＦトランジスタ２７のゲートと接続され、かつ、電荷蓄積ノードＦＤと接続されている。ＯＦトランジスタ２７のドレインおよびソースの他方は、電源配線３３に接続されている。これにより、電荷蓄積ノードＦＤに過剰に電荷が蓄積された場合に、過剰な電荷がＯＦトランジスタ２７を介して電源配線３３に排出される。したがって、電荷蓄積ノードＦＤの過剰な電位上昇が防止される。これにより、飽和レベル以上の強い入射光により発生した電荷が隣接画素にあふれ出す現象であるブルーミングが抑制される。
【0110】
図１２は、本開示の第２の実施形態に係る画素１０Ｆにおける各素子のレイアウトの一例を示す平面図である。図３Ａに示される第１の実施形態との相違点は、第２の実施形態では、ＯＦトランジスタ２７および電源配線３３が追加されている点である。ＯＦトランジスタ２７は、ゲート電極２７ｅおよびソース領域としてのｎ型不純物領域６８ｅｎを備える。また、ＯＦトランジスタ２７は、ｎ型不純物領域６７ｎをリセットトランジスタ２６と共有する。ｎ型不純物領域６８ｅｎは半導体層ｃｐ６を介して電源配線３３に接続される。
【0111】
（第３の実施形態）
図１３は、本開示の第３の実施形態による撮像装置の例示的な構成を示す。第１の実施形態との主な相違点は、第３の実施形態では、各画素１０Ｇが、光電変換構造１２Ａとして、半導体基板中に形成されたフォトダイオードを備えている点である。また、信号検出回路１４Ｂが、フォトダイオードで生成された電荷を電荷蓄積ノードＦＤに転送するための転送トランジスタ２９を備えている点でも第１の実施形態と異なる。
図１３は、本開示の第３の実施形態による撮像装置の例示的な構成を示す。第１の実施形態との主な相違点は、第３の実施形態では、各画素１０Ｇが、光電変換構造１２Ａとして、半導体基板中に形成されたフォトダイオードを備えている点である。また、信号検出回路１４Ｂが、フォトダイオードで生成された電荷を電荷蓄積ノードＦＤに転送するための転送トランジスタ２９を備えている点でも第１の実施形態と異なる。
【0112】
図１４は、画素１０Ｇにおける各素子のレイアウトの一例を示す平面図である。第３の実施形態では、ゲート電極２９ｅを備える転送トランジスタ２９により、光電変換構造１２Ａで生成された電荷がｎ型不純物領域６７ｎに転送される。第１の実施形態と同様に、ｎ型不純物領域６７ｎとｎ型不純物領域６８ｂｎとの間に第１の実施形態と同様の遮断構造２８２が設けられる。遮断構造２８２はｐ型ウェルであるｐ型半導体層６５ｐに電気的に接続される半導体層ｃｐ７を備える。さらに、第１の実施形態の第２の変形例と同様に、半導体層ｃｐ７は、電圧線３８を介して電圧供給回路４８と接続されている。
【0113】
遮断構造２８２により、半導体基板中にフォトダイオードを備える撮像装置においても、第１の実施形態と同様の効果が得られる。また、第１の実施形態の第２の変形例と同様に、遮断構造２８２を基板コンタクトとしても用いることができる。
【0114】
以上に説明したように、本開示の実施形態および変形例によれば、リーク電流による影響を抑制し得るので、高画質で撮像を行うことが可能な撮像装置が提供される。
【0115】
なお、本開示に係る撮像装置について、実施の形態および変形例に基づいて説明したが、本開示は、これらの実施の形態および変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態および変形例に施したもの、並びに実施の形態および変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。また、上記の各実施形態および変形例は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【0116】
たとえば、上述の信号検出トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６の各々は、ＮチャンネルＭＯＳＦＥＴであってもよいし、ＰチャンネルＭＯＳＦＥＴであってもよい。これらのトランジスタの全てがＮチャンネルＭＯＳＦＥＴまたはＰチャンネルＭＯＳＦＥＴのいずれかに統一されている必要もない。画素中トランジスタの各々をＮチャンネルＭＯＳＦＥＴとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソースおよびドレインの配置を互いに入れ替えればよい。
【0117】
また、上記実施の形態および変形例では、遮断構造は、平面視において、ｎ型不純物領域６８ｂｎとｎ型不純物領域６７ｎとの間に設けられたが、この位置に限定されない。ｎ型不純物領域６７ｎと、キャリア発生領域となり得るあらゆる不純物領域との間に配置されてもよい。これにより、電荷蓄積領域に流入し得る多くの経路に遮断構造が設けられることとなり、より電荷蓄積領域へのリーク電流が抑制され得る。
【0118】
また、上記実施の形態および変形例では、遮断構造中の半導体層は、平面視において、直線状の矩形領域であったが、このような形状に限られない。Ｌ字等の他の形状であってもよいし、上記実施の形態および変形例よりも長く延びる形状であってもよい。これにより、電荷蓄積領域に流入し得る多くの経路に遮断構造が設けられることとなり、より電荷蓄積領域へのリーク電流が抑制され得る。
【産業上の利用可能性】
【0119】
本開示の実施形態によれば、リーク電流による影響を抑制して高画質で撮像が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
【符号の説明】
【0120】
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ 画素
１２ 光電変換構造
１４Ａ、１４Ｂ 信号検出回路
１６Ａ フィードバック回路
２２ 信号検出トランジスタ
２２ｅ 信号検出トランジスタのゲート電極
２４ アドレストランジスタ
２４ｅ アドレストランジスタのゲート電極
２６ リセットトランジスタ
２６ｅ リセットトランジスタのゲート電極
２７ ＯＦトランジスタ
２７ｅ ＯＦトランジスタのゲート電極
２８、２８１、２８２ 遮断構造
２８ａ ｐ型不純物領域
２８ｂ ｎ型不純物領域
２９ 転送トランジスタ
２９ｅ 転送トランジスタのゲート電極
６０ 半導体基板
６１ 支持基板
６１ｐ、６３ｐ、６５ｐ ｐ型半導体層
６２ｎ ｎ型半導体層
６４ ｐ型領域
６６ｐ ｐ型不純物領域
６７ａ、６７ｂ、６７ｎ、６８ａｎ、６８ｂｎ、６８ｃｎ、６８ｄｎ、６８ｅｎ ｎ型不純物領域
６９ 素子分離領域
６９ｐａ、６９ｐｂ 不純物領域
７０、７１、７２ 絶縁層
９０ 層間絶縁層
１００ 撮像装置
Ｒ１ 撮像領域
Ｒ２ 周辺領域
ｃｐ１、ｃｐ２、ｃｐ３ コンタクトプラグ
ｃｐ５、ｃｐ６、ｃｐ７、ｃｐ５ａ 半導体層
ｈ１、ｈ２、ｈ３、ｈ４、ｈ５、ｈ６ コンタクトホール
ｐａ１、ｐａ２、ｐａ３、ｐａ４、ｐａ４、ｐａ６、ｐａ７、ｐａ８ プラグ
１２ 光電変換構造
１４Ａ、１４Ｂ 信号検出回路
１６Ａ フィードバック回路
２２ 信号検出トランジスタ
２２ｅ 信号検出トランジスタのゲート電極
２４ アドレストランジスタ
２４ｅ アドレストランジスタのゲート電極
２６ リセットトランジスタ
２６ｅ リセットトランジスタのゲート電極
２７ ＯＦトランジスタ
２７ｅ ＯＦトランジスタのゲート電極
２８、２８１、２８２ 遮断構造
２８ａ ｐ型不純物領域
２８ｂ ｎ型不純物領域
２９ 転送トランジスタ
２９ｅ 転送トランジスタのゲート電極
６０ 半導体基板
６１ 支持基板
６１ｐ、６３ｐ、６５ｐ ｐ型半導体層
６２ｎ ｎ型半導体層
６４ ｐ型領域
６６ｐ ｐ型不純物領域
６７ａ、６７ｂ、６７ｎ、６８ａｎ、６８ｂｎ、６８ｃｎ、６８ｄｎ、６８ｅｎ ｎ型不純物領域
６９ 素子分離領域
６９ｐａ、６９ｐｂ 不純物領域
７０、７１、７２ 絶縁層
９０ 層間絶縁層
１００ 撮像装置
Ｒ１ 撮像領域
Ｒ２ 周辺領域
ｃｐ１、ｃｐ２、ｃｐ３ コンタクトプラグ
ｃｐ５、ｃｐ６、ｃｐ７、ｃｐ５ａ 半導体層
ｈ１、ｈ２、ｈ３、ｈ４、ｈ５、ｈ６ コンタクトホール
ｐａ１、ｐａ２、ｐａ３、ｐａ４、ｐａ４、ｐａ６、ｐａ７、ｐａ８ プラグ
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14】