特許 7516031 撮像装置及び撮像システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-05

(45)【発行日】2024-07-16

(54)【発明の名称】撮像装置及び撮像システム

(51)【国際特許分類】

   H04N 25/533 20230101AFI20240708BHJP

   H04N 25/771 20230101ALI20240708BHJP

【ＦＩ】

H04N25/533

H04N25/771

【請求項の数】 22

(21)【出願番号】P 2019208571

(22)【出願日】2019-11-19

(65)【公開番号】P2021082934

(43)【公開日】2021-05-27

【審査請求日】2022-11-16

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】100094112

【弁理士】

【氏名又は名称】岡部 讓

(74)【代理人】

【識別番号】100101498

【弁理士】

【氏名又は名称】越智 隆夫

(74)【代理人】

【識別番号】100106183

【弁理士】

【氏名又は名称】吉澤 弘司

(74)【代理人】

【識別番号】100136799

【弁理士】

【氏名又は名称】本田 亜希

(72)【発明者】

【氏名】林 英俊

【審査官】鈴木 明

(56)【参考文献】

【文献】特開２０１８－１９１０４０（ＪＰ，Ａ）

【文献】特開２００７－２９５５２５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ２５／００－２５／７９

(57)【特許請求の範囲】

【請求項1】

複数の画素行及び複数の画素列をなすように配され、各々が光電変換部を有する複数の画素と、
前記複数の画素における電荷の蓄積時間を制御する制御部と、を有し、
前記複数の画素は、前記複数の画素の互いに異なる一部であって、少なくとも２つの画素行又は少なくとも２つの画素列に配された画素群を各々が含む複数の画素ブロックに分けられており、
前記制御部は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、
前記複数の画素ブロックは、第１の画素ブロックと、第２の画素ブロックと、前記第１の画素ブロックと前記第２の画素ブロックとの間に配された第３の画素ブロックと、を含み、
前記制御部は、
前記第３の画素ブロックにおける前記蓄積時間を、前記第１の画素ブロックにおける前記蓄積時間と共通に制御し、一方で、前記第２の画素ブロックにおける前記蓄積時間を、前記第１の画素ブロック及び前記第３の画素ブロックにおける前記蓄積時間に対して独立に制御する第１モードと、
前記第３の画素ブロックにおける前記蓄積時間を、前記第２の画素ブロックにおける前記蓄積時間と共通に制御し、一方で、前記第１の画素ブロックにおける前記蓄積時間を、前記第２の画素ブロック及び前記第３の画素ブロックにおける前記蓄積時間に対して独立に制御する第２モードと、を含む
ことを特徴とする撮像装置。

【請求項2】

前記複数の画素行のうち少なくとも１つの画素行は、少なくとも前記第１の画素ブロック、前記第２の画素ブロック及び前記第３の画素ブロックに渡り、
前記制御部は、
前記複数の画素に対して画素行の単位で第１制御信号を供給する走査部と、
前記複数の画素ブロックに対して、少なくとも前記第１の画素ブロックと前記第２の画素ブロックとが独立に制御されるように第２制御信号を供給する領域制御部と、
前記複数の画素ブロックの少なくとも一部に対応して設けられ、前記走査部から供給される前記第１制御信号と、前記領域制御部から供給される前記第２制御信号とに基づいて、対応する画素ブロックにおける前記蓄積時間を制御するための第３制御信号を生成する信号生成部と、を有する
ことを特徴とする請求項１記載の撮像装置。

【請求項3】

前記領域制御部から前記第３の画素ブロックに制御信号を供給するための信号線の数は、前記領域制御部から前記第１の画素ブロックに制御信号を供給するための信号線の数及び前記領域制御部から前記第２の画素ブロックに制御信号を供給するための信号線の数よりも少ない
ことを特徴とする請求項２記載の撮像装置。

【請求項4】

前記第１の画素ブロックに対応して設けられた前記信号生成部は、前記第３制御信号を前記第１の画素ブロックに配された画素に供給し、
前記第２の画素ブロックに対応して設けられた前記信号生成部は、前記第３制御信号を前記第２の画素ブロックに配された画素に供給し、
前記制御部は、前記第１の画素ブロックに対応して設けられた前記信号生成部の生成する前記第３制御信号、及び、前記第２の画素ブロックに対応して設けられた前記信号生成部の生成する前記第３制御信号のうちの一方を選択し、前記第３の画素ブロックに配された画素に供給する選択部を含む
ことを特徴とする請求項２又は３記載の撮像装置。

【請求項5】

前記光電変換部にて生成された電荷に基づく信号を増幅する増幅部を更に有し、
前記制御部は、前記複数の画素ブロック毎に前記増幅部におけるゲインを制御するように更に構成されており、
前記制御部は、前記第３の画素ブロックに配された画素の前記光電変換部にて生成された電荷に基づく信号に対する前記ゲインが、前記第１の画素ブロックに配された画素の前記光電変換部にて生成された電荷に基づく信号に対する前記ゲイン及び前記第２の画素ブロックに配された画素の前記光電変換部にて生成された電荷に基づく信号に対する前記ゲインのうちの一方と同じになるように、前記増幅部を制御するように構成されている
ことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。

【請求項6】

前記増幅部は、前記複数の画素列の各々に対応して配された複数のアンプを有し、
前記制御部は、画素ブロック列の単位で前記アンプのゲインを切り替えることにより、前記ゲインを制御する
ことを特徴とする請求項５記載の撮像装置。

【請求項7】

前記複数の画素の各々は、前記増幅部として、容量値が可変の電荷保持部と、前記電荷保持部の前記容量値と前記光電変換部から転送される電荷の量とに応じた信号を出力する増幅トランジスタと、を更に有し、
前記制御部は、画素ブロックの単位で前記画素の前記電荷保持部の前記容量値を切り替えることにより、前記ゲインを制御する
ことを特徴とする請求項５記載の撮像装置。

【請求項8】

前記複数の画素ブロックは、前記第１の画素ブロックと前記第２の画素ブロックとの間に、複数の前記第３の画素ブロックを含む
ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。

【請求項9】

前記制御部は、前記第１の画素ブロックの側から前記第２の画素ブロックの側に向かって、前記第３の画素ブロックを１つずつ前記第１の画素ブロックと同じ制御とする第１の駆動と、前記第２の画素ブロックの側から前記第１の画素ブロックの側に向かって、前記第３の画素ブロックを１つずつ前記第２の画素ブロックと同じ制御とする第２の駆動と、を交互に実行する
ことを特徴とする請求項８記載の撮像装置。

【請求項10】

複数の画像データに基づき被写体の動きを検出する動体検出部を更に有し、
前記制御部は、前記被写体が移動していることを前記動体検出部が検出した場合に、前記被写体の移動方向及び移動速度に応じて、前記第１の画素ブロックと同じ制御を行う前記第３の画素ブロックを設定する
ことを特徴とする請求項８記載の撮像装置。

【請求項11】

前記制御部は、被写体の動きを予め学習した学習モデルに基づいて、前記動体検出部が検出した前記被写体の動きを予測し、前記複数の画素ブロックに設定する前記蓄積時間の初期値を設定する
ことを特徴とする請求項１０記載の撮像装置。

【請求項12】

前記第３の画素ブロックの領域サイズは、前記第１の画素ブロック及び前記第２の画素ブロックの領域サイズと異なっている
ことを特徴とする請求項１乃至１１のいずれか１項に記載の撮像装置。

【請求項13】

前記第３の画素ブロックに含まれる画素の数は、前記第１の画素ブロックに含まれる画素の数より少なく、かつ、前記第２の画素ブロックに含まれる画素の数より少ない
ことを特徴とする請求項１乃至１２のいずれか１項に記載の撮像装置。

【請求項14】

複数の画素行及び複数の画素列をなすように配され、各々が光電変換部を有する複数の画素と、
前記複数の画素における電荷の蓄積時間を制御する制御部と、を有し、
前記複数の画素は、前記複数の画素の互いに異なる一部であって、少なくとも２つの画素行又は少なくとも２つの画素列に配された画素群を各々が含む複数の画素ブロックに分けられており、
前記制御部は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、
前記制御部は、前記複数の画素ブロックを第１群と第２群とに分割する第１期間と、前記複数の画素ブロックを、前記第１群及び前記第２群とは異なる第３群と第４群とに分割する第２期間と、を実行するように構成されており、
前記第１期間において、前記第１群に属する画素の前記蓄積時間の長さは、前記第２群に属する画素の前記蓄積時間の長さと異なっており、前記第１群に属する画素の数は、前記第２群に属する画素の数よりも多く、
前記第２期間において、前記第３群に属する画素の前記蓄積時間の長さは、前記第４群に属する画素の前記蓄積時間の長さと異なっており、前記第３群に属する画素の数は、前記第４群に属する画素の数よりも多く、
前記第１期間において前記第１群に属する画素ブロックの一部は、前記第２期間において前記第４群に属している
ことを特徴とする撮像装置。

【請求項15】

前記第１期間において前記第２群に属する画素ブロックの一部は、前記第２期間において前記第３群に属している
ことを特徴とする請求項１４に記載の撮像装置。

【請求項16】

複数の画素行及び複数の画素列をなすように配され、各々が光電変換部を有する複数の画素と、
前記光電変換部にて生成された電荷に基づく信号を増幅する増幅部と、
前記増幅部におけるゲインを制御する制御部と、を有し、
前記複数の画素は、前記複数の画素の互いに異なる一部であって、少なくとも２つの画素行又は少なくとも２つの画素列に配された画素群を各々が含む複数の画素ブロックに分けられており、
前記制御部は、前記複数の画素ブロック毎に前記ゲインを制御するように構成されており、
前記複数の画素ブロックは、同じ画素ブロック行に、第１の画素ブロックと、第２の画素ブロックと、前記第１の画素ブロックと前記第２の画素ブロックとの間に配された第３の画素ブロックと、を含み、
前記制御部は、前記第３の画素ブロックに配された画素の前記光電変換部にて生成された電荷に基づく信号に対する前記ゲインが、前記第１の画素ブロックに配された画素の前記光電変換部にて生成された電荷に基づく信号に対する前記ゲイン及び前記第２の画素ブロックに配された画素の前記光電変換部にて生成された電荷に基づく信号に対する前記ゲインのうちの一方と同じになるように、前記増幅部を制御するように構成されている
ことを特徴とする撮像装置。

【請求項17】

前記増幅部は、前記複数の画素列の各々に対応して配された複数のアンプを有し、
前記制御部は、画素ブロック列の単位で前記アンプのゲインを切り替えることにより、前記ゲインを制御する
ことを特徴とする請求項１６記載の撮像装置。

【請求項18】

前記複数の画素の各々は、前記増幅部として、容量値が可変の保持部と、前記保持部の前記容量値と前記光電変換部から転送される電荷の量とに応じた信号を出力する増幅トランジスタと、を更に有し、
前記制御部は、画素ブロック列の単位で前記画素の前記保持部の前記容量値を切り替えることにより、前記ゲインを制御する
ことを特徴とする請求項１６記載の撮像装置。

【請求項19】

同じ画素ブロック行に配された隣接する前記画素ブロックの境界が、前記複数の画素列の方向に対して傾斜している
ことを特徴とする請求項１乃至１８のいずれか１項に記載の撮像装置。

【請求項20】

前記複数の画素が設けられた第１の基板と、
前記第１の基板に積層され、前記制御部のうちの少なくとも一部が設けられた第２の基板と
を有することを特徴とする請求項１乃至１９のいずれか１項に記載の撮像装置。

【請求項21】

請求項１乃至２０のいずれか１項に記載の撮像装置と、
前記撮像装置の前記画素から出力される信号を処理する信号処理部と
を有することを特徴とする撮像システム。

【請求項22】

移動体であって、
請求項１乃至２０のいずれか１項に記載の撮像装置と、
前記撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、撮像装置及び撮像システムに関する。

【背景技術】

【0002】

特許文献１には、１つの画面を複数のブロックに分割し、ブロック毎に被写体の動き検出を行ってそれぞれ露光時間を制御するように構成した撮像装置及びその駆動方法が記載されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００６－１９７１９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１に記載の撮像装置は予め定められたサイズの画素ブロック毎に露光時間を設定できるように構成したものであり、露光時間の設定の自由度は必ずしも高いとは言えなかった。そのため、被写体の状況に応じた適切な露光時間で撮影を行うことが困難な場合もあり、画質が低下することがあった。画素ブロックのサイズを小さくすれば露光時間の設定の自由度を向上することはできるが、画素ブロックのサイズを小さくするほどに画素ブロック数が増加して信号線の数も増加するため、制御が煩雑になり、また、開口率が低下する原因にもなる。

【0005】

本発明の目的は、画素ブロック毎に撮像条件を制御可能な撮像装置において、構成の複雑化や制御の煩雑化を抑制しつつ画質を向上しうる技術を提供することにある。

【課題を解決するための手段】

【0006】

本発明の一観点によれば、複数の画素行及び複数の画素列をなすように配され、各々が光電変換部を有する複数の画素と、前記複数の画素における電荷の蓄積時間を制御する制御部と、を有し、前記複数の画素は、前記複数の画素の互いに異なる一部であって、少なくとも２つの画素行又は少なくとも２つの画素列に配された画素群を各々が含む複数の画素ブロックに分けられており、前記制御部は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、前記複数の画素ブロックは、第１の画素ブロックと、第２の画素ブロックと、前記第１の画素ブロックと前記第２の画素ブロックとの間に配された第３の画素ブロックと、を含み、前記制御部は、前記第３の画素ブロックにおける前記蓄積時間を、前記第１の画素ブロックにおける前記蓄積時間と共通に制御し、一方で、前記第２の画素ブロックにおける前記蓄積時間を、前記第１の画素ブロック及び前記第３の画素ブロックにおける前記蓄積時間に対して独立に制御する第１モードと、前記第３の画素ブロックにおける前記蓄積時間を、前記第２の画素ブロックにおける前記蓄積時間と共通に制御し、一方で、前記第１の画素ブロックにおける前記蓄積時間を、前記第２の画素ブロック及び前記第３の画素ブロックにおける前記蓄積時間に対して独立に制御する第２モードと、を含む撮像装置が提供される。

【0007】

また、本発明の他の一観点によれば、複数の画素行及び複数の画素列をなすように配され、各々が光電変換部を有する複数の画素と、前記複数の画素における電荷の蓄積時間を制御する制御部と、を有し、前記複数の画素は、前記複数の画素の互いに異なる一部であって、少なくとも２つの画素行又は少なくとも２つの画素列に配された画素群を各々が含む複数の画素ブロックに分けられており、前記制御部は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、前記制御部は、前記複数の画素ブロックを第１群と第２群とに分割する第１期間と、前記複数の画素ブロックを、前記第１群及び前記第２群とは異なる第３群と第４群とに分割する第２期間と、を実行するように構成されており、前記第１期間において、前記第１群に属する画素の前記蓄積時間の長さは、前記第２群に属する画素の前記蓄積時間の長さと異なっており、前記第１群に属する画素の数は、前記第２群に属する画素の数よりも多く、前記第２期間において、前記第３群に属する画素の前記蓄積時間の長さは、前記第４群に属する画素の前記蓄積時間の長さと異なっており、前記第３群に属する画素の数は、前記第４群に属する画素の数よりも多く、前記第１期間において前記第１群に属する画素ブロックの一部は、前記第２期間において前記第４群に属している撮像装置が提供される。

【0008】

また、本発明の更に他の一観点によれば、複数の行及び複数の列をなすように配され、各々が光電変換部を有する複数の画素と、前記光電変換部にて生成された電荷に基づく信号を増幅する増幅部と、前記増幅部におけるゲインを制御する制御部と、を有し、前記複数の画素は、前記複数の画素の互いに異なる一部であって、少なくとも２つの行又は少なくとも２つの列に配された画素群を各々が含む複数の画素ブロックに分けられており、前記制御部は、前記複数の画素ブロック毎に前記ゲインを制御するように構成されており、前記複数の画素ブロックは、同じ画素ブロック行に、第１の画素ブロックと、第２の画素ブロックと、前記第１の画素ブロックと前記第２の画素ブロックとの間に配された第３の画素ブロックと、を含み、前記制御部は、前記第３の画素ブロックに配された画素の前記光電変換部にて生成された電荷に基づく信号に対する前記ゲインが、前記第１の画素ブロックに配された画素の前記光電変換部にて生成された電荷に基づく信号に対する前記ゲイン及び前記第２の画素ブロックに配された画素の前記光電変換部にて生成された電荷に基づく信号に対する前記ゲインのうちの一方と同じになるように、前記増幅部を制御するように構成されている撮像装置が提供される。

【発明の効果】

【0009】

本発明によれば、画素ブロック毎に撮像条件を制御可能な撮像装置において、構成の複雑化や制御の煩雑化を抑制しつつ画質を向上することができる。

【図面の簡単な説明】

【0010】

【図1】本発明の第１実施形態による撮像装置の概略構成を示すブロック図である。

【図2】本発明の第１実施形態による撮像装置における画素部の構成例を示すブロック図である。

【図3】本発明の第１実施形態による撮像装置における画素の構成例を示す回路図である。

【図4】本発明の第１実施形態による撮像装置における各ブロックの配置例を示す概略図である。

【図5】本発明の第１実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。

【図6】画素部内の各画素ブロックにおける露光時間を模式的に表した図である。

【図7】本発明の第１実施形態による撮像装置の駆動方法を示すタイミングチャート（その１）である。

【図8】本発明の第１実施形態による撮像装置の駆動方法を示すタイミングチャート（その２）である。

【図9】本発明の第２実施形態による撮像装置の概略構成を示すブロック図である。

【図10】本発明の第２実施形態による撮像装置における画素部の構成例を示すブロック図である。

【図11】本発明の第２実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。

【図12】本発明の第２実施形態による撮像装置の駆動方法を示すタイミングチャート（その１）である。

【図13】本発明の第２実施形態による撮像装置の駆動方法を示すタイミングチャート（その２）である。

【図14】本発明の第３実施形態による撮像装置の概略構成を示すブロック図である。

【図15】本発明の第３実施形態による撮像装置における画素部及び列アンプ部の構成例を示す回路図である。

【図16】画素部内の各画素ブロックにおける露光時間を模式的に表した図である。

【図17】本発明の第３実施形態による撮像装置の駆動方法を示すタイミングチャートである。

【図18】本発明の第４実施形態による撮像装置における画素の構成例を示す回路図である。

【図19】本発明の第４実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。

【図20】本発明の第４実施形態による撮像装置の駆動方法を示すタイミングチャートである。

【図21】本発明の第５実施形態による撮像装置における画素部の構成例を示すブロック図である。

【図22】本発明の第５実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。

【図23】画素部内の各画素ブロックにおける露光時間を模式的に表した図である。

【図24】本発明の第５実施形態による撮像装置の駆動方法を示すタイミングチャート（その１）である。

【図25】本発明の第５実施形態による撮像装置の駆動方法を示すタイミングチャート（その２）である。

【図26】本発明の第６実施形態による撮像装置における画素ブロック毎の制御イメージを示す図である。

【図27】本発明の第６実施形態による撮像装置の駆動方法を示すフローチャートである。

【図28】本発明の第７実施形態による撮像装置の駆動方法を示すフローチャートである。

【図29】機械学習モデルのニューラルネットワークの模式図である。

【図30】本発明の第９実施形態による撮像装置における画素部の構成例を示すブロック図である。

【図31】本発明の第１０実施形態による撮像システムの概略構成を示すブロック図である。

【図32】本発明の第１１実施形態による撮像システム及び移動体の構成例を示す図である。

【発明を実施するための形態】

【0011】

［第１実施形態］
本発明の第１実施形態による撮像装置の概略構成について、図１乃至図５を用いて説明する。図１は、本実施形態による撮像装置の概略構成を示すブロック図である。図２は、本実施形態による撮像装置における画素部の構成例を示すブロック図である。図３は、本実施形態による撮像装置における画素の構成例を示す回路図である。図４は、本実施形態による撮像装置におけるブロックの配置例を示す概略図である。図５は、本実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。なお、本明細書において、いずれかの実施形態についての説明は、特に断りのない限り、他の全ての実施形態についても共通である。

【0012】

本実施形態による撮像装置１０００は、図１に示すように、画素部１と、垂直走査部２と、水平領域制御部３と、タイミング生成部４と、列ＡＤ変換部５と、水平走査部６と、信号出力部７と、を有する。

【0013】

画素部１には、各々が光電変換部を含む複数の画素が複数の行及び複数の列をなすように２次元状に配されている。本明細書では、各行の延在する方向（行方向）を水平方向、各列の延在する方向（列方向）を垂直方向と定義するものとする。画素部１には、垂直走査部２と、水平領域制御部３と、列ＡＤ変換部５と、が接続されている。

【0014】

垂直走査部２は、画素部１に配された複数の画素に対して行単位で順次制御信号を供給する動作、すなわち垂直走査を行い、複数の画素の駆動を行単位で制御する制御回路である。

【0015】

水平領域制御部３は、画素部１に定義される複数の画素ブロックのうち、水平方向に並んだ画素ブロックに対して、有効であることを示す制御信号（有効信号）又は有効でないことを示す制御信号（非有効信号）を供給する制御回路である。なお、画素ブロックについては後述する。

【0016】

列ＡＤ変換部５は、画素部１から列毎に出力される画素信号（アナログ画素信号）を列並列でアナログデジタル変換する信号処理回路である。列ＡＤ変換部５は、アナログデジタル変換した各列の画素信号（デジタル画素信号）を一時的に保持する不図示のラインメモリを備えている。列ＡＤ変換部５の前段に増幅部を設け、増幅したアナログ画素信号を列ＡＤ変換部５でアナログデジタル変換するように構成してもよい。列ＡＤ変換部５には、水平走査部６と、信号出力部７と、が接続されている。

【0017】

水平走査部６は、列ＡＤ変換部５へと供給する制御信号によって列ＡＤ変換部５のラインメモリが保持する各列のデジタル画素信号を順次選択して信号出力部７へと転送する動作、すなわち水平走査を行う制御回路である。

【0018】

信号出力部７は、列ＡＤ変換部５のラインメモリから転送されるデジタル画素信号に対して所定の信号処理を施し、所望のプロトコルに準拠した信号として撮像装置１０００の外部へと出力する出力回路である。信号出力部７が行う信号処理としては、例えば、増幅処理やデジタル相関二重サンプリング処理等が挙げられる。

【0019】

タイミング生成部４は、垂直走査部２、水平領域制御部３、列ＡＤ変換部５、水平走査部６に対し、これらの動作やそのタイミングを制御する制御信号を供給する制御回路である。タイミング生成部４は、外部からの入力によって撮像装置１０００の基準駆動に関する情報を受信し、外部との通信によって撮像装置１０００の各種設定に関する情報を受信する。タイミング生成部４は、受信したこれら情報に基づき、垂直走査部２、水平領域制御部３、列ＡＤ変換部５、水平走査部６を制御するための制御信号を生成し、出力する。なお、垂直走査部２、水平領域制御部３、列ＡＤ変換部５、水平走査部６の制御信号の少なくとも一部は、撮像装置１０００の外部からタイミング生成部４を介することなく直接に供給されてもよい。

【0020】

画素部１は、図２に示すように、複数の行及び複数の列をなすように２次元状に配された複数の画素ブロック１０，１１，１２，１３，１４，１５，１６，１７，…を有する。複数の画素ブロック１０，１１，１２，１３，１４，１５，１６，１７，…の各々は、画素部１に配された複数の画素１００のうちの一部と、信号生成部１０２と、を含む。

【0021】

信号生成部１０２は、垂直走査部２及び水平領域制御部３からの制御信号をもとに、その信号生成部１０２が属する画素ブロックの画素１００に対して、信号電荷の蓄積時間（露光時間）の制御や読み出しの制御を行う制御回路である。すなわち、信号生成部１０２は、垂直走査部２及び水平領域制御部３とともに画素部１を制御する制御部を構成する。垂直走査部２は、画素部１を構成する複数の画素１００に対して、画素行の単位で制御信号を供給する。水平領域制御部３は、画素部１を構成する複数の画素ブロックに対して、画素ブロック列の単位で制御信号を供給する。信号生成部１０２は、垂直走査部２から供給される制御信号と水平領域制御部３から供給される制御信号とに基づいて、対応する画素ブロックにおける蓄積時間を制御するための制御信号を生成する。

【0022】

図２に示す画素部１の構成例において、画素ブロック１０，１２，１４，１６を構成する画素１００の数は、画素ブロック１１，１３，１５，１７を構成する画素１００の数よりも多くなっている。画素数の多い画素ブロック１０，１２，１４，１６と画素数の少ない画素ブロック１１，１３，１５，１７とは、水平方向に交互に配置されている。

【0023】

なお、本明細書では、画素１００を単位とする行を画素行と、画素１００を単位とする列を画素列と、画素ブロックを単位とする行を画素ブロック行と、画素ブロックを単位とする列を画素ブロック列と、それぞれ呼ぶことがある。例えば図２は、画素部１を構成する複数の画素ブロックのうち、２画素ブロック行×４画素ブロック列の行列状に配された画素ブロック１０～１７の部分を示したものである。

【0024】

画素部１を構成する複数の画素１００の各々は、図３に示すように、光電変換部ＰＤと、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４と、を有する。

【0025】

光電変換部ＰＤは、例えばフォトダイオードである。光電変換部ＰＤを構成するフォトダイオードは、アノードが基準電圧ノードに接続され、カソードが転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートの接続ノードは、いわゆるＦＤ（フローティングディフュージョン）ノードである。ＦＤノードに結合する容量成分は、電荷保持部として機能するとともに、この容量成分からなる電荷電圧変換部を構成する。リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源電圧ノード（電圧ＶＤＤ）に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。画素１００の出力ノードでもある選択トランジスタＭ４のソースは、垂直出力線１０６に接続されている。垂直出力線１０６には、図示しない電流源が接続されている。

【0026】

転送トランジスタＭ１のゲートには、当該画素１００が属する画素ブロックの信号生成部１０２から、制御信号ｔｘ［ｍ，ｎ］が供給される。リセットトランジスタＭ２のゲートには、垂直走査部２から、制御信号ｒｅｓ［ｎ］が供給される。選択トランジスタＭ４のゲートには、垂直走査部２から、制御信号ｓｅｌ［ｎ］が供給される。ここで、ｍは当該画素１００が属する画素ブロックの画素ブロック列番号（水平ブロックアドレス）を表し、ｎは当該画素１００の画素行番号（垂直行アドレス）を表す。画素１００の各トランジスタがＮ型トランジスタで構成される場合、これら制御信号がＨｉｇｈレベルのときに対応するトランジスタはオンになり、これら制御信号がＬｏｗレベルのときに対応するトランジスタはオフになる。

【0027】

被写体の光学像が画素部１に入射すると、各画素１００の光電変換部ＰＤは、入射光をその光量に応じた量の電荷に変換（光電変換）するとともに、生成した電荷を蓄積する。転送トランジスタＭ１は、オンすることにより光電変換部ＰＤが保持する電荷をＦＤノードに転送する。ＦＤノードは、その容量成分による電荷電圧変換によって、光電変換部ＰＤから転送された電荷の量に応じた電圧となる。増幅トランジスタＭ３は、ドレインに電圧ＶＤＤが供給され、ソースに選択トランジスタＭ４を介して図示しない電流源からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成している。これにより増幅トランジスタＭ３は、ＦＤノードの電圧に基づく信号を、選択トランジスタＭ４を介して垂直出力線１０６に出力する。リセットトランジスタＭ２は、オンすることによりＦＤノードを電圧ＶＤＤに応じた電圧にリセットする。

【0028】

本実施形態による撮像装置１０００は、例えば図４に示すように、図１及び図２に示す各ブロックを２つの半導体基板２１０，２２０に作り分け、これら半導体基板２１０，２２０を積層することより構成することが可能である。半導体基板２１０と半導体基板２２０とは、例えばバンプ電極や貫通電極等の導電部材を介して互いに電気的に接続されうる。

【0029】

図４は、図１及び図２に示す各ブロックのうち、画素部１の画素１００のみを上側の半導体基板２１０に配し、画素部１の信号生成部１０２及びその他のブロックを下側の半導体基板２２０に配した構成例である。画素１００と信号生成部１０２とを別々の半導体基板２１０，２２０に配置することで、信号生成部１０２の配置に影響されることなく複数の画素ブロックに含まれる複数の画素１００を画素部１内に均等且つ密に配置することが可能である。

【0030】

図４に示す構成例では、下側の半導体基板２２０にある垂直走査部２からの制御信号と、同じく下側の半導体基板２２０にある水平領域制御部３からの制御信号とが、そのまま下側の半導体基板２２０にある信号生成部１０２へと送られる。信号生成部１０２にてデコードされた制御信号は、上側の半導体基板２１０へと送られ、上側の半導体基板２１０にある画素部１の画素１００を駆動する。画素部１からの出力信号は、下側の半導体基板２２０へと送られ、下側の半導体基板２２０にある列ＡＤ変換部５にて処理される。その後、同じく下側の半導体基板２２０にある水平走査部６にてアドレス指定された列のデジタル信号が、下側の半導体基板２２０にある信号出力部７にて信号処理され、撮像装置１０００の外部へと出力される。

【0031】

なお、図４に示す構成は一例であり、図１及び図２に示す各ブロックの配置はこれに限定されるものではない。例えば、画素１００及び信号生成部１０２を半導体基板２１０の側に配置し、その他のブロックを半導体基板２２０の側に配置してもよい。この場合、不図示のマイクロレンズを介して入射する光が信号生成部１０２を避けて光電変換部ＰＤへと入射するように光導波路を配置することが望ましい。

【0032】

次に、垂直走査部２及び水平領域制御部３と画素ブロックとの接続例について、図５を用いて説明する。説明の簡略化のため、図５には、画素部１を構成する複数の画素ブロックのうち、図２に示す画素ブロック１０～１７に対応する画素ブロックのみを示している。また、画素ブロック１０～１７の各々は、少なくとも２つの画素行、または、少なくとも２つの画素列に配された画素群を含んでいればよい。図５には画素ブロック１０～１７の各々を２つの画素行により構成した例を示しているが、各々の画素ブロックを構成する画素行の数は特に限定されるものではない。また、各々の画素ブロックを構成する画素列の数も特に限定されるものではない。例えば、画素ブロック１１，１３，１５，１７が、１つの画素列のみを含む構成であってもよい。

【0033】

垂直走査部２は、タイミング生成部４から与えられる垂直行アドレス信号（図示せず）をデコードし、行毎の制御信号ｐｔｘ［ｎ］，ｐｒｅｓ［ｎ］，ｐｓｅｌ［ｎ］を生成する。ここで、各制御信号の末尾の添え字［ｎ］は、前述の垂直行アドレスの値を表している。図５には、垂直行アドレス［０］～［３］に対応する制御信号として、制御信号ｐｔｘ［０］～ｐｔｘ［３］，ｐｒｅｓ［０］～ｐｒｅｓ［３］，ｐｓｅｌ［０］～ｐｓｅｌ［３］を示している。

【0034】

制御信号ｐｔｘ［ｎ］，ｐｒｅｓ［ｎ］，ｐｓｅｌ［ｎ］は、垂直行アドレス毎に配された制御線１１０を介して、垂直行アドレス［ｎ］に対応する行に配された画素１００を含む画素ブロックに供給される。各々の制御線１１０は、第１の方向（水平方向或いは行方向）に延在して配されており、垂直行アドレスを共通にする信号生成部１０２及び垂直行アドレスを共通にする画素１００に共通の信号線をなしている。

【0035】

制御信号ｐｔｘ［ｎ］は、垂直行アドレス［ｎ］に対応する行に配された画素ブロックの信号生成部１０２に与えられる。すなわち、制御信号ｐｔｘ［０］，ｐｔｘ［１］は、垂直行アドレス［０］，［１］に対応する行に配された画素ブロック１０，１１，１２，１３の信号生成部１０２に与えられる。制御信号ｐｔｘ［２］，ｐｔｘ［３］は、垂直行アドレス［２］，［３］に対応する行に配された画素ブロック１４，１５，１６，１７の信号生成部１０２に与えられる。

【0036】

制御信号ｐｒｅｓ［ｎ］及び制御信号ｐｓｅｌ［ｎ］は、垂直行アドレス［ｎ］に対応する行に配された画素１００に与えられる。すなわち、制御信号ｐｒｅｓ［０］，ｐｓｅｌ［０］は、画素ブロック１０，１１，１２，１３に属する画素１００のうち、垂直行アドレス［０］に対応する行に配された画素１００に与えられる。制御信号ｐｒｅｓ［１］，ｐｓｅｌ［１］は、画素ブロック１０，１１，１２，１３に属する画素１００のうち、垂直行アドレス［１］に対応する行に配された画素１００に与えられる。制御信号ｐｒｅｓ［２］，ｐｓｅｌ［２］は、画素ブロック１４，１５，１６，１７に属する画素１００のうち、垂直行アドレス［２］に対応する行に配された画素１００に与えられる。制御信号ｐｒｅｓ［３］，ｐｓｅｌ［３］は、画素ブロック１４，１５，１６，１７に属する画素１００のうち、垂直行アドレス［３］に対応する行に配された画素１００に与えられる。

【0037】

水平領域制御部３は、タイミング生成部４から与えられる信号（図示せず）に基づいて、制御信号ｈｂｌｋ＿ｌ［ｍ］，ｈｂｌｋ＿ｓ［ｍ］を生成する。ここで、各制御信号の末尾の添え字［ｍ］は、前述の水平ブロックアドレスの値を表している。図５には、水平ブロックアドレス［０］～［３］に対応する制御信号として、制御信号ｈｂｌｋ＿ｌ［０］～ｈｂｌｋ＿ｌ［３］，ｈｂｌｋ＿ｓ［０］～ｈｂｌｋ＿ｓ［３］を示している。ここで、制御信号ｈｂｌｋ＿ｌ［ｍ］は、長秒露光の制御時に有効になる制御信号である。また、制御信号ｈｂｌｋ＿ｓ［ｍ］は、短秒露光の制御時に有効になる制御信号である。

【0038】

なお、本明細書において「長秒露光」とは、画素ブロック毎に画素１００の光電変換部ＰＤの露光時間が定められる場合において、相対的に長い露光時間の間、信号電荷の蓄積を行う動作を言うものとする。また、「短秒露光」とは、画素ブロック毎に画素１００の光電変換部ＰＤの露光時間が定められる場合において、相対的に短い露光時間の間、信号電荷の蓄積を行う動作を言うものとする。本実施形態では簡略化のため露光時間が２種類である場合について説明するが、露光時間は３種類以上であってもよい。この場合、露光時間の長さの種類に応じて、水平ブロックアドレス毎の制御信号ｈｂｌｋの数を増加すればよい。

【0039】

制御信号ｈｂｌｋ＿ｌ［ｍ］，ｈｂｌｋ＿ｓ［ｍ］は、水平ブロックアドレス毎に配された制御線１２０を介して、対応する水平ブロックアドレス［ｍ］に属する画素ブロックに供給される。各々の制御線１２０は、第１の方向と交差する第２の方向（垂直方向或いは列方向）に延在して配されており、水平ブロックアドレスを共通にする画素ブロックに共通の信号線をなしている。

【0040】

制御信号ｈｂｌｋ＿ｌ［ｍ］，ｈｂｌｋ＿ｓ［ｍ］は、対応する水平ブロックアドレス［ｍ］に属する画素ブロックの信号生成部１０２に与えられる。すなわち、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］は、水平ブロックアドレス［０］に属する画素ブロック１０，１４の信号生成部１０２に与えられる。制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］は、水平ブロックアドレス［１］に属する画素ブロック１１，１５の信号生成部１０２に与えられる。制御信号ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｓ［２］は、水平ブロックアドレス［２］に属する画素ブロック１２，１６の信号生成部１０２に与えられる。制御信号ｈｂｌｋ＿ｌ［３］，ｈｂｌｋ＿ｓ［３］は、水平ブロックアドレス［３］に属する画素ブロック１３，１７の信号生成部１０２に与えられる。

【0041】

画素ブロック１０～１７内の信号生成部１０２は、制御信号ｐｔｘ［ｎ］，ｈｂｌｋ＿ｌ［ｍ］，ｈｂｌｋ＿ｓ［ｍ］に基づいて、制御信号ｔｘ［ｍ，ｎ］を生成する。制御信号ｔｘ［ｍ，ｎ］は、水平ブロックアドレス［ｍ］及び垂直行アドレス［ｎ］に対応する画素ブロック内の画素１００に与えられる。

【0042】

例えば、画素ブロック１０の画素１００のうち垂直行アドレス［０］に対応する行に配された画素１００には、制御信号ｔｘ［０，０］が与えられる。画素ブロック１０の画素１００のうち垂直行アドレス［１］に対応する行に配された画素１００には、制御信号ｔｘ［０，１］が与えられる。画素ブロック１５の画素１００のうち垂直行アドレス［２］に対応する行に配された画素１００には、制御信号ｔｘ［１，２］が与えられる。画素ブロック１５の画素１００のうち垂直行アドレス［３］に対応する行に配された画素１００には、制御信号ｔｘ［１，３］が与えられる。その他の画素ブロックについても同様である。

【0043】

信号生成部１０２は、制御信号ｐｔｘ［ｎ］，制御信号ｈｂｌｋ＿ｌ［ｍ］，ｈｂｌｋ＿ｓ［ｍ］を入力として、制御信号ｔｘ［ｍ，ｎ］出力する。制御信号ｔｘ［ｍ，ｎ］は、制御信号ｈｂｌｋ＿ｌ［ｍ］又は制御信号ｈｂｌｋ＿ｓ［ｍ］がＨｉｇｈレベルのときに制御信号ｐｔｘ［ｎ］がＨｉｇｈレベルになることで、Ｈｉｇｈレベルとなる。

【0044】

信号生成部１０２におけるこのような演算を実現する回路は特に限定されるものではないが、例えば図５に示す論理回路によって構成することができる。図５に示す論理回路は、制御信号ｐｔｘ［ｎ］と制御信号ｈｂｌｋ＿ｌ［ｍ］の論理積演算を行うＡＮＤゲート、制御信号ｐｔｘ［ｎ］と制御信号ｈｂｌｋ＿ｓ［ｍ］の論理積演算を行うＡＮＤゲート及びこれらの出力信号の論理和演算を行うＯＲゲートを有する。このＯＲゲートの出力が、制御信号ｔｘ［ｍ，ｎ］である。

【0045】

前述の特許文献１に記載の撮像装置は、予め定められた領域サイズの画素ブロック毎に露光時間を設定できるように構成したものである。ここで、特許文献１に記載されるような撮像装置が、例えば監視カメラのように固定されパンチルトができないカメラに組み込まれている場合を想定する。このような状況で、短秒露光設定の画素ブロックから長秒露光設定の画素ブロックに移動する被写体を撮影した場合、被写体の移動速度によっては、暗い背景を撮影するための長秒露光設定の画素ブロックにおいて被写体が撮影されてしまう。その結果、対象の被写体が滲んでしまい、画質が低下することがあった。画素ブロックの領域サイズを小さくすれば露光時間の設定の自由度を向上することはできるが、画素ブロックの領域サイズを小さくするほどに画素ブロック数が増加して信号線の数も増加するため、制御が煩雑になり、また、開口率が低下する原因にもなる。

【0046】

一方、本実施形態では、画素ブロック毎に露光時間を制御可能な撮像装置において、画素部１内に領域サイズの異なる２種類の画素ブロックを設定し、これら画素ブロックを水平方向に交互に配置している。具体的には、画素ブロック１１，１３，１５，１７に含まれる画素の数が、画素ブロック１０，１２，１４，１６に含まれる画素の数より少ない。したがって、画素部１内に一定の領域サイズの画素ブロックを設定する場合と比較して、露光時間を設定する領域の配置やその領域サイズの自由度を向上することができる。これにより、移動する被写体に合わせた露光エリアや暗めの背景に合わせた露光エリアなど、被写体に応じた露光エリアを適切に配しやすくなり、画質の低下を防ぐことが可能となる。また、総ての画素ブロックの領域サイズを一様に小さくする場合と比較して単位面積当たりの画素ブロックの数を少なくできるため、制御の煩雑化や信号線の増加を抑制することもできる。

【0047】

次に、本実施形態による撮像装置の駆動方法について、図６乃至図８を用いて説明する。図６は、画素部内の各画素ブロックにおける露光時間を模式的に表した図である。図７及び図８は、本実施形態による撮像装置の駆動方法を示すタイミングチャートである。

【0048】

ここでは、画素部１の画素ブロック毎に露光時間を制御する一例として、図６に示すような動作を想定する。すなわち、図６は、画素部１のうち、全体的に明るい画素ブロック１０，１３，１５，１６に対しては短秒露光の制御を行い、全体的に暗い画素ブロック１１，１２，１４，１７に対しては長秒露光の制御を行うことを示している。

【0049】

図６の動作を実現するための撮像装置１０００の具体的な駆動例について、図７及び図８を用いて説明する。図７が画素ブロック１０，１１，１２，１３の動作を示すタイミング図であり、図８が画素ブロック１４，１５，１６，１７の動作を示すタイミング図である。図７及び図８には、これまでに説明した制御信号に加えて、撮像装置１０００を駆動するための基準タイミング信号である水平同期信号ＨＤ及び垂直同期信号ＶＤを示している。水平同期信号ＨＤにおいて、隣接するパルスとパルスの間の期間が１ＨＤ期間である。この１ＨＤ期間において１行分の画素駆動が行われ、撮像装置の画素出力までが行われる。垂直同期信号ＶＤにおいて、隣接するパルスとパルスの間の期間が１ＶＤ期間である。１ＶＤ期間が１走査分の画像出力を行う期間に相当する。

【0050】

図７及び図８には、連続する３走査分の動作を示している。この３走査のうち、第１走査が長秒露光のためのシャッタ動作を行う走査であり、第２走査が短秒露光のためのシャッタ動作を行う走査であり、第３走査が画素部１から画素信号を読み出すための読み出し動作を行う走査である。この実施形態では、連続する３走査によって、１つの画像を取得している。

【0051】

まず、長秒露光のためのシャッタ動作を行う走査である第１走査について説明する。第１走査は、図７及び図８において、概ね時刻ｔ１から時刻ｔ８までの期間である。

【0052】

時刻ｔ１よりも前の期間において、制御信号ｐｒｅｓ［０］，ｐｒｅｓ［１］，ｐｒｅｓ［２］，ｐｒｅｓ［３］はＨｉｇｈレベルであり、その他の制御信号はＬｏｗレベルであるものとする。

【0053】

時刻ｔ１において、外部からタイミング生成部４に供給される垂直同期信号ＶＤ及び水平同期信号ＨＤがＨｉｇｈレベルとなり、第１走査の第１ＨＤ期間が開始する。第１ＨＤ期間は、垂直行アドレス［０］に対応する行の画素１００を駆動する期間である。

【0054】

第１走査は、前述の通り、長秒露光のためのシャッタ動作を行う期間である。したがって、第１走査では、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｌ［３］が適宜制御される。制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］，ｈｂｌｋ＿ｓ［３］はＬｏｗレベルのまま維持される。

【0055】

垂直行アドレス［０］に対応する行の画素１００が属する画素ブロックは、図７に示すように、短秒露光が行われる画素ブロック１０，１３と、長秒露光が行われる画素ブロック１１，１２である。第１走査は長秒露光のためのシャッタ動作を行う期間であるため、短秒露光が行われる画素ブロック１０，１３の画素１００は駆動せず、長秒露光が行われる画素ブロック１１，１２の画素１００を駆動する。すなわち、時刻ｔ１において水平同期信号ＨＤがＨｉｇｈレベルになると、水平領域制御部３は、水平同期信号ＨＤに同期して制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］をＬｏｗレベルからＨｉｇｈレベルへと制御する。また、水平領域制御部３は、制御信号ｈｂｌｋ＿ｌ［０］，制御信号ｈｂｌｋ＿ｌ［３］をＬｏｗレベルのまま維持する。

【0056】

次いで、時刻ｔ２において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、画素ブロック１０の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［０，０］を出力する。また、画素ブロック１１の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［１，０］を出力する。また、画素ブロック１２の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［２，０］を出力する。また、画素ブロック１３の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［３，０］を出力する。

【0057】

これにより、画素ブロック１０，１３の垂直行アドレス［０］に対応する行の画素１００では何も動作しない一方、画素ブロック１１，１２の垂直行アドレス［０］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［０］はＨｉｇｈレベルであり、垂直行アドレス［０］に対応する行の画素１００のリセットトランジスタＭ２もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ２及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

【0058】

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［０］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素ブロック１１，１２の信号生成部１０２から出力される制御信号ｔｘ［１，０］，ｔｘ［２，０］も、Ｌｏｗレベルに戻る。制御信号ｔｘ［１，０］，ｔｘ［２，０］がＬｏｗレベルに遷移するタイミングが、画素ブロック１１，１２の垂直行アドレス［０］に対応する行の画素１００の光電変換部ＰＤにおいて長秒露光の露光期間が開始するタイミングとなる。

【0059】

時刻ｔ２以降、次に水平同期信号ＨＤがＨｉｇｈレベルになるタイミングにおいて、第１走査の第２ＨＤ期間が開始する。第２ＨＤ期間は、垂直行アドレス［１］に対応する行の画素１００を駆動する期間である。

【0060】

第１走査は、前述の通り、長秒露光のためのシャッタ動作を行う期間である。したがって、第２ＨＤ期間においても、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｌ［３］が適宜制御される。制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］，ｈｂｌｋ＿ｓ［３］はＬｏｗレベルのまま維持される。

【0061】

垂直行アドレス［１］に対応する行の画素１００が属する画素ブロックは、図７に示すように、短秒露光が行われる画素ブロック１０，１３と、長秒露光が行われる画素ブロック１１，１２である。すなわち、垂直行アドレス［０］に対応する行と垂直行アドレス［１］に対応する行とは、同じ画素ブロック１０，１１，１２，１３に属している。したがって、第２ＨＤ期間において垂直行アドレス［１］に対応する行に対して行う動作は、第１ＨＤ期間において垂直行アドレス［０］に対応する行に対して行った動作と同様である。

【0062】

水平領域制御部３は、第１ＨＤ期間から引き続き、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］をＨｉｇｈレベルのまま維持する。また、水平領域制御部３は、第１ＨＤ期間から引き続き、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［３］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］，ｈｂｌｋ＿ｓ［３］をＬｏｗレベルのまま維持する。

【0063】

時刻ｔ３において、垂直走査部２は、垂直行アドレス［１］に対応する行の制御信号ｐｔｘ［１］をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、画素ブロック１０，１３の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［０，１］，ｔｘ［３，１］を出力する。また、画素ブロック１１，１２の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［１，１］，ｔｘ［２，１］を出力する。

【0064】

これにより、画素ブロック１０，１３の垂直行アドレス［１］に対応する行の画素１００では何も動作しない一方、画素ブロック１１，１２の垂直行アドレス［１］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［１］はＨｉｇｈレベルであり、垂直行アドレス［１］に対応する行の画素１００のリセットトランジスタＭ２もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ２及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

【0065】

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［１］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素ブロック１１，１２の信号生成部１０２から出力される制御信号ｔｘ［１，１］，ｔｘ［２，１］も、Ｌｏｗレベルに戻る。制御信号ｔｘ［１，１］，ｔｘ［２，１］がＬｏｗレベルに遷移するタイミングが、画素ブロック１１，１２の垂直行アドレス［１］に対応する行の画素１００の光電変換部ＰＤにおいて長秒露光の露光期間が開始するタイミングとなる。

【0066】

時刻ｔ４において、水平同期信号ＨＤがハイレベルとなり、第１走査の第３ＨＤ期間が開始する。第３ＨＤ期間は、垂直行アドレス［２］に対応する行の画素１００を駆動する期間である。

【0067】

第１走査は、前述の通り、長秒露光のためのシャッタ動作を行う期間である。したがって、第３ＨＤ期間においても、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｌ［３］が適宜制御される。制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］，ｈｂｌｋ＿ｓ［３］はＬｏｗレベルのまま維持される。

【0068】

垂直行アドレス［２］に対応する行の画素１００が属する画素ブロックは、図８に示すように、長秒露光が行われる画素ブロック１４，１７と、短秒露光が行われる画素ブロック１５，１６である。第１走査は長秒露光のためのシャッタ動作を行う期間であるため、短秒露光が行われる画素ブロック１５，１６の画素１００は駆動せず、長秒露光が行われる画素ブロック１４，１７の画素１００を駆動する。

【0069】

すなわち、時刻ｔ４において水平同期信号ＨＤがＨｉｇｈレベルになると、水平領域制御部３は、水平同期信号ＨＤに同期して制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［３］をＬｏｗレベルからＨｉｇｈレベルへと制御する。また、水平領域制御部３は、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］をＨｉｇｈレベルからＬｏｗレベルへと制御する。

【0070】

次いで、時刻ｔ５において、垂直走査部２は、垂直行アドレス［２］に対応する行の制御信号ｐｔｘ［２］をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、画素ブロック１４，１７の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［０，２］，ｔｘ［３，２］を出力する。また、画素ブロック１５，１６の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［１，２］，ｔｘ［２，２］を出力する。

【0071】

これにより、画素ブロック１５，１６の垂直行アドレス［２］に対応する行の画素１００では何も動作しない一方、画素ブロック１４，１７の垂直行アドレス［２］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［２］はＨｉｇｈレベルであり、垂直行アドレス［２］に対応する行の画素１００のリセットトランジスタＭ２もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ２及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

【0072】

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［２］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素ブロック１４，１７の信号生成部１０２から出力される制御信号ｔｘ［０，２］，ｔｘ［３，２］も、Ｌｏｗレベルに戻る。制御信号ｔｘ［０，２］，ｔｘ［３，２］がＬｏｗレベルに遷移するタイミングが、画素ブロック１４，１７の垂直行アドレス［２］に対応する行の画素１００の光電変換部ＰＤにおいて長秒露光の露光期間が開始するタイミングとなる。

【0073】

時刻ｔ５以降、次に水平同期信号ＨＤがハイレベルとなるタイミングにおいて、第１走査の第４ＨＤ期間が開始する。第４ＨＤ期間は、垂直行アドレス［３］に対応する行の画素１００を駆動する期間である。

【0074】

第１走査は、前述の通り、長秒露光のためのシャッタ動作を行う期間である。したがって、第４ＨＤ期間においても、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｌ［３］が適宜制御される。制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］，ｈｂｌｋ＿ｓ［３］はＬｏｗレベルのまま維持される。

【0075】

垂直行アドレス［３］に対応する行の画素１００が属する画素ブロックは、図８に示すように、長秒露光が行われる画素ブロック１４，１７と、短秒露光が行われる画素ブロック１５，１６である。すなわち、垂直行アドレス［２］に対応する行と垂直行アドレス［３］に対応する行とは、同じ画素ブロック１４，１５，１６，１７に属している。したがって、第４ＨＤ期間において垂直行アドレス［３］に対応する行に対して行う動作は、第３ＨＤ期間において垂直行アドレス［２］に対応する行に対して行った動作と同様である。

【0076】

水平領域制御部３は、第３ＨＤ期間から引き続き、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［３］をＨｉｇｈレベルのまま維持する。また、水平領域制御部３は、第３ＨＤ期間から引き続き、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］，ｈｂｌｋ＿ｓ［３］をＬｏｗレベルのまま維持する。

【0077】

時刻ｔ６において、垂直走査部２は、垂直行アドレス［３］に対応する行の制御信号ｐｔｘ［３］をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、画素ブロック１４，１７の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［０，３］，ｔｘ［３，３］を出力する。また、画素ブロック１５，１６の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［１，３］，ｔｘ［２，３］を出力する。

【0078】

これにより、画素ブロック１５，１６の垂直行アドレス［３］に対応する行の画素１００では何も動作しない一方、画素ブロック１４，１７の垂直行アドレス［３］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［１］はＨｉｇｈレベルであり、垂直行アドレス［３］に対応する行の画素１００のリセットトランジスタＭ２もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ２及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

【0079】

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［３］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素ブロック１４，１７の信号生成部１０２から出力される制御信号ｔｘ［０，３］，ｔｘ［３，３］も、Ｌｏｗレベルに戻る。制御信号ｔｘ［０，３］，ｔｘ［３，３］がＬｏｗレベルに遷移するタイミングが、画素ブロック１４，１７の垂直行アドレス［３］に対応する行の画素１００の光電変換部ＰＤにおいて長秒露光の露光期間が開始するタイミングとなる。

【0080】

時刻ｔ７において、水平同期信号ＨＤがＨｉｇｈレベルとなり、第１走査の第４ＨＤ期間が終了する。水平領域制御部３は、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［３］をＨｉｇｈレベルからＬｏｗレベルへと制御し、どの画素ブロックにも制御信号ｐｔｘ［ｎ］が供給されないようにする。

【0081】

このようにして、第１走査では、画素ブロック１１，１２，１４，１７の画素１００において信号電荷の蓄積を開始し、画素ブロック１０，１３，１５，１６の画素１００に対しては何も行わない。

【0082】

次に、短秒露光のためのシャッタ動作を行う走査である第２走査について説明する。第２走査は、図７及び図８において、概ね時刻ｔ８から時刻ｔ１５までの期間である。第２走査では、画素ブロック１１，１２，１４，１７の画素１００における信号電荷の蓄積動作を妨げることなく、画素ブロック１０，１３，１５，１６の画素１００における信号電荷の蓄積を開始する。

【0083】

時刻ｔ８において、垂直同期信号ＶＤ及び水平同期信号ＨＤがハイレベルとなり、第２走査の第１ＨＤ期間が開始する。第１ＨＤ期間は、垂直行アドレス［０］に対応する行の画素１００を駆動する期間である。

【0084】

第２走査は、前述の通り、短秒露光のためのシャッタ動作を行う期間である。したがって、第２走査では、制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］，ｈｂｌｋ＿ｓ［３］が適宜制御される。制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｌ［３］はＬｏｗレベルのまま維持される。

【0085】

垂直行アドレス［０］に対応する行の画素１００が属する画素ブロックは、図７に示すように、短秒露光が行われる画素ブロック１０，１３と、長秒露光が行われる画素ブロック１１，１２である。第２走査は短秒露光のためのシャッタ動作を行う期間であるため、長秒露光が行われる画素ブロック１１，１２の画素１００は駆動せず、短秒露光が行われる画素ブロック１０，１３の画素１００を駆動する。すなわち、時刻ｔ８において水平同期信号ＨＤがＨｉｇｈレベルになると、水平領域制御部３は、水平同期信号ＨＤに同期して制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［３］をＬｏｗレベルからＨｉｇｈレベルへと制御する。また、水平領域制御部３は、制御信号ｈｂｌｋ＿ｓ［１］，制御信号ｈｂｌｋ＿ｓ［２］をＬｏｗレベルのまま維持する。

【0086】

次いで、時刻ｔ９において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、画素ブロック１０の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［０，０］を出力する。また、画素ブロック１１の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［１，０］を出力する。また、画素ブロック１２の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［２，０］を出力する。また、画素ブロック１３の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［３，０］を出力する。

【0087】

これにより、画素ブロック１１，１２の垂直行アドレス［０］に対応する行の画素１００では何も動作しない一方、画素ブロック１０，１３の垂直行アドレス［０］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［０］はＨｉｇｈレベルであり、垂直行アドレス［０］に対応する行の画素１００のリセットトランジスタＭ２もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ２及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

【0088】

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［０］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素ブロック１０，１３の信号生成部１０２から出力される制御信号ｔｘ［０，０］，ｔｘ［３，０］も、Ｌｏｗレベルに戻る。制御信号ｔｘ［０，０］，ｔｘ［３，０］がＬｏｗレベルに遷移するタイミングが、画素ブロック１０，１３の垂直行アドレス［０］に対応する行の画素１００の光電変換部ＰＤにおいて短秒露光の露光期間が開始するタイミングとなる。

【0089】

時刻ｔ９以降、次に水平同期信号ＨＤがＨｉｇｈレベルになるタイミングにおいて、第２走査の第２ＨＤ期間が開始する。第２ＨＤ期間は、垂直行アドレス［１］に対応する行の画素１００を駆動する期間である。

【0090】

第２走査は、前述の通り、短秒露光のためのシャッタ動作を行う期間である。したがって、第２ＨＤ期間においても、制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］，ｈｂｌｋ＿ｓ［３］が適宜制御される。制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｌ［３］はＬｏｗレベルのまま維持される。

【0091】

垂直行アドレス［１］に対応する行の画素１００が属する画素ブロックは、図７に示すように、短秒露光が行われる画素ブロック１０，１３と、長秒露光が行われる画素ブロック１１，１２である。すなわち、垂直行アドレス［０］に対応する行と垂直行アドレス［１］に対応する行とは、同じ画素ブロック１０，１１，１２，１３に属している。したがって、第２ＨＤ期間において垂直行アドレス［１］に対応する行に対して行う動作は、第１ＨＤ期間において垂直行アドレス［０］に対応する行に対して行った動作と同様である。

【0092】

水平領域制御部３は、第１ＨＤ期間から引き続き、制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［３］をＨｉｇｈレベルのまま維持する。また、水平領域制御部３は、第１ＨＤ期間から引き続き、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｌ［３］，ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］をＬｏｗレベルのまま維持する。

【0093】

時刻ｔ１０において、垂直走査部２は、垂直行アドレス［１］に対応する行の制御信号ｐｔｘ［１］をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、画素ブロック１０，１３の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［０，１］，ｔｘ［３，１］を出力する。また、画素ブロック１１，１２の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［１，１］，ｔｘ［２，１］を出力する。

【0094】

これにより、画素ブロック１１，１２の垂直行アドレス［１］に対応する行の画素１００では何も動作しない一方、画素ブロック１０，１３の垂直行アドレス［１］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［１］はＨｉｇｈレベルであり、垂直行アドレス［１］に対応する行の画素１００のリセットトランジスタＭ２もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ２及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

【0095】

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［１］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素ブロック１０，１３の信号生成部１０２から出力される制御信号ｔｘ［０，１］，ｔｘ［３，１］も、Ｌｏｗレベルに戻る。制御信号ｔｘ［０，１］，ｔｘ［３，１］がＬｏｗレベルに遷移するタイミングが、画素ブロック１０，１３の垂直行アドレス［１］に対応する行の画素１００の光電変換部ＰＤにおいて短秒露光の露光期間が開始するタイミングとなる。

【0096】

時刻ｔ１１において、水平同期信号ＨＤがハイレベルとなり、第２走査の第３ＨＤ期間が開始する。第３ＨＤ期間は、垂直行アドレス［２］に対応する行の画素１００を駆動する期間である。

【0097】

第２走査は、前述の通り、短秒露光のためのシャッタ動作を行う期間である。したがって、第３ＨＤ期間においても、制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］，ｈｂｌｋ＿ｓ［３］が適宜制御される。制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｌ［３］はＬｏｗレベルのまま維持される。

【0098】

垂直行アドレス［２］に対応する行の画素１００が属する画素ブロックは、図８に示すように、長秒露光が行われる画素ブロック１４，１７と、短秒露光が行われる画素ブロック１５，１６である。第２走査は短秒露光のためのシャッタ動作を行う期間であるため、長秒露光が行われる画素ブロック１４，１７の画素１００は駆動せず、短秒露光が行われる画素ブロック１５，１６の画素１００を駆動する。すなわち、時刻ｔ１１において水平同期信号ＨＤがＨｉｇｈレベルになると、水平領域制御部３は、水平同期信号ＨＤに同期して制御信号ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］をＬｏｗレベルからＨｉｇｈレベルへと制御する。また、水平領域制御部３は、制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［３］をＨｉｇｈレベルからＬｏｗレベルへと制御する。

【0099】

次いで、時刻ｔ１２において、垂直走査部２は、垂直行アドレス［２］に対応する行の制御信号ｐｔｘ［２］をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、画素ブロック１５，１６の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［１，２］，ｔｘ［２，２］を出力する。また、画素ブロック１４，１７の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［０，２］，ｔｘ［３，２］を出力する。

【0100】

これにより、画素ブロック１４，１７の垂直行アドレス［２］に対応する行の画素１００では何も動作しない一方、画素ブロック１５，１６の垂直行アドレス［２］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［２］はＨｉｇｈレベルであり、垂直行アドレス［２］に対応する行の画素１００のリセットトランジスタＭ２もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ２及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

【0101】

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［２］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素ブロック１５，１６の信号生成部１０２から出力される制御信号ｔｘ［１，２］，ｔｘ［２，２］も、Ｌｏｗレベルに戻る。制御信号ｔｘ［１，２］，ｔｘ［２，２］がＬｏｗレベルに遷移するタイミングが、画素ブロック１５，１６の垂直行アドレス［２］に対応する行の画素１００の光電変換部ＰＤにおいて短秒露光の露光期間が開始するタイミングとなる。

【0102】

時刻ｔ１２以降、次に水平同期信号ＨＤがハイレベルとなるタイミングにおいて、第２走査の第４ＨＤ期間が開始する。第４ＨＤ期間は、垂直行アドレス［３］に対応する行の画素１００を駆動する期間である。

【0103】

第２走査は、前述の通り、短秒露光のためのシャッタ動作を行う期間である。したがって、第４ＨＤ期間においても、制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］，ｈｂｌｋ＿ｓ［３］が適宜制御される。制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｌ［３］はＬｏｗレベルのまま維持される。

【0104】

垂直行アドレス［３］に対応する行の画素１００が属する画素ブロックは、図８に示すように、長秒露光が行われる画素ブロック１４，１７と、短秒露光が行われる画素ブロック１５，１６である。すなわち、垂直行アドレス［２］に対応する行と垂直行アドレス［３］に対応する行とは、同じ画素ブロック１４，１５，１６，１７に属している。したがって、第４ＨＤ期間において垂直行アドレス［３］に対応する行に対して行う動作は、第３ＨＤ期間において垂直行アドレス［２］に対応する行に対して行った動作と同様である。

【0105】

水平領域制御部３は、第３ＨＤ期間から引き続き、制御信号ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］をＨｉｇｈレベルのまま維持する。また、水平領域制御部３は、第３ＨＤ期間から引き続き、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｌ［３］，ｈｂｌｋ＿ｓ［３］，ｈｂｌｋ＿ｌ［４］をＬｏｗレベルのまま維持する。

【0106】

時刻ｔ１３において、垂直走査部２は、垂直行アドレス［３］に対応する行の制御信号ｐｔｘ［３］をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、画素ブロック１５，１６の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［１，３］，ｔｘ［２，３］を出力する。また、画素ブロック１４，１７の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［０，３］，ｔｘ［３，３］を出力する。

【0107】

これにより、画素ブロック１４，１７の垂直行アドレス［３］に対応する行の画素１００では何も動作しない一方、画素ブロック１５，１６の垂直行アドレス［３］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［１］はＨｉｇｈレベルであり、垂直行アドレス［３］に対応する行の画素１００のリセットトランジスタＭ２もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ２及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

【0108】

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［３］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素ブロック１５，１６の信号生成部１０２から出力される制御信号ｔｘ［１，３］，ｔｘ［２，３］も、Ｌｏｗレベルに戻る。制御信号ｔｘ［１，３］，ｔｘ［２，３］がＬｏｗレベルに遷移するタイミングが、画素ブロック１５，１６の垂直行アドレス［３］に対応する行の画素１００の光電変換部ＰＤにおいて短秒露光の露光期間が開始するタイミングとなる。

【0109】

時刻ｔ１４において、水平同期信号ＨＤがＨｉｇｈレベルとなり、第２走査の第４ＨＤ期間が終了する。水平領域制御部３は、制御信号ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｓ［２］をＨｉｇｈレベルからＬｏｗレベルへと制御し、どの画素ブロックにも制御信号ｐｔｘ［ｎ］が供給されないようにする。

【0110】

このようにして、第２走査では、画素ブロック１０，１３，１５，１６の画素１００において新たに信号電荷の蓄積を開始し、画素ブロック１１，１２，１４，１７の画素１００に対しては何も行わない。画素ブロック１１，１２，１４，１７の画素１００では、第１走査に開始した信号電荷の蓄積が継続している。

【0111】

次に、画素部１から画素信号を読み出すための読み出し動作の走査である第３走査について説明する。第３走査は、図７及び図８において、概ね時刻ｔ１５から開始する。ここでは、第３走査において行う動作として、画素１００の光電変換部ＰＤに蓄積された信号電荷の量に基づく出力信号Ｖｏｕｔを垂直出力線１０６に出力するまでの動作を説明する。

【0112】

時刻ｔ１５において、垂直同期信号ＶＤ及び水平同期信号ＨＤがＨｉｇｈレベルとなり、第３走査の第１ＨＤ期間が開始する。

【0113】

第３走査では、総ての画素ブロックに属する画素１００からの信号の読み出しを行う。そこで水平領域制御部３は、第３走査の全期間に渡って、制御信号ｈｂｌｋ＿ｌ［０］～ｈｂｌｋ＿ｌ［３］，ｈｂｌｋ＿ｓ［０］～ｈｂｌｋ＿ｓ［３］をＨｉｇｈレベルのまま維持する。これにより、制御信号ｐｔｘ［ｎ］は、垂直行アドレス［ｎ］に対応する行に位置する総ての画素ブロックの信号生成部１０２に入力されることになる。

【0114】

第１ＨＤ期間では、垂直行アドレス［０］に対応する行に属する画素１００からの信号の読み出しを行う。時刻ｔ１５において水平同期信号ＨＤがＨｉｇｈレベルになると、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［０］をＨｉｇｈレベルからＬｏｗレベルへと制御し、制御信号ｐｓｅｌ［０］をＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、垂直行アドレス［０］に対応する行に属する画素１００のリセットトランジスタＭ２がオフになり、ＦＤノードのリセット状態が解除される。また、垂直行アドレス［０］に対応する行に属する画素１００の選択トランジスタＭ４がオンになり、画素１００の信号を垂直出力線１０６に出力できる状態となる。

【0115】

時刻ｔ１６において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をＬｏｗレベルからＨｉｇｈレベルに制御する。前述のように、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］はＨｉｇｈレベルのため、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［０，０］が入力される。また、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］はＨｉｇｈレベルのため、画素ブロック１１の垂直行アドレス［０］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［１，０］が入力される。また、制御信号ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｓ［２］はＨｉｇｈレベルのため、画素ブロック１２の垂直行アドレス［２］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［２，０］が入力される。また、制御信号ｈｂｌｋ＿ｌ［３］，ｈｂｌｋ＿ｓ［３］はＨｉｇｈレベルのため、画素ブロック１３の垂直行アドレス［３］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［３，０］が入力される。これにより、垂直行アドレス［０］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた信号電荷がＦＤノードへと転送される。

【0116】

この後、垂直走査部２により垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］がＨｉｇｈレベルからＬｏｗレベルに制御され、垂直行アドレス［０］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオフになる。これにより、ＦＤノードの電位が確定し、ＦＤノードに転送された信号電荷の量に応じた信号（Ｖｏｕｔ）が、増幅トランジスタＭ３及び選択トランジスタＭ４を介して垂直出力線１０６に出力される。転送トランジスタＭ１がオフに制御されるタイミング、すなわち制御信号ｐｔｘ［０］がＨｉｇｈレベルからＬｏｗレベルへと遷移するタイミングが、垂直行アドレス［０］に対応する行における長秒露光及び短秒露光の露光期間が終了するタイミングである。

【0117】

時刻ｔ１７において、水平同期信号ＨＤがＨｉｇｈレベルとなり、第３走査の第１ＨＤ期間が終了するとともに、第３走査の第２ＨＤ期間が開始する。

【0118】

時刻ｔ１７において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［０］をＬｏｗレベルからＨｉｇｈレベルへと制御し、制御信号ｐｓｅｌ［０］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、垂直行アドレス［０］に対応する行に属する画素１００のリセットトランジスタＭ２がオンになり、ＦＤノードが再びリセット状態となる。また、垂直行アドレス［０］に対応する行に属する画素１００の選択トランジスタＭ４がオフになり、画素１００が垂直出力線１０６から切り離される。これにより、第１ＨＤ期間の一連の処理が終了する。

【0119】

同じく時刻ｔ１７において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［１］をＨｉｇｈレベルからＬｏｗレベルへと制御し、制御信号ｐｓｅｌ［１］をＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、垂直行アドレス［１］に対応する行に属する画素１００のリセットトランジスタＭ２がオフになり、ＦＤノードのリセット状態が解除される。また、垂直行アドレス［１］に対応する行に属する画素１００の選択トランジスタＭ４がオンになり、画素１００の信号を垂直出力線１０６に出力できる状態となる。

【0120】

時刻ｔ１８において、垂直走査部２は、垂直行アドレス［１］に対応する行の制御信号ｐｔｘ［１］をＬｏｗレベルからＨｉｇｈレベルに制御する。前述のように、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］はＨｉｇｈレベルのため、画素ブロック１０の垂直行アドレス［１］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［０，１］が入力される。また、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］はＨｉｇｈレベルのため、画素ブロック１１の垂直行アドレス［１］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［１，１］が入力される。また、制御信号ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｓ［２］はＨｉｇｈレベルのため、画素ブロック１０の垂直行アドレス［２］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［２，１］が入力される。また、制御信号ｈｂｌｋ＿ｌ［３］，ｈｂｌｋ＿ｓ［３］はＨｉｇｈレベルのため、画素ブロック１１の垂直行アドレス［３］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［３，１］が入力される。これにより、垂直行アドレス［１］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた信号電荷がＦＤノードへと転送される。

【0121】

この後、垂直走査部２により垂直行アドレス［１］に対応する行の制御信号ｐｔｘ［１］がＨｉｇｈレベルからＬｏｗレベルに制御され、垂直行アドレス［１］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオフになる。これにより、ＦＤノードの電位が確定し、ＦＤノードに転送された信号電荷の量に応じた信号（Ｖｏｕｔ）が、増幅トランジスタＭ３及び選択トランジスタＭ４を介して垂直出力線１０６に出力される。転送トランジスタＭ１がオフに制御されるタイミング、すなわち制御信号ｐｔｘ［１］がＨｉｇｈレベルからＬｏｗレベルへと遷移するタイミングが、垂直行アドレス［１］に対応する行における長秒露光及び短秒露光の露光期間が終了するタイミングである。

【0122】

時刻ｔ１９において、水平同期信号ＨＤがＨｉｇｈレベルとなり、第３走査の第２ＨＤ期間が終了するとともに、第３走査の第３ＨＤ期間が開始する。

【0123】

時刻ｔ１９において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［１］をＬｏｗレベルからＨｉｇｈレベルへと制御し、制御信号ｐｓｅｌ［１］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、垂直行アドレス［１］に対応する行に属する画素１００のリセットトランジスタＭ２がオンになり、ＦＤノードが再びリセット状態となる。また、垂直行アドレス［１］に対応する行に属する画素１００の選択トランジスタＭ４がオフになり、画素１００が垂直出力線１０６から切り離される。これにより、第２ＨＤ期間の一連の処理が終了する。

【0124】

同じく時刻ｔ１９において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［２］をＨｉｇｈレベルからＬｏｗレベルへと制御し、制御信号ｐｓｅｌ［２］をＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、垂直行アドレス［２］に対応する行に属する画素１００のリセットトランジスタＭ２がオフになり、ＦＤノードのリセット状態が解除される。また、垂直行アドレス［２］に対応する行に属する画素１００の選択トランジスタＭ４がオンになり、画素１００の信号を垂直出力線１０６に出力できる状態となる。

【0125】

時刻ｔ２０において、垂直走査部２は、垂直行アドレス［２］に対応する行の制御信号ｐｔｘ［２］をＬｏｗレベルからＨｉｇｈレベルに制御する。前述のように、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］はＨｉｇｈレベルのため、画素ブロック１４の垂直行アドレス［２］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［０，２］が入力される。また、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］はＨｉｇｈレベルのため、画素ブロック１５の垂直行アドレス［２］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［１，２］が入力される。また、制御信号ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｓ［２］はＨｉｇｈレベルのため、画素ブロック１６の垂直行アドレス［２］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［２，２］が入力される。また、制御信号ｈｂｌｋ＿ｌ［３］，ｈｂｌｋ＿ｓ［３］はＨｉｇｈレベルのため、画素ブロック１７の垂直行アドレス［２］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［３，２］が入力される。

【0126】

この後、垂直走査部２により垂直行アドレス［２］に対応する行の制御信号ｐｔｘ［２］がＨｉｇｈレベルからＬｏｗレベルに制御され、垂直行アドレス［２］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオフになる。これにより、ＦＤノードの電位が確定し、ＦＤノードに転送された信号電荷の量に応じた信号（Ｖｏｕｔ）が、増幅トランジスタＭ３及び選択トランジスタＭ４を介して垂直出力線１０６に出力される。転送トランジスタＭ１がオフに制御されるタイミング、すなわち制御信号ｐｔｘ［２］がＨｉｇｈレベルからＬｏｗレベルへと遷移するタイミングが、垂直行アドレス［２］に対応する行における長秒露光及び短秒露光の露光期間が終了するタイミングである。

【0127】

時刻ｔ２１において、水平同期信号ＨＤがＨｉｇｈレベルとなり、第３走査の第３ＨＤ期間が終了するとともに、第３走査の第４ＨＤ期間が開始する。

【0128】

時刻ｔ２１において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［２］をＬｏｗレベルからＨｉｇｈレベルへと制御し、制御信号ｐｓｅｌ［２］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、垂直行アドレス［２］に対応する行に属する画素１００のリセットトランジスタＭ２がオンになり、ＦＤノードが再びリセット状態となる。また、垂直行アドレス［２］に対応する行に属する画素１００の選択トランジスタＭ４がオフになり、画素１００が垂直出力線１０６から切り離される。これにより、第３ＨＤ期間の一連の処理が終了する。

【0129】

同じく時刻ｔ２１において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［３］をＨｉｇｈレベルからＬｏｗレベルへと制御し、制御信号ｐｓｅｌ［３］をＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、垂直行アドレス［３］に対応する行に属する画素１００のリセットトランジスタＭ２がオフになり、ＦＤノードのリセット状態が解除される。また、垂直行アドレス［３］に対応する行に属する画素１００の選択トランジスタＭ４がオンになり、画素１００の信号を垂直出力線１０６に出力できる状態となる。

【0130】

時刻ｔ２２において、垂直走査部２は、垂直行アドレス［３］に対応する行の制御信号ｐｔｘ［３］をＬｏｗレベルからＨｉｇｈレベルに制御する。前述のように、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］はＨｉｇｈレベルのため、画素ブロック１４の垂直行アドレス［３］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［０，３］が入力される。また、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］はＨｉｇｈレベルのため、画素ブロック１５の垂直行アドレス［３］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［１，３］が入力される。また、制御信号ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｓ［２］はＨｉｇｈレベルのため、画素ブロック１６の垂直行アドレス［３］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［２，３］が入力される。また、制御信号ｈｂｌｋ＿ｌ［３］，ｈｂｌｋ＿ｓ［３］はＨｉｇｈレベルのため、画素ブロック１７の垂直行アドレス［３］に対応する行に属する画素１００には、Ｈｉｇｈレベルの制御信号ｔｘ［３，３］が入力される。これにより、垂直行アドレス［３］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた信号電荷がＦＤノードへと転送される。

【0131】

この後、垂直走査部２により垂直行アドレス［３］に対応する行の制御信号ｐｔｘ［３］がＨｉｇｈレベルからＬｏｗレベルに制御され、垂直行アドレス［３］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオフになる。これにより、ＦＤノードの電位が確定し、ＦＤノードに転送された信号電荷の量に応じた信号（Ｖｏｕｔ）が、増幅トランジスタＭ３及び選択トランジスタＭ４を介して垂直出力線１０６に出力される。転送トランジスタＭ１がオフに制御されるタイミング、すなわち制御信号ｐｔｘ［３］がＨｉｇｈレベルからＬｏｗレベルへと遷移するタイミングが、垂直行アドレス［３］に対応する行における長秒露光及び短秒露光の露光期間が終了するタイミングである。

【0132】

時刻ｔ２３において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［３］をＬｏｗレベルからＨｉｇｈレベルへと制御し、制御信号ｐｓｅｌ［３］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、垂直行アドレス［３］に対応する行に属する画素１００のリセットトランジスタＭ２がオンになり、ＦＤノードが再びリセット状態となる。また、垂直行アドレス［３］に対応する行に属する画素１００の選択トランジスタＭ４がオフになり、画素１００が垂直出力線１０６から切り離される。これにより、第４ＨＤ期間の一連の処理が終了する。

【0133】

このように、本実施形態では、画素ブロック毎に露光時間を制御可能な撮像装置において、画素部１内にサイズの異なる２種類の画素ブロックを設定し、これら画素ブロックを水平方向に交互に配置している。このように撮像装置を構成することにより、画素部１内に一定のサイズの画素ブロックを設定する場合と比較して、露光時間の異なる複数の領域の配置やサイズの自由度を向上することができる。

【0134】

したがって、本実施形態によれば、移動する被写体に合わせた露光エリアや暗めの背景に合わせた露光エリアなど、被写体に応じた露光エリアを適切に配しやすくなり、画質の低下を防ぐことができる。また、総ての画素ブロックのサイズを一様に小さくする場合と比較して単位面積当たりの画素ブロックの数、すなわち信号線の数を少なくできるため、制御の煩雑化や開口率の低下を抑制することができる。

【0135】

図５では、画素列の多い画素ブロックと、画素列の少ない画素ブロックとが交互に並んでいるが、このような構成に限られない。例えば、総ての画素ブロックで画素列の数が同じ場合に、画素行の多い画素ブロックと画素行の少ない画素ブロックとが交互に並んでいてもよい。また、一部の画素ブロックの画素列や画素行が、他の画素ブロックの画素列や画素行より多い、または、少なくてもよい。あるいは、総ての画素がいずれかの画素ブロックに含まる限りにおいて、各画素ブロックの画素数がランダムに設定されてもよい。例えば、監視対象が決まっている監視カメラなどでは、注目領域の画素ブロックの画素数を少なく、つまり、注目領域に対してはより多くの画素ブロックが配されるようにしてもよい。一方、そのほかの領域では画素ブロックの画素数を多く、つまり、そのほかの領域に対してはより少ない画素ブロックが配されるようにしてもよい。

【0136】

［第２実施形態］
本発明の第２実施形態による撮像装置及びその駆動方法について、図９乃至図１３を用いて説明する。第１実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

【0137】

はじめに、本実施形態による撮像装置の概略構成について、図９乃至図１１を用いて説明する。図９は、本実施形態による撮像装置の概略構成を示すブロック図である。図１０は、本実施形態による撮像装置における画素部の構成例を示すブロック図である。図１１は、本実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。

【0138】

本実施形態による撮像装置１０００は、図９に示すように、水平領域制御部３が境界制御部３１を有している点で、第１実施形態による撮像装置とは異なっている。画素部１は、第１実施形態による撮像装置と同様、２次元状に配された複数の画素ブロック１０，１１，１２，１３，１４，１５，１６，１７，…を有している。これら画素ブロックのうち、画素数の多い画素ブロック１０，１２，１４，１６，…は、第１実施形態と同様、信号生成部１０２を有している。一方、画素数の少ない画素ブロック１１，１３，１５，１７，…は、図１０に示すように、信号生成部１０２の代わりに、境界選択部１０４を有している。水平領域制御部３の境界制御部３１は、画素ブロック１１，１３，１５，１７，…の境界選択部１０４に制御信号を供給する制御回路である。

【0139】

なお、本実施形態では、境界選択部１０４を信号生成部１０２とは別の名称で呼んでいるが、画素ブロック内の画素に供給する制御信号を生成するという観点からは両者少なくとも同じ機能を有しうる。本明細書では、境界選択部１０４を信号生成部と呼ぶこともある。

【0140】

次に、垂直走査部２及び水平領域制御部３と画素ブロックとの接続例について、図１１を用いて説明する。説明の簡略化のため、図１１には、画素部１を構成する複数の画素ブロックのうち、図１０に示す画素ブロック１０～１７に対応する画素ブロックのみを示している。また、図１１には画素ブロック１０～１７の各々を２つの画素行により構成した例を示しているが、各々の画素ブロックを構成する画素行の数は特に限定されるものではない。また、各々の画素ブロックを構成する画素列の数も特に限定されるものではない。

【0141】

境界制御部３１は、タイミング生成部４から与えられる信号（図示せず）に基づいて、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［ｍ］を生成する。ここで、制御信号ｈｂｌｋ＿ｒｉｇｈｔの末尾の添え字［ｍ］は、前述の水平ブロックアドレスの値を表している。図１１には、水平ブロックアドレス［１］，［３］に対応する制御信号として、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］，ｈｂｌｋ＿ｒｉｇｈｔ［３］を示している。

【0142】

制御信号ｈｂｌｋ＿ｒｉｇｈｔ［ｍ］は、制御線１２２を介して、対応する水平ブロックアドレス［ｍ］に属する画素ブロックに供給される。各々の制御線１２２は、第２の方向（垂直方向或いは列方向）に延在して配されており、水平ブロックアドレスを共通にする画素ブロックに共通の信号線をなしている。

【0143】

制御信号ｈｂｌｋ＿ｒｉｇｈｔ［ｍ］は、対応する水平ブロックアドレス［ｍ］に属する画素ブロックの境界選択部１０４に与えられる。すなわち、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］は、水平ブロックアドレス［１］に属する画素ブロック１１，１５の境界選択部１０４に与えられる。制御信号ｈｂｌｋ＿ｒｉｇｈｔ［３］は、水平ブロックアドレス［３］に属する画素ブロック１３，１７の境界選択部１０４に与えられる。

【0144】

水平ブロックアドレス［ｍ］に属する画素ブロックの境界選択部１０４は、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［ｍ］，ｔｘ［ｍ－１，ｎ］，ｔｘ［ｍ＋１，ｎ］を入力として、制御信号ｔｘ［ｍ，ｎ］を出力する。すなわち、水平ブロックアドレス［ｍ］に属する画素ブロックの境界選択部１０４は、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［ｍ］がＬｏｗレベルのときに、制御信号ｔｘ［ｍ－１，ｎ］を制御信号ｔｘ［ｍ，ｎ］として出力する。また、水平ブロックアドレス［ｍ］に属する画素ブロックの境界選択部１０４は、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［ｍ］がＨｉｇｈレベルのときに、制御信号ｔｘ［ｍ＋１，ｎ］を制御信号ｔｘ［ｍ，ｎ］として出力する。

【0145】

本実施形態による撮像装置において、水平領域制御部３（境界制御部３１）から画素ブロック１１，１３，１５，１７の各々に供給される制御信号は、ｈｂｌｋ＿ｒｉｇｈｔ［ｍ］の１つである。したがって、本実施形態の構成によれば、水平領域制御部３（境界制御部３１）から画素ブロック１１，１３，１５，１７，…に制御信号を供給する信号線を、１本ずつ削減することができる。別の言い方をすると、水平領域制御部３から画素ブロック１１，１３，１５，１７，…に制御信号を供給する信号線の数は、水平領域制御部３から画素ブロック１０，１２，１４，１６，…に制御信号を供給する信号線の数よりも少ない。

【0146】

次に、本実施形態による撮像装置の駆動方法について、図１２及び図１３を用いて説明する。図１２及び図１３は、本実施形態による撮像装置の駆動方法を示すタイミングチャートである。ここでは、図６に示した制御イメージを想定した駆動方法を説明する。すなわち、画素ブロック１０，１３，１５，１６では短秒露光制御を行い、画素ブロック１１，１２，１４，１７では長秒露光制御を行うものとする。

【0147】

図１２及び図１３には、図７及び図８と同様、連続する３走査分の動作を示している。この３走査のうち、第１走査が長秒露光のためのシャッタ動作を行う走査であり、第２走査が短秒露光のためのシャッタ動作を行う走査であり、第３走査が画素部１から画素信号を読み出すための読み出し動作を行う走査である。

【0148】

まず、長秒露光のためのシャッタ動作を行う走査である第１走査について説明する。第１走査は、図１２及び図１３において、概ね時刻ｔ１から時刻ｔ８までの期間である。

【0149】

時刻ｔ１において、外部からタイミング生成部４に供給される垂直同期信号ＶＤ及び水平同期信号ＨＤがＨｉｇｈレベルとなり、第１走査の第１ＨＤ期間が開始する。第１ＨＤ期間は、垂直行アドレス［０］に対応する行の画素１００を駆動する期間である。

【0150】

第１走査は、前述の通り、長秒露光のためのシャッタ動作を行う期間である。したがって、第１走査では、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［２］が適宜制御される。制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［２］はＬｏｗレベルのまま維持される。

【0151】

垂直行アドレス［０］に対応する行の画素１００が属する画素ブロックは、図１２に示すように、短秒露光が行われる画素ブロック１０，１３と、長秒露光が行われる画素ブロック１１，１２である。なお、画素ブロック１３の右側に隣り合う画素ブロックは、短秒露光が行われる画素ブロックであるものとする。第１走査は長秒露光のためのシャッタ動作を行う期間であるため、短秒露光が行われる画素ブロック１０，１３の画素１００は駆動せず、長秒露光が行われる画素ブロック１１，１２の画素１００を駆動する。

【0152】

すなわち、時刻ｔ１において水平同期信号ＨＤがＨｉｇｈレベルになると、水平領域制御部３は、水平同期信号ＨＤに同期して、画素ブロック１２に対応する制御信号ｈｂｌｋ＿ｌ［２］をＬｏｗレベルからＨｉｇｈレベルへと制御する。境界制御部３１は、画素ブロック１１が画素ブロック１２と同じ駆動となり、画素ブロック１３が右隣の画素ブロックと同じ駆動となるように、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］，ｈｂｌｋ＿ｒｉｇｈｔ［３］をＬｏｗレベルからＨｉｇｈレベルへと制御する。また、水平領域制御部３は、制御信号ｈｂｌｋ＿ｌ［０］をＬｏｗレベルのまま維持する。

【0153】

次いで、時刻ｔ２において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、画素ブロック１０の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［０，０］を出力する。また、画素ブロック１１の境界選択部１０４は、Ｈｉｇｈレベルの制御信号ｔｘ［１，０］を出力する。また、画素ブロック１２の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［２，０］を出力する。また、画素ブロック１３の境界選択部１０４は、Ｌｏｗレベルの制御信号ｔｘ［３，０］を出力する。

【0154】

これにより、画素ブロック１０，１３の垂直行アドレス［０］に対応する行の画素１００では何も動作しない一方、画素ブロック１１，１２の垂直行アドレス［０］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［０］はＨｉｇｈレベルであり、垂直行アドレス［０］に対応する行の画素１００のリセットトランジスタＭ２もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ２及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

【0155】

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［０］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素ブロック１１の境界選択部１０４から出力される制御信号ｔｘ［１，０］及び画素ブロック１２の信号生成部１０２から出力される制御信号ｔｘ［２，０］も、Ｌｏｗレベルに戻る。制御信号ｔｘ［１，０］，ｔｘ［２，０］がＬｏｗレベルに遷移するタイミングが、画素ブロック１１，１２の垂直行アドレス［０］に対応する行の画素１００の光電変換部ＰＤにおいて長秒露光の露光期間が開始するタイミングとなる。

【0156】

時刻ｔ２以降、次に水平同期信号ＨＤがＨｉｇｈレベルになるタイミングにおいて、第１走査の第２ＨＤ期間が開始する。第２ＨＤ期間は、垂直行アドレス［１］に対応する行の画素１００を駆動する期間である。第２ＨＤ期間における駆動は第１ＨＤ期間における駆動と同様のため、ここでは説明を省略する。

【0157】

時刻ｔ４において、水平同期信号ＨＤがハイレベルとなり、第１走査の第３ＨＤ期間が開始する。第３ＨＤ期間は、垂直行アドレス［２］に対応する行の画素１００を駆動する期間である。

【0158】

垂直行アドレス［２］に対応する行の画素１００が属する画素ブロックは、図１３に示すように、長秒露光が行われる画素ブロック１４，１７と、短秒露光が行われる画素ブロック１５，１６である。なお、画素ブロック１７の右側に隣り合う画素ブロックは、長秒露光が行われる画素ブロックであるものとする。第１走査は長秒露光のためのシャッタ動作を行う期間であるため、短秒露光が行われる画素ブロック１５，１６の画素１００は駆動せず、長秒露光が行われる画素ブロック１４，１７の画素１００を駆動する。

【0159】

すなわち、時刻ｔ４において水平同期信号ＨＤがＨｉｇｈレベルになると、水平領域制御部３は、水平同期信号ＨＤに同期して、画素ブロック１４に対応する制御信号ｈｂｌｋ＿ｌ［０］をＬｏｗレベルからＨｉｇｈレベルへと制御する。また、水平領域制御部３は、画素ブロック１６に対応する制御信号ｈｂｌｋ＿ｌ［２］をＨｉｇｈレベルからＬｏｗレベルへと制御する。境界制御部３１は、画素ブロック１５が画素ブロック１６と同じ駆動となり、画素ブロック１７が右隣の画素ブロックと同じ駆動となるように、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］，ｈｂｌｋ＿ｒｉｇｈｔ［３］をＨｉｇｈレベルのまま維持する。

【0160】

次いで、時刻ｔ５において、垂直走査部２は、垂直行アドレス［２］に対応する行の制御信号ｐｔｘ［２］をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、画素ブロック１４の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［０，２］を出力する。また、画素ブロック１５の境界選択部１０４は、Ｌｏｗレベルの制御信号ｔｘ［１，２］を出力する。また、画素ブロック１６の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［２，２］を出力する。また、画素ブロック１７の境界選択部１０４は、Ｈｉｇｈレベルの制御信号ｔｘ［３，２］を出力する。

【0161】

これにより、画素ブロック１５，１６の垂直行アドレス［２］に対応する行の画素１００では何も動作しない一方、画素ブロック１４，１７の垂直行アドレス［２］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［２］はＨｉｇｈレベルであり、垂直行アドレス［２］に対応する行の画素１００のリセットトランジスタＭ２もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ２及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

【0162】

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［２］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素ブロック１４の信号生成部１０２から出力される制御信号ｔｘ［０，２］及び画素ブロック１７の境界選択部１０４から出力される制御信号ｔｘ［３，２］もＬｏｗレベルに戻る。制御信号ｔｘ［０，２］，ｔｘ［３，２］がＬｏｗレベルに遷移するタイミングが、画素ブロック１４，１７の垂直行アドレス［２］に対応する行の画素１００の光電変換部ＰＤにおいて長秒露光の露光期間が開始するタイミングとなる。

【0163】

時刻ｔ５以降、次に水平同期信号ＨＤがＨｉｇｈレベルになるタイミングにおいて、第１走査の第４ＨＤ期間が開始する。第４ＨＤ期間は、垂直行アドレス［３］に対応する行の画素１００を駆動する期間である。第４ＨＤ期間における駆動は第３ＨＤ期間における駆動と同様のため、ここでは説明を省略する。

【0164】

このようにして、第１走査では、画素ブロック１１，１２，１４，１７の画素１００において信号電荷の蓄積を開始し、画素ブロック１０，１３，１５，１６の画素１００に対しては何も行わない。

【0165】

次に、短秒露光のためのシャッタ動作を行う走査である第２走査について説明する。第２走査は、図１２及び図１３において、概ね時刻ｔ８から時刻ｔ１５までの期間である。第２走査では、画素ブロック１１，１２，１４，１７の画素１００における信号電荷の蓄積動作を妨げることなく、画素ブロック１０，１３，１５，１６の画素１００における信号電荷の蓄積を開始する。

【0166】

時刻ｔ８において、垂直同期信号ＶＤ及び水平同期信号ＨＤがハイレベルとなり、第２走査の第１ＨＤ期間が開始する。第１ＨＤ期間は、垂直行アドレス［０］に対応する行の画素１００を駆動する期間である。

【0167】

第２走査は、前述の通り、短秒露光のためのシャッタ動作を行う期間である。したがって、第２走査では、制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［２］が適宜制御される。制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［２］はＬｏｗレベルのまま維持される。

【0168】

垂直行アドレス［０］に対応する行の画素１００が属する画素ブロックは、図１２に示すように、短秒露光が行われる画素ブロック１０，１３と、長秒露光が行われる画素ブロック１１，１２である。第２走査は短秒露光のためのシャッタ動作を行う期間であるため、長秒露光が行われる画素ブロック１１，１２の画素１００は駆動せず、短秒露光が行われる画素ブロック１０，１３の画素１００を駆動する。

【0169】

すなわち、時刻ｔ８において水平同期信号ＨＤがＨｉｇｈレベルになると、水平領域制御部３は、水平同期信号ＨＤに同期して、画素ブロック１０に対応する制御信号ｈｂｌｋ＿ｓ［０］をＬｏｗレベルからＨｉｇｈレベルへと制御する。境界制御部３１は、画素ブロック１１が画素ブロック１２と同じ駆動となり、画素ブロック１３が右隣の画素ブロックと同じ駆動となるように、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］，ｈｂｌｋ＿ｒｉｇｈｔ［３］をＬｏｗレベルからＨｉｇｈレベルへと制御する。また、水平領域制御部３は、制御信号ｈｂｌｋ＿ｓ［２］をＬｏｗレベルのまま維持する。

【0170】

次いで、時刻ｔ９において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、画素ブロック１０の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［０，０］を出力する。また、画素ブロック１１の境界選択部１０４は、Ｌｏｗレベルの制御信号ｔｘ［１，０］を出力する。また、画素ブロック１２の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［２，０］を出力する。また、画素ブロック１３の境界選択部１０４は、Ｈｉｇｈレベルの制御信号ｔｘ［３，０］を出力する。

【0171】

これにより、画素ブロック１１，１２の垂直行アドレス［０］に対応する行の画素１００では何も動作しない一方、画素ブロック１０，１３の垂直行アドレス［０］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［０］はＨｉｇｈレベルであり、垂直行アドレス［０］に対応する行の画素１００のリセットトランジスタＭ２もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ２及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

【0172】

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［０］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素ブロック１０の信号生成部１０２から出力される制御信号ｔｘ［０，０］及び画素ブロック１３の境界選択部１０４から出力される制御信号ｔｘ［３，０］も、Ｌｏｗレベルに戻る。制御信号ｔｘ［０，０］，ｔｘ［３，０］がＬｏｗレベルに遷移するタイミングが、画素ブロック１０，１３の垂直行アドレス［０］に対応する行の画素１００の光電変換部ＰＤにおいて短秒露光の露光期間が開始するタイミングとなる。

【0173】

時刻ｔ９以降、次に水平同期信号ＨＤがＨｉｇｈレベルになるタイミングにおいて、第２走査の第２ＨＤ期間が開始する。第２ＨＤ期間は、垂直行アドレス［１］に対応する行の画素１００を駆動する期間である。第２ＨＤ期間における駆動は第１ＨＤ期間における駆動と同様のため、ここでは説明を省略する。

【0174】

時刻ｔ１１において、水平同期信号ＨＤがハイレベルとなり、第２走査の第３ＨＤ期間が開始する。第３ＨＤ期間は、垂直行アドレス［２］に対応する行の画素１００を駆動する期間である。

【0175】

垂直行アドレス［２］に対応する行の画素１００が属する画素ブロックは、図１３に示すように、長秒露光が行われる画素ブロック１４，１７と、短秒露光が行われる画素ブロック１５，１６である。第２走査は短秒露光のためのシャッタ動作を行う期間であるため、長秒露光が行われる画素ブロック１４，１７の画素１００は駆動せず、短秒露光が行われる画素ブロック１５，１６の画素１００を駆動する。

【0176】

すなわち、時刻ｔ１１において水平同期信号ＨＤがＨｉｇｈレベルになると、水平領域制御部３は、水平同期信号ＨＤに同期して、画素ブロック１６に対応する制御信号ｈｂｌｋ＿ｓ［２］をＬｏｗレベルからＨｉｇｈレベルへと制御する。また、水平領域制御部３は、画素ブロック１４に対応する制御信号ｈｂｌｋ＿ｓ［０］をＨｉｇｈレベルからＬｏｗレベルへと制御する。境界制御部３１は、画素ブロック１５が画素ブロック１６と同じ駆動となり、画素ブロック１７が右隣の画素ブロックと同じ駆動となるように、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］，ｈｂｌｋ＿ｒｉｇｈｔ［３］をＨｉｇｈレベルのまま維持する。

【0177】

次いで、時刻ｔ１２において、垂直走査部２は、垂直行アドレス［２］に対応する行の制御信号ｐｔｘ［２］をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、画素ブロック１４の信号生成部１０２は、Ｌｏｗレベルの制御信号ｔｘ［０，２］を出力する。また、画素ブロック１５の境界選択部１０４は、Ｈｉｇｈレベルの制御信号ｔｘ［１，２］を出力する。また、画素ブロック１６の信号生成部１０２は、Ｈｉｇｈレベルの制御信号ｔｘ［２，２］を出力する。また、画素ブロック１７の境界選択部１０４は、Ｌｏｗレベルの制御信号ｔｘ［３，２］を出力する。

【0178】

これにより、画素ブロック１４，１７の垂直行アドレス［２］に対応する行の画素１００では何も動作しない一方、画素ブロック１５，１６の垂直行アドレス［２］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［２］はＨｉｇｈレベルであり、垂直行アドレス［２］に対応する行の画素１００のリセットトランジスタＭ２もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ２及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

【0179】

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［２］をＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、画素ブロック１５の境界選択部１０４から出力される制御信号ｔｘ［１，２］及び画素ブロック１６の信号生成部１０２から出力される制御信号ｔｘ［２，２］も、Ｌｏｗレベルに戻る。制御信号ｔｘ［１，２］，ｔｘ［２，２］がＬｏｗレベルに遷移するタイミングが、画素ブロック１５，１６の垂直行アドレス［２］に対応する行の画素１００の光電変換部ＰＤにおいて短秒露光の露光期間が開始するタイミングとなる。

【0180】

時刻ｔ１２以降、次に水平同期信号ＨＤがＨｉｇｈレベルになるタイミングにおいて、第２走査の第４ＨＤ期間が開始する。第４ＨＤ期間は、垂直行アドレス［３］に対応する行の画素１００を駆動する期間である。第４ＨＤ期間における駆動は第３ＨＤ期間における駆動と同様のため、ここでは説明を省略する。

【0181】

このようにして、第２走査では、画素ブロック１０，１３，１５，１６の画素１００において新たに信号電荷の蓄積を開始し、画素ブロック１１，１２，１４，１７の画素１００に対しては何も行わない。画素ブロック１１，１２，１４，１７の画素１００では、第１走査に開始した信号電荷の蓄積が継続している。

【0182】

次に、画素部１から画素信号を読み出すための読み出し動作の走査である第３走査について説明する。第３走査は、図１２及び図１３において、概ね時刻ｔ１５から開始する。

【0183】

時刻ｔ１５において、垂直同期信号ＶＤ及び水平同期信号ＨＤがＨｉｇｈレベルとなり、第３走査の第１ＨＤ期間が開始する。

【0184】

第３走査では、総ての画素ブロックに属する画素１００からの信号の読み出しを行う。そこで水平領域制御部３は、第３走査の全期間に渡って、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［２］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［２］をＨｉｇｈレベルのまま維持する。また、境界制御部３１は、第３走査の全期間に渡って、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］，ｈｂｌｋ＿ｒｉｇｈｔ［３］をＬｏｗレベルのまま維持する。これにより、制御信号ｐｔｘ［ｎ］は、垂直行アドレス［ｎ］に対応する行に位置する総ての画素ブロックに入力されることになる。

【0185】

第３走査の時刻ｔ１５以降における制御信号ｐｔｘ［ｎ］，ｐｒｅｓ［ｎ］，ｐｓｅｌ［ｎ］の駆動は第１実施形態と同様であるため、ここでは説明を省略する。

【0186】

このように、本実施形態では、例えば、画素ブロック１１に対応して境界選択部１０４を配置している。境界選択部１０４は、与えられた制御信号に基づいて、第１のモードと第２のモードとを切り替えている。ここで、第１のモードは、画素ブロック１１における蓄積時間と画素ブロック１０の蓄積時間とを共通に制御するモードであり、第２のモードは、画素ブロック１１における蓄積時間と画素ブロック１２の蓄積時間とを共通に制御するモードである。第１のモードでは、画素ブロック１１及び画素ブロック１０に対して、画素ブロック１２の蓄積時間は独立に制御される。第２のモードでは、画素ブロック１１及び画素ブロック１２に対して、画素ブロック１０の蓄積時間は独立に制御される。このように撮像装置を構成することにより、露光時間を設定する領域の配置やそのサイズの自由度を向上することができる。

【0187】

なお、本実施形態では、画素ブロック毎に露光時間を制御可能な撮像装置において、画素部１内にサイズの異なる２種類の画素ブロックを設定し、これら画素ブロックを水平方向に交互に配置している。そして、境界選択部１０４は、相対的に画素数の少ない画素ブロックに対して配される。したがって、本実施形態によれば、移動する被写体に合わせた露光エリアや暗めの背景に合わせた露光エリアなど、被写体に応じた露光エリアを適切に配しやすくなり、画質の低下を防ぐことができる。また、総ての画素ブロックのサイズを一様に小さくする場合と比較して単位面積当たりの画素ブロックの数、すなわち信号線の数を少なくできる。特に、本実施形態の構成においては、隣接する画素ブロックの制御信号を利用することで、第１実施形態の場合よりも更に信号線の数を少なくすることができる。これにより、制御の煩雑化や開口率の低下を更に抑制することができる。

【0188】

［第３実施形態］
本発明の第３実施形態による撮像装置及びその駆動方法について、図１４乃至図１７を用いて説明する。第１及び第２実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

【0189】

はじめに、本実施形態による撮像装置の概略構成について、図１４及び図１５を用いて説明する。図１４は、本実施形態による撮像装置の概略構成を示すブロック図である。図１５は、本実施形態による撮像装置における画素部及び列アンプ部の構成例を示す回路図である。

【0190】

本実施形態による撮像装置１０００は、図１４に示すように、列ＡＤ変換部５の前段に列アンプ部８を更に有している点で、第１及び第２実施形態による撮像装置とは異なっている。列アンプ部８は、画素部１、列ＡＤ変換部５及びタイミング生成部４に接続されており、タイミング生成部４による制御のもと、画素部１から出力された各列の画素信号を、画素ブロック毎に設定された所定のゲインで増幅し、列ＡＤ変換部５へと出力する。列アンプ部８は、境界制御部８１を有している。境界制御部８１は、画素ブロック１１，１３，１５，１７，…の画素１００から出力される画素信号に対するゲインを制御する機能を備える。

【0191】

列アンプ部８は、図１５に示すように、複数のアンプ８３と、境界制御部８１を構成する複数のセレクタ８２と、を有する。アンプ８３は、画素部１の画素列の各々に配された垂直出力線１０６に接続されている。セレクタ８２は、画素ブロック１１，１３，１５，１７，…が配された画素ブロック列に対応して設けられている。

【0192】

複数のアンプ８３の各々は、対応する列の垂直出力線１０６から出力された画素信号を所定のゲインで増幅する。アンプ８３は、画素ブロック列の単位でゲインの設定が可能である。すなわち、画素ブロック１０，１４が属する画素ブロック列のアンプ８３は、制御信号ｇａｉｎ［０］により所定のゲインに設定される。画素ブロック１２，１６が属する画素ブロック列のアンプ８３は、制御信号ｇａｉｎ［１］により所定のゲインに設定される。画素ブロック１１，１５が属する画素ブロック列のアンプ８３及び画素ブロック１３，１７が属する画素ブロック列のアンプ８３は、両隣の画素ブロック列のアンプ８３に設定されるゲインのいずれかに設定される。例えば、画素ブロック１１，１５が属する画素ブロック列のアンプ８３は、制御信号ｇａｉｎ［０］及び制御信号ｇａｉｎ［１］のうち、制御信号ｇａｉｎ＿ｒｉｇｈｔ［０］により選択されるいずれかの制御信号により、所定のゲインに設定される。

【0193】

例えば、画素ブロック１１，１５が属する画素ブロック列のアンプ８３は、制御信号ｇａｉｎ＿ｒｉｇｈｔ［０］がＬｏｗレベルのときには、制御信号ｇａｉｎ［０］に応じた所定のゲインに制御される。また、画素ブロック１１，１５が属する画素ブロック列のアンプ８３は、制御信号ｇａｉｎ＿ｒｉｇｈｔ［０］がＨｉｇｈレベルのときには、制御信号ｇａｉｎ［１］に応じた所定のゲインに設定される。

【0194】

図１５では、画素ブロック１０，１４が属する画素ブロック列の画素１００からの出力信号をＶｏｕｔ［０，ｎ］と表している。また、画素ブロック１１，１５が属する画素ブロック列の画素１００からの出力信号をＶｏｕｔ［１，ｎ］と表している。また、画素ブロック１２，１６が属する画素ブロック列の画素１００からの出力信号をＶｏｕｔ［２，ｎ］と表している。また、画素ブロック１３，１７が属する画素ブロック列の画素１００からの出力信号をＶｏｕｔ［３，ｎ］と表している。

【0195】

また、画素ブロック１０，１４が属する画素ブロック列の画素１００の出力信号Ｖｏｕｔ［０，ｎ］をアンプ８３で増幅した信号を、出力信号ａｍｐ＿ｏｕｔ０と表している。また、画素ブロック１１，１５が属する画素ブロック列の画素１００の出力信号Ｖｏｕｔ［１，ｎ］をアンプ８３で増幅した信号を、出力信号ａｍｐ＿ｏｕｔ１と表している。また、画素ブロック１２，１６が属する画素ブロック列の画素１００の出力信号Ｖｏｕｔ［２，ｎ］をアンプ８３で増幅した信号を、出力信号ａｍｐ＿ｏｕｔ２と表している。また、画素ブロック１３，１７が属する画素ブロック列の画素１００の出力信号Ｖｏｕｔ［３，ｎ］をアンプ８３で増幅した信号を、出力信号ａｍｐ＿ｏｕｔ３と表している。また、複数の画素列を含む画素ブロックでは、例えば出力信号ａｍｐ＿ｏｕｔ０＿１，ａｍｐ＿ｏｕｔ０＿２のように、当該画素ブロック内の画素列を区別するための符号を付記している。

【0196】

このように、本実施形態では、画素ブロック毎に出力信号に対するゲインを制御可能な撮像装置において、画素部１内にサイズの異なる２種類の画素ブロックを設定し、これら画素ブロックを水平方向に交互に配置している。そして、画素ブロック毎に出力信号に対するゲインの設定を可能にしている。したがって、第１及び第２実施形態において露光時間を制御する場合と同様、画素部１内に一定のサイズの画素ブロックを設定する場合と比較して、ゲイン設定の異なる複数の領域の配置やサイズの自由度を向上することができる。これにより、移動する被写体に合わせたゲイン制御を行うエリアや暗めの背景に合わせたゲイン制御を行うエリアなど、被写体に応じたゲイン制御を行うエリアを適切に配しやすくなり、画質の低下を防ぐことが可能となる。また、総ての画素ブロックのサイズを一様に小さくする場合と比較して単位面積当たりの画素ブロックの数を少なくできるため、制御の煩雑化や信号線の増加を抑制することもできる。

【0197】

次に、本実施形態による撮像装置の駆動方法について、図１６及び図１７を用いて説明する。図１６は、画素部内の各画素ブロックにおける露光時間を模式的に表した図である。図１７は、本実施形態による撮像装置の駆動方法を示すタイミングチャートである。

【0198】

ここでは、画素部１の画素ブロック毎に露光時間を制御する一例として、図１６に示すような動作を想定する。すなわち、図１６は、画素部１のうち、全体的に暗い画素ブロック１０，１６に対しては高ゲインの制御を行い、全体的に明るい画素ブロック１１，１２，１３，１４，１５，１７に対しては低ゲインの制御を行うことを示している。なお、画素ブロック１３の右隣の画素ブロックは高ゲインの制御を行う画素ブロックであり、画素ブロック１７の右隣の画素ブロックは低ゲインの制御を行う画素ブロックであるものとする。

【0199】

図１６の動作を実現するための撮像装置１０００の具体的な駆動例について、図１７を用いて説明する。図１７には、第１及び第２実施形態の第３走査に対応する読み出し動作を示している。第１及び第２実施形態の第１及び第２走査に対応するシャッタ動作においては、第１又は第２実施形態と同様の手順により画素ブロック毎の露光時間の制御を行ってもよいし、画素ブロック毎の露光時間の制御を行わなくてもよい。

【0200】

図１７において、時刻ｔ２４から時刻ｔ２５の第１ＨＤ期間は、画素ブロック１０，１１，１２，１３に属する第１画素行（垂直行アドレス［ｎ］＝［０］）からの読み出しを行う期間である。時刻ｔ２５から時刻ｔ２６の第２ＨＤ期間は、画素ブロック１０，１１，１２，１３に属する第２画素行（垂直行アドレス［ｎ］＝［１］）からの読み出しを行う期間である。時刻ｔ２６から時刻ｔ２７の第３ＨＤ期間は、画素ブロック１４，１５，１６，１７に属する第１画素行（垂直行アドレス［ｎ］＝［２］）からの読み出しを行う期間である。時刻ｔ２７から時刻ｔ２８の第４ＨＤ期間は、画素ブロック１４，１５，１６，１７に属する第２画素行（垂直行アドレス［ｎ］＝［３］）からの読み出しを行う期間である。

【0201】

第１ＨＤ期間は、画素ブロック１０の第１画素行から高ゲインで読み出しを行い、画素ブロック１１，１２，１３の第１画素行から低ゲインで読み出しを行う期間である。そこで、第１ＨＤ期間では、画素ブロック１０に属する画素列のアンプ８３を高ゲイン設定にするために、タイミング生成部４からＨｉｇｈレベルの制御信号ｇａｉｎ［０］を出力する。また、画素ブロック１２に属する画素列のアンプ８３を低ゲイン設定にするために、タイミング生成部４からＬｏｗレベルの制御信号ｇａｉｎ［１］を出力する。また、画素ブロック１１，１３に属する画素列のアンプ８３を、画素ブロック１２と同じ低ゲイン設定とするために、制御信号ｇａｉｎ＿ｒｉｇｈｔ［０］をＨｉｇｈレベル、制御信号ｇａｉｎ＿ｒｉｇｈｔ［１］をＬｏｗレベルに設定する。

【0202】

これにより、画素ブロック１０の第１画素行から、高ゲインで増幅された出力信号ａｍｐ＿ｏｕｔ０＿１，ａｍｐ＿ｏｕｔ０＿２が出力される。また、画素ブロック１１の第１画素行から、低ゲインで増幅された出力信号ａｍｐ＿ｏｕｔ１＿１，ａｍｐ＿ｏｕｔ１＿２が出力される。また、画素ブロック１２の第１画素行から、低ゲインで増幅された出力信号ａｍｐ＿ｏｕｔ２＿１，ａｍｐ＿ｏｕｔ２＿２が出力される。また、画素ブロック１３の第１画素行から、低ゲインで増幅された出力信号ａｍｐ＿ｏｕｔ３＿１，ａｍｐ＿ｏｕｔ３＿２が出力される。

【0203】

第２ＨＤ期間は、画素ブロック１０の第２画素行から高ゲインで読み出しを行い、画素ブロック１１，１２，１３の第２画素行から低ゲインで読み出しを行う期間である。第２ＨＤ期間における動作は第１ＨＤ期間における動作と同じであるため、ここでは説明を省略する。

【0204】

第３ＨＤ期間は、画素ブロック１６の第１画素行から高ゲインで読み出しを行い、画素ブロック１４，１５，１７の第１画素行から低ゲインで読み出しを行う期間である。そこで、第３ＨＤ期間では、画素ブロック１４に属する画素列のアンプ８３を低ゲイン設定にするために、タイミング生成部４からＬｏｗレベルの制御信号ｇａｉｎ［０］を出力する。また、画素ブロック１６に属する画素列のアンプ８３を高ゲイン設定にするために、タイミング生成部４からＨｉｇｈレベルの制御信号ｇａｉｎ［１］を出力する。また、画素ブロック１５，１７に属する画素列のアンプ８３を、画素ブロック１４と同じ低ゲイン設定とするために、制御信号ｇａｉｎ＿ｒｉｇｈｔ［０］をＬｏｗレベル、制御信号ｇａｉｎ＿ｒｉｇｈｔ［１］をＨｉｇｈレベルに設定する。

【0205】

これにより、画素ブロック１６の第１画素行から、高ゲインで増幅された出力信号ａｍｐ＿ｏｕｔ２＿１，ａｍｐ＿ｏｕｔ２＿２が出力される。また、画素ブロック１４の第１画素行から、低ゲインで増幅された出力信号ａｍｐ＿ｏｕｔ０＿１，ａｍｐ＿ｏｕｔ０＿２が出力される。また、画素ブロック１５の第１画素行から、低ゲインで増幅された出力信号ａｍｐ＿ｏｕｔ１＿１，ａｍｐ＿ｏｕｔ１＿２が出力される。また、画素ブロック１７の第１画素行から、低ゲインで増幅された出力信号ａｍｐ＿ｏｕｔ３＿１，ａｍｐ＿ｏｕｔ３＿２が出力される。

【0206】

第４ＨＤ期間は、画素ブロック１６の第２画素行から高ゲインで読み出しを行い、画素ブロック１４，１５，１７の第２画素行から低ゲインで読み出しを行う期間である。第４ＨＤ期間における動作は第３ＨＤ期間における動作と同じであるため、ここでは説明を省略する。

【0207】

このように、本実施形態では、画素ブロック毎に出力信号に対するゲインを制御可能な撮像装置において、画素部１内にサイズの異なる２種類の画素ブロックを設定し、これら画素ブロックを水平方向に交互に配置している。そして、画素ブロック毎に出力信号に対するゲインの設定を可能にしている。したがって、第１及び第２実施形態において露光時間を制御する場合と同様、画素部１内に一定のサイズの画素ブロックを設定する場合と比較して、ゲイン設定の異なる複数の領域の配置やサイズの自由度を向上することができる。

【0208】

したがって、本実施形態によれば、移動する被写体に合わせたゲイン制御を行うエリアや暗めの背景に合わせたゲイン制御を行うエリアなど、被写体に応じたゲイン制御を行うエリアを適切に配しやすくなり、画質の低下を防ぐことができる。また、総ての画素ブロックのサイズを一様に小さくする場合と比較して単位面積当たりの画素ブロックの数、すなわち信号線の数を少なくできるため、制御の煩雑化や開口率の低下を抑制することができる。

【0209】

［第４実施形態］
本発明の第４実施形態による撮像装置及びその駆動方法について、図１８乃至図２０を用いて説明する。第１乃至第３実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

【0210】

はじめに、本実施形態による撮像装置の概略構成について、図１８及び図１９を用いて説明する。図１８は、本実施形態による撮像装置における画素の構成例を示す回路図である。図１９は、本実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。

【0211】

本実施形態による撮像装置は、図１８に示すように、画素１００がＦＤノードに接続されたトランジスタＭ５を更に有する点で、第１乃至第３実施形態による撮像装置とは異なっている。トランジスタＭ５は、ＦＤノードに結合される容量（ＦＤ容量）を制御するためのトランジスタであり、タイミング生成部４からゲートに供給される制御信号ｆｄｉｎｃ［ｍ，ｎ］により駆動される。

【0212】

トランジスタＭ５は、例えばＮ型トランジスタで構成される場合、ゲートにＨｉｇｈレベルの制御信号ｆｄｉｎｃ［ｍ，ｎ］が供給されるとオンになり、ゲートにＬｏｗレベルの制御信号ｆｄｉｎｃ［ｍ，ｎ］が供給されるとオフになる。トランジスタＭ５のゲート容量はトランジスタＭ５の動作状態によって変化するため、トランジスタＭ５がオンのときの容量値は、トランジスタＭ５がオフのときの容量値よりも大きくなる。

【0213】

これにより、制御信号ｆｄｉｎｃ［ｍ，ｎ］によってＦＤ容量を制御することが可能となり、被写体が暗い場合にはＦＤ容量を小さくして高ゲインの設定とし、被写体が明るい場合にはＦＤ容量を大きくして低ゲインの設定とすることができる。すなわち、本実施形態においてＦＤノードは、容量値が可変の電荷保持部を構成している。

【0214】

次に、垂直走査部２及び水平領域制御部３と画素ブロックとの接続例について、図１９を用いて説明する。説明の簡略化のため、図１９には、画素部１を構成する複数の画素ブロックのうち、図１０に示す画素ブロック１０～１７に対応する画素ブロックのみを示している。また、図１９には画素ブロック１０～１７の各々を２つの画素行により構成した例を示しているが、各々の画素ブロックを構成する画素行の数は特に限定されるものではない。また、各々の画素ブロックを構成する画素列の数も特に限定されるものではない。

【0215】

垂直走査部２は、第１乃至第３実施形態で説明した制御信号ｐｔｘ［ｎ］，ｐｒｅｓ［ｎ］，ｐｓｅｌ［ｎ］に加え、制御信号ｆｄｉｎｃ［ｎ］を更に出力する。制御信号ｆｄｉｎｃ［ｎ］は、垂直行アドレス毎に配された制御線１１０を介して、垂直行アドレス［ｎ］に対応する行に配された画素１００を含む画素ブロックの信号生成部１０２に供給される。

【0216】

また、水平領域制御部３は、第２実施形態で説明した制御信号ｈｂｌｋ＿ｌ［ｍ］，ｈｂｌｋ＿ｓ［ｍ］，ｈｂｌｋ＿ｒｉｇｈｔ［ｍ］に加え、制御信号ｈｂｌｋ＿ｆｄ［ｍ］を更に出力する。制御信号ｈｂｌｋ＿ｒｉｇｈｔ［ｍ］は、水平ブロックアドレス毎に配された制御線１２０を介して、対応する水平ブロックアドレス［ｍ］に属する画素ブロックの信号生成部１０２に供給される。

【0217】

信号生成部１０２は、制御信号ｆｄｉｎｃ［ｎ］及び制御信号ｈｂｌｋ＿ｆｄ［ｍ］に基づいて制御信号ｆｄｉｎｃ［ｍ，ｎ］を生成する。具体的には、信号生成部１０２は、制御信号ｆｄｉｎｃ［ｎ］及び制御信号ｈｂｌｋ＿ｆｄ［ｍ］がともにＨｉｇｈレベルのときに、Ｈｉｇｈレベルの制御信号ｆｄｉｎｃ［ｍ，ｎ］を出力する。信号生成部１０２は、制御信号ｆｄｉｎｃ［ｎ］及び制御信号ｈｂｌｋ＿ｆｄ［ｍ］のうちの少なくとも一方がＬｏｗレベルのときには、Ｌｏｗレベルの制御信号ｆｄｉｎｃ［ｍ，ｎ］を出力する。信号生成部１０２で生成された制御信号ｆｄｉｎｃ［ｍ，ｎ］は、水平ブロックアドレス［ｍ］及び垂直行アドレス［ｎ］に対応する画素ブロック内の画素１００に与えられる。

【0218】

信号生成部１０２におけるこのような演算を実現する回路は特に限定されるものではないが、例えば図１９に示す論理回路によって構成することができる。図１９に示す論理回路は、制御信号ｆｄｉｎｃ［ｎ］と制御信号ｈｂｌｋ＿ｆｄ［ｍ］との論理積演算を行うＡＮＤゲートにより構成される。このＡＮＤゲートの出力が、制御信号ｆｄｉｎｃ［ｍ，ｎ］である。

【0219】

水平ブロックアドレス［ｍ］に属する画素ブロックの境界選択部１０４は、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［ｍ］，ｆｄｉｎｃ［ｍ－１，ｎ］，ｆｄｉｎｃ［ｍ＋１，ｎ］を入力として、制御信号ｆｄｉｎｃ［ｍ，ｎ］を出力する。すなわち、水平ブロックアドレス［ｍ］に属する画素ブロックの境界選択部１０４は、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［ｍ］がＬｏｗレベルのときに、制御信号ｆｄｉｎｃ［ｍ－１，ｎ］を制御信号ｆｄｉｎｃ［ｍ，ｎ］として出力する。また、水平ブロックアドレス［ｍ］に属する画素ブロックの境界選択部１０４は、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［ｍ］がＨｉｇｈレベルのときに、制御信号ｆｄｉｎｃ［ｍ＋１，ｎ］を制御信号ｆｄｉｎｃ［ｍ，ｎ］として出力する。境界選択部１０４で生成された制御信号ｆｄｉｎｃ［ｍ，ｎ］は、水平ブロックアドレス［ｍ］及び垂直行アドレス［ｎ］に対応する画素ブロック内の画素１００に与えられる。

【0220】

このように、本実施形態では、画素ブロック毎に出力信号に対するゲインを制御可能な撮像装置において、画素部１内にサイズの異なる２種類の画素ブロックを設定し、これら画素ブロックを水平方向に交互に配置している。そして、画素ブロック毎に出力信号に対するゲインの設定を可能にしている。したがって、第１及び第２実施形態において露光時間を制御する場合と同様、画素部１内に一定のサイズの画素ブロックを設定する場合と比較して、ゲイン設定の異なる複数の領域の配置やサイズの自由度を向上することができる。これにより、移動する被写体に合わせたゲイン制御を行うエリアや暗めの背景に合わせたゲイン制御を行うエリアなど、被写体に応じたゲイン制御を行うエリアを適切に配しやすくなり、画質の低下を防ぐことが可能となる。また、総ての画素ブロックのサイズを一様に小さくする場合と比較して単位面積当たりの画素ブロックの数を少なくできるため、制御の煩雑化や信号線の増加を抑制することもできる。

【0221】

次に、本実施形態による撮像装置の駆動方法について、図２０を用いて説明する。図２０は、本実施形態による撮像装置の駆動方法を示すタイミングチャートである。ここでは、図１６に示した制御イメージを想定した駆動方法を説明する。すなわち、画素部１のうち、全体的に暗い画素ブロック１０，１６に対しては高ゲインの制御を行い、全体的に明るい画素ブロック１１，１２，１３，１４，１５，１７に対しては低ゲインの制御を行う。

【0222】

図１６の動作を実現するための撮像装置の具体的な駆動例について、図２０を用いて説明する。図２０には、第１及び第２実施形態の第３走査に対応する読み出し動作を示している。第１及び第２実施形態の第１及び第２走査に対応するシャッタ動作においては、第１又は第２実施形態と同様の手順により画素ブロック毎の露光時間の制御を行ってもよいし、画素ブロック毎の露光時間の制御を行わなくてもよい。また、第１及び第２実施形態の第３走査に対応する読み出し動作においては、第３実施形態の駆動を併用してもよい。

【0223】

図２０において、時刻ｔ２９から時刻ｔ３１の第１ＨＤ期間は、画素ブロック１０，１１，１２，１３に属する第１画素行（垂直行アドレス［ｎ］＝［０］）からの読み出しを行う期間である。時刻ｔ３１から時刻ｔ３３の第２ＨＤ期間は、画素ブロック１０，１１，１２，１３に属する第２画素行（垂直行アドレス［ｎ］＝［１］）からの読み出しを行う期間である。時刻ｔ３３から時刻ｔ３５の第３ＨＤ期間は、画素ブロック１４，１５，１６，１７に属する第１画素行（垂直行アドレス［ｎ］＝［２］）からの読み出しを行う期間である。時刻ｔ３５から時刻ｔ３７の第４ＨＤ期間は、画素ブロック１４，１５，１６，１７に属する第２画素行（垂直行アドレス［ｎ］＝［３］）からの読み出しを行う期間である。

【0224】

第１ＨＤ期間は、画素ブロック１０の第１画素行から高ゲインで読み出しを行い、画素ブロック１１，１２，１３の第１画素行から低ゲインで読み出しを行う期間である。

【0225】

まず、時刻ｔ２９において、水平領域制御部３は、画素ブロック１０の第１画素行に属する画素１００のトランジスタＭ５をオフに設定するために、Ｌｏｗレベルの制御信号ｈｂｌｋ＿ｆｄ［０］を出力する。また、水平領域制御部３は、画素ブロック１２の第１画素行に属する画素１００のトランジスタＭ５をオンに設定するために、Ｈｉｇｈレベルの制御信号ｈｂｌｋ＿ｆｄ［２］を出力する。また、水平領域制御部３は、画素ブロック１１，１３の第１画素行に属する画素１００のトランジスタＭ５をオンに設定するために、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］をＬｏｗレベル、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［３］をＨｉｇｈレベルに設定する。

【0226】

次いで、時刻ｔ３０において、垂直走査部２は、制御信号ｐｔｘ［０］をＨｉｇｈレベルに制御するタイミングと同じタイミングで、制御信号ｆｄｉｎｃ［０］をＨｉｇｈレベルに制御する。これにより、画素ブロック１０の第１画素行に属する画素１００のトランジスタＭ５はオフのままであり、当該画素１００から高ゲインで増幅された出力信号Ｖｏｕｔが出力される。また、画素ブロック１１，１２，１３の第１画素行の画素１００のトランジスタＭ５がオンになり、当該画素１００から低ゲインで増幅された出力信号Ｖｏｕｔが出力される。

【0227】

第２ＨＤ期間は、画素ブロック１０の第２画素行から高ゲインで読み出しを行い、画素ブロック１１，１２，１３の第２画素行から低ゲインで読み出しを行う期間である。第２ＨＤ期間における動作は第１ＨＤ期間における動作と同じであるため、ここでは説明を省略する。

【0228】

第３ＨＤ期間は、画素ブロック１６の第１画素行から高ゲインで読み出しを行い、画素ブロック１４，１５，１７の第１画素行から低ゲインで読み出しを行う期間である。

【0229】

まず、時刻ｔ３３において、水平領域制御部３は、画素ブロック１６の第１画素行に属する画素１００のトランジスタＭ５をオフに設定するために、Ｌｏｗレベルの制御信号ｈｂｌｋ＿ｆｄ［２］を出力する。また、水平領域制御部３は、画素ブロック１４の第１画素行に属する画素１００のトランジスタＭ５をオンに設定するために、Ｈｉｇｈレベルの制御信号ｈｂｌｋ＿ｆｄ［０］を出力する。また、水平領域制御部３は、画素ブロック１５，１７の第１画素行に属する画素１００のトランジスタＭ５をオンに設定するために、制御信号ｇａｉｎ＿ｒｉｇｈｔ［１］をＬｏｗレベル、制御信号ｇａｉｎ＿ｒｉｇｈｔ［３］をＨｉｇｈレベルに設定する。

【0230】

次いで、時刻ｔ３４において、垂直走査部２は、制御信号ｐｔｘ［２］をＨｉｇｈレベルに制御するタイミングと同じタイミングで、制御信号ｆｄｉｎｃ［２］をＨｉｇｈレベルに制御する。これにより、画素ブロック１６の第１画素行に属する画素１００のトランジスタＭ５はオフのままであり、当該画素１００から高ゲインで増幅された出力信号Ｖｏｕｔが出力される。また、画素ブロック１４，１５，１７の第１画素行の画素１００のトランジスタＭ５がオンになり、当該画素１００から低ゲインで増幅された出力信号Ｖｏｕｔが出力される。

【0231】

第４ＨＤ期間は、画素ブロック１６の第２画素行から高ゲインで読み出しを行い、画素ブロック１４，１５，１７の第２画素行から低ゲインで読み出しを行う期間である。第４ＨＤ期間における動作は第３ＨＤ期間における動作と同じであるため、ここでは説明を省略する。

【0232】

このように、本実施形態では、画素ブロック毎に出力信号に対するゲインを制御可能な撮像装置において、画素部１内にサイズの異なる２種類の画素ブロックを設定し、これら画素ブロックを水平方向に交互に配置している。そして、画素ブロック毎に出力信号に対するゲインの設定を可能にしている。したがって、第１及び第２実施形態において露光時間を制御する場合と同様、画素部１内に一定のサイズの画素ブロックを設定する場合と比較して、ゲイン設定の異なる複数の領域の配置やサイズの自由度を向上することができる。

【0233】

したがって、本実施形態によれば、移動する被写体に合わせたゲイン制御を行うエリアや暗めの背景に合わせたゲイン制御を行うエリアなど、被写体に応じたゲイン制御を行うエリアを適切に配しやすくなり、画質の低下を防ぐことができる。また、総ての画素ブロックのサイズを一様に小さくする場合と比較して単位面積当たりの画素ブロックの数、すなわち信号線の数を少なくできるため、制御の煩雑化や開口率の低下を抑制することができる。

【0234】

［第５実施形態］
本発明の第５実施形態による撮像装置及びその駆動方法について、図２１乃至図２５を用いて説明する。第１乃至第４実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

【0235】

はじめに、本実施形態による撮像装置の概略構成について、図２１及び図２２を用いて説明する。図２１は、本実施形態による撮像装置における画素部の構成例を示すブロック図である。図２２は、本実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。

【0236】

本実施形態による撮像装置の画素部１は、図２１に示すように、制御信号ｈｂｌｋ＿ｌ，ｈｂｌｋ＿ｓで制御される画素ブロックの間に、制御信号ｈｂｌｋ＿ｒｉｇｈｔで制御される画素ブロックが複数配置されている。制御信号ｈｂｌｋ＿ｌ，ｈｂｌｋ＿ｓで制御される画素ブロックが前述の画素数の多い画素ブロックであり、制御信号ｈｂｌｋ＿ｒｉｇｈｔで制御される画素ブロックが前述の画素数の少ない画素ブロックである。

【0237】

具体的には、画素数の多い画素ブロック１０と画素数の少ない画素ブロック１１との間に配置された画素ブロック２１を更に有している。また、画素部１は、画素数の多い画素ブロック１２と画素数の少ない画素ブロック１３との間に配置された画素ブロック２２を更に有している。また、画素部１は、画素数の多い画素ブロック１４と画素数の少ない画素ブロック１５との間に配置された画素ブロック２３を更に有している。また、画素部１は、画素数の多い画素ブロック１６と画素数の少ない画素ブロック１７との間に配置された画素ブロック２３を更に有している。

【0238】

画素ブロック２１，２２，２３，２４を構成する画素数は、特に限定されるものではないが、例えば、各々の左隣に配された画素ブロックの画素数よりも少なく、各々の右隣に配された画素ブロックの画素数よりも多くなるように設定することができる。例えば、画素ブロック２１を構成する画素数（画素列の数）は、画素ブロック１１を構成する画素数（画素列の数）よりも多く、画素ブロック１０を構成する画素数（画素列の数）よりも少ない。画素ブロック２２，２３，２４についても同様である。画素ブロック２１，２２，２３，２４の各々は、画素ブロック１１，１３，１５，１７と同様、境界選択部１０４を有する。

【0239】

次に、垂直走査部２及び水平領域制御部３と画素ブロックとの接続例について、図２２を用いて説明する。説明の簡略化のため、図２２には、画素部１を構成する複数の画素ブロックのうち、図２１に示す画素ブロック１０～１７，２１～２４に対応する画素ブロックのみを示している。また、図２１には画素ブロック１０～１７，２１～２４の各々を２つの画素行により構成した例を示しているが、各々の画素ブロックを構成する画素行の数は特に限定されるものではない。また、各々の画素ブロックを構成する画素列の数も特に限定されるものではない。

【0240】

水平領域制御部３は、境界選択部１０４を有する画素ブロックが配された各々の画素ブロック列に対し、制御線１２２を介して制御信号ｈｂｌｋ＿ｒｉｇｈｔ［ｍ］を供給するように構成されている。例えば図２２に示すように、水平領域制御部３は、画素ブロック２１，２３の境界選択部１０４に制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］を供給し、画素ブロック１１，１５の境界選択部１０４に制御信号ｈｂｌｋ＿ｒｉｇｈｔ［２］を供給する。また、水平領域制御部３は、画素ブロック２２，２４の境界選択部１０４に制御信号ｈｂｌｋ＿ｒｉｇｈｔ［４］を供給し、画素ブロック１３，１７の境界選択部１０４に制御信号ｈｂｌｋ＿ｒｉｇｈｔ［５］を供給する。

【0241】

ここで説明の便宜上、画素ブロック１０，１４の水平ブロックアドレスを［０］とする。この場合、信号生成部１０２を有する画素ブロックの水平ブロックアドレスは、［３ｘ］と表すことができる。また、境界選択部１０４を有する画素ブロックの水平ブロックアドレスは、［３ｘ＋１］又は［３ｘ＋２］と表すことができる。ここで、ｘは０以上の整数である。水平ブロックアドレス［３ｘ］で表される画素ブロックは、例えば画素ブロック１０，１２，１４，１６である。水平ブロックアドレス［３ｘ＋１］で表される画素ブロックは、例えば画素ブロック２１，２２，２３，２４である。水平ブロックアドレス［３ｘ＋２］で表される画素ブロックは、例えば画素ブロック１１，１３，１５，１７である。

【0242】

水平ブロックアドレス［３ｘ＋１］で表される画素ブロックの境界選択部１０４は、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［３ｘ＋１］，ｔｘ［３ｘ，ｎ］，ｔｘ［３ｘ＋３，ｎ］を入力として、制御信号ｔｘ［３ｘ＋１，ｎ］を出力する。例えば、画素ブロック２１，２２の境界選択部１０４は、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］，ｔｘ［０，ｎ］，ｔｘ［３，ｎ］を受け、制御信号ｔｘ［１，ｎ］を出力する。制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］がＨｉｇｈレベルであれば、制御信号ｔｘ［３，ｎ］を制御信号ｔｘ［１，ｎ］として出力する。また、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］がＬｏｗレベルであれば、制御信号ｔｘ［０，ｎ］を制御信号ｔｘ［１，ｎ］として出力する。

【0243】

また、水平ブロックアドレス［３ｘ＋２］で表される画素ブロックの境界選択部１０４は、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［３ｘ＋２］，ｔｘ［３ｘ＋１，ｎ］，ｔｘ［３ｘ＋３，ｎ］を入力として、制御信号ｔｘ［３ｘ＋１，ｎ］を出力する。例えば、画素ブロック１１，１５の境界選択部１０４は、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［２］，ｔｘ［１，ｎ］，ｔｘ［３，ｎ］を受け、制御信号ｔｘ［２，ｎ］を出力する。制御信号ｈｂｌｋ＿ｒｉｇｈｔ［２］がＨｉｇｈレベルであれば、制御信号ｔｘ［３，ｎ］を制御信号ｔｘ［２，ｎ］として出力する。また、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］がＬｏｗレベルであれば、制御信号ｔｘ［１，ｎ］を制御信号ｔｘ［２，ｎ］として出力する。

【0244】

このように、本実施形態では、制御信号ｈｂｌｋ＿ｌ，ｈｂｌｋ＿ｓにより制御される隣接する画素ブロックの間に、制御信号ｈｂｌｋ＿ｒｉｇｈｔにより制御される画素ブロックを複数配置している。これにより、被写体に応じたより細かな露光エリアの設定が可能となり、画質の低下を抑制することができる。

【0245】

次に、本実施形態による撮像装置の駆動方法について、図２３乃至図２５を用いて説明する。図２３は、画素部内の各画素ブロックにおける露光時間を模式的に表した図である。図２４及び図２５は、本実施形態による撮像装置の駆動方法を示すタイミングチャートである。

【0246】

ここでは、画素部１の画素ブロック毎に露光時間を制御する一例として、図２３に示すような動作を想定する。すなわち、図２３は、画素部１のうち、全体的に明るい画素ブロック１０，２１，１３，２３，１５，１６に対しては短秒露光の制御を行い、全体的に暗い画素ブロック１１，１２，２２，１４，２４，１７に対しては長秒露光の制御を行うことを示している。なお、画素ブロック１３の右隣の画素ブロックは短秒露光の制御を行う画素ブロックであり、画素ブロック１７の右隣の画素ブロックは長秒露光の制御を行う画素ブロックであるものとする。

【0247】

図２３の動作を実現するための撮像装置の具体的な駆動例について、図２４及び図２５を用いて説明する。図２４が画素ブロック１０，２１，１１，１２，２２，１３の動作を示すタイミング図であり、図２５が画素ブロック１４，２３，１５，１６，２４，１７の動作を示すタイミング図である。

【0248】

図２４及び図２５には、連続する３走査分の動作を示している。この３走査のうち、第１走査が長秒露光のためのシャッタ動作を行う走査であり、第２走査が短秒露光のためのシャッタ動作を行う走査であり、第３走査が画素部１から画素信号を読み出すための読み出し動作を行う走査である。動作の概要は、図７及び図８を用いて説明した第１実施形態の動作と同じである。

【0249】

第１走査の第１ＨＤ期間は、垂直行アドレス［０］に対応する画素行に属する画素１００に対して長秒露光のためのシャッタ動作を行う期間である。垂直行アドレス［０］に対応する画素ブロックのうち、長秒露光を行う画素ブロックは、画素ブロック１１，１２，２２である。

【0250】

時刻ｔ１において、制御信号ｈｂｌｋ＿ｌ，ｈｂｌｋ＿ｓのうち、画素ブロック１２に対応する制御信号ｈｂｌｋ＿ｌ［３］のみをＨｉｇｈレベルに制御する。また、画素ブロック１１を長秒露光に制御するため、画素ブロック１１に対応する制御信号ｈｂｌｋ＿ｒｉｇｈｔ［２］をＨｉｇｈレベルに制御する。また、画素ブロック２２を長秒露光に制御するため、画素ブロック２２に対応する制御信号ｈｂｌｋ＿ｒｉｇｈｔ［４］をＬｏｗレベルに制御する。水平領域制御部３から供給されるその他の制御信号は、Ｌｏｗレベルのまま維持する。

【0251】

この状態で、時刻ｔ２において、垂直行アドレス［０］に対応する画素行の制御信号ｐｔｘ［０］をＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、制御信号ｔｘ［２，０］，ｔｘ［３，０］，ｔｘ［４，０］がＨｉｇｈレベルとなり、画素ブロック１１，１２，２２の垂直行アドレス［０］に対応する画素行に属する画素１００がリセットされる。その後、制御信号ｐｔｘ［０］をＬｏｗレベルに戻すことで、画素ブロック１１，１２，２２の垂直行アドレス［０］に対応する行の画素１００の光電変換部ＰＤにおいて、長秒露光の露光期間が開始する。

【0252】

第１走査の第２ＨＤ期間は、垂直行アドレス［１］に対応する画素行に属する画素１００に対して長秒露光のためのシャッタ動作を行う期間である。垂直行アドレス［１］に対応する画素ブロックのうち、長秒露光を行う画素ブロックは、画素ブロック１１，１２，２２である。第２ＨＤ期間における動作は第１ＨＤ期間における動作と同じであるため、ここでは説明を省略する。

【0253】

第１走査の第３ＨＤ期間は、垂直行アドレス［２］に対応する画素行に属する画素１００に対して長秒露光のためのシャッタ動作を行う期間である。垂直行アドレス［２］に対応する画素ブロックのうち、長秒露光を行う画素ブロックは、画素ブロック１４，２４，１７である。

【0254】

時刻ｔ４において、制御信号ｈｂｌｋ＿ｌ，ｈｂｌｋ＿ｓのうち、画素ブロック１４に対応する制御信号ｈｂｌｋ＿ｌ［０］のみをＨｉｇｈレベルに制御する。また、画素ブロック２４を長秒露光に制御するため、画素ブロック２４に対応する制御信号ｈｂｌｋ＿ｒｉｇｈｔ［４］をＨｉｇｈレベルに制御する。また、画素ブロック１７を長秒露光に制御するため、画素ブロック１７に対応する制御信号ｈｂｌｋ＿ｒｉｇｈｔ［５］をＨｉｇｈレベルに制御する。水平領域制御部３から供給されるその他の制御信号は、Ｌｏｗレベルのまま維持する。

【0255】

この状態で、時刻ｔ５において、垂直行アドレス［２］に対応する画素行の制御信号ｐｔｘ［２］をＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、制御信号ｔｘ［０，２］，ｔｘ［４，２］，ｔｘ［５，２］がＨｉｇｈレベルとなり、画素ブロック１４，２４，１７の垂直行アドレス［２］に対応する画素行に属する画素１００がリセットされる。その後、制御信号ｐｔｘ［２］をＬｏｗレベルに戻すことで、画素ブロック１４，２４，１７の垂直行アドレス［２］に対応する行の画素１００の光電変換部ＰＤにおいて、長秒露光の露光期間が開始する。

【0256】

第１走査の第４ＨＤ期間は、垂直行アドレス［３］に対応する画素行に属する画素１００に対して長秒露光のためのシャッタ動作を行う期間である。垂直行アドレス［３］に対応する画素ブロックのうち、長秒露光を行う画素ブロックは、画素ブロック１４，２４，１７である。第４ＨＤ期間における動作は第３ＨＤ期間における動作と同じであるため、ここでは説明を省略する。

【0257】

このようにして、第１走査では、画素ブロック１１，１２，２２，１４，２４，１７の画素１００において信号電荷の蓄積を開始し、画素ブロック１０，２１，１３，２３，１５，１６の画素１００に対しては何も行わない。

【0258】

第２走査の第１ＨＤ期間は、垂直行アドレス［０］に対応する画素行に属する画素１００に対して短秒露光のためのシャッタ動作を行う期間である。垂直行アドレス［０］に対応する画素ブロックのうち、短秒露光を行う画素ブロックは、画素ブロック１０，２１，１３である。

【0259】

時刻ｔ８において、制御信号ｈｂｌｋ＿ｌ，ｈｂｌｋ＿ｓのうち、画素ブロック１０に対応する制御信号ｈｂｌｋ＿ｓ［０］のみをＨｉｇｈレベルに制御する。また、画素ブロック２１を短秒露光に制御するため、画素ブロック２１に対応する制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］をＬｏｗレベルに制御する。また、画素ブロック１３を短秒露光に制御するため、画素ブロック１３に対応する制御信号ｈｂｌｋ＿ｒｉｇｈｔ［５］をＨｉｇｈレベルに制御する。水平領域制御部３から供給されるその他の制御信号は、Ｌｏｗレベルのまま維持する。

【0260】

この状態で、時刻ｔ９において、垂直行アドレス［０］に対応する画素行の制御信号ｐｔｘ［０］をＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、制御信号ｔｘ［０，０］，ｔｘ［１，０］，ｔｘ［５，０］がＨｉｇｈレベルとなり、画素ブロック１０，２１，１３の垂直行アドレス［０］に対応する画素行に属する画素１００がリセットされる。その後、制御信号ｐｔｘ［０］をＬｏｗレベルに戻すことで、画素ブロック１０，２１，１３の垂直行アドレス［０］に対応する行の画素１００の光電変換部ＰＤにおいて、短秒露光の露光期間が開始する。

【0261】

第２走査の第２ＨＤ期間は、垂直行アドレス［１］に対応する画素行に属する画素１００に対して短秒露光のためのシャッタ動作を行う期間である。垂直行アドレス［１］に対応する画素ブロックのうち、短秒露光を行う画素ブロックは、画素ブロック１０，２１，１３である。第２ＨＤ期間における動作は第１ＨＤ期間における動作と同じであるため、ここでは説明を省略する。

【0262】

第２走査の第３ＨＤ期間は、垂直行アドレス［２］に対応する画素行に属する画素１００に対して短秒露光のためのシャッタ動作を行う期間である。垂直行アドレス［２］に対応する画素ブロックのうち、短秒露光を行う画素ブロックは、画素ブロック２３，１５，１６である。

【0263】

時刻ｔ１１において、制御信号ｈｂｌｋ＿ｌ，ｈｂｌｋ＿ｓのうち、画素ブロック１６に対応する制御信号ｈｂｌｋ＿ｓ［３］のみをＨｉｇｈレベルに制御する。また、画素ブロック２３を短秒露光に制御するため、画素ブロック２３に対応する制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］をＨｉｇｈレベルに制御する。また、画素ブロック１５を短秒露光に御するため、画素ブロック１５に対応する制御信号ｈｂｌｋ＿ｒｉｇｈｔ［２］をＨｉｇｈレベルに制御する。水平領域制御部３から供給されるその他の制御信号は、Ｌｏｗレベルのまま維持する。

【0264】

この状態で、時刻ｔ１２において、垂直行アドレス［２］に対応する画素行の制御信号ｐｔｘ［２］をＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、制御信号ｔｘ［１，２］，ｔｘ［２，２］，ｔｘ［３，２］がＨｉｇｈレベルとなり、画素ブロック２３，１５，１６の垂直行アドレス［２］に対応する画素行に属する画素１００がリセットされる。その後、制御信号ｐｔｘ［２］をＬｏｗレベルに戻すことで、画素ブロック２３，１５，１６の垂直行アドレス［２］に対応する行の画素１００の光電変換部ＰＤにおいて、短秒露光の露光期間が開始する。

【0265】

第２走査の第４ＨＤ期間は、垂直行アドレス［３］に対応する画素行に属する画素１００に対して短秒露光のためのシャッタ動作を行う期間である。垂直行アドレス［３］に対応する画素ブロックのうち、短秒露光を行う画素ブロックは、画素ブロック２３，１５，１６である。第４ＨＤ期間における動作は第３ＨＤ期間における動作と同じであるため、ここでは説明を省略する。

【0266】

このようにして、第２走査では、画素ブロック１０，２１，１３，２３，１５，１６の画素１００において信号電荷の蓄積を開始し、画素ブロック１１，１２，２２，１４，２４，１７の画素１００に対しては何も行わない。画素ブロック１１，１２，２２，１４，２４，１７の画素１００では、第１走査に開始した信号電荷の蓄積が継続している。

【0267】

第３走査では、総ての画素ブロックに属する画素１００からの信号の読み出しを行う。そこで水平領域制御部３は、第３走査の全期間に渡って、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［３］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［３］をＨｉｇｈレベルのまま維持する。また、境界制御部３１は、第３走査の全期間に渡って、制御信号ｈｂｌｋ＿ｒｉｇｈｔ［１］，ｈｂｌｋ＿ｒｉｇｈｔ［２］，ｈｂｌｋ＿ｒｉｇｈｔ［４］，ｈｂｌｋ＿ｒｉｇｈｔ［５］をＬｏｗレベルのまま維持する。これにより、制御信号ｐｔｘ［ｎ］は、垂直行アドレス［ｎ］に対応する行に位置する総ての画素ブロックに入力されることになる。

【0268】

第３走査の時刻ｔ１５以降における制御信号ｐｔｘ［ｎ］，ｐｒｅｓ［ｎ］，ｐｓｅｌ［ｎ］の駆動は第１実施形態と同様であるため、ここでは説明を省略する。

【0269】

このように、本実施形態では、制御信号ｈｂｌｋ＿ｌ，ｈｂｌｋ＿ｓにより制御される隣接する画素ブロックの間に、制御信号ｈｂｌｋ＿ｒｉｇｈｔにより制御される画素ブロックを複数配置している。したがって、本実施形態によれば、第１及び第２実施形態で説明した効果に加え、被写体に応じたより細かな露光エリアの設定が可能となり、画質の低下を更に抑制することができる。

【0270】

なお、本実施形態では、第２実施形態のバリエーションとして露光時間の制御を行う場合を例示したが、第３又は第４実施形態のようにゲインの制御を行う場合においても、本実施形態と同様の構成を適用可能である。例えば、第３実施形態では、制御信号ｇａｉｎで制御されるアンプ８３に接続された画素ブロックの間に、制御信号ｇａｉｎ＿ｒｉｇｈｔで制御されるセレクタ８２を介してゲインが制御されるアンプ８３に接続された画素ブロックを複数配置することができる。

【0271】

［第６実施形態］
本発明の第６実施形態による撮像装置及びその駆動方法について、図２６及び図２７を用いて説明する。第１乃至第５実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

【0272】

図２６は、本実施形態による撮像装置における画素ブロック毎の制御イメージを示す図である。本実施形態では、第５実施形態による撮像装置の画素部１に対して、画素ブロック２５，２６を更に追加している。画素ブロック２５は、画素ブロック１１と画素ブロック１２との間に配される画素ブロックである。画素ブロック２６は、画素ブロック１３の右隣に配される画素ブロックである。画素ブロック２５，２６は、画素ブロック２１，２２と同じ画素数により構成され得る。

【0273】

ここで、画素ブロック２５，１１，２１の露光制御を行う制御信号を、制御信号ｒ１，ｒ２，ｒ３とする。制御信号ｒ１，ｒ２，ｒ３は、第５実施形態における制御信号ｈｂｌｋ＿ｒｉｇｈｔに対応している。画素ブロック２５の露光制御を右隣の画素ブロック１２と同じにする場合には制御信号ｒ１をＨｉｇｈレベルに設定し、画素ブロック２５の露光制御を左隣の画素ブロック１１と同じに設定する場合には制御信号ｒ１をＬｏｗレベルに設定するものとする。また、画素ブロック１１の露光制御を右隣の画素ブロック２５と同じにする場合には制御信号ｒ２をＨｉｇｈレベルに設定し、画素ブロック１１の露光制御を左隣の画素ブロック２１と同じに設定する場合には制御信号ｒ２をＬｏｗレベルに設定するものとする。また、画素ブロック２１の露光制御を右隣の画素ブロック１１と同じにする場合には制御信号ｒ３をＨｉｇｈレベルに設定し、画素ブロック２１の露光制御を左隣の画素ブロック１０と同じに設定する場合には制御信号ｒ３をＬｏｗレベルに設定するものとする。

【0274】

次に、本実施形態による撮像装置の駆動方法について、図２７を用いて説明する。図２７は、本実施形態による撮像装置の駆動方法を示すフローチャートである。図２７に示す処理フローは、例えば、タイミング生成部４や撮像装置の外部の信号処理部において実行可能である。

【0275】

まず、ステップＳ１００において、カウンタのカウント値ｆｃｎｔを０に初期化する。このカウンタは、外部からＨｉｇｈレベルの垂直同期信号ＶＤが入力される毎にカウントアップするカウンタである。

【0276】

次いで、ステップＳ１０１において、カウント値ｆｃｎｔを６で除した余りが０であるか否かを判定する。余りが０である場合（図中、「ＹＥＳ」）には、ステップＳ１０２ヘと移行する。

【0277】

ステップＳ１０２では、制御信号ｒ１＝０（Ｌｏｗレベル）、制御信号ｒ２＝０（Ｌｏｗレベル）、制御信号ｒ３＝０（Ｌｏｗレベル）に設定し、各画素ブロックの露光制御を行う。すなわち、図２７におけるステップＳ１０２の右側に図示するように、画素ブロック１０，２１，１１，２５に対しては短秒露光の制御を行い、画素ブロック１２に対しては長秒露光の制御を行う。なお、画素ブロック１０の短秒露光制御及び画素ブロック１２の長秒露光制御は、第５実施形態において説明した駆動方法により、所定のタイミングで所定の制御信号を制御することにより行われる。ステップＳ１０２の処理後は、ステップＳ１０８ヘと移行する。

【0278】

ステップＳ１０１における判定の結果、カウント値ｆｃｎｔを６で除した余りが０でない場合、すなわち余りが１～５である場合（図中、「ＮＯ」）には、ステップＳ１０３ヘと移行する。

【0279】

ステップＳ１０３では、カウント値ｆｃｎｔを６で除した余りが１又は５であるか否かを判定する。余りが１又は５である場合（図中、「ＹＥＳ」）には、ステップＳ１０４ヘと移行する。

【0280】

ステップＳ１０４では、制御信号ｒ１＝１（Ｈｉｇｈレベル）、制御信号ｒ２＝０（Ｌｏｗレベル）、制御信号ｒ３＝０（Ｌｏｗレベル）に設定し、各画素ブロックの露光制御を行う。すなわち、図２７におけるステップＳ１０４の右側に図示するように、画素ブロック１０，２１，１１に対しては短秒露光の制御を行い、画素ブロック２５，１２に対しては長秒露光の制御を行う。ステップＳ１０４の処理後は、ステップＳ１０８ヘと移行する。

【0281】

ステップＳ１０３における判定の結果、カウント値ｆｃｎｔを６で除した余りが１でも５でもない場合、すなわち余りが２～４である場合（図中、「ＮＯ」）には、ステップＳ１０５ヘと移行する。

【0282】

ステップＳ１０５では、カウント値ｆｃｎｔを６で除した余りが２又は４であるか否かを判定する。余りが２又は４である場合（図中、「ＹＥＳ」）には、ステップＳ１０６ヘと移行する。

【0283】

ステップＳ１０６では、制御信号ｒ１＝１（Ｈｉｇｈレベル）、制御信号ｒ２＝１（Ｈｉｇｈレベル）、制御信号ｒ３＝０（Ｌｏｗレベル）に設定し、各画素ブロックの露光制御を行う。すなわち、図２７におけるステップＳ１０６の右側に図示するように、画素ブロック１０，２１に対しては短秒露光の制御を行い、画素ブロック１１，２５，１２に対しては長秒露光の制御を行う。ステップＳ１０６の処理後は、ステップＳ１０８ヘと移行する。

【0284】

ステップＳ１０５における判定の結果、カウント値ｆｃｎｔを６で除した余りが２でも４でもない場合、すなわち余りが３である場合（図中、「ＮＯ」）には、ステップＳ１０７ヘと移行する。

【0285】

ステップＳ１０７では、制御信号ｒ１＝１（Ｈｉｇｈレベル）、制御信号ｒ２＝１（Ｈｉｇｈレベル）、制御信号ｒ３＝１（Ｈｉｇｈレベル）に設定し、各画素ブロックの露光制御を行う。すなわち、図２７におけるステップＳ１０７の右側に図示するように、画素ブロック１０に対しては短秒露光の制御を行い、画素ブロック２１，１１，２５，１２に対しては長秒露光の制御を行う。ステップＳ１０７の処理後は、ステップＳ１０８ヘと移行する。

【0286】

次いで、ステップＳ１０８において、垂直同期信号ＶＤが入力されたか否かを判定する。垂直同期信号ＶＤが入力された場合（図中、「ＹＥＳ」）にはステップＳ１０９ヘと移行し、垂直同期信号ＶＤが入力されない場合（図中、「ＮＯ」）にはステップＳ１０８に戻る。ステップＳ１０８は、垂直同期信号ＶＤの入力待ちを行うステップである。

【0287】

次いで、ステップＳ１０９において、カウンタのカウント値ｆｃｎｔをカウントアップする。

【0288】

次いで、ステップＳ１１０において、センサが停止しているか否かを判定する。ステップＳ１１０における判定の結果、センサが停止している場合（図中、「ＹＥＳ」）の場合には処理を終了し、センサが停止していない場合（図中、「ＮＯ」）の場合には、ステップＳ１０１に戻り、処理を継続する。

【0289】

図２７に示すフローに従って撮像装置を駆動することにより、まず、画素ブロック１２の側から画素ブロック１０の側に向かって、画素ブロック２５，１１，２１を１つずつ順番に画素ブロック１２と同じ制御とする第１の駆動が実行される。次いで、画素ブロック１０の側から画素ブロック１２の側に向かって、画素ブロック２１，１１，２５を１つずつ順番に画素ブロック１０と同じ制御とする第２の駆動が実行される。その後、第１の駆動と第２の駆動とが交互に実行される。すなわち、画素ブロック１０と画素ブロック１２との間に配された３つの画素ブロック１１，２１，２５の露光時間は、６垂直期間を１周期として周期的に変化することになる。

【0290】

このようにして、制御設定を隣の画素ブロックと同じにするフローを予め決めておくことにより、被写体の移動方向が不明の場合でも、より簡単な制御で各画素ブロックの露光時間の設定を行うことが可能となる。例えば、被写体の移動方向や移動速度が判別される前に本実施形態のフローを用いて予め巡回することで、右側の領域に従うのか、左側の領域に従うのか、どのくらいの領域がこれら領域に従うのか等を判別し、最適な設定を導き出すことができる。

【0291】

なお、本実施形態では、画素ブロック１０と画素ブロック１２との間に３つの画素ブロック１１，２１，２５が配される場合の露光制御を示したが、画素ブロック１０と画素ブロック１２との間に配される画素ブロックの数は特に限定されるものではない。例えば、画素ブロック１０と画素ブロック１２との間に画素ブロック１１のみが配される場合には、２垂直期間を１周期とする周期的な動作となる。

【0292】

［第７実施形態］
本発明の第７実施形態による撮像装置の駆動方法について、図２８を用いて説明する。第１乃至第６実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２８は、本実施形態による撮像装置の駆動方法を示すフローチャートである。

【0293】

本実施形態では、第６実施形態と同様の画素ブロック１０，２１，１１，２５，１２を画素部１に含む撮像装置の他の駆動例を説明する。図２８に示す処理フローは、例えば、タイミング生成部４や、信号出力部７や、撮像装置１０００の外部の信号処理部等において実行可能である。

【0294】

まず、ステップＳ２００において、初期状態の設定値（初期値）として、制御信号ｒ１，ｒ２，ｒ３を０（Ｌｏｗレベル）に設定する。本実施形態では、夜景の撮影や夜間走行時における撮影などを想定し、長秒露光をデフォルトの設定としている。つまり、初期状態において、画素ブロック１０，１２は長秒露光の設定になっており、画素ブロック２１，１１，２５は画素ブロック１０の設定に従うように設定されている。なお、初期状態の設定値は、撮影時の状況等に応じて適宜変更することができる。

【0295】

次いで、ステップＳ２０１において、画像データを取得する。ステップＳ２０１における画像データの取得は、タイミング生成部４、垂直走査部２及び水平領域制御部３を駆動して画素部１から取得した画像データを信号出力部７に入力することを想定している。

【0296】

次いで、ステップＳ２０２において、例えば信号出力部７は、ステップＳ２０１で取得した画像データと保持データとを比較し、ステップＳ２０１で取得した画像に写る被写体の動き検出を行う。この場合、信号出力部７は、被写体の動きを検出する動体検出部として機能する。ステップＳ２０２における動き検出の手法は、特に限定されるものではない。例えば、保持された前走査の画像データと入力された画像データとを比較し、輝度レベルの変化から被写体の動きを検知するオプティカルフロー法を適用することができる。或いは、画像を任意の矩形ブロックに分割し、前走査の画像データと入力された画像データとの一致を見るブロックマッチング法を適用することができる。

【0297】

次いで、ステップＳ２０３において、ステップＳ２０２で動きの検出された被写体がどの画素ブロックに位置しているのかを検出し、当該被写体が位置する画素ブロックを短秒露光に制御する画素ブロックとして設定する。例えば、画素ブロック１０に動く被写体が検知された場合には、図２８におけるステップＳ２０３の左側に図示するように、画素ブロック１０を短秒露光に設定する。この際、制御信号ｒ１，ｒ２，ｒ３は０のため、画素ブロック２１，１１，２５も短秒露光に設定される。また、画素ブロック１２に動く被写体が検知された場合には、図２８におけるステップＳ２０３の右側に図示するように、画素ブロック１２を短秒露光に設定する。この際、制御信号ｒ１，ｒ２，ｒ３は０のため、画素ブロック２１，１１，２５は長秒露光の設定のままである。

【0298】

次いで、ステップＳ２０４において、動く被写体の移動方向が右方向であるか否かを判定する。判定の結果、動く被写体の移動方向が右方向である場合（図中、「ＹＥＳ」）には、ステップＳ２０５ヘと移行する。ここでは、ステップＳ２０５からステップＳ２０９までの動作を、画素ブロック１０に検知された被写体が右方向に移動する場合を例にして説明する。

【0299】

ステップＳ２０５では、動く被写体の移動速度を算出し、算出した被写体の移動速度が閾値Ｓ１以上であるか否かを判定する。閾値Ｓ１は、被写体の移動速度が最も早いときの移動速度を想定している。判定の結果、被写体の移動速度が閾値Ｓ１以上である場合（図中、「ＹＥＳ」）には、ステップＳ２０６ヘと移行する。

【0300】

ステップＳ２０６では、制御信号ｒ１，ｒ２，ｒ３を０（Ｌｏｗレベル）に設定する。これにより、図２８におけるステップＳ２０６の左側に図示するように、画素ブロック１０，２１，１１，２５は短秒露光の設定となる。このように駆動しているのは、被写体の移動速度が速いことに応じてなるべく広い範囲を短秒露光に設定するためである。ステップＳ２０６の処理後は、ステップＳ２１５ヘと移行する。

【0301】

ステップＳ２０５における判定の結果、被写体の移動速度が閾値Ｓ１未満である場合（図中、「ＮＯ」）には、ステップＳ２０７ヘと移行する。

【0302】

ステップＳ２０７では、動く被写体の移動速度が閾値Ｓ２以上であるか否かを判定する。閾値Ｓ２は、閾値Ｓ１未満の所定値である。判定の結果、被写体の移動速度が閾値Ｓ２以上である場合（図中、「ＹＥＳ」）には、ステップＳ２０８ヘと移行する。

【0303】

ステップＳ２０８では、制御信号ｒ１を１（Ｈｉｇｈレベル）に設定し、制御信号ｒ２，ｒ３を０（Ｌｏｗレベル）に設定する。これにより、図２８におけるステップＳ２０８の左側に図示するように、画素ブロック１０，２１，１１が短秒露光の設定となり、画素ブロック２５が長秒露光の設定となる。ステップＳ２０８の処理後は、ステップＳ２１５ヘと移行する。

【0304】

ステップＳ２０７における判定の結果、被写体の移動速度が閾値Ｓ２未満である場合（図中、「ＮＯ」）には、ステップＳ２０９ヘと移行する。

【0305】

ステップＳ２０９では、制御信号ｒ１，ｒ２を１（Ｈｉｇｈレベル）に設定し、制御信号ｒ３を０（Ｌｏｗレベル）に設定する。これにより、図２８におけるステップＳ２０９の左側に図示するように、画素ブロック１０，２１が短秒露光の設定となり、画素ブロック１１，２５が長秒露光の設定となる。このように駆動しているのは、被写体の移動速度が遅いことに応じて狭い範囲を短秒露光に設定するためである。ステップＳ２０９の処理後は、ステップＳ２１５ヘと移行する。

【0306】

ステップＳ２０４における判定の結果、動く被写体の移動方向が左方向である場合（図中、「ＮＯ」）には、ステップＳ２１０ヘと移行する。ここでは、ステップＳ２１０からステップＳ２１４までの動作を、画素ブロック１２に検知された被写体が左方向に移動する場合を例にして説明する。

【0307】

ステップＳ２１０では、動く被写体の移動速度を算出し、算出した被写体の移動速度が閾値Ｓ１以上であるか否かを判定する。判定の結果、被写体の移動速度が閾値Ｓ１以上である場合（図中、「ＹＥＳ」）には、ステップＳ２１１ヘと移行する。

【0308】

ステップＳ２１１では、制御信号ｒ１，ｒ２，ｒ３を１（Ｈｉｇｈレベル）に設定する。これにより、図２８におけるステップＳ２１１の右側に図示するように、画素ブロック２１，１１，２５，１２が短秒露光の設定となる。このように駆動しているのは、被写体の移動速度が速いことに応じてなるべく広い範囲を短秒露光に設定するためである。ステップＳ２１１の処理後は、ステップＳ２１５ヘと移行する。

【0309】

ステップＳ２１０における判定の結果、被写体の移動速度が閾値Ｓ１未満である場合（図中、「ＮＯ」）には、ステップＳ２１２ヘと移行する。

【0310】

ステップＳ２１２では、動く被写体の移動速度が閾値Ｓ２以上であるか否かを判定する。判定の結果、被写体の移動速度が閾値Ｓ２以上である場合（図中、「ＹＥＳ」）には、ステップＳ２１３ヘと移行する。

【0311】

ステップＳ２１３では、制御信号ｒ１，ｒ２を１（Ｈｉｇｈレベル）に設定し、制御信号ｒ３を０（Ｌｏｗレベル）に設定する。これにより、図２８におけるステップＳ２１３の右側に図示するように、画素ブロック２１が長秒露光の設定となり、画素ブロック１１，２５が短秒露光の設定となる。ステップＳ２１３の処理後は、ステップＳ２１５ヘと移行する。

【0312】

ステップＳ２１２における判定の結果、被写体の移動速度が閾値Ｓ２未満である場合（図中、「ＮＯ」）には、ステップＳ２１４ヘと移行する。

【0313】

ステップＳ２１４では、制御信号ｒ１を１（Ｈｉｇｈレベル）に設定し、制御信号ｒ２，ｒ３を０（Ｌｏｗレベル）に設定する。これにより、図２８におけるステップＳ２１４の右側に図示するように、画素ブロック２１，１１が長秒露光の設定となり、画素ブロック２５が短秒露光の設定となる。このように駆動しているのは、被写体の移動速度が遅いことに応じて狭い範囲を短秒露光に設定するためである。ステップＳ２１４の処理後は、ステップＳ２１５ヘと移行する。

【0314】

次いで、ステップＳ２１５において、上述の手順により決定した露光設定に基づいて画像データを取得し、走査メモリに保存する。

【0315】

次いで、ステップＳ２１６において、センサが停止しているか否かを判定する。ステップＳ２１６における判定の結果、センサが停止している場合（図中、「ＹＥＳ」）の場合には処理を終了し、センサが停止していない場合（図中、「ＮＯ」）の場合には、ステップＳ２０１に戻り、処理を継続する。

【0316】

図２８に示すフローに従って撮像装置を駆動することにより、被写体の動きに対応した適切な撮影が可能となる。すなわち、被写体が移動していることを検出した場合に、被写体の移動方向及び移動速度に応じて、画素ブロック１０と同じ制御を行う画素ブロック２１，１１，２５を設定することができる。例えば、被写体が画素ブロック１０から画素ブロック１２の側に移動している場合には、被写体の移動速度が速いほど、画素ブロック２１，１１，２５のうち画素ブロック１０と同じ制御を行う画素ブロックを、画素ブロック１０の側から増加していく。

【0317】

このように、本実施形態によれば、被写体の動きに合わせて画素ブロック毎の露光条件を変化するので、画質の低下を防止するとともに、動体検出精度の低下を更に抑制することが可能となる。

【0318】

［第８実施形態］
本発明の第８実施形態による撮像装置及びその駆動方法について、図２９を用いて説明する。第１乃至第７実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

【0319】

第７実施形態による撮像装置の駆動方法におけるステップＳ２０２においては、予め動いている被写体を分類し機械学習をしておくことによって、被写体の動く方向や速度を予測し、画素ブロック毎の露光条件を設定することも可能である。

【0320】

図２９に、機械学習モデルのニューラルネットワークの模式図を示す。機械学習モデルは、例えば信号出力部７によって学習され、不図示のメモリ部に記録される。ニューラルネットワークは、複数のノードを有する入力層と、複数のノードを有する中間層と、１個のノードを有する出力層と、を備える。

【0321】

入力層の各ノードには、ステップＳ２０１において初期状態の設定で撮影した画像データが入力される。中間層の各ノードは、入力層の各ノードに接続される。中間層のノードに入力された入力値の各要素は、中間層の各ノードにおける演算に用いられる。中間層の各ノードは、例えば、入力層の各ノードから入力された入力値と、所定の重み付け係数と、所定のバイアス値と、を用いて演算値を算出する。中間層の各ノードは、それぞれ出力層に接続され、算出した演算値を出力層のノードに出力する。出力層のノードは、中間層の各ノードから演算値が入力される。

【0322】

機械学習モデル（中間層）は、画像に含まれる動体の分類を行う。例えば、任意の撮影時の時間（夜間など）に特定された動体について、人、動物、車両などの違いを見分け、被写体の大きさや動く速度、方向を予測する。これにより、ステップＳ２００における初期状態の露光状態を再設定が可能となる。また、ステップＳ２０３において短秒露光に設定する画素ブロックを決定することも可能である。動体を検知した情報を機械学習モデルへの入力データとして追加してもよい。

【0323】

このように、本実施形態によれば、画像内において動体が存在する可能性のある領域を特定し、動体の分類の精度を向上することができる。これにより、画質の低下を防止するとともに、動体検出精度の低下を更に抑制することが可能となる。

【0324】

［第９実施形態］
本発明の第９実施形態による撮像装置及びその駆動方法について、図３０を用いて説明する。第１乃至第８実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図３０は、本実施形態による撮像装置における画素部の構成例を示すブロック図である。
これまでの実施形態では、画素列を単位として画素ブロックを規定したが、画素ブロックは必ずしも画素列を単位として規定する必要はない。同じ画素ブロック行に配された隣接する画素ブロックの境界は、例えば図３０に示すように、画素列の方向に対して傾斜していてもよい。また、図３０に示すように、画素ブロックと画素ブロックとの境界が列方向に沿ってジグザグになるように画素ブロックを配置してもよい。画素ブロックをこのように構成することで、左右方向（行方向）の移動検知だけでなく、斜め方向の移動検知も可能となる。

【0325】

このように、本実施形態によれば、単純な左右方向の移動検知だけでなく、より複雑な方向への移動検知にも対応可能となる。これにより、画質の低下を防止するとともに、動体検出精度の低下を更に抑制することが可能となる。

【0326】

［第１０実施形態］
本発明の第１０実施形態による撮像システムについて、図３１を用いて説明する。図３１は、本実施形態による撮像システムの概略構成を示すブロック図である。

【0327】

上記第１乃至第９実施形態で述べた撮像装置１０００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図３１には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

【0328】

図３１に例示した撮像システム２０００は、撮像装置１０００、被写体の光学像を撮像装置１０００に結像させるレンズ２００２、レンズ２００２を通過する光量を可変にするための絞り２００４、レンズ２００２の保護のためのバリア２００６を有する。レンズ２００２及び絞り２００４は、撮像装置１０００に光を集光する光学系である。撮像装置１０００は、第１乃至第９実施形態のいずれかで説明した撮像装置であって、レンズ２００２により結像された光学像を画像データに変換する。

【0329】

撮像システム２０００は、また、撮像装置１０００より出力される出力信号の処理を行う信号処理部２００８を有する。信号処理部２００８は、撮像装置１０００が出力するデジタル信号から画像データの生成を行う。また、信号処理部２００８は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。撮像装置１０００は、信号処理部２００８で処理されるデジタル信号を生成するＡＤ変換部を備え得る。ＡＤ変換部は、撮像装置１０００の光電変換部が形成された半導体層（半導体基板）に形成されていてもよいし、撮像装置１０００の光電変換部が形成された半導体層とは別の半導体基板に形成されていてもよい。また、信号処理部２００８が撮像装置１０００と同一の半導体基板に形成されていてもよい。

【0330】

撮像システム２０００は、更に、画像データを一時的に記憶するためのメモリ部２０１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２０１２を有する。更に撮像システム２０００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２０１４、記録媒体２０１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２０１６を有する。なお、記録媒体２０１４は、撮像システム２０００に内蔵されていてもよく、着脱可能であってもよい。

【0331】

更に撮像システム２０００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２０１８、撮像装置１０００と信号処理部２００８に各種タイミング信号を出力するタイミング発生部２０２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２０００は少なくとも撮像装置１０００と、撮像装置１０００から出力された出力信号を処理する信号処理部２００８とを有すればよい。

【0332】

撮像装置１０００は、撮像信号を信号処理部２００８に出力する。信号処理部２００８は、撮像装置２００１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２００８は、撮像信号を用いて、画像を生成する。

【0333】

このように、本実施形態によれば、第１乃至第９実施形態による撮像装置１０００を適用した撮像システムを実現することができる。

【0334】

［第１１実施形態］
本発明の第１１実施形態による撮像システム及び移動体について、図３２を用いて説明する。図３２は、本実施形態による撮像システム及び移動体の構成を示す図である。

【0335】

図３２（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３０００は、撮像装置３０１０を有する。撮像装置３０１０は、上記第１乃至第９実施形態のいずれかに記載の撮像装置１０００である。撮像システム３０００は、撮像装置３０１０により取得された複数の画像データに対し、画像処理を行う画像処理部３０１２と、撮像システム３０００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３０１４を有する。また、撮像システム３０００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３０１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３０１８と、を有する。ここで、視差取得部３０１４や距離取得部３０１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３０１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたＣＰＵやＭＰＵ等のハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

【0336】

撮像システム３０００は車両情報取得装置３０２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３０００は、衝突判定部３０１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３０３０が接続されている。また、撮像システム３０００は、衝突判定部３０１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３０４０とも接続されている。例えば、衝突判定部３０１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３０３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３０４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。撮像システム３０００は上述のように車両を制御する動作の制御を行う制御手段として機能する。

【0337】

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３０００で撮像する。図３２（ｂ）に、車両前方（撮像範囲３０５０）を撮像する場合の撮像システムを示した。車両情報取得装置３０２０が、撮像システム３０００ないしは撮像装置３０１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

【0338】

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

【0339】

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。

【0340】

例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

【0341】

また、上記第１乃至第９実施形態では、画像の取得を目的とした装置、すなわち撮像装置を例示したが、本発明の適用例は必ずしも撮像装置に限定されるものではない。例えば、上記第１１実施形態で説明したような測距を目的とする装置に適用する場合にあっては、必ずしも画像を出力する必要はない。このような場合、当該装置は、光情報を所定の電気信号に変換する光電変換装置と言うことができる。撮像装置は、光電変換装置の１つである。

【0342】

また、上記第１０及び第１１実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図３１及び図３２に示した構成に限定されるものではない。

【0343】

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

【0344】

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

【符号の説明】

【0345】

１…画素部
２…垂直走査部
３…水平領域制御部
４…タイミング生成部
５…列ＡＤ変換部
６…水平走査部
７…信号出力部
１０，１１，１２，１３，１４，１５，１６，１７，２１，２２，２３，２４，２５…画素ブロック
３１，８１…境界制御部
１００…画素
１０２…信号生成部
１０４…境界選択部
１０００…撮像装置
２０００，３０００…撮像システム

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】