特許 7527806 光電変換装置、撮像システム、移動体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-26

(45)【発行日】2024-08-05

(54)【発明の名称】光電変換装置、撮像システム、移動体

(51)【国際特許分類】

   H01L 27/146 20060101AFI20240729BHJP

   H04N 25/70 20230101ALI20240729BHJP

【ＦＩ】

H01L27/146 E

H04N25/70

H01L27/146 A

H01L27/146 D

【請求項の数】 18

(21)【出願番号】P 2020026133

(22)【出願日】2020-02-19

(65)【公開番号】P2021132095

(43)【公開日】2021-09-09

【審査請求日】2023-02-16

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】110002860

【氏名又は名称】弁理士法人秀和特許事務所

(72)【発明者】

【氏名】郷田 達人

【審査官】田邊 顕人

(56)【参考文献】

【文献】特開２０１９－０１６６６７（ＪＰ，Ａ）

【文献】国際公開第２０１７／１６９８８３（ＷＯ，Ａ１）

【文献】特開２０１２－１１４１９７（ＪＰ，Ａ）

【文献】特開２０１９－１２５９０７（ＪＰ，Ａ）

【文献】特開２０１８－１９５９７７（ＪＰ，Ａ）

【文献】特開２０１６－０３３９７８（ＪＰ，Ａ）

【文献】特開２０１６－０５８５５５（ＪＰ，Ａ）

【文献】特開２０１６－０３２０５３（ＪＰ，Ａ）

【文献】特開２０１８－０４６０３９（ＪＰ，Ａ）

【文献】国際公開第２０１３／０１８２８０（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／１４６

Ｈ０４Ｎ ２５／７０

(57)【特許請求の範囲】

【請求項1】

複数の有効画素を有する有効画素領域と、前記有効画素領域の外部に設けられた周辺領域とを有する光電変換装置であって、前記光電変換装置は、
配線層と、
上部電極と、
前記有効画素領域と前記周辺領域とに渡って設けられた光電変換膜と、
を有し、
前記複数の有効画素の各々は、深さ方向において、前記配線層と前記光電変換膜との間に配置された画素電極を有し、
前記周辺領域は、前記深さ方向において前記配線層と前記光電変換膜との間に配置された導電層を備え、
前記上部電極と前記導電層が同電位であり、
前記導電層と前記画素電極とは、同一の材料で形成されていることを特徴とする光電変換装置。

【請求項2】

前記上部電極と前記導電層とは、電気的に接続されている、
ことを特徴とする請求項１に記載の光電変換装置。

【請求項3】

複数の有効画素を有する有効画素領域と、前記有効画素領域の外部に設けられた周辺領域とを有する光電変換装置であって、前記光電変換装置は、
配線層と、
上部電極と、
前記有効画素領域と前記周辺領域とに渡って設けられた光電変換膜と、
を有し、
前記複数の有効画素の各々は、深さ方向において、前記配線層と前記光電変換膜との間に配置された画素電極を有し、
前記周辺領域は、前記深さ方向において前記配線層と前記光電変換膜との間に配置された導電層を備え、
前記上部電極と前記導電層が接続されており、
前記導電層と前記画素電極とは、同一の材料で形成されていることを特徴とする光電変換装置。

【請求項4】

前記配線層に対して前記導電層が存在する方向と反対に、さらに周辺回路を備え、
前記導電層は、前記上部電極を介する前記周辺回路への光を遮光するように配置されている、
ことを特徴とする請求項１から３のいずれか１項に記載の光電変換装置。

【請求項5】

複数の有効画素を有する有効画素領域と、前記有効画素領域の外部に設けられた周辺領域とを有する光電変換装置であって、前記光電変換装置は、
配線層と、
上部電極と、
前記有効画素領域と前記周辺領域とに渡って設けられた光電変換膜と、
を有し、
前記複数の有効画素の各々は、深さ方向において、前記配線層と前記光電変換膜との間に配置された画素電極を有し、
前記周辺領域は、前記深さ方向において前記配線層と前記光電変換膜との間に配置された導電層を備え、
前記上部電極と前記導電層が、同電位であり、または、接続されており、
前記配線層に対して前記導電層が存在する方向と反対に、さらに周辺回路を備え、
前記導電層は、前記上部電極を介する前記周辺回路への光を遮光するように配置されている、
ことを特徴とする光電変換装置。

【請求項6】

前記周辺回路は、列信号処理回路を含む、
ことを特徴とする請求項４または５に記載の光電変換装置。

【請求項7】

前記周辺回路は、列アンプ回路を含む、
ことを特徴とする請求項４から６のいずれか１項に記載の光電変換装置。

【請求項8】

前記導電層は矩形の枠状に広がっており、
前記矩形の４辺において、前記導電層と前記上部電極が電気的に接続される領域を有する辺と、前記導電層と前記上部電極が電気的に接続されない領域を有する辺とが少なくとも存在する、
ことを特徴とする請求項１から７のいずれか１項に記載の光電変換装置。

【請求項9】

複数の有効画素を有する有効画素領域と、前記有効画素領域の外部に設けられた周辺領域とを有する光電変換装置であって、前記光電変換装置は、
配線層と、
上部電極と、
前記有効画素領域と前記周辺領域とに渡って設けられた光電変換膜と、
を有し、
前記複数の有効画素の各々は、深さ方向において、前記配線層と前記光電変換膜との間に配置された画素電極を有し、
前記周辺領域は、前記深さ方向において前記配線層と前記光電変換膜との間に配置された導電層を備え、
前記上部電極と前記導電層が、同電位であり、または、接続されており、
前記導電層は矩形の枠状に広がっており、
前記矩形の４辺において、前記導電層と前記上部電極が電気的に接続される領域を有する辺と、前記導電層と前記上部電極が電気的に接続されない領域を有する辺とが少なくと
も存在する、
ことを特徴とする光電変換装置。

【請求項10】

前記導電層と前記画素電極とは、いずれも前記配線層上に配置されている、
ことを特徴とする請求項１から９のいずれか１項に記載の光電変換装置。

【請求項11】

前記光電変換装置は、外部からバイアスが供給されるパッドを備え、
前記周辺領域は、前記有効画素領域と前記パッドとの間に設けられている、
ことを特徴とする請求項１から１０のいずれか１項に記載の光電変換装置。

【請求項12】

前記導電層を有する領域の少なくとも一部に、カラーフィルタまたはマイクロレンズをさらに備える、
ことを特徴とする請求項１から１１のいずれか１項に記載の光電変換装置。

【請求項13】

前記光電変換膜への光を遮光する遮光膜が配置された画素であり、前記配線層と前記光電変換膜との間に配置された画素電極を有する遮光画素を有する遮光画素領域を含み、
前記有効画素領域と前記周辺領域との間に、前記遮光画素領域が配されている、
ことを特徴とする請求項１から１２のいずれか１項に記載の光電変換装置。

【請求項14】

前記画素電極を有する領域であって、前記画素電極に一定の電圧が印加されている第２画素領域をさらに含む、
ことを特徴とする請求項１３に記載の光電変換装置。

【請求項15】

前記有効画素領域と前記遮光画素領域の間に、前記上部電極を有する第３画素領域をさらに含む、
ことを特徴とする請求項１３に記載の光電変換装置。

【請求項16】

前記上部電極と前記導電層とが前記光電変換膜を挟む領域において、前記導電層と前記光電変換膜の間に絶縁層を備える、
ことを特徴とする請求項１から１５のいずれか１項に記載の光電変換装置。

【請求項17】

請求項１から１６のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する処理装置と、
を有することを特徴とする撮像システム。

【請求項18】

移動体であって、
請求項１から１６のいずれか１項に記載の光電変換装置と、
移動装置と、
前記光電変換装置から出力される信号から情報を取得する処理装置と、
前記情報に基づいて前記移動装置を制御する制御装置と、
を有することを特徴とする移動体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は光電変換装置、撮像システム、移動体に関する。

【背景技術】

【0002】

従来、撮像装置（光電変換装置）の構成として、光電変換膜が基板上に積層されており、受光部を含む画素を備えた構成が知られている。特許文献１に記載された撮像装置では、画素領域、および画素領域から延在する周辺領域（画素領域の周辺の領域）に光電変換膜が形成されている。周辺領域における光電変換膜上には、画素領域から延在する上部電極が形成されている。また、周辺領域において、金属からなる配線が配置され、配線の上を覆っている光電変換膜と配線とは接触して電気的に接続される。このとき、配線は、上部電極より高い電圧に接続されている。

【0003】

特許文献１の撮像装置によれば、周辺領域では、光電変換膜内において入射光が電荷に変換されても、電界により当該電荷は配線に引き寄せられ、配線を介して外部に排出される。このため、周辺領域で発生した電荷が画素領域へ入り込むこと（画素領域における電荷に混入すること）による画素信号への影響の可能性を低減できるため、画質劣化を抑制できる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１２－１１４１９７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記のような撮像装置（光電変換装置）では、配線は、上部電極より高い電位（電圧）に接続されている。従って、例えば、光電変換膜に欠陥があることによって配線と上部電極において短絡した場合には、過電流による発熱が影響して、撮像装置（光電変換装置）が故障する可能性がある。

【0006】

本発明は、画質劣化を抑制し、かつ、光電変換装置の故障の可能性を低減する技術を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の１つの態様は、
複数の有効画素を有する有効画素領域と、前記有効画素領域の外部に設けられた周辺領域とを有する光電変換装置であって、前記光電変換装置は、
配線層と、
上部電極と、
前記有効画素領域と前記周辺領域とに渡って設けられた光電変換膜と、
を有し、
前記複数の有効画素の各々は、深さ方向において、前記配線層と前記光電変換膜との間に配置された画素電極を有し、
前記周辺領域は、前記深さ方向において前記配線層と前記光電変換膜との間に配置された導電層を備え、
前記上部電極と前記導電層が同電位であることを特徴とする光電変換装置である。

【発明の効果】

【0008】

本発明によれば、画質劣化を抑制し、かつ、光電変換装置の故障の可能性を低減することができる。

【図面の簡単な説明】

【0009】

【図1】実施形態１に係る撮像装置の平面図である。

【図2】実施形態１に係る撮像装置のＡ－Ａ’線での断面図である。

【図3】実施形態１に係る撮像装置のＢ－Ｂ’線での断面図である。

【図4】印加電圧と光電流の関係を示す図、列アンプ回路の構成図である。

【図5】実施形態１に係る他の撮像装置の断面図である。

【図6】実施形態１に係る導電層および周辺回路を示す平面図である。

【図7】実施形態１に係る画素回路の等価回路図および駆動を説明する図である。

【図8】実施形態１に係る光電変換膜の構成の一例を示す図である。

【図9】実施形態２に係る撮像装置の平面図である。

【図10】実施形態２に係る撮像装置のＣ－Ｃ線での断面図である。

【図11】実施形態３に係る撮像装置のＡ－Ａ’線での断面図である。

【図12】実施形態３に係る画素回路の回路図である。

【図13】実施形態３に係る画素回路の回路図である。

【図14】実施形態４および実施形態５に係る撮像装置の平面図である。

【図15】実施形態４に係る撮像装置のＤ－Ｄ’線での断面図である。

【図16】実施形態４に係る撮像装置のＥ－Ｅ’線での断面図である。

【図17】実施形態５に係る撮像装置のＦ－Ｆ’線での断面図である。

【図18】実施形態６に係る撮像装置のＡ－Ａ’線での断面図である。

【図19】実施形態７に係る撮像システムの構成例を表す図である。

【図20】実施形態８に係る撮像システムおよび移動体の構成例を表す図である。

【発明を実施するための形態】

【0010】

以下、図面を用いて本発明に係る実施形態を説明する。なお、上述した各実施形態は、矛盾が生じない限り任意に組み合わせることができる。

【0011】

＜実施形態１＞
以下では、実施形態１に係る撮像装置１（光電変換装置）の構成について説明する。本実施形態によれば、画質劣化を抑制し、かつ、撮像装置１の故障の可能性を低減することができる。

【0012】

［撮像装置の構成について］
図１は、撮像装置１を上方から見た（平面視した）平面図である。図２は、図１が示す撮像装置１のＡ－Ａ’線での断面図である。撮像装置１は、半導体基板２、画素領域３、導電層４、パッド５、光電変換膜６、上部電極７を有する。ここで、本実施形態では、上部とは、撮像装置１の各構成の積層方向（深さ方向）であって、光電変換膜６に対して、上部電極７が存在する方向である。

【0013】

半導体基板２には、各画素から信号を読み出すための回路や配線（不図示）が設けられている。画素領域３は、半導体基板２の上に配置されている。画素領域３の詳細な構成については後述する。

【0014】

導電層４は、半導体基板２（後述する配線層１１）の上に、画素領域３を囲うように配置されている。また、図２が示すように、周辺領域（画素領域３の周辺の領域；画素領域３の外の領域）において、導電層４と上部電極７とが光電変換膜６とを挟むような領域が存在する。

【0015】

複数のパッド５は、平面視において、導電層４を囲うように配置されている。パッド５は、ワイヤーボンディングによって、周辺領域に設けられた回路や配線と外部とを接続する。複数のパッド５の一部は、光電変換装置の外部からバイアスが供給されるパッドである。

【0016】

光電変換膜６は、光電変換膜６に入射した光を電荷に光電変換する。なお、光電変換膜６の少なくとも一部が、光電変換を行うことができればよい。光電変換は、例えば、フォトダイオードなどの光電変換部によって実現できる。光電変換膜６は、導電層４の上および画素領域３において（に渡って）延在しており、導電層４に積層した領域を有する。なお、遮光画素（ＯＢ画素）において光電変換膜６が光電変換することにより取得した信号と、有効画素において光電変換膜６が光電変換することにより取得した信号（画像信号）との差分をとることで、暗電流の直流分を除去する補正処理ができる。

【0017】

なお、光電変換膜６の製造工程において、光電変換膜６は半導体基板２全面に成膜された後、所望の領域においてパターニングがされる。その際、光電変換膜６のエッジ部（端部）はパターニングによるダメージを受けて特性が変動してしまう可能性がある。この特性の変動を防ぐために、周辺領域（画素領域３の外部）にも光電変換膜６を延在させる。このことで、画素領域３から光電変換膜６のエッジ部（端部）を離すことができるので、製造工程においてダメージを受けていない良好な特性の光電変換膜６を画素領域３にて形成することができる。

【0018】

上部電極７は、導電部材であり、また光を透過する。上部電極７は、光電変換膜６の上に積層される。また、上部電極７は、図２が示すように、周辺領域（画素領域外）において、光電変換膜６と接していない領域を有しており、この領域において上部電極７は導電層４と接触している。このことによって、上部電極７と導電層４とは電気的に接続されている。本実施形態では、矩形の枠状の導電層４の４辺において、導電層４と上部電極７が電気的に接続している。

【0019】

［画素領域の構成］
以下では、画素領域３の詳細な構成について、図２を用いて説明する。画素領域３は、画素回路９、画素電極１２、光電変換膜６、上部電極７、保護膜１３、カラーフィルタ１４、マイクロレンズ１５を含む。

【0020】

画素回路９は、画素ごとに配置された回路であり、光電変換膜６で生じた電荷に基づく信号を読み出す。画素回路９は、増幅トランジスタ、リセットトランジスタ、選択トランジスタ、電荷蓄積部などを有するトランジスタ層１０を有する。また、画素回路９は、トランジスタ層１０の上部に、複数の絶縁膜と配線とを含む配線層１１を有する。

【0021】

画素電極１２は、光電変換膜６において発生した電荷を画素毎に分離して捕集する。画素電極１２は、配線層１１の上に（配線層１１と光電変換膜７との間に）画素毎に配置される。光電変換膜６は、平面視において画素領域３において画素電極１２を覆うように配置されている。上部電極７は、画素領域３において光電変換膜６の上に配置されている。つまり、画素領域３において、上部電極７と画素電極１２との間に、光電変換膜６が配置される。保護膜１３は、上部電極７の上に配置されている。

【0022】

カラーフィルタ１４は、Ｒ，Ｇ，ＢまたはＣ，Ｍ，Ｙのいずれかの光を透過するフィルタである。カラーフィルタ１４とマイクロレンズ１５は、保護膜１３の上に設けられている。

【0023】

［画素の配置について］
画素領域３は、有効画素領域３０と遮光画素領域３１（オプティカルブラック画素領域）とダミー画素領域３２とダミー画素領域３２’を含む。例えば、画素領域３の中心部には有効画素領域３０が配置され、画素領域３の周辺部には遮光膜８が配置された遮光画素領域３１が配置される。なお、二次元で配置される画素の信号補正を行うためには、図１が示すように、画素領域３の互いに直交する２辺沿いに遮光画素領域３１が配置されることが好ましい。

【0024】

有効画素領域３０は、光電変換膜６に光が入射する画素領域である。有効画素領域３０は、遮光膜８を含まない有効画素３０ａを有する。また、有効画素３０ａにおける光電変換膜６の光電変換によって取得した信号は、被写体を撮像した画像信号として扱われる。

【0025】

遮光画素領域３１（ＯＢ画素領域）は、遮光膜８によって光電変換膜６への光が遮光されている画素領域である。遮光画素領域３１は、上部電極７の上に遮光膜８が配置された遮光画素３１ａ（ＯＢ画素）を有する。遮光画素３１ａの構成は、遮光膜８を備えること以外、有効画素３０ａの構成と同一である。また、遮光画素３１ａにおける光電変換膜６の光電変換によって取得した信号は、画像信号から暗電流の直流分を除去する補正処理に用いられる。

【0026】

ダミー画素領域３２は、画素領域３の端部、かつ遮光画素領域３１に隣接して配置される。ダミー画素領域３２は、ダミー遮光画素３２ｂを有する。ダミー画素領域３２’は、有効画素領域３０と遮光画素領域３１の間に配置される。ダミー画素領域３２’は、ダミー画素３２ａおよびダミー遮光画素３２ｂを有する。

【0027】

ダミー画素３２ａは有効画素領域３０に隣接して配置され、ダミー遮光画素３２ｂは遮光画素領域３１に隣接して配置される。すなわち、有効画素領域３０を囲うようにダミー画素３２ａが配置され、遮光画素領域３１を囲うようにダミー遮光画素３２ｂが配置される。ダミー画素３２ａは有効画素３０ａと同一の構成であり、ダミー遮光画素３２ｂは遮光画素３１ａと同一の構成である。

【0028】

なお、ダミー画素３２ａにおける光電変換膜６が取得した信号は画像信号として扱われず、ダミー遮光画素３１ｂにおける光電変換膜６が取得した信号は暗電流の直流分を除去する補正処理には用いられない。また、有効画素３０ａ、遮光画素３１ａ、ダミー画素３２ａおよびダミー遮光画素３２ｂのいずれの画素においても、画素の各々は画素電極１２を有し、画素電極１２と画素回路９とは電気的に接続されている。

【0029】

このように、遮光膜８を有しないダミー画素３２ａが有効画素３０ａを囲うことによって、有効画素３０ａの周囲にダミー画素３２ａが配置された構造になるため、レイアウト起因による特性変動を抑制できる。具体的には、製造バラつき起因で遮光膜８の位置がずれてしまっても、有効画素領域３０と遮光画素領域３１の間にダミー画素領域３２’（ダミー画素３２ａ）が存在することによって、有効画素３０ａの光電変換膜６に入射光が到達することができる。

【0030】

また、遮光膜８を有するダミー遮光画素３２ｂが遮光画素３１ａを囲うことで、遮光膜８の端部から入射光が入り込んでも、遮光画素３１ａの光電変換膜６には入射光が入らない。つまり、遮光画素３１ａの光電変換膜６に光が入射してしまう可能性を低減できる。

【0031】

なお、図２の例では、有効画素領域３０を囲うダミー画素３２ａと、遮光画素領域３１を囲うダミー遮光画素３１ｂは、１画素分であるが２画素以上でもよい。

【0032】

図３は、図１が示した撮像装置１のＢ－Ｂ’線での断面図である。図２とは異なり、当
該断面では、遮光画素領域３１が配置されていない。画素領域３の端部には、有効画素領域３０に隣接して、ダミー画素領域３２’’が配置される。ここで、ダミー画素領域３２’’は、有効画素領域３０を囲う。ダミー画素領域３２’’はダミー画素３２ａを有する。このことによって、図２が示す場合と同様に、有効画素３０ａの光電変換膜６に十分に入射光が到達することができる。

【0033】

図４Ａは、一定の光が入射される場合の光電変換膜６における印加電圧Ｖと光電流Ｉの関係を示す。印加電圧がゼロの場合には、光電変換膜６を流れる電流は、ほぼゼロである。これは、電子が発生していても電界がゼロであるので、直ぐにホールと再結合するためである。

【0034】

本実施形態では、導電層４と上部電極７とは接触しているため、導電層４と上部電極７によって挟まれた領域の光電変換膜６では印加電圧がゼロである。このため、当該領域の光電変換膜６にて発生する電流はほぼゼロである。すなわち、導電層４の上の光電変換膜６から画素領域３に移動する電荷が抑制され、画質の劣化を防ぐことができる。また、この構成によれば、撮像装置１の動作中に、上部電極７の電位を変更した場合においても追従して導電層４の電位も同様に変わり、光電変換膜６への印加電圧がゼロに保たれるので、画質の劣化抑制の効果が得られる。

【0035】

また、本実施形態では、導電層４と上部電極７とが接触している構成であるが、導電層４と上部電極７が同電位であればよい。例えば、図２が示す断面図のような構成の代わりに、図５が示す断面図に示すような構成であってもよい。具体的には、上部電極７と接した第１の部分４１と、上部電極７と接しない第２の部分４２とから導電層４が構成されており、第１の部分４１と第２の部分４２とが配線層１１における配線で電気的に接続された構成でもよい。つまり、配線層１１を介して、導電層４と上部電極７とが電気的に接続されていてもよい。また、導電層４と上部電極７とが電気的に接続されていない場合でも、第１の部分４１と第２の部分４２がそれぞれ異なるパッド５に接続された構成とし、第１の部分４１と第２の部分４２とに同じ値の電圧が外部電源から入力されていてもよい。

【0036】

このように、導電層４と上部電極７が同電位の場合には、例えば、光電変換膜６に欠陥があり経年劣化によって短絡したとしても電流が流れない。このため、発熱や熱による破壊の可能性が減少するため、撮像装置１の信頼性が低下しにくい。

【0037】

さらに、導電層４と画素電極１２はいずれも、配線層１１と光電変換膜６との間に、配線層１１上（配線層上）に配置されている。このように、周辺領域において、画素電極１２と同一の層（積層位置）に導電層４を配置することで、上部電極７を成膜する際に生ずる基板の段差を緩和することができる。このため、上部電極７の高抵抗化や段切れを防止し、撮像画像のムラを抑制することが可能である。また、画素電極１２と導電層４とが同一の層に配置されることによれば、画素電極１２と導電層４とを同一の工程において容易に形成可能である。

【0038】

［導電層について］
図６は、本実施形態における導電層４および周辺領域（画素領域３の周辺の領域）を示す平面図の一例である。

【0039】

周辺領域には、トランジスタで構成された列信号処理回路１６や行制御回路１７、列アンプ回路１８などの周辺回路が配置され、その上に複数の絶縁膜と配線を含む配線層１１が配置される。周辺回路は、配線層１１に対して導電層４が存在する方向と反対（配線層１１に対して下方向）に配置されている。

【0040】

導電層４は、平面視において、列信号処理回路１６や行制御回路１７などの周辺回路の少なくとも一部を覆うように配置される。また、導電層４は、配線層１１の上に配置されている。なお、周辺回路の誤動作を防ぐために、周辺回路に光が入射しないようにする必要があるが、このように周辺回路に入射する光を遮光するように導電層４が配置されることによって、周辺回路に入射する光を配線層１１が遮光する必要がなくなる。このため、配線層１１のレイアウトの自由度が上がり、撮像装置１の小型化ができる。なお、周辺回路の中でも、列信号処理回路１６、特には列アンプ回路１８への光は遮断する必要がある。

【0041】

列アンプ回路１８は、画素回路９からの信号電圧を２つのキャパシタの大きさの比率で増幅する。また、列アンプ回路１８は、キャパシタをスイッチで切り替えて増幅率を変更する機能を有する。

【0042】

（列アンプ回路について）
図４Ｂは、列アンプ回路１８の構成の一例を示している。列アンプ回路１８はオペアンプ１９を備え、オペアンプ１９のマイナス入力端子にキャパシタ２０の一端子が接続されている。なお、キャパシタ２０の他方の端子には画素からの信号が入力される。また、オペアンプ１９のマイナス入力端子には、トランジスタスイッチ２１ａ，２１ｂ，２１ｃ，２１ｄの一端子も接続される。

【0043】

トランジスタスイッチ２１ａ～２１ｄの他方の端子には、それぞれキャパシタ２２ａ～２２ｄの一端子が接続される。キャパシタ２２ａ～２２ｄの他方の端子、およびトランジスタスイッチ２１ｅの他方の端子は、オペアンプ１９の出力端子に接続される。オペアンプ１９のプラス入力端子には基準電圧ＶＲＥＦが供給される。

【0044】

ここで、列アンプ回路１８を駆動する前に、トランジスタスイッチ２１ｅをオンして、オペアンプ１９のマイナス入力端子と出力端子とを短絡することにより、キャパシタ２２ａ～２２ｄに蓄積された電荷がリセット（初期化）される。トランジスタスイッチ２１ａ～２１ｄのいずれかがオンにされることにより、キャパシタ２２ａ～２２ｄのいずれかがオペアンプ１９と電気的に接続され、列アンプ回路１８の増幅率を変更できる。

【0045】

なお、増幅するためにはキャパシタ２２ａ～２２ｄが信号電圧を保持する必要があるが、列アンプ回路１８に光が入射すると、トランジスタスイッチ２１ａ～２１ｄにおいて光によるリーク電流が発生してしまう。これに対して、本実施形態のように、導電層４が遮光することによって、トランジスタスイッチ２１ａ～２１ｄにおける光によるリーク電流を抑制し、キャパシタ２２ａ～２２ｄによる増幅率の変動を抑制することが可能である。

【0046】

また、導電層４が周辺回路を覆うことによって、光電変換膜６の製造過程におけるパターニング時の製造プロセスダメージが周辺回路に及ぶことを防ぐことができる。なお、導電層４は、画素電極１２と同一の工程、同一の材料（素材）によって形成することが可能であるため容易に形成することができる。また、列アンプ回路１８などの周辺回路に光が入射することを防ぐために、遮光画素領域３１に配置される遮光膜８を周辺領域における導電層４の上に延在して配置してもよい。

【0047】

［画素回路について］
以下に、本実施形態の画素回路９について説明する。

【0048】

図７Ａは、画素電極１２のそれぞれに対応して設けられた画素回路９の等価回路図を示している。画素電極１２は、第１のフローティングディフュージョン（ＦＤ）４２０を介して、第１の増幅トランジスタ４３０のゲートに接続されている。ＦＤ４２０には、リセ
ットトランジスタ４１０を介して、リセット電位ＶＲＥＳが書き込めるように構成されている。第１の増幅トランジスタ４３０のソースは、トランジスタ４４０を介して、グランド電位に接続されている。また、第１の増幅トランジスタ４３０のドレインは、基準電位ＳＶＤＤに接続されている。第１の増幅トランジスタ４３０のソースは、トランジスタ４５０と、第２のＦＤ４６０を介して、第２の増幅トランジスタ４７０のゲートに接続されている。第２の増幅トランジスタ４７０のドレインは、基準電位ＳＶＤＤに接続されている。第２の増幅トランジスタ４７０のソースは選択トランジスタ４８０を介して、出力線４９２に接続されている。第２のＦＤ４６０には保持容量Ｃが接続されている。

【0049】

また、図７Ａにおいて、ＰＳＥＬは選択トランジスタ４８０のゲートに入力される電位、ＰＢＩＡＳはトランジスタ４４０のゲートに入力される電位、ＰＲＥＳはリセットトランジスタ４１０のゲートに入力される電位である。また、ＰＳＨはトランジスタ４５０のゲートに入力される電位である。

【0050】

図７Ｂを用いて、図７Ａの画素回路の駆動について説明する。時刻ｔ０は、電荷蓄積が開始されている任意の時刻である。時刻ｔ１において、ＰＳＥＬとＰＢＩＡＳをＬｏｗレベル（Ｌレベル）からＨｉｇｈ（Ｈレベル）に変化させ、選択トランジスタ４８０とトランジスタ４４０をオンにする。これにより、第２のＦＤ４６０に対応した電位であるノイズレベルの電位（Ｎ信号）が、第２の増幅トランジスタ４７０と選択トランジスタ４８０を介して、出力線４９２に出力される。トランジスタ４４０は、電流源として動作させるため、所望の電流値となるように、ＰＢＩＡＳのＨレベルを設定する。

【0051】

次に、時刻ｔ２において、ＰＳＨをＬレベルからＨレベルに変化させ、トランジスタ４５０をオンにし、時刻ｔ３において、ＰＳＨをＨレベルからＬレベルに変化させ、トランジスタ４５０をオフにする。これらの駆動により、第１のＦＤ４２０で蓄積された電荷に対応した信号レベルの電位が第２のＦＤ４６０に転送され、第２のＦＤ４６０に対応した電位である信号レベルの電位（Ｓ信号）が、出力線４９２に出力される。

【0052】

次に、ｔ４において、ＰＲＥＳをＬレベルからＨレベルに変化させ、リセットトランジスタ４１０をオンにする。これにより、第１のＦＤ４２０に、リセット電位ＶＲＥＳが書き込まれる。

【0053】

次に、時刻ｔ５において、ＰＲＥＳをＨレベルからＬレベルに変化させ、リセットトランジスタをオフにし、ＰＳＨをＬレベルからＨレベルに変化させ、トランジスタ４５０をオンにする。これにより、第１のＦＤ４２０に対応した電位であるノイズレベルの電位が、第２のＦＤ４６０に転送される。このノイズレベルの電位は保持容量Ｃに保持される。

【0054】

最後に、時刻ｔ６において、ＰＲＥＳ、ＰＢＩＡＳ、ＰＳＨのそれぞれをＨレベルからＬレベルに変化させ、リセットトランジスタ４１０、トランジスタ４４０、トランジスタ４５０をオフにする。これにより、電荷蓄積が再開される。電荷蓄積の間は、容量Ｃにノイズレベルの電位が保持されている。

【0055】

なお、図７Ａでは、２段の増幅トランジスタを有する画素回路を示したが、必ずしも２段の増幅トランジスタを備える必要はなく、１つの増幅トランジスタを備える画素回路を用いてもよい。

【0056】

［各構成の部材について］
次に、撮像装置１の各構成の部材（材料）について説明する。

【0057】

配線層１１の絶縁膜には、例えば酸化シリコン、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、窒化シリ
コン、炭化シリコンを用いることができる。また、配線層１１の配線には、銅、アルミニウム、タングステン、タンタル、チタン、ポリシリコンなどの導電材料を用いることができる。

【0058】

画素電極１２は、薄膜電極である。画素電極１２は、例えば、ＩＴＯやアルミニウムなどの透明、または不透明の導電性部材から形成される。

【0059】

上部電極７は、光の透過率が高い導電部材から構成される。光の透過率が高い導電部材とは、例えば、ＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）などのインジウムまたはスズを含む化合物、ＺｎＯなどの化合物などである。このような構成によれば、多くの光を光電変換膜６に入射させることができ、光電変換膜６の感度を向上させることができる。なお、光を透過し得るように薄く形成されたポリシリコンまたは金属を、上部電極７として用いてもよい。金属の電気抵抗は低いため、上部電極７の材料に金属を用いた場合には、さらなる低消費電力化および高速化を実現し得る。

【0060】

光電変換膜６は、真性のアモルファスシリコン（以下、ａ－Ｓｉと称する）、低濃度のＰ型のａ－Ｓｉ、低濃度のＮ型のａ－Ｓｉなどの半導体材料で形成され得る。または、光電変換膜６は、化合物半導体材料で形成されてもよい。例えば、光電変換膜６は、ＢＮ、ＧａＡｓ、ＧａＰ、ＡｌＳｂ、ＧａＡｌＡｓＰなどのＩＩＩ－Ｖ族化合物半導体、ＣｄＳｅ、ＺｎＳ、ＨｄＴｅなどのＩＩ－ＶＩ族化合物半導体、ＰｂＳ、ＰｂＴｅ、ＣｕＯなどのＩＶ－ＶＩ族化合物半導体で形成される。または、光電変換膜６は、有機半導体材料で形成されてもよい。例えば、有機半導体材料として、フラーレン、クマリン６（Ｃ６）、ローダミン６Ｇ（Ｒ６Ｇ）、亜鉛フタロシアニン（ＺｎＰｃ）、キナクリドン、フタロシアニン系化合物、ナフタロシアニン系化合物などを用いることができる。さらに、上述の半導体材料で構成された量子ドットを含む層を光電変換膜６に用いることができる。このとき、量子ドットは、２０．０ｎｍ以下の粒径を有する粒子であることが望ましい。

【0061】

なお、光電変換膜６が半導体材料で構成される場合には、当該半導体材料は、低濃度の不純物でドープされた材料、または真性半導体であることが望ましい。このような構成によれば、光電変換膜６における空乏層を十分に広げることができるため、高感度化、ノイズ低減などの効果を得ることができる。

【0062】

図８は、光電変換膜６の構成を示す一例である。光電変換膜６は、例えば、光電変換層６０に加えて、画素電極１２から光電変換層６０に電荷が注入されるのを抑制する電荷ブロッキング層や密着層などの第１の機能層６１を、光電変換層６０と画素電極１２との間に有することができる。また、光電変換膜６は、光電変換層６０と上部電極７との間においても、上部電極７から光電変換層６０に電荷が注入されるのを抑制する電荷ブロッキング層などの第２の機能層６２を有することができる。

【0063】

画素電極１２は、金属などの導電部材から構成される。画素電極１２には、配線を構成する導電部材、または、外部と接続するためのパッド電極を構成する導電部材と同じ材料が用いられ得る。例えば、画素電極１２には、Ａｌ、Ｃｕ、ＴｉＮなどの材料を適宜用いることができる。このような構成によれば、画素電極１２と、配線層１１の配線を構成する導電部材またはパッド電極とを同時に形成することができる。したがって、製造プロセスを簡略化することができる。

【0064】

遮光膜８は、光を遮光する材料であれば何でもよい。遮光膜８には、配線と同様に、銅、アルミニウム、タングステン、タンタル、チタン、または、その合金などの金属材料が好適に使用できる。

【0065】

カラーフィルタ１４は、Ｒ，Ｇ，ＢまたはＣ，Ｍ，Ｙのいずれかの光を透過するフィルタである。カラーフィルタ１４は、ＲＧＢまたはＣＭＹの波長の光を透過する白色のフィルタやＩＲのフィルタであってもよい。なお、複数の種類のカラーフィルタ１４が設けられることによってカラーフィルタ間に段差ができる場合には、カラーフィルタ１４の上に平坦化層を設けてもよい。

【0066】

マイクロレンズ１５は、樹脂などの材料を用いて形成される。なお、例えば、１つのマイクロレンズ１５が設けられている領域を１画素として画定することもできる。

【0067】

なお、カラーフィルタ１４やマイクロレンズ１５は画素領域３だけではなく、周辺領域に配置されていてもよい。例えば、図２が示すように、周辺領域の画素領域３に隣接する領域において、カラーフィルタ１４’やマイクロレンズ１５’が、導電層４や光電変換膜６の上に配置されていてもよい。これによって、カラーフィルタやマイクロレンズが画素領域３から周辺領域に亘って延在して配置されるため、画素領域３に配置されるカラーフィルタ１４やマイクロレンズ１５の均一性が向上できる。つまり、撮像装置１における歩留まり向上、遮光画素領域３１における遮光性向上が実現できる。

【0068】

＜実施形態２＞
以下、実施形態２に係る撮像装置１について説明する。なお、実施形態１と同様の構成についての説明は省略する。

【0069】

図９は、実施形態２に係る撮像装置１を上方から見た平面図である。図１０は、図９が示す撮像装置１のＣ－Ｃ’線での断面図である。本実施形態に係る撮像装置１は、実施形態１と同様に、平面視において、画素領域３を囲うように導電層４が配置されており、光電変換膜６は導電層４の上および画素領域３に延在している。

【0070】

一方、図９、図１０が示すように、撮像装置１は、実施形態１とは異なり、矩形の枠状の導電層４において、導電層４と上部電極７が電気的に接続している辺と、導電層４と上部電極７とが電気的に接続していない辺を備える。より詳細には、図１０が示すように、左右の辺（Ｃ－Ｃ’線での断面）では、導電層４の上に光電変換膜６が配置されており、光電変換膜６の上に上部電極７が配置されているが、上部電極７と導電層４は接触していない。

【0071】

このように、本実施形態では、導電層４の２辺において、導電層４と上部電極７が電気的に接続される領域が無いため、その分だけ撮像装置１を小型化にすることができる。なお、導電層４と上部電極７が電気的に接続される領域は２辺であるが、これに限らずに１辺や３辺でもよい。

【0072】

＜実施形態３＞
以下、実施形態３に係る撮像装置１について説明する。なお、実施形態１と同様の構成についての説明は省略する。実施形態３に係る撮像装置１は、実施形態１と同様に図１が示すような平面図によって示される。

【0073】

図１１は、図１のＡ－Ａ’線における実施形態３に係る撮像装置１の断面図である。撮像装置１では、実施形態１と同様に、画素領域３を囲うように導電層４が配置されており、光電変換膜６は導電層４の上および画素領域３に延在している。

【0074】

実施形態３に係る撮像装置１では、実施形態１におけるダミー画素領域３２の代わりにバッファ画素領域３３が配置され、ダミー画素領域３２’の代わりにバッファ画素領域３３’が配置されている。

【0075】

バッファ画素領域３３は、画素領域３の端部、かつ遮光画素領域３１に隣接して配置され、バッファ遮光画素３３ｂを有する。バッファ画素領域３３’は、有効画素領域３０と遮光画素領域３１の間に配置され、バッファ画素３３ａおよびバッファ遮光画素３３ｂを有する。バッファ画素３３ａは遮光膜８を有さず、バッファ遮光画素３３ｂは遮光膜８を有する。

【0076】

バッファ画素３３ａは有効画素領域３０に隣接して配置され、バッファ遮光画素３３ｂは遮光画素領域３１に隣接して配置される。すなわち、有効画素領域３０を囲うようにバッファ画素３３ａが配置され、遮光画素領域３１を囲うようにバッファ遮光画素３３ｂが配置される。これによって、実施形態１と同様に、有効画素領域３０の光電変換膜６への十分な光の入射を可能にし、遮光画素領域３１の光電変換膜６への光の入射量を十分に低減することを可能にする。

【0077】

なお、図１１が示す例では、有効画素領域３０を囲うバッファ画素３３ａと遮光画素領域３１を囲うバッファ遮光画素３３ｂとは１画素分であるが２画素以上でもよい。

【0078】

ここで、バッファ画素３３ａとバッファ遮光画素３３ｂでは、画素電極１２が電荷を収集できるように一定の電圧が印加される。図１２Ａ，Ｂ、図１３はいずれも、バッファ画素３３ａとバッファ遮光画素３３ｂの画素回路９の構成例を示している。

【0079】

図１２Ａが示す、図７Ａが示す回路を変形させた画素回路９の構成では、リセットトランジスタ４１０を常時オンさせている。例えば、リセットトランジスタ４１０のゲートを、基準電位ＳＶＤＤに接続することにより、Ｈレベルの信号が常時入力された状態である。こうして、ＦＤ４２０にリセット電位ＶＲＥＳを常時書き込んでいる。

【0080】

図１２Ｂが示す、図７Ａが示す回路を変形させた画素回路９の構成では、リセットトランジスタ４１０を備えず、ＦＤ４２０にリセット電位ＶＲＥＳを電気的に接続した構成である。

【0081】

図１３が示す構成は、画素回路９と画素電極１２とは接続されておらず、画素電極１２にリセット電位ＶＲＥＳを電気的に接続した構成である。

【0082】

本実施形態によれば、バッファ画素３３ａとバッファ遮光画素３３ｂにおいて、画素電極１２にリセット電位ＶＲＥＳを常に接続した状態にできるため、光電変換膜６で発生した電荷が画素電極１２に収集できる。従って、有効画素領域３０や遮光画素領域３１に不要な電荷が移動する可能性が低減できる。このため、画質の劣化を抑制することが可能である。

【0083】

なお、バッファ画素３３ａおよびバッファ遮光画素３３ｂは、上述した画素回路９を有する構成に限らず、バッファ画素３３ａとバッファ遮光画素３３ｂにおける光電変換膜６で発生した電荷が画素電極１２に収集できる構成であればよい。

【0084】

＜実施形態４＞
以下、実施形態４に係る撮像装置１について説明する。なお、実施形態１と同様の構成についての説明は省略する。

【0085】

図１４Ａは、実施形態４に係る撮像装置１を上方から見た平面図である。図１５は、図１４Ａが示す撮像装置１のＤ－Ｄ’線での断面図である。本実施形態においても、撮像装置１では、画素領域３を囲うように導電層４が配置されている。しかし、実施形態１とは
異なり、導電層４が画素領域３の内側まで延在している。

【0086】

図１５が示すように、画素領域３には、有効画素領域３０と遮光画素領域３１とダミー画素領域３２’とＮＵＬＬ画素領域３４が配置される。有効画素領域３０と遮光画素領域３１とダミー画素領域３２’は、実施形態１と同様に構成される。

【0087】

ＮＵＬＬ画素領域３４は、画素領域３の端部に配置される。ＮＵＬＬ画素領域３４には、上部電極７と電気的に接続された導電層４が配置されている。また、ＮＵＬＬ画素領域３４は、遮光画素領域３１に隣接して配置されている。ＮＵＬＬ画素領域３４は、ＮＵＬＬ画素３４ａを有する。ＮＵＬＬ画素３４ａには、遮光膜８が含まれていてもよい。なお、ＮＵＬ画素領域３４における導電層４と上部電極７とは電気的に接続されている必要はなく、同電位であればよい。

【0088】

なお、ＮＵＬＬ画素領域３４は、図１４Ａが示す平面視において画素領域３と導電層４とが重畳する領域に対応している。なお、ＮＵＬＬ画素３４ａにおける画素回路９は、有効画素領域３０における画素回路９と同一の構成であるが、画素電極１２と接続されておらず、光電変換膜６からの信号電荷を読み出さない。

【0089】

なお、ダミー画素領域３２’の代わりに、実施形態３のようにバッファ画素領域３３’（バッファ画素３３ａ、バッファ遮光画素３３ｂ）を配置してもよい。

【0090】

図１６は、図１４Ａが示す撮像装置１のＥ－Ｅ’線での断面図である。当該断面では、図１５と異なり、遮光画素領域３１が配置されていない。画素領域３の端部には、ＮＵＬＬ画素領域３４”が配置される。ＮＵＬＬ画素領域３４”は、ＮＵＬＬ画素３４ａを有する。有効画素領域３０に隣接して、ＮＵＬＬ画素領域３４”が配置される。

【0091】

このように、ＮＵＬＬ画素３４ａにおける導電層４と上部電極７によって挟まれた光電変換膜６では印加電圧がゼロであるため、電子が発生してもすぐにホールと再結合してしまい暗電流や光電流がほとんど発生しない。このため不要な電荷が、有効画素領域３０に移動することがなく、画質の劣化を抑制することが可能である。

【0092】

＜実施形態５＞
以下、実施形態５に係る撮像装置１について説明する。なお、実施形態４と同様の構成についての説明は省略する。

【0093】

図１４Ｂは、実施形態５に係る撮像装置１を上方から見た平面図である。図１７は、図１４Ｂが示す撮像装置１のＦ－Ｆ’線での断面図である。撮像装置１では、画素領域３を囲うように導電層４が配置され、実施形態４と同様に、導電層４が画素領域３の内側まで延在している。なお、実施形態３とは異なり、平面視において、導電層４は、画素領域３の端部だけでなく、遮光画素領域３１を囲うように配置されている。

【0094】

図１７が示すように、画素領域３は、有効画素領域３０と遮光画素領域３１とＮＵＬＬ画素領域３４とＮＵＬＬ画素領域３４’を含む。有効画素領域３０と遮光画素領域３１とＮＵＬＬ画素領域３４は、実施形態４と同一の構成である。

【0095】

ＮＵＬＬ画素領域３４’は、有効画素領域３０と遮光画素領域３１の間に配置され、上部電極７と電気的に接続された導電層４がＮＵＬＬ画素領域３４’に含まれる。ＮＵＬＬ画素領域３４とＮＵＬＬ画素領域３４’は、遮光画素領域３１に隣接して配置される。ＮＵＬＬ画素領域３４とＮＵＬＬ画素領域３４’は、ＮＵＬＬ画素３４ａを有する。ＮＵＬＬ画素３４ａには、遮光膜８が含まれていてもよい。

【0096】

なお、ＮＵＬＬ画素領域３４、およびＮＵＬＬ画素領域３４’は、図１４Ｂにおける画素領域３において導電層４に覆われる領域に対応している。

【0097】

なお、図示していないが、有効画素３０ａとＮＵＬＬ画素３４ａの間にダミー画素３２ａが配置されてもよい。また、遮光画素３１ａとＮＵＬＬ画素３４ａの間にダミー遮光画素３１ｂが配置されてもよい。

【0098】

実施形態４と同様に、ＮＵＬＬ画素３４ａにおいて導電層４と上部電極７によって挟まれた光電変換膜６では印加電圧がゼロのため、電子が発生してもすぐにホールと再結合して暗電流や光電流がほとんど発生しない。このため不要な電荷が有効画素領域３０や遮光画素領域３１に移動することがなく、画質の劣化を抑制することが可能である。

【0099】

＜実施形態６＞
以下、実施形態６に係る撮像装置１について説明する。なお、実施形態１と同様の構成についての説明は省略する。実施形態６に係る撮像装置１は、実施形態１と同様に図１が示すような平面図によって示される。

【0100】

図１８は、図１のＡ－Ａ’線における実施形態６に係る撮像装置１の断面図である。実施形態１とは異なり、周辺領域（上部電極７と導電層４とが光電変換膜６を挟む領域）において、導電層４と光電変換膜６との間に絶縁層２３が配置されている。つまり、周辺領域において、導電層４、絶縁層２３、光電変換膜６、上部電極７の順に積層されている領域が存在する。絶縁層２３として、例えば、酸化シリコン、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、窒化シリコン、炭化シリコンを用いることができる。絶縁層２１の厚さが、１０ｎｍ～３００ｎｍが好適であれば、より好適には５０ｎｍ～２００ｎｍであれば、導電層４と上部電極７によって光電変換膜６に効果的にバイアス（電圧）を与え得る。

【0101】

なお、本実施形態では、図８が示すように、電荷ブロッキング層や密着層などの第１の機能層６１が、光電変換層６０と画素電極１２の間に配置される。実施形態１の構成では、第１の機能層６１が低抵抗であった場合には、第１の機能層６１を介して導電層４から、有効画素領域３０や遮光画素領域３１の画素電極１２に電流が流れ、画質の劣化を引き起こす可能性がある。これに対して、本実施形態のように、絶縁層２３を配置することで第１の機能層６１を介した電流を抑制することができ、画質の劣化を抑制できる。

【0102】

＜実施形態７＞
本発明の実施形態７による撮像システムについて、図１９を用いて説明する。図１９は、本実施形態による撮像システムの概略構成を示すブロック図である。

【0103】

上記実施形態１～実施形態６で述べた撮像装置１（光電変換装置）は、種々の撮像システムに適用可能である。適用可能な撮像システムとしては、特に限定されるものではないが、例えば、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星、医療用カメラなどの各種の機器が挙げられる。また、レンズなどの光学系と光電変換装置とを備えるカメラモジュールも、撮像システムに含まれる。図１９にはこれらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

【0104】

撮像システム５００は、図１９に示す、光電変換装置１００、撮像光学系５０２、ＣＰＵ５１０、レンズ制御部５１２、撮像装置制御部５１４、画像処理部５１６、絞りシャッタ制御部５１８、表示部５２０、操作スイッチ５２２、記録媒体５２４を備える。

【0105】

撮像光学系５０２は、被写体の光学像を形成するための光学系であり、レンズ群、絞り５０４等を含む。絞り５０４は、その開口径を調節することで撮影時の光量調節を行なう機能を備えるほか、静止画撮影時には露光秒時調節用シャッタとしての機能も備える。レンズ群及び絞り５０４は、光軸方向に沿って進退可能に保持されており、これらの連動した動作によって変倍機能（ズーム機能）や焦点調節機能を実現する。撮像光学系５０２は、撮像システムに一体化されていてもよいし、撮像システムへの装着が可能な撮像レンズでもよい。

【0106】

撮像光学系５０２の像空間には、その撮像面が位置するように光電変換装置１００が配置されている。光電変換装置１００は、実施形態１～実施形態６で説明した撮像装置１であり、ＣＭＯＳセンサ（画素部）とその周辺回路（周辺回路領域）とを含んで構成される。光電変換装置１００は、複数の光電変換部を有する画素が２次元配置され、これらの画素に対してカラーフィルタが配置されることで、２次元単板カラーセンサを構成している。光電変換装置１００は、撮像光学系５０２により結像された被写体像を光電変換し、画像信号や焦点検出信号として出力する。

【0107】

レンズ制御部５１２は、撮像光学系５０２のレンズ群の進退駆動を制御して変倍操作や焦点調節を行うためのものであり、その機能を実現するように構成された回路や処理装置により構成されている。絞りシャッタ制御部５１８は、絞り５０４の開口径を変化して（絞り値を可変として）撮影光量を調節するためのものであり、その機能を実現するように構成された回路や処理装置により構成される。

【0108】

ＣＰＵ５１０は、カメラ本体の種々の制御を司るカメラ内の制御装置であり、演算部、ＲＯＭ、ＲＡＭ、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、通信インターフェイス回路等を含む。ＣＰＵ５１０は、ＲＯＭ等に記憶されたコンピュータプログラムに従ってカメラ内の各部の動作を制御し、撮像光学系５０２の焦点状態の検出（焦点検出）を含むＡＦ、撮像、画像処理、記録等の一連の撮影動作を実行する。ＣＰＵ５１０は、信号処理部でもある。

【0109】

撮像装置制御部５１４は、光電変換装置１００の動作を制御するとともに、光電変換装置１００から出力された信号をＡ／Ｄ変換してＣＰＵ５１０に送信するためのものであり、それら機能を実現するように構成された回路や制御装置により構成される。Ａ／Ｄ変換機能は、光電変換装置１００が備えていてもかまわない。画像処理部５１６は、Ａ／Ｄ変換された信号に対してγ変換やカラー補間等の画像処理を行って画像信号を生成するためのものであり、その機能を実現するように構成された回路や制御装置により構成される。表示部５２０は、液晶表示装置（ＬＣＤ）等の表示装置であり、カメラの撮影モードに関する情報、撮影前のプレビュー画像、撮影後の確認用画像、焦点検出時の合焦状態等を表示する。操作スイッチ５２２は、電源スイッチ、レリーズ（撮影トリガ）スイッチ、ズーム操作スイッチ、撮影モード選択スイッチ等で構成される。記録媒体５２４は、撮影済み画像等を記録するためのものであり、撮像システムに内蔵されたものでもよいし、メモリカード等の着脱可能なものでもよい。

【0110】

このようにして、実施形態１～実施形態６による撮像装置１（光電変換装置）を適用した撮像システム５００を構成することにより、高性能の撮像システムを実現することができる。

【0111】

＜実施形態８＞
本発明の実施形態８による撮像システム及び移動体について、図２０Ａ及び図２０Ｂを用いて説明する。図２０Ａ及び図２０Ｂは、本実施形態による撮像システム及び移動体の構成を示す図である。

【0112】

図２０Ａは、車載カメラに関する撮像システム６００の一例を示したものである。撮像システム６００は、光電変換装置６１０を有する。光電変換装置６１０は、上述の実施形態１～実施形態６に記載の撮像装置１（光電変換装置）のいずれかである。撮像システム６００は、光電変換装置６１０により取得された複数の画像データに対し、画像処理を行う処理装置である画像処理部６１２を有する。撮像システム６００は、光電変換装置６１０により取得された複数の画像データから視差（視差画像の位相差）の算出を行う処理装置である視差取得部６１４を有する。また、撮像システム６００は、算出された視差に基づいて対象物までの距離を算出する処理装置である距離取得部６１６と、算出された距離に基づいて衝突可能性があるか否かを判定する処理装置である衝突判定部６１８と、を有する。ここで、視差取得部６１４や距離取得部６１６は、対象物までの距離情報等の情報を取得する情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部６１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。上述した各種の処理装置は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールに基づいて演算を行う汎用のハードウェアによって実現されてもよい。また、処理装置は、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

【0113】

撮像システム６００は、車両情報取得装置６２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム６００は、衝突判定部６１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ６３０が接続されている。すなわち、制御ＥＣＵ６３０は、距離情報に基づいて移動体を制御する移動体制御手段の一例である。また、撮像システム６００は、衝突判定部６１８での判定結果に基づいて、ドライバーへ警報を発する警報装置６４０とも接続されている。例えば、衝突判定部６１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ６３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置６４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

【0114】

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム６００で撮像する。図２０Ｂに、車両前方（撮像範囲６５０）を撮像する場合の撮像システム６００を示した。車両情報取得装置６２０は、撮像システム６００を動作させ撮像を実行させるように指示を送る。上述の実施形態１～実施形態６の撮像装置１（光電変換装置）を光電変換装置６１０として用いることにより、本実施形態の撮像システム６００は、測距の精度をより向上させることができる。

【0115】

以上の説明では、他の車両と衝突しないように制御する例を述べたが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、撮像システムは、自動車等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（輸送機器）に適用することができる。移動体（輸送機器）における移動装置はエンジン、モーター、車輪、プロペラなどの各種の移動手段である。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

【符号の説明】

【0116】

１：撮像装置（光電変換装置）、３：画素領域、４：導電層、
６：光電変換膜、１２：画素電極、７：上部電極、３０：有効画素領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】