特許 7530208 半導体装置及び製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-30

(45)【発行日】2024-08-07

(54)【発明の名称】半導体装置及び製造方法

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20240731BHJP

   H01L 27/092 20060101ALI20240731BHJP

   H01L 21/331 20060101ALI20240731BHJP

   H01L 29/732 20060101ALI20240731BHJP

   H01L 21/8228 20060101ALI20240731BHJP

   H01L 27/082 20060101ALI20240731BHJP

【ＦＩ】

H01L27/092 B

H01L29/72 P

H01L27/082 C

【請求項の数】 18

(21)【出願番号】P 2020087606

(22)【出願日】2020-05-19

(65)【公開番号】P2021182593

(43)【公開日】2021-11-25

【審査請求日】2023-05-18

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】110003281

【氏名又は名称】弁理士法人大塚国際特許事務所

(72)【発明者】

【氏名】金田 翼

(72)【発明者】

【氏名】桑原 英司

【審査官】鈴木 聡一郎

(56)【参考文献】

【文献】特開２００５－１５０７３１（ＪＰ，Ａ）

【文献】特開２０１４－２０７３６１（ＪＰ，Ａ）

【文献】特開２００５－２３６０８４（ＪＰ，Ａ）

【文献】特開２０１１－１２９５６２（ＪＰ，Ａ）

【文献】特開２００１－０３５９３２（ＪＰ，Ａ）

【文献】特開２００６－２８６６７８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２３２－２１／８２３８

Ｈ０１Ｌ ２１／８２４９

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０７

Ｈ０１Ｌ ２７／０８５－２７／０９２

Ｈ０１Ｌ ２７／１１８

(57)【特許請求の範囲】

【請求項1】

第１面と第２面とを有する半導体基板を有する半導体装置であって、
前記半導体基板は、前記第１面と前記第２面との間に配置された第一導電型の第１半導体領域と、
前記第１面と前記第１半導体領域との間に配置された第一導電型の第２半導体領域と、
前記第２半導体領域と前記第１半導体領域との間の第１領域及び前記第２半導体領域の側部に配置された領域を有する、第二導電型の第３半導体領域と、
前記第１面と前記第１半導体領域との間に配置された第一導電型の第４半導体領域と、
前記第４半導体領域と前記第１半導体領域との間の第２領域及び前記第４半導体領域の側部に配置された領域を有する、第二導電型の第５半導体領域と、を備え、
前記第３半導体領域と前記第５半導体領域とは分離されており、
前記第３半導体領域の前記第１領域及び前記第５半導体領域の前記第２領域の正味の第二導電型の不純物濃度よりも、前記第２半導体領域及び第４半導体領域の正味の第一導電型の不純物濃度の方が低いことを特徴とする半導体装置。

【請求項2】

前記第２半導体領域の正味の第一導電型の不純物濃度は、前記第４半導体領域の正味の第一導電型の不純物濃度より低いことを特徴とする請求項１に記載の半導体装置。

【請求項3】

第１面と第２面とを有する半導体基板を有する半導体装置であって、
前記半導体基板は、前記第１面と前記第２面との間に配置された第一導電型の第１半導体領域と、
前記第１面と前記第１半導体領域との間に配置された第一導電型の第２半導体領域と、
前記第２半導体領域と前記第１半導体領域との間の第１領域及び前記第２半導体領域の側部に配置された領域を有する、第二導電型の第３半導体領域と、
前記第１面と前記第１半導体領域との間に配置された第一導電型の第４半導体領域と、
前記第４半導体領域と前記第１半導体領域との間の第２領域及び前記第４半導体領域の側部に配置された領域を有する、第二導電型の第５半導体領域と、を備え、
前記第３半導体領域と前記第５半導体領域とは分離されており、
前記第２半導体領域の正味の第一導電型の不純物濃度は、前記第４半導体領域の正味の第一導電型の不純物濃度より低く、
前記第１面に対する平面視において、前記第２半導体領域には分離部が配され、前記第２半導体領域、前記分離部、及び前記第３半導体領域の前記第１領域を通る断面において、前記第２半導体領域は、前記分離部の互いに向かい合う２つの側面と接する２つの領域と、前記第３半導体領域の前記第１領域と前記分離部との間に配置された第３領域と、を有することを特徴とする半導体装置。

【請求項4】

前記第１面に対する平面視において、前記第２半導体領域には分離部が配され、
前記第２半導体領域、前記分離部、及び前記第３半導体領域の前記第１領域を通る断面において、前記第２半導体領域は、前記分離部の互いに向かい合う２つの側面と接する２つの領域と、前記第３半導体領域の前記第１領域と前記分離部との間に配置された第３領域と、を有することを特徴とする請求項１又は２に記載の半導体装置。

【請求項5】

前記第２半導体領域の前記第３領域の正味の第一導電型の不純物濃度は、前記第３半導体領域の前記第１領域の正味の第二導電型の不純物濃度より低いことを特徴とする請求項３または４に記載の半導体装置。

【請求項6】

前記第２半導体領域及び前記第４半導体領域には同電位が印加されることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。

【請求項7】

前記第２半導体領域と第３半導体領域との間に印加される電圧と前記第４半導体領域と第５半導体領域との間に印加される電圧は異なることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。

【請求項8】

前記第３半導体領域と前記第５半導体領域とは、それぞれが第一導電型の不純物濃度が異なる領域に配置されたことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。

【請求項9】

前記第２半導体領域には第１トランジスタが配置され、前記第３半導体領域には第２トランジスタが配置され、前記第４半導体領域には第３トランジスタが配置され、前記第５半導体領域には第４トランジスタが配置されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。

【請求項10】

前記第１トランジスタと前記第３トランジスタの動作電圧は異なることを特徴とする請求項９に記載の半導体装置。

【請求項11】

前記第３半導体領域と前記第５半導体領域とは隣接して配置されていることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。

【請求項12】

前記半導体基板は、前記第３半導体領域と隣接する第一導電型の第６半導体領域を含むことを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。

【請求項13】

前記半導体基板は、前記第５半導体領域と隣接する第一導電型の第７半導体領域を含むことを特徴とする請求項１２に記載の半導体装置。

【請求項14】

前記第６半導体領域の第一導電型の不純物濃度は第７半導体領域の第一導電型の不純物濃度より低いことを特徴とする請求項１３に記載の半導体装置。

【請求項15】

バイポーラトランジスタのコレクタ、エミッタ及びベースの少なくともいずれかの電極が前記第２半導体領域と同じ不純物濃度の半導体領域に配置されていることを特徴とする請求項１乃至１４のいずれか１項に記載の半導体装置。

【請求項16】

半導体装置の製造方法であって、
第一導電型の第１半導体領域を有する半導体基板を準備する工程と、
前記半導体基板の第一導電型の第２半導体領域を形成すべき領域に不純物を注入する工程と
前記第２半導体領域の側部の第二導電型の第３半導体領域を形成すべき領域に不純物を注入する工程と、
前記半導体基板の第一導電型の第４半導体領域を形成すべき領域に不純物を注入する工程と、
前記第４半導体領域の側部の第二導電型の第５半導体領域を形成すべき領域に不純物を注入する工程と、
前記第一導電型の前記第２半導体領域及び前記第４半導体領域の下の第二導電型の半導体領域を形成すべき領域に不純物を注入する工程と、を含み、
前記第２半導体領域の下の第二導電型の半導体領域及び前記第４半導体領域の下の第二導電型の半導体領域の正味の第二導電型の不純物濃度よりも前記第２半導体領域及び前記第４半導体領域の正味の第一導電型の不純物濃度の方が低くなるように不純物の注入条件が設定されることを特徴とする半導体装置の製造方法。

【請求項17】

前記第２半導体領域の正味の第一導電型の不純物濃度は、前記第４半導体領域の正味の第一導電型の不純物濃度より低くなるように不純物濃度の注入条件が設定されることを特徴とする請求項１６に記載の半導体装置の製造方法。

【請求項18】

バイポーラトランジスタのコレクタ、エミッタ及びベースの少なくともいずれかの電極となる半導体領域を、前記第２半導体領域を形成するときに形成することを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、トリプルウェル構造を備えた半導体装置及びその製造方法に関する。

【背景技術】

【0002】

トリプルウェル構造を備えた半導体装置は広範囲に用いられている。例えば、基板の導電型がＰ型の場合、基板と同じ導電型のＰウェルと基板との間に、基板と異なる導電型のＮウェルを設ける。これにより、Ｐ型基板とＰウェルとの間を電気的に分離することが可能となり、Ｐウェルに形成されたトランジスタの動作電位を独立に設定することができ、回路設計の自由度が向上する。

【0003】

特許文献１では、トリプルウェル構造を採用し、異なる電圧で動作するトランジスタを形成する製造方法が記載されている。特許文献１では、低電圧動作トランジスタのＰウェルはＮウェルの不純物濃度が薄い領域に形成されており、高電圧動作トランジスタ部のＰウェルはＮウェルの不純物濃度が濃い領域に形成されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００３－６８８７３

【発明の概要】

【発明が解決しようとする課題】

【0005】

トリプルウェル構造を採用すると、異なる複数の電圧で動作するトランジスタなどの素子を同一基板上に混載できる。複数の電圧で動作するトランジスタが配置された半導体領域には様々な電圧が印加されうる。このとき、特にＰＮ接合となる部分に大きな逆バイアス電圧が掛かると空乏層が広がりリーク電流が発生しうる。本発明の目的は、消費電流を低減するのに有利な構造の半導体装置を提供することである。

【課題を解決するための手段】

【0006】

本発明の半導体装置は、第１面と第２面とを有する半導体基板を有する半導体装置であって、前記半導体基板は、前記第１面と前記第２面との間に配置された第一導電型の第１半導体領域と、前記第１面と前記第１半導体領域との間に配置された第一導電型の第２半導体領域と、前記第２半導体領域と前記第１半導体領域との間の第１領域及び前記第２半導体領域の側部に配置された領域を有する、第二導電型の第３半導体領域と、前記第１面と前記第１半導体領域との間に配置された第一導電型の第４半導体領域と、前記第４半導体領域と前記第１半導体領域との間の第２領域及び前記第４半導体領域の側部に配置された領域を有する、第二導電型の第５半導体領域と、を備え、前記第３半導体領域と前記第５半導体領域とは分離されており、前記第３半導体領域の前記第１領域及び前記第５半導体領域の前記第２領域の正味の第二導電型の不純物濃度よりも、前記第２半導体領域及び第４半導体領域の正味の第一導電型の不純物濃度の方が低いことを特徴とする。

【発明の効果】

【0007】

本発明によれば、消費電流を低減するのに有利な構造の半導体装置を提供することができる。

【図面の簡単な説明】

【0008】

【図1】本発明の実施例に関わる、半導体装置の構成を示す模式図。

【図2】本発明の実施例に関わる、半導体装置の断面図。

【図3】本発明の実施例に関わる、半導体装置の断面図。

【図4】本発明の実施例に関わる、半導体装置の不純物濃度分布の断面図。

【図5】本発明の実施例に関わる、半導体装置の断面図。

【図6】本発明の実施例に関わる、半導体装置の不純物濃度分布の断面図。

【図7】本発明の実施例に関わる、半導体装置の断面図。

【図8】本発明の実施例に関わる、半導体装置の不純物濃度分布の断面図。

【図9】本発明の実施例に関わる、半導体装置の断面図。

【図10】本発明の実施例に関わる、半導体装置の不純物濃度分布の断面図。

【図11】本発明の実施例に関わる、半導体装置の断面図。

【図12】本発明の半導体装置の製造方法について説明する図。

【図13】本発明の半導体装置の製造方法について説明する図。

【図14】本発明の半導体装置の製造方法について説明する図。

【発明を実施するための形態】

【0009】

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

【0010】

（構成例１）
本発明に関する半導体装置が適用された装置の一例として表示装置を図１に示す。画素アレイ１００は二次元状に配列された複数の画素１０１を有し、各々の画素１０１は、垂直走査回路１０２から走査線１０３を介して制御信号が入力され、信号出力回路１０４から信号線１０５を介して輝度信号電圧が入力される。垂直走査回路１０２および信号出力回路１０４は制御回路１０６によって制御される。

【0011】

信号出力回路１０４は、水平走査回路１０７と、列ＤＡＣ回路１０８と、列ドライバ回路１０９を有する。水平走査回路１０７によって走査され各列に入力される画像データを列ＤＡＣ回路１０８によってアナログ信号電圧に変換し、列ドライバ回路１０９で前記アナログ信号電圧に応じた前記輝度信号電圧を出力する。

【0012】

図２は、本構成例における半導体装置に搭載される素子の断面図の一例を示す。トリプルウェル構造は、半導体基板１１０の半導体領域に形成される。

【0013】

半導体基板１１０は、シャロートレンチアイソレーション１１１（以下、ＳＴＩ）により、素子間の分離部を持つ。図２では多数のＳＴＩ１１１が素子間の分離に使用されていることを示している。この素子間の分離部は、シャロートレンチアイソレーションに限定されるものではなく、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）や、ディープトレンチアイソレーション（ＤＴＩ）、ドーパントによる拡散分離であってもよい。

【0014】

本構成例において、第１導電型はＰ型、第２導電型はＮ型として説明するが、第１導電型がＮ型、第２導電型がＰ型であってもよい。ここでは半導体基板１１０は第１導電型とし、第１導電型をＰ型として説明をする。半導体基板１１０の内部には回路が、低電圧動作トランジスタ２００、中電圧動作トランジスタ３００、高電圧動作トランジスタ４００、ＬＶ－ＭＶ素子分離部２５０、ＭＶ－ＨＶ素子分離部３５０などの素子によって構成される。これらが適宜配置されている。

【0015】

低電圧動作トランジスタ２００には、低電圧Ｐ型トランジスタ（ＬＶ－ＰＭＯＳ）と、低電圧Ｎ型トランジスタ（ＬＶ－ＮＭＯＳ）等が含まれる。低電圧Ｐ型トランジスタ（ＬＶ－ＰＭＯＳ）は、Ｐ型の第１ソースドレイン２０１と、Ｐ型の第１ライトドープ２０２と、ゲート、ゲート酸化膜を有する。低電圧Ｐ型トランジスタ（ＬＶ－ＰＭＯＳ）はさらに、Ｎ型の第１半導体領域２０３（ＮＷＬ１）と、Ｎ型の第１半導体領域２０３（ＮＷＬ１）にウェル電位を供給するＮ型の第１ウェルコンタクト領域２０４を含む。Ｎ型の第１半導体領域２０３（ＮＷＬ１）と、Ｎ型の深部第１半導体領域２２０（ＤＮＷ１）とは電気的に導通している。したがってＮ型の第１ウェルコンタクト領域２０４を通じてＮ型の第１半導体領域２０３（ＮＷＬ１）の電位を任意に設定することができる。

【0016】

低電圧Ｎ型トランジスタ（ＬＶ－ＮＭＯＳ）は、Ｎ型の第１ソースドレイン２１１と、Ｎ型の第１ライトドープ２１２と、ゲート、ゲート酸化膜を有する。低電圧Ｎ型トランジスタ（ＬＶ－ＮＭＯＳ）はさらに、Ｐ型の第１半導体領域２１３（ＰＷＬ１）と、Ｐ型の第１半導体領域２１３のウェル電位を供給するＰ型の第１ウェルコンタクト領域２１４かを含む。Ｐ型の第１半導体領域２１３（ＰＷＬ１）の側部には、Ｎ型の第１半導体領域２０３（ＮＷＬ１）が配置されている。Ｐ型の第１半導体領域２１３（ＰＷＬ１）の底部にはＮ型の深部第１半導体領域２２０（ＤＮＷ１）が配置される。Ｎ型の第１半導体領域２０３（ＮＷＬ１）とＮ型の深部第１半導体領域２２０（ＤＮＷ１）とがＰ型の第１半導体領域２１３（ＰＷＬ１）を囲んでおり、Ｐ型の第１半導体領域２１３（ＰＷＬ１）はＰ型の半導体基板１１０とは電気的に分離されている。したがって、Ｐ型の第１半導体領域２１３（ＰＷＬ１）、Ｎ型の第１半導体領域２０３（ＮＷＬ１）と、Ｐ型の半導体基板１１０とはいずれも独立に電位を制御することが可能である。

【0017】

中電圧動作トランジスタ部３００には、中電圧Ｐ型トランジスタ（ＭＶ－ＰＭＯＳ）と、中電圧Ｎ型トランジスタ（ＭＶ－ＮＭＯＳ）等が含まれる。中電圧Ｐ型トランジスタ（ＭＶ－ＰＭＯＳ）は、Ｐ型の第２ソースドレイン３０１と、Ｐ型の第２ライトドープ３０２と、ゲート、ゲート酸化膜を有する。中電圧Ｐ型トランジスタ（ＭＶ－ＰＭＯＳ）はさらに、Ｎ型の第２半導体領域３０３（ＮＷＬ２）と、Ｎ型の第２半導体領域３０３のウェル電位を供給するＮ型の第２ウェルコンタクト領域３０４を含む。Ｎ型の第２半導体領域３０３（ＮＷＬ２）と、Ｎ型の深部第２半導体領域３２０（ＤＮＷ２）とは電気的に導通している。したがってＮ型の第２ウェルコンタクト領域３０４を通じてＮ型の第２半導体領域３０３（ＮＷＬ２）の電位を任意に設定することができる。

【0018】

中電圧Ｎ型トランジスタ（ＭＶ－ＮＭＯＳ）は、Ｎ型の第２ソースドレイン３１１と、Ｎ型の第２ライトドープ３１２と、ゲート、ゲート酸化膜を有する。中電圧Ｎ型トランジスタ（ＭＶ－ＮＭＯＳ）はさらに、Ｐ型の第２半導体領域３１３（ＰＷＬ２）と、Ｐ型の第２半導体領域３１３にウェル電位を供給するＰ型の第２ウェルコンタクト領域３１４とを含む。Ｐ型の第２半導体領域３１３（ＰＷＬ２）の側部にはＮ型の第２半導体領域３０３（ＮＷＬ２）が配置されている。Ｐ型の第２半導体領域３１３（ＰＷＬ２）の底部にはＮ型の深部第２半導体領域３２０（ＤＮＷ２）が配置されている。Ｎ型の第２半導体領域３０３（ＮＷＬ２）とＮ型の深部第２半導体領域３２０（ＤＮＷ２）とがＰ型の第２半導体領域３１３（ＰＷＬ２）を囲んでおり、Ｐ型の第２半導体領域３１３（ＰＷＬ２）と半導体基板１１０とは電気的に分離されている。したがって、Ｐ型の第２半導体領域３１３（ＰＷＬ２）、Ｎ型の第２半導体領域３０３（ＮＷＬ２）と、半導体基板１１０とはいずれも独立に電位を制御することが可能である。

【0019】

高電圧動作トランジスタ部４００は、高電圧Ｐ型トランジスタ（ＨＶ－ＰＭＯＳ）と、高電圧Ｎ型トランジスタ（ＨＶ－ＮＭＯＳ）等を含む。高電圧Ｐ型トランジスタ（ＨＶ－ＰＭＯＳ）には、さらにＰ型の第３ソースドレイン４０１と、Ｐ型の第３ライトドープ４０２と、ゲート、ゲート酸化膜、Ｎ型の第３半導体領域４０３（ＮＷＬ３）が含まれる。高電圧Ｎ型トランジスタ（ＨＶ－ＮＭＯＳ）は、Ｎ型の第３ソースドレイン４１１と、Ｎ型の第３ライトドープ４１２と、ゲート、ゲート酸化膜とを有する。高電圧Ｎ型トランジスタ（ＨＶ－ＮＭＯＳ）はさらに、Ｐ型の第３半導体領域４１３（ＰＷＬ３）と、Ｐ型の第３半導体領域４１３のウェル電位を供給するＰ型の第３ウェルコンタクト領域４１４とを含む。Ｐ型の第３半導体領域４１３（ＰＷＬ３）は、Ｐ型の半導体基板１１０と同電位に設定してもよいし、異なる電位に設定してもよい。なお、Ｐ型の第３半導体領域４１３（ＰＷＬ３）の底部に、Ｎ型の半導体領域を設けて半導体基板１１０とＰ型の第３半導体領域４１３（ＰＷＬ３）との間をＮ型の半導体領域で分離してもよい。

【0020】

ＬＶ－ＭＶ素子分離部２５０、ＭＶ－ＨＶ素子分離部３５０は、Ｐ型の第１ウェルコンタクト領域２１４と、Ｐ型の第１半導体領域２１３（ＰＷＬ１）らによって、動作電圧の異なる素子間を分離する。素子分離部の分離層は、Ｐ型の第１ウェルコンタクト領域２１４と、Ｐ型の第１半導体領域２１３（ＰＷＬ１）に限られず、ＭＶ－ＨＶ素子分離部３５０の深部のみ、Ｐ型の第２半導体領域３１３（ＰＷＬ２）によって、異電位の素子を分離してもよい。加えて、素子分離層については、素子の配置に応じて、低電圧―高電圧（ＬＶ－ＨＶ）素子間に分離部を設けてもよい。

【0021】

図３に、構成例における半導体装置に異なる３電圧で動作する素子を混載した場合の、各端子、半導体領域、基板への印加電圧の一例を図中に示す。以下に示す、ＬＶ、ＭＶは、各端子への印加電圧の大小を示し、ＭＶ（正電位）＞ＬＶ（正電位）の関係である。

【0022】

低電圧動作トランジスタ２００において、ＬＶ－ＰＭＯＳ、ＬＶ－ＮＭＯＳのＰ型の第１ソースドレイン２０１、Ｎ型の第１ソースドレイン２１１及び各ゲートにはＬＶ（正電位），ＧＮＤの各電位が適宜印加されうる。Ｎ型の第１半導体領域２０３にはＬＶ（正電位）、Ｐ型の第１半導体領域２１３にはＧＮＤ、更にＮ型の深部第１半導体領域２２０にもＬＶ（正電位）が印加され、半導体基板１１０には、－ＭＶ（負電位）を印加する。つまり、半導体基板１１０と、Ｎ型の第１半導体領域２０３と、Ｐ型の第１半導体領域２１３とはそれぞれ異なる電位が印加される。Ｎ型の第１半導体領域２０３と、Ｐ型の第１半導体領域２１３とは、半導体基板１１０と独立に電圧制御が可能である。半導体基板１１０の電位はＧＮＤに限定されず、図３に例示する様に正・負のバイアス電圧によって固定することも可能である。

【0023】

中電圧動作トランジスタ３００において、ＭＶ－ＰＭＯＳ、ＭＶ－ＮＭＯＳのＰ型の第２ソースドレイン３０１、Ｎ型の第２ソースドレイン３１１及び各ゲートにはＭＶ（正電位），ＧＮＤの各電位が適宜印加されうる。Ｎ型の第２半導体領域３０３にはＭＶ（正電位）、Ｐ型の第２半導体領域３１３にはＧＮＤ、更にＮ型の深部第１半導体領域３２０にもＭＶ（正電位）が印加され、半導体基板１１０には、－ＭＶ（負電位）を印加する。つまり、半導体基板１１０と、Ｎ型の第２半導体領域３０３と、Ｐ型の第２半導体領域３１３とはそれぞれ異なる電位が印加される。Ｎ型の第２半導体領域３０３と、Ｐ型の第２半導体領域３１３とは、半導体基板１１０と独立に電圧制御が可能である。

【0024】

高電圧動作トランジスタ４００において、ＨＶ－ＰＭＯＳ、ＨＶ－ＮＭＯＳのＰ型の第３ソースドレイン４０１、Ｎ型の第３ソースドレイン４１１及び各ゲートにＭＶ（正電位），－ＭＶ（負電位）の各電位が適宜印加されうる。Ｎ型の第３半導体領域４０３にはＭＶ（正電位）、Ｐ型の第３半導体領域４１３には－ＭＶ（負電位）が印加され、半導体基板１１０にも－ＭＶ（負電位）が印加される。つまり、Ｐ型の半導体基板１１０と、Ｐ型の第３半導体領域４１３とは同電位となり、電源を共通化することが可能である。

【0025】

以上の構成により、半導体領域の電位を独立に設定できるので、トランジスタの動作電圧を独立に制御することが可能となり、回路設計の自由度が向上し、低消費電力な半導体装置を実現することができる。なお、これらの動作電圧の異なるトランジスタは、３電圧に限られるものでない。また、複数の動作電圧の素子を含む回路において、動作点を変更した種々のトランジスタを設けてもよく、趣旨を逸脱しない範囲で変形が可能である。

【0026】

図４（ａ）に、低電圧Ｎ型トランジスタ（ＬＶ－ＮＭＯＳ）部のＸ１－Ｘ２断面を、図４（ｂ）中電圧Ｎ型トランジスタ（ＭＶ－ＮＭＯＳ）部のＸ１’－Ｘ２’断面におけるＮ型及び、Ｐ型の正味の不純物濃度のプロファイルの一例を示す。なお、以下特に断りがないときは、不純物濃度は正味の濃度である。図４（ａ）において、横軸は半導体基板の表面からの深さ、縦軸はＰ型の第１半導体領域２１３（ＰＷＬ１）、Ｎ型の深部第１半導体領域２２０のＳＴＩ下の不純物の濃度分布を示す。深さＸａをＳＴＩ底部の深さとしたとき、Ｐ型の第１半導体領域２１３の濃度ピークは深さＸｂにピークを持ち、Ｎ型の深部第１半導体領域２２０（ＤＮＷ１）の濃度ピークは深さＸｃにピークを持つ。

【0027】

Ｘｂ及び、Ｘｃにおける、不純物濃度を比較すると、Ｐ型の第１半導体領域２１３に比べ、Ｎ型の深部第１半導体領域２２０の方が深い位置に形成され、かつ、不純物濃度が高いことを示している。同様に、図４（ｂ）において、横軸は半導体基板の表面からの深さ、縦軸はＰ型の第２半導体領域３１３（ＰＷＬ２）、Ｎ型の深部第２半導体領域３２０（ＤＮＷ２）のＳＴＩ下の不純物の濃度分布を示す。Ｐ型の第１半導体領域３１３の濃度ピークは深さＸｂ’にピークを持ち、Ｎ型の深部第１半導体領域３２０の濃度ピークは深さＸｃ’にピークを持つ。Ｘｂ’及び、Ｘｃ’における、不純物濃度を比較すると、Ｐ型の第１半導体領域３１３に比べ、Ｎ型の深部第１半導体領域３２０の方が深い位置に形成され、かつ、不純物濃度が高いことを示している。

【0028】

図４（ａ）、図４（ｂ）の関係から、本例では、第１、第２の深部半導体領域に比べ、Ｐ型の第１、第２半導体領域の方が、濃度が低くなっている。本願発明の特徴として、Ｐ型の半導体基板内にＤＮＷ１と、その内部にＰＷＬ１を形成するトリプルウェル構造に加え、Ｐ型の半導体基板内にＤＮＷ２と、その内部にＰＷＬ２を形成する２つのトリプルウェル構造を有する。２つのトリプルウェル構造は、上述したように、異なる動作電圧のトランジスタを含む。加えて、不純物濃度の関係が、Ｎ型の深部第１半導体領域２２０（ＤＮＷ１）又はＮ型の深部第２半導体領域３２０（ＤＮＷ２）より、Ｐ型の第１半導体領域２１３（ＰＷＬ１）又はＰ型の第２半導体領域３１３（ＰＷＬ２）の方が薄くなるという特徴がある。これらの濃度関係とする理由を次に示す。

【0029】

図５に、中電圧動作トランジスタ３００を搭載した回路部の断面の一例を示す。Ｐ型の第２半導体領域３１３は、Ｎ型の第２半導体領域３０３と、Ｎ型の深部第２半導体領域３２０によって、半導体基板１１０から電気的に分離される。Ｐ型の第２半導体領域３１３にＧＮＤ電位を、Ｎ型の第２半導体領域３０３にＭＶ電位(正電位)を、Ｎ型の深部第２半導体領域３２０にもＭＶ電位(正電位)を、半導体基板１１０にーＭＶ電位(負電位)を加える。このように独立に素子のバイアス電位を制御できる。しかしながら、図５に示すように、Ｎ型の第２半導体領域３０３と、Ｎ型の深部第２半導体領域３２０との境界部でオーバーラップ量が小さい場合、この境界部において空乏層が伸びて、Ｎ型濃度が低い箇所ではリーク電流が発生してしうる。

【0030】

この原因は、半導体基板１１０と、Ｎ型の深部第２半導体領域３２０との間にＰＮ接合の逆バイアスが掛かる事と、Ｐ型の第２半導体領域３１３とＮ型の深部第２半導体領域３２０との間にも同時にＰＮ接合の逆バイアスが掛かる事にある。このためにＮ型の深部第２半導体領域３２０の不純物濃度が低い場合には、Ｎ型の深部第２半導体領域３２０側に空乏層が伸びる。このためにＮ型の深部第２半導体領域３２０のポテンシャル障壁が低下し、Ｐ型の第２半導体領域３１３と半導体基板１１０との間に容易に電流が流れてしまう。また、Ｎ型の第２半導体領域３０３にも空乏層が伸びて、Ｐ型の第２半導体領域３１３から半導体基板１１０にリーク電流が流れうる。

【0031】

上記のリーク電流を抑制するために、Ｐ型の第１半導体領域２１３や、Ｐ型の第２半導体領域３１３の第１導電型の不純物濃度よりもＮ型の深部第１半導体領域２２０、Ｎ型の深部第２半導体領域３２０の不純物濃度を高くする。つまり図４に示すような不純物濃度プロファイルとする。これにより逆バイアス印加時にＮ型の深部第１半導体領域２２０又は、Ｎ型の深部第２半導体領域３２０内に空乏層が伸びることを抑制し、Ｐ型基板１１０と表面のＰ型半導体領域との間のリーク電流を抑制できる。また不純物濃度の調整に加えて、Ｎ型の第２半導体領域３０３の底部とＮ型の深部第２半導体領域３２０とのオーバーラップを空乏層の影響が出ない程度にすることでもリーク電流の抑制ができる。オーバーラップの幅としては深部第２半導体領域３２０の不純物濃度が高い部分（図４のプロファイルで縦軸の不純物濃度が最大の８０％になる幅。）の深さ方向の幅と同程度以上が望ましい。側部に配置される第２半導体領域３０３の底部の全体にわたって深部第２半導体領域３２０を配置してもよい。

【0032】

以上の不純物濃度の関係により、図５の様にＮ型の深部第２半導体領域３２０とＮ型の第２半導体領域３０３との境界部でオーバーラップ量が小さい場合においても、多様なバイアス電位に対して、リーク電流及を抑制できる。また適切な電圧を素子に与えることにより消費電流を抑制する半導体装置を実現することが可能となる。

【0033】

（構成例２）
次に、図６、図７を参照しながら、本構成例について説明する。本構成例は、Ｐ型の第１半導体領域２１３と、Ｐ型の第２半導体領域３１３の不純物濃度を個別に設計することで、ウェルに流れるリーク電流を抑制する手法を示す。以下、構成例１と異なる構成を中心に説明する。

【0034】

図６に、図２における低電圧Ｎ型トランジスタ（ＬＶ－ＮＭＯＳ）部のＸ１－Ｘ２断面及び、中電圧Ｎ型トランジスタ（ＭＶ－ＮＭＯＳ）部のＸ１’－Ｘ２’断面におけるＮ型及び、Ｐ型不純物濃度のプロファイルの一例を示す。図６は、横軸が半導体基板の表面からの深さ、縦軸は不純物濃度を示す。ここではＰ型の第１半導体領域２１３（ＰＷＬ１）、Ｐ型の第２半導体領域３１３（ＰＷＬ２）、Ｎ型の深部第１半導体領域２２０（ＤＮＷ１）、Ｎ型の深部第２半導体領域３２０（ＤＮＷ２）のＳＴＩ下の不純物濃度を示す。

【0035】

Ｐ型の第１半導体領域２１３（ＰＷＬ１）及び、Ｐ型の第２半導体領域３１３（ＰＷＬ２）は深さＸｂに濃度ピークを持つ。Ｎ型の深部第１半導体領域２２０（ＤＮＷ１）、Ｎ型の深部第２半導体領域３２０（ＤＮＷ２）は深さＸｃに濃度ピークを持つ。Ｘｂ及び、Ｘｃにおける、不純物濃度を比較すると、Ｐ型の第１半導体領域２１３（ＰＷＬ１）に比べ、Ｐ型の第２半導体領域３１３（ＰＷＬ２）の方がＳＴＩ底部での不純物濃度が高いことを示している。一方、Ｎ型の深部第１半導体領域２２０（ＤＮＷ１）及び、Ｎ型の深部第２半導体領域３２０（ＤＮＷ２）の濃度や深さは同じである。

【0036】

Ｐ型の第１半導体領域２１３（ＰＷＬ１）には低電圧動作トランジスタ２００が搭載される。Ｐ型の第２半導体領域３１３（ＰＷＬ２）には中電圧動作トランジスタ３００が搭載される。図６はＳＴＩ底部でのＰ型の不純物濃度について、低電圧部よりも、中電圧部の方が高濃度であることを示している。このようにリーク電流抑制の観点から、低電圧部と中電圧部のＰ型半導体領域の濃度をコントロールする。以下に理由を示す。

【0037】

中電圧Ｎ型トランジスタ（ＭＶ－ＮＭＯＳ）３００に所定のＭＶ電位(正電位)を印加するまでに電圧を上げる過程での印加電位と、ＭＶ－ＮＭＯＳ３００内の空乏層の振る舞いを図７に示す。図７（ａ）に低バイアス時、図７（ｂ）に高バイアス時を示す。図７（ａ）において、Ｎ型の第２ソースドレイン３１１と、Ｐ型の第２半導体領域３１３とにＧＮＤ電位が与えられる。Ｎ型の第２半導体領域３０３と、Ｎ型の深部第２半導体領域３２０とに、Ｍ／２Ｖ電位(正電位)が印加され、半導体基板１１０に、―ＭＶ電位(負電位)が印加されている。Ｍ／２Ｖ電位(正電位)とは、ＭＶ(正電位)の半分の電位を示している。上記のバイアスを印加したときのＭＶ－ＮＭＯＳ３００のＰ型の第２半導体領域３１３のＰＮ接合界面に形成される空乏層を実線で示す。Ｎ型の深部第２半導体領域３２０とＰ型の第２半導体領域３１３の間と、Ｎ型の第２ソースドレイン３１１とＰ型の第２半導体領域３１３との間にそれぞれ空乏層がある。

【0038】

次に、図７（ｂ）にＮ型の第２半導体領域３０３と、Ｎ型の深部第２半導体領域３２０とに印加する電位をＭＶ電位(正電位)まで変化させたときの空乏層の変化を示す。ＭＶ電位(正電位)まで電位を上昇させると、Ｐ型の第２半導体領域３１３におけるＮ型の深部第２半導体領域３２０からの空乏層がバイアス電圧に応じ、基板表面方向に伸びて、ＳＴＩ１１１の底部まで空乏層が到達する。この時、ＭＶ－ＮＭＯＳ３００内のＰ型の第２半導体領域３１３の電位が、ＳＴＩ１１１とＳＴＩ１１１底部の空乏層とによって阻害され対岸のＰ型の第２ウェルコンタクト領域３１４から供給できなくなる。この場合、ＭＶ－ＮＭＯＳ３００下の半導体領域の電位が不定となり、ＰＮ接合間に生ずる内蔵電位が維持できなくなる。このためのＰ型の第２半導体領域３１３のポテンシャル障壁が低下して、Ｎ型の第２ソースドレイン３１１とＮ型の深部第２半導体領域３２０との間にリーク電流が流れてしまう。

【0039】

これらのメカニズムに基づいて、本発明のトリプルウェル構造において、動作電圧の高い、つまり、ＰＮ接合に大きな逆バイアスがかかるＰ型の第２半導体領域３１３においてはＳＴＩ１１１底部の空乏層の伸びを抑制するとよい。逆バイアス時の空乏層の伸びは、低濃度側つまり、Ｐ型の第２半導体領域３１３の濃度に強く依存することから、ＳＴＩ１１１底部のＰ型の第２半導体領域３１３の濃度を上昇させることが、中電圧動作トランジスタ３００部のリーク電流抑制に有利である。一方、低電圧動作トランジスタ２００が配置される、Ｐ型の第１半導体領域２１３においても、同様の現象が起こりうる。しかし、Ｐ型の第１半導体領域２１３にかかる実効的な逆バイアス電位が中電圧動作トランジスタ３００に比べて低く、その結果、空乏層の伸びが抑えられ、リーク電流が発生しにくい。

【0040】

加えて、Ｐ型の第１半導体領域２１３の濃度を上げてしまうと、低電圧動作トランジスタ２００のチャネル部分にドーパントが拡散し、トランジスタの動作点ばらつきに影響してしまう。以上のことから、ＳＴＩ１１１底部のＰ型の第２半導体領域３１３の濃度をＰ型の第１半導体領域２１３よりも高くすることで、リーク電流に起因する、消費電流の増加を抑制しながら、高性能な半導体装置を実現することが可能となる。

【0041】

（構成例３）
次に、図８を参照しながら、本構成例について説明する。本構成例は、大幅な工程を追加することなく、Ｎ型の深部第１半導体領域２２０と、Ｎ型の深部第２半導体領域３２０のキャリア濃度を個別に制御することで、構成例２と同様の効果を得ることができる。以下、構成例２と異なる構成を中心に説明する。

【0042】

図８に、図２における低電圧Ｎ型トランジスタ（ＬＶ－ＮＭＯＳ）部のＸ１－Ｘ２断面及び、中電圧Ｎ型トランジスタ（ＭＶ－ＮＭＯＳ）部のＸ１’－Ｘ２’断面におけるＮ型及び、Ｐ型不純物濃度のプロファイルの一例を示す。図８（ａ）は、横軸が半導体基板の表面からの深さ、縦軸はＰ型の第１半導体領域２１３（ＰＷＬ１）、Ｎ型の深部第１半導体領域２２０（ＤＮＷ１）のＳＴＩ下の不純物濃度を示す。図８（ｂ）は、Ｐ型の第２半導体領域３１３（ＰＷＬ２）と、Ｎ型の深部第２半導体領域３２０（ＤＮＷ２）のＳＴＩ下の不純物濃度を示す。

【0043】

図８（ａ）、（ｂ）に示すように、深さＸｂにおける、Ｐ型不純物の濃度は、実施の形態２で示したように、Ｐ型の第１半導体領域２１３に比べ、Ｐ型の第２半導体領域３１３の方を高濃度とする。次に、深さＸｃにおける各ドーパントの濃度を比べてみる。Ｎ型の深部第１半導体領域２２０と、Ｎ型の深部第２半導体領域３２０（ＤＮＷ２）のＳＴＩ下の不純物濃度は同じであるが、本例では、点線で示すようにＰ型の第２半導体領域３１３が深さＸｃにおいても導入されている点が異なる。

【0044】

以上の不純物濃度分布を踏まえて、Ｎ型の深部第１半導体領域２２０と、Ｎ型の深部第２半導体領域３２０（ＤＮＷ２）のＳＴＩ下の活性化キャリア濃度分布を図８（ｃ）に示す。深さＸｃにおいて、Ｐ型の第２半導体領域３１３の濃度が高いために、ＳＴＩ下の活性化キャリア濃度としては、Ｎ型の深部第２半導体領域３２０よりも、Ｎ型の深部第１半導体領域２２０の方が高くなる。つまり、Ｎ型の深部第２半導体領域３２０には、通常よりも、低ドナー濃度のＮ型の深部第２半導体領域３２０が形成される。構成例２で説明したように、ＰＮ接合に大きな逆バイアスがかかるＰ型の第２半導体領域３１３においてはＳＴＩ底部の空乏層の伸びを抑制するとよい。空乏層の抑制は、Ｎ型の深部第２半導体領域３２０のキャリア濃度を下げることでも同様の効果を得ることが出来る。また、深さＸｃにおける半導体領域の濃度調整については、Ｐ型の第２半導体領域３１３と同一の工程で深さＸｃに相当するエネルギーで、多段のイオン注入を実施することで実現できる。

【0045】

（構成例４）
次に、図９、図１０を参照しながら、本構成例について説明する。本構成例は、構成例１～３の変形例であり、異電位間の素子分離耐圧を向上する手法を示す。以下、構成例１～３と異なる構成を中心に説明する。

【0046】

図９に、図２のＬＶ－ＭＶ素子分離部２５０にＰ型の深部第１半導体領域２５１を、ＭＶ－ＨＶ素子分離部３５０にＰ型の深部第２半導体領域３５１を追加した例を示す。構成例１では、Ｎ型の深部第１半導体領域２２０と、Ｎ型の深部第２半導体領域３２０との異電位の素子間は、半導体基板１１０のＰ型領域によって分離されていた。しかし、Ｎ型の深部第１半導体領域２２０及び、Ｎ型の深部第２半導体領域３２０の不純物濃度を高めた場合にはＮ型の深部第１半導体領域２２０と、Ｎ型の深部第２半導体領域３２０との間で、空乏層が伸び、リーク電流が生じる場合がありうる。低電圧動作トランジスタ２００と、中電圧動作トランジスタ３００の動作電圧によっても、Ｎ型の深部第１半導体領域２２０と、Ｎ型の深部第２半導体領域３２０との間で、空乏層が伸び、リーク電流が生じる場合がある。この場合、Ｐ型の深部第１半導体領域２５１、及び、Ｐ型の深部第２半導体領域３５１を形成することで、異電位間の素子の耐圧を向上させることが可能となる。

【0047】

図１０に、図９における低電圧動作トランジスタ２００と中電圧動作トランジスタ３００とその境界に当たるＬＶ－ＭＶ素子分離部２５０のＸ３－Ｘ４断面におけるＮ型及び、Ｐ型不純物濃度のプロファイルの一例を示す。横軸が半導体基板の横方向の距離、縦軸はＮ型の深部第１半導体領域２２０（ＤＮＷ１）、Ｎ型の深部第２半導体領域３２０（ＤＮＷ２）と、Ｐ型の深部第１半導体領域２５１（ＤＰＷ１）の不純物濃度分布を示す。ＬＶ－ＭＶ素子分離部２５０のＰ型の深部第１半導体領域２５１の不純物濃度を低電圧動作トランジスタ２００と中電圧動作トランジスタ３００の深部Ｎ型半導体領域と同等とする。これによりＮ型の深部第１半導体領域２２０と、Ｎ型の深部第２半導体領域３２０との間でのリーク電流を抑制することが可能となる。同様に、横方向に隣接した、Ｎ型の第１半導体領域２０３とＰ型の第１半導体領域２１３での横方向の隣接部における不純物濃度は、耐圧上の観点から同等とするとよい。さらに同様に、Ｎ型の第２半導体領域３０３とＰ型の第２半導体領域３１３との間、Ｎ型の第３半導体領域４０３とＰ型の第３半導体領域４１３との間についても横方向の隣接部における不純物濃度を耐圧上の観点から同等とするとよい。

【0048】

また、本実施例においても、Ｐ型の深部第１半導体領域２５１の深さに限定するものではなく、Ｐ型の第１半導体領域２１３の領域において、ＳＴＩの底部の深さに濃度ピークを持つように形成してもよい。また、素子分離層については、低電圧―高電圧（ＬＶ－ＨＶ）素子間や、中電圧―高電圧（ＭＶ－ＨＶ）に分離部を設けてもよく、種々の組み合わせが可能である。

【0049】

（構成例５）
次に、図１１を参照しながら、本構成例について説明する。本構成例は、半導体装置内の一例として、列ＤＡＣ回路１０８の参照電圧生成回路に搭載される、バイポーラトランジスタの製造方法を示す。以下、第１実施形態と異なる構成を中心に説明する。

【0050】

図１１は、ＳＴＩ１１１分離型のＰＮＰバイポーラトランジスタ５０１と、ＮＰＮバイポーラトランジスタ５０２の断面図である。ＰＮＰバイポーラトランジスタ５０１はＰ型のコレクタ及びエミッタ、Ｎ型のベースの各電極を持つ。ＮＰＮバイポーラトランジスタ５０２は、Ｎ型のコレクタ及びエミッタ、Ｐ型のベースの各電極を持つ。バイポーラトランジスタを構成する各電極及びＰ型の第１半導体領域２１３、Ｎ型の深部第１半導体領域２２０等の各構成要素は、低電圧動作トランジスタ２００の構成要素と同一であり、同一マスクにて形成することが可能である。特に、Ｎ型の第１半導体領域２０３、Ｐ型の第１半導体領域２１３とのマスクを共有して一緒に形成しうるので、工程を増加させず、特性の良好なバイポーラトランジスタを形成することが可能となる。

【0051】

これは、構成例２で示した通り、ＳＴＩ１１１底部の濃度をＰ型の第２半導体領域３１３よりも、Ｐ型の第１半導体領域２１３の方が低濃度で形成することが有利であることにもよる。更に、Ｐ型の第１半導体領域２１３と横方向に隣接したＮ型の第１半導体領域２０３もＰ型の第１半導体領域２１３と同等の低濃度で形成できる。以上のことから、ＳＴＩ１１１底部における、バイポーラトランジスタのベース領域のマスクとなる、第１半導体領域２０３及び、Ｐ型の第１半導体領域２１３のベース濃度が低減される。このために直流電流増幅率の高いＰＮＰバイポーラトランジスタ５０１と、ＮＰＮバイポーラトランジスタ５０２を形成することが可能となる。また、バイポーラトランジスタのベース領域のマスクのみ、第１半導体領域２０３及び、Ｐ型の第１半導体領域２１３と兼用せず、別マスクでイオン注入を実施することで、更に、低濃度のベース領域を形成してもよく、種々の変形が可能である。

【0052】

（半導体装置の製造方法）
以下、図１２ (ａ)～（ｃ）、図１３（ｄ）～(ｆ)及び図１４（ｇ）を参照しながら半導体装置の製造方法を例示的に説明する。図１２、図１３では、説明を簡単にするために、加工前の部材と加工後の部材に同一の符号を付している。

【0053】

図１２（ａ）に示す工程では、半導体装置に、素子分離部ＳＴＩ１１１を形成する製造方法の一例を示す。半導体基板を準備する。例えば第１面と第２面を有し、第１導電型として例えばＰ型の半導体領域を有する半導体基板が準備される。ここでは図１に示したような半導体装置を想定する。画素アレイ１００および、低電圧動作トランジスタ２００、中電圧動作トランジスタ３００、高電圧動作トランジスタ４００等のＳＴＩ１１１を形成すべき領域にポリシリコンおよびシリコン窒化膜等の開口パターンを持った、ハードマスクを形成する。そののち、上記のハードマスクを用いて半導体基板１１０をエッチングすることによってトレンチを形成する。トレンチの深さは、例えば１５０～９００ｎｍ程度であり、高電圧動作トランジスタ４００に求められる分離耐圧に応じて、調整が可能である。

【0054】

更に、上記のトレンチの側面および底面に溝の内壁に沿って形成された絶縁膜を形成する。具体的には、酸化性ガス雰囲気中での熱酸化により、トレンチの側面および底面に絶縁膜を形成する。その後、溝の内壁に沿って形成された絶縁膜を覆うように溝に充填された絶縁体を形成する。溝に充填された絶縁体は、例えば、高密度プラズマＣＶＤ法により形成されるシリコン酸化膜である。溝に充填された絶縁体をエッチングとＣＭＰの組み合わせにより平坦化する。その後、半導体基板１１０の表面に熱酸化膜を形成する。この熱酸化膜は、イオン注入のチャネリング抑制等の目的で設けられる。以上より、ＳＴＩ１１１が図１２（ａ）に示されるように所定の箇所に形成される。

【0055】

なおここではＳＴＩ１１１は、画素アレイ１００および、低電圧動作トランジスタ２００、中電圧動作トランジスタ３００、高電圧動作トランジスタ４００等の領域に対して、一律の深さでＳＴＩ１１１を形成した例を示した。しかし、例えば、ポリシリコンやシリコン窒化膜等のハードマスクを、個々の領域に対して作り分けることで、領域ごとに、異なる深さを有するＳＴＩ１１１を形成してもよい。

【0056】

図１２（ｂ）に示す工程では、レジストにより所定の領域を保護した状態で、多段階のイオン注入によりＰ型の第１半導体領域２１３を形成する。多段階のイオン注入は、例えば、加速エネルギー１０～２０００ｋｅＶ、ドーズ量は１ｅ１１～５ｅ１３／ｃｍ２程度の範囲で調整できる。多段階のイオン注入の深さによってドーズ量を変更してもよく、ＳＴＩ１１１の底部よりも浅い領域は高濃度に、ＳＴＩ１１１の底部よりも深い領域は低濃度の半導体領域を形成してもよい。

【0057】

図１２（ｃ）に示す工程では、レジストにより所定の領域を保護した状態で、多段階のイオン注入によりＮ型の第１半導体領域２０３を形成する。多段階のイオン注入は、例えば、加速エネルギー１０～２０００ｋｅＶ、ドーズ量は１ｅ１１～５ｅ１３／ｃｍ２程度の範囲で調整できる。多段階のイオン注入の深さによってドーズ量を変更してもよく、ＳＴＩ１１１の底部よりも浅い領域は高濃度に、ＳＴＩ１１１の底部よりも深い領域は低濃度の半導体領域を形成してもよい。Ｐ型の第１半導体領域２１３と、Ｎ型の第１半導体領域２０３とは隣接する半導体領域である。隣接する領域については、特にＳＴＩ１１１の底部におけるＰ型の第１半導体領域２１３と、Ｎ型の第１半導体領域２０３との不純物濃度が同等となるように、イオン注入の条件を設定する。

【0058】

図１３（ｄ）に示す工程では、レジストにより所定の領域を保護した状態で、多段階のイオン注入によりＰ型の第２半導体領域３１３とＰ型の第３半導体領域４１３とを形成する。多段階のイオン注入は、例えば、加速エネルギー１０～３０００ｋｅＶ、ドーズ量は１ｅ１１～５ｅ１３／ｃｍ２程度の範囲で調整できる。多段階のイオン注入の深さによってドーズ量を変更してもよく、ＳＴＩ１１１の底部よりも浅い領域は高濃度に、ＳＴＩ１１１の底部よりも深い領域は低濃度の半導体領域を形成してもよい。なお、Ｐ型の第２半導体領域３１３とＰ型の第３半導体領域４１３とは、図１３（ｄ）で示したように、同一レジストマスクで形成する必要はなく、別のマスクで、イオン注入条件を変更してもよい。

【0059】

図１３（ｅ）に示す工程では、レジストにより所定の領域を保護した状態で、多段階のイオン注入によりＮ型の第２半導体領域３０３を形成する。多段階のイオン注入は、例えば、加速エネルギー１０～３０００ｋｅＶ、ドーズ量は１ｅ１１～５ｅ１３／ｃｍ２程度の範囲で調整できる。多段階のイオン注入の深さによってドーズ量を変更してもよく、ＳＴＩ１１１の底部よりも浅い領域は高濃度に、ＳＴＩ１１１の底部よりも深い領域は低濃度の半導体領域を形成してもよい。Ｐ型の第２半導体領域３１３と、Ｎ型の第２半導体領域３０３、又は、Ｐ型の第３半導体領域４１３と、Ｎ型の第３半導体領域４０３とは互いに隣接する半導体領域である。隣接する領域では、ＳＴＩ１１１の底部におけるＰ型の第２半導体領域３１３と、Ｎ型の第半導体領域３０３、又は、Ｐ型の第３半導体領域４１３と、Ｎ型の第３半導体領域４０３との不純物濃度が同等となるように、イオン注入の条件を設定することが望ましい。

【0060】

図１３（ｆ）に示す工程では、レジストにより所定の領域を保護した状態で、イオン注入によりＮ型の深部第１半導体領域２２０と、Ｎ型の深部第２半導体領域３２０とを形成する。イオン注入は、例えば、加速エネルギー１０～４０００ｋｅＶ、ドーズ量は５ｅ１１～１ｅ１４／ｃｍ２程度の範囲で調整できる。Ｎ型の深部第１半導体領域２２０とＮ型の深部第２半導体領域３２０とは、同一レジストマスクで形成する必要はなく、別のマスクで、イオン注入条件を変更してもよい。

【0061】

以上の、図１２（ｂ）～（ｃ）、図１３（ｄ）～（ｆ）の工程を実施したのち、これらのイオン注入したドーパントの活性化熱処理が順次実施される。なお、図１２（ｂ）～図１３（ｆ）の工程は、必ずしもこの順序で実施する必要はなく、図１３（ｆ）から図１２（ｂ）の間を逆の工程順でイオン注入を実施してもよい。この場合、高加速のイオン注入プロセスを先に実行することで、デバイスの表面に非晶質層が形成されにくく、イオン注入の制御性があがる。ＬＶ－ＭＶ素子分離部２５０や、ＭＶ－ＨＶ素子分離部３５０は、Ｐ型の第１半導体領域２１３と同じマスクで形成した例を示したが、別のマスクを兼用、又は、共用して形成してもよい。

【0062】

図１４（ｇ）に示すように、以降の工程では、半導体装置の各領域におけるゲート酸化膜、ゲートを形成したのち、各種Ｎ型、Ｐ型のライトドープ、ＨＡＬＯのイオン注入を実施する。この時、ゲート酸化膜の膜厚や、ゲート長、各種イオン注入の条件は、低電圧動作トランジスタ２００、中電圧動作トランジスタ３００、高電圧動作トランジスタ４００の各領域において個々に変更してもよい。以降の工程は、半導体装置のトランジスタのサイドウォールが形成される。サイドウォールを形成したのち、低電圧動作トランジスタ２００、中電圧動作トランジスタ３００、高電圧動作トランジスタ４００の各領域において、メタルシリサイドの領域を画定するための、酸化膜によるシリサイドプロテクションを形成してもよい。ソースドレイン領域へのイオン注入を実施し、注入後のドーパントの活性化熱処理等を順次実施し、メタルシリサイドを形成する。その後、コンタクトプラグを形成し、多層の配線層等が形成される。

【0063】

以上の製造方法・工程順序で必ずしも形成する必要はなく、様々な工程の入替、変更等が可能である。例えば、トランジスタのソースドレインのイオン注入を実施後に、図１２（ｂ）～図１４（ｇ）の半導体領域のイオン注入を実行しても良い。その場合は、ゲートのポリシリコン越しに深さの異なる半導体領域が形成可能となる。

【0064】

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

【符号の説明】

【0065】

１１０ 半導体基板、１１１ シャロートレンチアイソレーション（ＳＴＩ）、２００ 低電圧動作トランジスタ、２０１ Ｐ型の第１ソースドレイン、２０２ Ｐ型の第１ライトドープ、２０３ Ｎ型の第１半導体領域（ＮＷＬ１）、２０４ Ｎ型の第１ウェルコンタクト領域、２１１ Ｎ型の第１ソースドレイン、２１２ Ｎ型の第１ライトドープ、２１３ Ｐ型の第１半導体領域（ＰＷＬ１）、２１４ Ｐ型の第１ウェルコンタクト領域、２２０ Ｎ型の深部第１半導体領域（ＤＮＷ１）、２５０ ＬＶ－ＭＶ素子分離部、３００ 中電圧動作トランジスタ、３０１ Ｐ型の第２ソースドレイン、３０２ Ｐ型の第２ライトドープ、３０３ Ｎ型の第２半導体領域（ＮＷＬ２）、３０４ Ｎ型の第２ウェルコンタクト領域、３１１ Ｎ型の第２ソースドレイン、３１２ Ｎ型の第２ライトドープ、３１３ Ｐ型の第２半導体領域（ＰＷＬ２）、３１４ Ｐ型の第２ウェルコンタクト領域、３２０ Ｎ型の深部第２半導体領域（ＤＮＷ２）、３５０ ＭＶ－ＨＶ素子分離部、４００ 高電圧動作トランジスタ、４０１ Ｐ型の第３ソースドレイン、４０２ Ｐ型の第３ライトドープ、４０３ Ｎ型の第３半導体領域（ＮＷＬ３）、４１１ Ｎ型の第３ソースドレイン、４１２ Ｎ型の第３ライトドープ、４１３ Ｐ型の第３半導体領域（ＰＷＬ３）、４１４ Ｐ型の第３ウェルコンタクト領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】