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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-08-29
(45)【発行日】2025-09-08
(54)【発明の名称】イメージセンサ
(51)【国際特許分類】
H04N 25/78 20230101AFI20250901BHJP
H04N 25/76 20230101ALI20250901BHJP
【ＦＩ】
H04N25/78
H04N25/76
【請求項の数】
7
(21)【出願番号】P 2021146441
(22)【出願日】2021-09-08
(65)【公開番号】P2023039319
(43)【公開日】2023-03-20
【審査請求日】2024-06-06
(73)【特許権者】
【識別番号】516205214
【氏名又は名称】株式会社テックイデア
(74)【代理人】
【識別番号】110003753
【氏名又は名称】弁理士法人シエル国際特許事務所
(74)【代理人】
【識別番号】100173646
【弁理士】
【氏名又は名称】大森 桂子
(72)【発明者】
【氏名】松澤 昭
(72)【発明者】
【氏名】野原 正也
【審査官】越河 勉
(56)【参考文献】
【文献】国際公開第２０１７／１２２５４２（ＷＯ，Ａ１）
【文献】特開２０２０－１２０３０７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２５／７８
Ｈ０４Ｎ ２５／７６
(57)【特許請求の範囲】
【請求項1】
行方向及び列方向に２次元配置された複数の画素と、特定行の画素を選択する垂直走査回路と、
前記垂直走査回路により選択された行の各画素からの信号を列並列でアナログ・デジタル変換する複数のアナログ・デジタル変換器と、
前記画素、前記垂直走査回路及びアナログ・デジタル変換器を制御する制御部と、
を有し、
前記画素は、
光信号を電流に変換する光電変換素子と、
前記光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、
前記容量を所定の電圧にリセットするリセット部と、
前記容量の電圧を入力とする電圧バッファー部と、
を備え、
前記アナログ・デジタル変換器は、
２つの入力端の差動電圧を増幅させて２つの出力端に生じさせる差動増幅器と、
第１の入力端と第１の出力端間に設けられた第１のスイッチと、
第２の入力端と第２の出力端間に設けられた第２のスイッチと、
第１の信号入力端子と前記第１の入力端の間に設けられた第１の容量と、
第２の信号入力端子と前記第２の入力端の間に設けられた第２の容量と、
を備え、前記第１及び第２の出力端における停止信号発生時の時間情報をアナログ・デジタル変換値とするものであり、
前記制御部は、
前記垂直走査回路によって選択された特定行の各画素において、前記リセット部により前記容量を所定の電圧にリセットした後、該リセットを解除する第１のリセット動作、
前記特定行の各画素の電圧バッファー部により取り出された第１のリセット電圧と前記リセット解除時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶する動作、
前記リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とする動作、及び、
前記メモリに記憶された基準信号値と前記蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力する動作、
を制御し、
前記第１の信号入力端子に前記第１のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に第１の基準参照電圧が付与され、前記第１及び第２のスイッチが閉じられる第１工程と、
前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第１のリセット解除後の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報が第１のアナログ・デジタル変換値としてメモリに記憶される第２工程と、
前記第１の信号入力端子に前記第２のリセット直前の共通信号線の電圧が付与され、前記第２の信号入力端子に第２の基準参照電圧が付与され、前記第１及び第２のスイッチが閉じられる第３工程と、
前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第２のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報が第２のアナログ・デジタル変換値とされる第４工程と、
を行い、
前記メモリに記憶された前記第１のアナログ・デジタル変換値と、前記第２のアナログ・デジタル変換値との差分値を、画素信号のアナログ・デジタル変換値とするイメージセンサ。
【請求項2】
行方向及び列方向に２次元配置された複数の画素と、
特定行の画素を選択する垂直走査回路と、
前記垂直走査回路により選択された行の各画素からの信号を列並列でアナログ・デジタル変換する複数のアナログ・デジタル変換器と、
前記画素、前記垂直走査回路及びアナログ・デジタル変換器を制御する制御部と、
を有し、
前記画素は、
光信号を電流に変換する光電変換素子と、
前記光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、
前記容量を所定の電圧にリセットするリセット部と、
前記容量の電圧を入力とする電圧バッファー部と、
を備え、
前記アナログ・デジタル変換器は、
２つの入力端の差動電圧を増幅させて２つの出力端に生じさせる差動増幅器と、
第１の入力端と第１の出力端間に設けられた第１のスイッチと、
第２の入力端と第２の出力端間に設けられた第２のスイッチと、
第１の信号入力端子と前記第１の入力端の間に設けられた第１の容量と、
第２の信号入力端子と前記第２の入力端の間に設けられた第２の容量と、
を備え、前記第１及び第２の出力端における停止信号発生時の時間情報をアナログ・デジタル変換値とするものであり、
前記制御部は、
前記垂直走査回路によって選択された特定行の各画素において、前記リセット部により前記容量を所定の電圧にリセットした後、該リセットを解除する第１のリセット動作、
前記特定行の各画素の電圧バッファー部により取り出された第１のリセット電圧と前記リセット解除時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶する動作、
前記リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とする動作、及び、
前記メモリに記憶された基準信号値と前記蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力する動作、
を制御し、
前記第１の信号入力端子に前記第１のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に第１の基準参照電圧が付与され、前記第１及び第２のスイッチが閉じられる第１工程と、
前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第１のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報が第１のアナログ・デジタル変換値としてレジスタに一時的に記憶される第２工程と、
前記第１の信号入力端子に前記第１のリセット解除後の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報を第２のアナログ・デジタル変換値とし、前記第２工程において前記レジスタに記憶された前記第１のアナログ・デジタル変換値との差分が第３のアナログ・デジタル変換値としてメモリに記憶される第３工程と、
前記第１の信号入力端子に前記第２のリセット直前の共通信号線の電圧が付与され、前記第２の信号入力端子に第２の基準参照信号が付与され、前記第１及び第２のスイッチが閉じられる第４工程と、
前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第２のリセット直前の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記出力端からの停止信号発生時の時間情報が第４のアナログ・デジタル変換値としてレジスタに一時的に記憶される第５工程と、
前記第１の信号入力端子に前記第２のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報を第５のアナログ・デジタル変換値とし、該第５のアナログ・デジタル変換値と前記第４工程において前記レジスタに記憶された前記第４のアナログ・デジタル変換値との差分値が第６のアナログ・デジタル変換値とされる第６工程と、
を行い、
前記メモリに記憶された前記第３のアナログ・デジタル変換値と、前記第６のアナログ・デジタル変換値との差分値を、画素信号のアナログ・デジタル変換値とするイメージセンサ。
【請求項3】
行方向及び列方向に２次元配置された複数の画素と、
特定行の画素を選択する垂直走査回路と、
前記垂直走査回路により選択された行の各画素からの信号を列並列でアナログ・デジタル変換する複数のアナログ・デジタル変換器と、
前記画素、前記垂直走査回路及びアナログ・デジタル変換器を制御する制御部と、
を有し、
前記画素は、
光信号を電流に変換する光電変換素子と、
前記光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、
前記容量を所定の電圧にリセットするリセット部と、
前記容量の電圧を入力とする電圧バッファー部と、
を備え、
前記アナログ・デジタル変換器は、
２つの入力端の差動電圧を増幅させて２つの出力端に生じさせる差動増幅器と、
第１の入力端と第１の出力端間に設けられた第１のスイッチと、
第２の入力端と第２の出力端間に設けられた第２のスイッチと、
第１の信号入力端子と前記第１の入力端の間に設けられた第１の容量と、
第２の信号入力端子と前記第２の入力端の間に設けられた第２の容量と、
を備え、前記第１及び第２の出力端における停止信号発生時の時間情報をアナログ・デジタル変換値とするものであり、
前記制御部は、
前記垂直走査回路によって選択された特定行の各画素において、前記リセット部により前記容量を所定の電圧にリセットした後、該リセットを解除する第１のリセット動作、
前記特定行の各画素の電圧バッファー部により取り出された第１のリセット電圧と前記リセット解除時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶する動作、
前記リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とする動作、及び、
前記メモリに記憶された基準信号値と前記蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力する動作、
を制御し、
前記第１の信号入力端子に前記第１のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に第１の基準参照電圧が付与され、前記第１及び第２のスイッチが閉じられる第１工程と、
前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第１のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端の停止信号発生時の時間情報から第１のアナログ・デジタル変換値を得る第２工程と、
前記第１工程と前記第２工程を交互に複数回行うか、又は、前記第２工程において時間に比例して電圧が変化する参照電圧を複数回変化させることにより複数の第１のアナログ・デジタル変換値を得、それらの値の平均値が最終的な第１のアナログ・デジタル変換値としてレジスタに一時的に記憶される工程と、
前記第１の信号入力端子に前記第１のリセット解除後の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が複数回付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報から得た複数のアナログ・デジタル変換値を平均化した値を第２のアナログ・デジタル変換値とし、前記第１のアナログ・デジタル変換値との差分値が第３のアナログ・デジタル変換値としてメモリに記憶される第３工程と、
前記第１の信号入力端子に前記第２のリセット直前の共通信号線の電圧が付与され、前記第２の信号入力端子に第２の基準参照信号が付与され、前記第１及び第２のスイッチが閉じられる第４工程と、
前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第２のリセット直前の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が複数回付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報から得た複数のアナログ・デジタル変換値の平均値が第４のアナログ・デジタル変換値としてレジスタに一時的に記憶される第５工程と、
前記第１の信号入力端子に前記第２のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端子にしきい値電圧が付与され、前記出力端信号により前記第２のリセット直前の共通信号線の電圧が比較される第６工程と、
前記第６工程で得た比較信号が小さい場合は、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が複数回付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報から得た複数のアナログ・デジタル変換値の平均値が第５のアナログ・デジタル変換値としてレジスタに一時的に記憶され、又は、前記比較信号が大きい場合は、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報から得たアナログ・デジタル変換値が、第５のアナログ・デジタル変換値としてレジスタに一時的に記憶される第７工程と、
を行い、
前記メモリに記憶された前記第３のアナログ・デジタル変換値と、前記第５のアナログ・デジタル変換値との差分値を、画素信号のアナログ・デジタル変換値とするイメージセンサ。
【請求項4】
行方向及び列方向に２次元配置された複数の画素と、
特定行の画素を選択する垂直走査回路と、
前記垂直走査回路により選択された行の各画素からの信号を列並列でアナログ・デジタル変換する複数のアナログ・デジタル変換器と、
前記画素、前記垂直走査回路及びアナログ・デジタル変換器を制御する制御部と、
を有し、
前記画素は、
光信号を電流に変換する光電変換素子と、
前記光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、
前記容量を所定の電圧にリセットするリセット部と、
前記容量の電圧を入力とする電圧バッファー部と、
を備え、
前記アナログ・デジタル変換器は、
２つの入力端の差動電圧を増幅させて２つの出力端に生じさせる差動増幅器と、
第１の入力端と第１の出力端間に設けられた第１のスイッチと、
第２の入力端と第２の出力端間に設けられた第２のスイッチと、
第１の信号入力端子と前記第１の入力端の間に設けられた第１の容量と、
第２の信号入力端子と前記第２の入力端の間に設けられた第２の容量と、
を備え、前記第１及び第２の出力端における停止信号発生時の時間情報をアナログ・デジタル変換値とするものであり、
前記制御部は、
前記垂直走査回路によって選択された特定行の各画素において、前記リセット部により前記容量を所定の電圧にリセットした後、該リセットを解除する第１のリセット動作、
前記特定行の各画素の電圧バッファー部により取り出された第１のリセット電圧と前記リセット解除時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶する動作、
前記リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とする動作、及び、
前記メモリに記憶された基準信号値と前記蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力する動作、
を制御し、
前記第１及び第２の信号入力端に前記第１のリセット時の共通信号線の電圧が付与され、前記第１及び第２のスイッチが閉じられる第１工程と、
前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第１のリセット解除後の共通信号線の電圧が付与され、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端の停止信号発生時の時間情報が第１のアナログ・デジタル変換値としてメモリに記憶される第２工程と、
前記第１及び第２の信号入力端に前記第２のリセット直前の共通信号線の電圧が付与され、前記第１及び第２のスイッチが閉じられる第３工程と、
前記第１及び第２のスイッチが解放され、前記第１の信号入力端子にリセット直前の共通信号線の電圧が付与されると共に、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端の停止信号発生時の時間情報が第２のアナログ・デジタル変換値とされる第４工程と、
前記第１及び第２の信号入力端に前記第２のリセット時の共通信号線の電圧が付与され、前記第１及び第２のスイッチが閉じられる第５工程と、
前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に第２のリセット時の共通信号線の電圧が付与されると共に、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端の停止信号発生時の時間情報を第３のアナログ・デジタル変換値とし、該第３のアナログ・デジタル変換値と前記第２のアナログ・デジタル変換値との差分値が第４のアナログ・デジタル変換値とされる第６工程と、
を行い、
前記メモリに記憶された前記第１のアナログ・デジタル変換値と、前記第４のアナログ・デジタル変換値との差分値を、画素信号のアナログ・デジタル変換値とするイメージセンサ。
【請求項5】
行方向及び列方向に２次元配置された複数の画素と、
特定行の画素を選択する垂直走査回路と、
前記垂直走査回路により選択された行の各画素からの信号を列並列でアナログ・デジタル変換する複数のアナログ・デジタル変換器と、
前記画素、前記垂直走査回路及びアナログ・デジタル変換器を制御する制御部と、
を有し、
前記画素は、
光信号を電流に変換する光電変換素子と、
前記光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、
前記容量を所定の電圧にリセットするリセット部と、
前記容量の電圧を入力とする電圧バッファー部と、
を備え、
前記アナログ・デジタル変換器は、
２つの入力端の差動電圧を増幅させて２つの出力端に生じさせる差動増幅器と、
第１の入力端と第１の出力端間に設けられた第１のスイッチと、
第２の入力端と第２の出力端間に設けられた第２のスイッチと、
第１の信号入力端子と前記第１の入力端の間に設けられた第１の容量と、
第２の信号入力端子と前記第２の入力端の間に設けられた第２の容量と、
を備え、前記第１及び第２の出力端における停止信号発生時の時間情報をアナログ・デジタル変換値とするものであり、
前記制御部は、
前記垂直走査回路によって選択された特定行の各画素において、前記リセット部により前記容量を所定の電圧にリセットした後、該リセットを解除する第１のリセット動作、
前記特定行の各画素の電圧バッファー部により取り出された第１のリセット電圧と前記リセット解除時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶する動作、
前記リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とする動作、及び、
前記メモリに記憶された基準信号値と前記蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力する動作、
を制御し、
前記第１の信号入力端に前記第１のリセット時の共通信号線の電圧が付与され、前記第２の信号入力端に第１の基準参照電圧が付与され、前記第１及び第２のスイッチが閉じられる第１工程と、
前記第１及び第２のスイッチが解放され、前記第１の信号入力端子に前記第１のリセット解除後の共通信号線の電圧が付与されると共に、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が複数回付与され、前記第１及び第２の出力端からの停止信号発生時の時間情報から得た複数のアナログ・デジタル変換値の平均値が第１のアナログ・デジタル変換値としてメモリに記憶される第２工程と、
前記第１及び第２の信号入力端に前記第２のリセット直前の共通信号線の電圧が付与され、前記第１及び第２のスイッチが閉じられる第３工程と、
前記第１及び第２のスイッチが解放され、前記第１の信号入力端子にリセット直前の共通信号線の電圧が付与されると共に、前記第２の信号入力端にしきい値電圧が付与され、得られた差動増幅器の出力電圧によってリセット直前の共通信号線の電圧の大きさが判定される第４工程と、
前記第４工程で判定されたリセット直前の共通信号線の電圧の大きさがしきい値以下の場合は、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が複数回付与され、前記出力端の停止信号発生時の時間情報から得た複数のアナログ・デジタル変換値の平均値が第２のアナログ・デジタル変換値としてレジスタに一時的に記憶され、又は、前記リセット直前の共通信号線の電圧の大きさがしきい値を超える場合は、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が付与され、前記第１及び第２の出力端の停止信号発生時の時間情報から得たアナログ・デジタル変換値が第２のアナログ・デジタル変換値としてレジスタに一時的に記憶される第５工程と、
前記第１及び第２の信号入力端に前記第２のリセット時の共通信号線の電圧が付与されると共に、前記第１及び第２のスイッチが閉じられる第６工程と、
前記第１及び第２のスイッチが解放され、前記第１の信号入力端子にリセット時の共通信号線の電圧が付与されると共に、前記第２の信号入力端子に時間に比例して電圧が変化する参照電圧が複数回付与され、前記出力端の停止信号発生時の時間情報から得た複数のアナログ・デジタル変換値の平均値を第３のアナログ・デジタル変換値とし、該第３のアナログ・デジタル変換値と前記第２のアナログ・デジタル変換値との差分値が第４のアナログ・デジタル変換値とされる第７工程と、
を行い、
前記メモリに記憶された前記第１のアナログ・デジタル変換値と、前記第４のアナログ・デジタル変換値との差分値を、画素信号のアナログ・デジタル変換値とするイメージセンサ。
【請求項6】
前記リセット部及び前記電圧バッファー部の少なくとも一方はＭＯＳトランジスタで構成されている請求項１～５のいずれか１項に記載のイメージセンサ。
【請求項7】
前記第１のリセット電圧のアナログ・デジタル変換値、前記第１のリセット解除後の電圧のアナログ・デジタル変換値、前記第２のリセット電圧のアナログ・デジタル変換値及び前記第２のリセット前のアナログ・デジタル変換値のうち１種又は２種以上に基づき、前記参照電圧の電圧範囲及び／又はしきい値電圧が決定される請求項１～６のいずれか１項に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はイメージセンサに関する。
【背景技術】
【0002】
イメージセンサは、一般に、光信号を電気信号に変換する光電センサーと電気信号を制御するトランジスタを備える複数の画素が行方向及び列方向に２次元的に配置され、各行及び各列の電気信号をデジタル値に変換するコラムＡ／Ｄ（アナログ・デジタル）変換器、各画素を制御する走査回路などで構成されている。また、光電センサーに有機薄膜、量子ドット薄膜、炭素系薄膜などの光電膜を用いることで、これまで用いられてきたシリコンフォトダイオードでは対応できなかった赤外光などの波長域の光も検出可能となる他、性質の異なる複数の光電薄膜を組み合わせて用いることで、イメージセンサに様々な機能を付与することが可能となる。
【0003】
図１６は光電膜を用いた画素の構成を示す回路図である。図１６に示す画素１００には、光電膜１１０を所定の電圧にリセットするリセットトランジスタＭ０、光電膜１１０を流れる光電流を電荷として蓄積する容量ＣＨ、ソースフォロアを構成するトランジスタＭ１、画素を選択し、ソースフォロアを介して共通信号線Ｄに蓄積電荷に比例した電圧を選択的に出力するトランジスタＭ２が設けられている。図１６に示すような３つのトランジスタを備える構成は、一般に、３トランジスタ構成と呼ばれている（例えば、特許文献１及び非特許文献１参照）。
【0004】
図１７は図１６に示す画素１００を用いたイメージセンサの構成例を示すブロック図である。図１７に示すイメージセンサでは、画素１００が行方向及び列方向に２次元的に配置されており、各画素１００は垂直走査回路１０１によって行毎に制御され、順次信号が取り出される。そして、選択された各行の画素１００の信号は、複数のＡ／Ｄ変換器１０２においてデジタル値に変換される。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０００－１６５７６０号公報
【非特許文献】
【0006】
【文献】黒田隆男著、「イメージセンサの本質と基礎」、コロナ社、２０１２年１２月２１日、ｐ．９６～１１０
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、前述した従来の３トランジスタ構成の画素には、効果的な相関二重サンプリングを行い難く、ノイズが大きいという課題がある。
【0008】
図１８は画素１００内においてトランジスタＭ１によるソースフォロアでバッファーされる容量ＣＨの端子電圧ＶＧを示す波形図である。図１８において破線で囲んだ部分は画素信号の読出し期間を示している。図１８に示すように、初めにリセット信号ＲＳＴが”Ｈ”になり、トランジスタＭ０によって容量ＣＨの端子電圧ＶＧはリセット電圧ＶＲＳＴ（ｎ－ｍ）になる。ここで、ｎは信号を読み出す行の番号、ｍは行数で表した露光時間である。このリセット電圧ＶＲＳＴ（ｎ－ｍ）は、トランジスタＭ０のしきい値電圧をＶＴＨ０、電源電圧をＶＤＤとし、下記数式１で表される。
【0009】
【数1】
【0010】
次に、リセット信号ＲＳＴを”Ｌ”にしてトランジスタＭ０をオフにすると、リセットを解除した後の露光の起点となる電圧ＶＳＴＤ（ｎ－ｍ）は、下記数式２で表される。なお、下記数式２に示すＶｎ（ｎ－ｍ）は、容量ＣＨに関するｋＴ／Ｃノイズとスイッチのフィードスルーに起因するオフセット電圧を含むノイズ電圧である。
【0011】
【数2】
【0012】
露光が開始されると、読み出し時の端子電圧ＶＳＩＧ（ｎ）は、電圧ＶＳＴＤ（ｎ－ｍ）を起点とし、光により励起された電流をＩｐ、保持容量をＣＨ、１水平期間をＴＨとして、下記数式３で表される。
【0013】
【数3】
【0014】
次に、信号を読み出した後、リセット信号ＲＳＴを”Ｈ”にすると、端子電圧ＶＧは、上記数式１に示す電圧となるため、下記数式４で表される。
【0015】
【数4】
【0016】
そこで、上記数式３で表される電圧ＶＳＩＧ（ｎ）から、上記数式４で表される電圧ＶＲＳＴ（ｎ）を引いて求められる出力電圧ＶＣＤＳ（ｎ）は、下記数式５で表される。
【0017】
【数5】
【0018】
上記数式５に示すＭＯＳトランジスタＭ０の電圧ＶＴＨは、キャンセルされて得られた信号に現れないので、トランジスタのしきい値電圧バラツキの影響を受けないようにすることができる。同様に、信号線Ｄの電圧をＡ／Ｄ変換するときには、トランジスタＭ１で構成されるソースフォロアを介して読み出されるので、そのゲートソース間電圧をＶＧＳ１とすると、読出し電圧はこの電圧の影響を受けるが、信号電圧ＶＳＩＧ（ｎ）と信号電圧ＶＲＳＴ（ｎ）は読出し時間の差が短いので、この間電圧ＶＧＳ１は殆ど変化がないものと考えられる。このため、電圧ＶＧＳ１は相関二重サンプリング（ＣＤＳ）によりキャンセルされて、影響は殆ど現れない。
【0019】
しかしながら、上記数式５に示すように、従来の３トランジスタ構成の画素では、リセット信号ＲＳＴを”Ｌ”にしてリセットを解除したときに誘起されるノイズＶｎ（ｎ－ｍ）を除去することはできない。このため、従来の３トランジスタ構成の画素を備えるイメージセンサは、ノイズが多く、特に光が弱い時にＳＮＲ（Signal to Noise Ratio）が低下して画質劣化を生じるという大きな課題がある。
【0020】
そこで、本発明は、画素が３トランジスタ構成であっても、低ノイズ及び低電力で動作するイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【0021】
本発明者は、前述した課題を解決するためにＣＭＯＳイメージセンサの信号読出しについて検討を行い、従来のように露光後の蓄積容量の信号電圧とリセット電圧間の電圧差分をとって相関二重サンプリングを行うだけでなく、露光開始前のリセット信号とリセット解除直後の蓄積容量の電圧間の電圧差分をとった相関二重サンプリングを行い、これら２つの相関二重サンプリング信号間の差分を求めることで、ノイズやトランジスタのしきい値ドリフトの影響をキャンセルできることを見出し、本発明に至った。
【0022】
即ち、本発明に係るイメージセンサは、行方向及び列方向に２次元配置された複数の画素と、特定行の画素を選択する垂直走査回路と、前記垂直走査回路により選択された行の各画素からの信号を列並列でアナログ・デジタル変換する複数のアナログ・デジタル変換器と、前記画素、前記垂直走査回路及びアナログ・デジタル変換器を制御する制御部とを有するものであり、
前記画素は、光信号を電流に変換する光電変換素子と、前記光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、前記容量を所定の電圧にリセットするリセット部と、前記容量の電圧を入力とする電圧バッファー部とを備え、
前記制御部は、（１）前記垂直走査回路によって選択された特定行の各画素において、前記リセット部により前記容量を所定の電圧にリセットした後、該リセットを解除する第１のリセット動作、（２）前記特定行の各画素の電圧バッファー部により取り出された第１のリセット電圧と前記リセット解除時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶する動作、（３）前記リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とする動作、及び、（４）前記メモリに記憶された基準信号値と前記蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力する動作を制御する。
前記画素は、光信号を電流に変換する光電変換素子と、前記光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、前記容量を所定の電圧にリセットするリセット部と、前記容量の電圧を入力とする電圧バッファー部とを備え、
前記制御部は、（１）前記垂直走査回路によって選択された特定行の各画素において、前記リセット部により前記容量を所定の電圧にリセットした後、該リセットを解除する第１のリセット動作、（２）前記特定行の各画素の電圧バッファー部により取り出された第１のリセット電圧と前記リセット解除時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶する動作、（３）前記リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とする動作、及び、（４）前記メモリに記憶された基準信号値と前記蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力する動作を制御する。
【0023】
また、本発明に係るイメージセンシング方法は、行方向及び列方向に２次元配置された複数の画素と、特定行の画素を選択する垂直走査回路と、前記垂直走査回路により選択された行の各画素からの信号を列並列でアナログ・デジタル変換する複数のアナログ・デジタル変換器と、前記画素、前記垂直走査回路及びアナログ・デジタル変換器を制御する制御部とを有し、前記画素が、光信号を電流に変換する光電変換素子と、前記光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、前記容量を所定の電圧にリセットするリセット部と、前記容量の電圧を入力とする電圧バッファー部とを備えるイメージセンサによりイメージセンシングを行う方法であって、
前記垂直走査回路により選択された特定行の画素について、前記リセット部により第１のリセット動作を行い、前記画素の容量を所定の電圧にリセットした後で該セットを解除する工程と、
前記電圧バッファー部により取り出された第１のリセット電圧と前記リセット解除時の電圧との差を前記アナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶する工程と、
前記リセット解除時から一定の露光時間が経過した後で第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とし、前記メモリに入力された基準信号値と前記蓄積信号値との差分値を画素信号のアナログ・デジタル変換値とする工程と
を行う。
前記垂直走査回路により選択された特定行の画素について、前記リセット部により第１のリセット動作を行い、前記画素の容量を所定の電圧にリセットした後で該セットを解除する工程と、
前記電圧バッファー部により取り出された第１のリセット電圧と前記リセット解除時の電圧との差を前記アナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶する工程と、
前記リセット解除時から一定の露光時間が経過した後で第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、前記アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とし、前記メモリに入力された基準信号値と前記蓄積信号値との差分値を画素信号のアナログ・デジタル変換値とする工程と
を行う。
【発明の効果】
【0024】
本発明によれば、３トランジスタ構成の画素であっても、リセットノイズやトランジスタのしきい値電圧のドリフトをキャンセルできるため、ノイズの少ない高画質のイメージセンサを実現できる。
【図面の簡単な説明】
【0025】
【図1】本発明の実施形態のイメージセンサの構成を示すブロック図である。
【図3】リセット信号ＲＳＴ、選択信号ＳＥＬ及びアナログ・デジタル変換信号の出力タイミングを示す図である。
【図4】メモリ１３を用いた相関二重サンプリング方法を示す図である。
【図5】各行の画素１０から信号が出力されるタイミングを示す図である。
【図6】Ａ／Ｄ変換器１２に用いられる差動増幅器の構成を示す回路図である。
【図8】Ａ～Ｄは第１のＡ／Ｄ変換方法を示す回路図である。
【図9】Ａ～Ｆは第２のＡ／Ｄ変換方法を示す回路図である。
【図10】Ａ～Ｆは第３のＡ／Ｄ変換方法を示す回路図である。
【図11】Ａは第３のＡ／Ｄ変換方法を示す回路図であり、ＢはＡの動作時の信号と参照電圧ＶＲ２の関係を示す波形図である。
【図12】Ａ～Ｃは第４のＡ／Ｄ変換方法を示す回路図である。
【図13】Ａ～Ｃは第４のＡ／Ｄ変換方法を示す回路図である。
【図14】Ａ～Ｄは第５のＡ／Ｄ変換方法を示す回路図である。
【図15】Ａ～Ｃは第５のＡ／Ｄ変換方法を示す回路図である。
【図16】光電膜を用いた画素の構成を示す回路図である。
【図18】画素１００内においてトランジスタＭ１によるソースフォロアでバッファーされる容量ＣＨの端子電圧ＶＧを示す波形図である。
【発明を実施するための形態】
【0026】
以下，発明を実施するための形態について，添付の図面を用いて詳細に説明する。なお、本発明は以下に説明する実施形態に限定されるものではない。
【0027】
図１は本発明の実施形態に係るイメージセンサの構成を示すブロック図である。図１に示すように、本実施形態のイメージセンサ１は、複数の画素１０と、特定行の画素を選択する垂直走査回路１１と、垂直走査回路１１により選択された行の各画素１０からの信号を列並列でアナログ・デジタル変換する複数のＡ／Ｄ変換器１２と、Ａ／Ｄ変換器１２からの出力信号を記憶するメモリ１３と、画素１０、垂直走査回路１１及びアナログ・デジタル変換器１２を制御する制御部１４を備えている。
【0028】
画素１０には、光信号を電流に変換する光電変換素子と、光電変換素子で変換された電流を蓄積して信号電圧に変換する容量と、容量を所定の電圧にリセットするリセット部と、容量の電圧を入力とする電圧バッファー部とが設けられている。そして、リセット部及び電圧バッファー部は、例えばＭＯＳトランジスタで構成することができる。なお、リセット部及び電圧バッファー部は、いずれか一方のみＭＯＳトランジスタで構成されていてもよく、また、両方がＭＯＳトランジスタで構成されていてもよい。
【0029】
本実施形態のイメージセンサ１では、複数の画素１０が行方向及び列方向に２次元的に配置されており、各画素１０は垂直走査回路１１によって行毎に制御され、順次信号が取り出される。そして、選択された各行の画素１０の信号は、Ａ／Ｄ変換器１２においてデジタル値に変換され、Ａ／Ｄ変換器１２からの出力信号は一旦メモリ１３に保存され、任意のタイミングのＡ／Ｄ変換器１２の出力信号との差分がとられ、変換出力信号として出力される。
【0030】
その際、制御部１４によって、以下に示す（１）～（４）の動作が制御される。
（１）垂直走査回路１１によって選択された特定行の各画素１０において、リセット部により容量を所定の電圧にリセットした後、該リセットを解除する第１のリセット動作。
（２）特定行の各画素１０の電圧バッファー部により取り出された第１のリセット電圧とリセット解除時の電圧との差を、Ａ／Ｄ変換器１２によってデジタル値に変換し、その値を基準信号値としてメモリ１３に記憶する動作。
（３）リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、電圧バッファー部により取り出された第２のリセット動作直前の電圧と第２のリセット時の電圧との差を、Ａ／Ｄ変換器１２によってデジタル値に変換し、その値を蓄積信号値とする動作。
（４）メモリ１３に記憶された基準信号値と前述した蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力する動作。
（１）垂直走査回路１１によって選択された特定行の各画素１０において、リセット部により容量を所定の電圧にリセットした後、該リセットを解除する第１のリセット動作。
（２）特定行の各画素１０の電圧バッファー部により取り出された第１のリセット電圧とリセット解除時の電圧との差を、Ａ／Ｄ変換器１２によってデジタル値に変換し、その値を基準信号値としてメモリ１３に記憶する動作。
（３）リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、電圧バッファー部により取り出された第２のリセット動作直前の電圧と第２のリセット時の電圧との差を、Ａ／Ｄ変換器１２によってデジタル値に変換し、その値を蓄積信号値とする動作。
（４）メモリ１３に記憶された基準信号値と前述した蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力する動作。
【0031】
［動作］
図２は図１に示すイメージセンサ１の画素１０内の信号電圧を示す波形図である。図２は、画素１０内でトランジスタＭ１によるソースフォロアでバッファーされた電荷蓄積容量ＣＨの端子電圧ＶＧを示しており、破線で示した時間範囲は、トランジスタＭ３の制御に用いられる画素１０から共通信号線への電圧伝送期間（画素信号選択期間）である。
図２は図１に示すイメージセンサ１の画素１０内の信号電圧を示す波形図である。図２は、画素１０内でトランジスタＭ１によるソースフォロアでバッファーされた電荷蓄積容量ＣＨの端子電圧ＶＧを示しており、破線で示した時間範囲は、トランジスタＭ３の制御に用いられる画素１０から共通信号線への電圧伝送期間（画素信号選択期間）である。
【0032】
図２に示すように、本実施形態のイメージセンサ１では、先ず、露光を開始するための第１のリセットにおいてリセットパルスＲＳＴが”Ｈ”になり、トランジスタＭ０により端子電圧ＶＧはリセット電圧ＶＲＳＴ（ｎ－ｍ）になる。ここで、ｎは信号を読み出す行の番号であり、ｍは行数で表した露光時間である。このリセット電圧ＶＲＳＴ（ｎ－ｍ）は、トランジスタＭ０のしきい値電圧ＶＴＨ（ｎ－ｍ）、電源電圧ＶＤＤから、下記数式６で表される。
【0033】
【数6】
【0034】
次に、リセット信号ＲＳＴを”Ｌ”にしてトランジスタＭ０をオフし、リセットを解除すると、露光の起点となる電圧ＶＳＴＤ（ｎ－ｍ）は、従来と同様に、スイッチのフィードスルーによるオフセット電圧と容量ＣＨに関するｋＴ／Ｃノイズを合わせてノイズ電圧Ｖｎ（ｎ－ｍ）として、下記数式７で表される。
【0035】
【数7】
【0036】
本実施形態のイメージセンサ１では、この２つの信号をＡ／Ｄ変換するが、その際、トランジスタＭ１のゲートソース間電圧ＶＧＳだけ電圧がシフトするため、この効果を加味してこれらの電圧は、下記数式８及び下記数式９で表される。
【0037】
【数8】
【0038】
【数9】
【0039】
そして、下記数式１０に示すように、上記数式８及び数式９で表される２つの信号の差分をとると、ノイズ電圧Ｖｎ（ｎ－ｍ）だけが残る。
【0040】
【数10】
【0041】
本実施形態のイメージセンサ１では、このノイズ電圧Ｖｎ（ｎ－ｍ）を表すＡ／Ｄ変換値をメモリ１３に保存する。
【0042】
露光時間が経過すると、画素１０内の端子電圧ＶＧは、光により励起された電流により徐々に低下する。定められた露光時間が経過した後、画素選択信号ＳＥＬを”Ｈ”にしてトランジスタＭ２をオンにし、ソースフォロワを介して共通信号線Ｄに端子電圧ＶＧを出力させる。このときのＡ／Ｄ変換器１２の入力電圧ＶＳＩＧ（ｎ）＿ＡＤＣは、光により励起された電流をＩｐ、１水平期間をＴＨ、ソースフォロワのゲートソース電圧をＶＧＳ（ｎ）として、下記数式１１で表される。
【0043】
【数11】
【0044】
次に、露光を終了するための第２のリセットにおいてリセット信号ＲＳＴを”Ｈ”にすると、Ａ／Ｄ変換器１２の入力電圧ＶＲＳＴ（ｎ）＿ＡＤＣは、下記数式１２で表される。
【0045】
【数12】
【0046】
そして、上記数式１１で表される入力電圧ＶＳＩＧ（ｎ）＿ＡＤＣから上記数式１２で表される入力電圧ＶＲＳＴ（ｎ）＿ＡＤＣを引いた出力電圧ＶＳＩＧ（ｎ）＿ＣＤＳは、下記数式１３で表される。
【0047】
【数13】
【0048】
ここで、しきい値電圧ＶＴＨの変動は殆ど生じないか、又は、しきい値電圧をデプレションにするとしきい値電圧はＡ／Ｄ変換器１２の入力電圧に殆ど変動を与えないと考えられるので、上記数式１３は、下記数式１４で表される。
【0049】
【数14】
【0050】
その後、メモリ１３に保存している電圧ＶＳＴＤ（ｎ－ｍ）＿ＣＤＳを読出し、その差分を取った電圧をＶＳＩＧ（ｎ）＿ＤＣＤＳとすると、下記数式１５に示すように、ノイズがキャンセルされ、純粋に光による信号だけを取り出すことができる。
【0051】
【数15】
【0052】
図３はリセット信号ＲＳＴ、選択信号ＳＥＬ及びアナログ・デジタル変換信号の出力タイミングを示す図である。図３に示すように、本実施形態のイメージセンサ１の場合、先ず（ｎ－１－ｍ）行の第１のリセット信号ＲＳＴ（ｎ－１－ｍ）が”Ｈ”となり、やや遅れて（ｎ－１－ｍ）行の選択信号ＳＥＬ（ｎ－１－ｍ）が”Ｈ”となる。第１のリセット信号ＲＳＴ（ｎ－１－ｍ）が”Ｌ”となっても、リセット解除後の信号をＡ／Ｄ変換する必要があるため、しばらくは”Ｈ”の状態が継続してから”Ｌ”になる。そして、少し間隔を空けて（ｎ－ｍ）行のリセット信号ＲＳＴ（ｎ－ｍ）が”Ｈ”となり、やや遅れて（ｎ－ｍ）行の選択信号ＳＥＬ（ｎ－ｍ）が”Ｈ”となることを繰り返し、順次行をシフトさせていく。
【0053】
ｍ行で示される露光時間が経った場合は、初めに選択信号ＳＥＬ（ｎ－１）が”Ｈ”となり、光により励起された電流が蓄積されている信号電圧ＶＳＩＧ（ｎ－１）を取りだし、Ａ／Ｄ変換後に第２のリセット信号ＲＳＴ（ｎ－１）が”Ｈ”となる。そして、リセット信号ＶＲＳＴ（ｎ－１）がＡ／Ｄ変換された後、選択信号ＳＥＬ（ｎ－１）が”Ｌ”になる。次に、少し間隔を空けてｎ行の選択信号ＳＥＬ（ｎ）が”Ｈ”となり、やや遅れてｎ行のリセット信号ＲＳＴ（ｎ）が”Ｈ”となり、順次行をシフトさせていく。Ａ／Ｄ変換信号は、相関二重サンプリング（ＣＤＳ）が取られた基準信号ＳＴＤ＿ＣＤＳと、相関二重サンプリング（ＣＤＳ）が取られた画素信号ＳＩＧ＿ＣＤＳを交互に発生させるようになっている。
【0054】
図４はメモリ１３を用いた相関二重サンプリング方法を示す図である。図４に示すように、相関二重サンプリング（ＣＤＳ）が取られた基準信号ＳＴＤ＿ＣＤＳは、メモリ１３に記憶され、相関二重サンプリング（ＣＤＳ）が取られた画素信号ＳＩＧ＿ＣＤＳの発生タイミングで読み出される。そして、画素信号ＳＩＧ＿ＣＤＳと基準信号ＳＴＤ＿ＣＤＳとの差分が取られ、最終的な相関二重サンプリング（ＣＤＳ）が行われることでノイズが除去されて最終変換出力となる。
【0055】
図５は各行の画素１０から信号が出力されるタイミングを示す図である。図５に示すように、本実施形態のイメージセンサ１では、１水平期間の最初の１／４水平期間で第１リセット電圧が共通ラインに出力され、次の１／４水平期間で基準電圧が共通ラインに出力される。
【0056】
その後、露光期間になり、所定の露光期間が終了すると（図４では２水平期間に設定）、後半の１／４水平期間で容量に蓄積された光電流による信号電圧が共通ラインに出力され、１／４水平期間で第２のリセット電圧が共通ラインに出力される。このように、本実施形態のイメージセンサ１では、各信号が重なりあうことがないよう、１水平期間では、第１リセット電圧、基準電圧、光電流による信号電圧及び第２のリセット電圧の順に、１／４水平期間単位で共通ラインに出力されるようになっている。
【0057】
［Ａ／Ｄ変換器１２］
次に、前述した動作を実現するためのＡ／Ｄ変換器１２について説明する。図６は図１に示すＡ／Ｄ変換器１２に用いられる差動増幅器の構成を示す回路図である。図６に示す作動増幅器２０において、トランジスタＭ１ａ，Ｍ１ｂは差動入力電圧を差動電流に変換する差動対であり、トランジスタＭ２ａ，Ｍ２ｂは差動電流を出力電圧に変換するカレントミラーを構成し、差動入力電圧が増幅されて出力電圧として現れる。
次に、前述した動作を実現するためのＡ／Ｄ変換器１２について説明する。図６は図１に示すＡ／Ｄ変換器１２に用いられる差動増幅器の構成を示す回路図である。図６に示す作動増幅器２０において、トランジスタＭ１ａ，Ｍ１ｂは差動入力電圧を差動電流に変換する差動対であり、トランジスタＭ２ａ，Ｍ２ｂは差動電流を出力電圧に変換するカレントミラーを構成し、差動入力電圧が増幅されて出力電圧として現れる。
【0058】
トランジスタＭ０は、差動対のバイアス電流を与えるトランジスタであり、電圧ＶＢはそのバイアス電圧である。差動増幅器２０の入出力端間には、それぞれスイッチＳ１が設けられている。信号入力端ＩＮａ，ＩＮｂと差動増幅器２０の出力端間には、一対の容量Ｃｓが設けられている。
【0059】
図７は図６に示す差動増幅器２０を比較器として用いた時間領域のＡ／Ｄ変換器の構成を示すブロック図である。図７に示すように、差動増幅器２０は、信号入力端ＩＮａ，ＩＮｂ間の差動電圧を増幅して出力端にその増幅信号を発生させる。カウンター２１は、クロックをカウントして時間情報を更新し、差動増幅器２０の出力信号がカウンター２１の停止信号となり、停止信号が出現した瞬間の時間情報がカウンター２１に記憶される。
【0060】
本実施形態のイメージセンサ１では、カウンター２１以外にも、時間的に変化するコードを入力し、停止信号が出現した瞬間のコードをラッチする時間デジタル変換器を用いて時間情報を得てもよい。カウンター２１の出力は、そのままＡ／Ｄ変換信号となることが多いが、図７に示すように累積加算器２２を用い、複数の時間情報が累積加算器２２に入力されて累積加算され、得られた平均値をＡ／Ｄ変換信号として出力することもできる。
【0061】
図７に示す時間領域のＡ／Ｄ変換器は、差動増幅器２０の各スイッチＳ１の制御と入力端ＩＮａ，ＩＮｂへの電圧の与え方により、以下に述べるように多くの特徴をもったイメージセンサを実現することができる。
【0062】
＜第１のＡ／Ｄ変換方法＞
図８Ａ～Ｄは第１のＡ／Ｄ変換方法を示す回路図である。第１のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のサンプリングを行う。具体的には、図８Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。このとき、容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、下記数式１６で表される。
図８Ａ～Ｄは第１のＡ／Ｄ変換方法を示す回路図である。第１のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のサンプリングを行う。具体的には、図８Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。このとき、容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、下記数式１６で表される。
【0063】
【数16】
【0064】
次に、リセット解除後の共通信号線に現れる電圧ＶＳＴＤとリセット時の共通信号線に現れる電圧ＶＲＳＴ１の変換を行う。具体的には、図８Ｂに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａにリセット解除後の共通信号線に現れる電圧ＶＳＴＤを印加すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ１を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。このときの電圧Ｖａ及び電圧Ｖｂは、上記数式１６を用いて、下記数式１７で表される。
【0065】
【数17】
【0066】
出力電圧が変化する入力電圧の条件は下記数式１８で表されるため、リセット解除後の電圧ＶＳＴＤは、リセット電圧ＶＲＳＴ１との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号が被変換信号となる。そして、この相関二重サンプリング（ＣＤＳ）された信号は、Ａ／Ｄ変換されてデジタル値となり、メモリ１３に記憶される。
【0067】
【数18】
【0068】
次に、一定の露光時間が経過した後、信号サンプリングを行う。具体的には、図８Ｃに示すように、第１の信号入力端ＩＮａに、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧを印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０２を印加し、スイッチＳ１を閉じる。このとき、容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、下記数式１９で表される。
【0069】
【数19】
【0070】
次に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧと第２のリセット時に共通信号線に現れる電圧ＶＲＳＴ２の差分の変換を行う。具体的には、図８Ｄに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａに第２のリセット時に共通信号線に現れる電圧ＶＲＳＴ２を印加すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ２を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。このときの電圧Ｖａ及び電圧Ｖｂは、上記数式１９を用いて、下記数式２０で表される。
【0071】
【数20】
【0072】
出力電圧が変化する入力電圧の条件は下記数式２１で表されるため、第２のリセット直前の信号電圧ＶＳＩＧは、第２のリセット電圧ＶＲＳＴ２との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号が被変換信号となる。そして、このＣＤＳされた信号は、Ａ／Ｄ変換されてデジタル値となり、図８Ｂに示すＡ／Ｄ変換動作時にメモリ１３に記憶されたデータを読出し、その差分が取られて最終的な画素信号のＡ／Ｄ変換値となる。
【0073】
【数21】
【0074】
前述した第１のＡ／Ｄ変換方法は、容量にサンプリングされたアナログ電圧を用いて相関二重サンプリング（ＣＤＳ）を行うため、Ａ／Ｄ変換は２回で済み、しかも図８Ｂに示すＡ／Ｄ変換では、第１のリセット電圧とリセット解除の後電圧の差は極めて小さいと考えられるため、Ａ／Ｄ変換に要する時間を短くすることができる。よって、この方法は、変換時間の短縮に有効である。
【0075】
＜第２のＡ／Ｄ変換方法＞
図９Ａ～Ｆは第２のＡ／Ｄ変換方法を示す回路図である。第２のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のサンプリングを行う。具体的には、図９Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。このときの容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、前述した数式１６で表される。
図９Ａ～Ｆは第２のＡ／Ｄ変換方法を示す回路図である。第２のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のサンプリングを行う。具体的には、図９Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。このときの容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、前述した数式１６で表される。
【0076】
次に、比較器２０のオフセットとノイズの変換を行う。具体的には、図９Ｂに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａには電圧ＶＲＳＴ１の印加を継続すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ１を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。スイッチＳ１を開くと、スイッチパルスのフィードスルーによるオフセット電圧や容量Ｃｓａ，ＣｓｂによるｋＴ／Ｃノイズが発生する。これらの非理想電圧が端子ａに現れたと仮定してΔＶ１と置くと、電圧Ｖａ及び電圧Ｖｂは下記数式２２で表される。
【0077】
【数22】
【0078】
出力電圧が変化する入力電圧の条件は下記数式２３で表されるため、非理想電圧ΔＶ１をＡ／Ｄ変換することができる。そこで、第２のＡ／Ｄ変換方法では、この変換値をレジスタなどに一時的に記憶しておく。
【0079】
【数23】
【0080】
次に、リセット解除後の共通信号線に現れる電圧ＶＳＴＤ変換を行う。具体的には、図９Ｃに示すように、第１の信号入力端ＩＮａにリセット解除後の共通信号線に現れる電圧ＶＳＴＤを印加する。この時の電圧Ｖａ及び電圧Ｖｂは、下記数式２４で表される。
【0081】
【数24】
【0082】
出力電圧が変化する入力電圧の条件は下記数式２５で表されるため、リセット解除後の電圧ＶＳＴＤは、リセット電圧ＶＲＳＴ１との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号を変換している。ただし、この場合、相関二重サンプリング（ＣＤＳ）後の電圧に非理想電圧ΔＶ１が印加されている。そこで、本変換方法では、レジスタに一時的に記憶された非理想電圧ΔＶ１のＡ／Ｄ変換値を読出し、差分を取る。これにより、非理想電圧ΔＶ１をキャンセルした相関二重サンプリング（ＣＤＳ）を取ることができる。そして、この差分を取った値をメモリ１３に入力する。
【0083】
【数25】
【0084】
次に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧのサンプリングを行う。具体的には、一定の露光時間が経過した後、図９Ｄに示すように、第１の信号入力端ＩＮａにソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧを印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０２を印加し、スイッチＳ１を閉じる。このときの容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、前述した数式１９で表される。
【0085】
次に、比較器２０のオフセットとノイズの変換を行う。具体的には、図９Ｅに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａに電圧ＶＳＩＧを継続して印加すると共に、第２の信号入力端ＩＮｂには時間に比例して電圧が変化する参照電圧ＶＲ２を印加する。この時の電圧Ｖａ及び電圧Ｖｂは、ΔＶ２を非理想電圧として、下記数式２６で表される。
【0086】
【数26】
【0087】
出力電圧が変化する入力電圧の条件は、下記数式２７で表されるため、非理想電圧ΔＶ２をＡ／Ｄ変換することができる。そこで、この変換値をレジスタなどに一時的に記憶する。
【0088】
【数27】
【0089】
次に、信号レベルと第２のリセット電圧ＶＲＳＴ２の相関二重サンプリング（ＣＤＳ）変換を行う。具体的には、図９Ｆに示すように、第１の信号入力端ＩＮａに第２のリセット時に共通信号線に現れる電圧ＶＲＳＴ２を印加する。このとき、電圧Ｖａ及び電圧Ｖｂは、下記数式２８で表される。
【0090】
【数28】
【0091】
出力電圧が変化する入力電圧の条件は下記数式２９で表されるため、第２のリセット直前の信号電圧ＶＳＩＧは、第２のリセット電圧ＶＲＳＴ２との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号を変換している。ただし、この場合、相関二重サンプリング（ＣＤＳ）の電圧には、非理想電圧ΔＶ２が印加されている。そこで、本変換方法では、レジスタに一時的に記憶された非理想電圧ΔＶ２のＡ／Ｄ変換値を読出し、差分を取る。これにより、非理想電圧ΔＶ２をキャンセルした相関二重サンプリング（ＣＤＳ）を取ることができる。
【0092】
【数29】
【0093】
この相関二重サンプリング（ＣＤＳ）された電圧は、Ａ／Ｄ変換されてデジタル値となり、図９Ｃに示すＡ／Ｄ変換動作時にメモリ１３に記憶されたデータを読出し、その差分が取られて画素信号のＡ／Ｄ変換値となる。
【0094】
この第２の変換方法は、前述した第１の変換方法に比べると変換時間はやや長くなるが、比較器のスイッチフィードスルーによるオフセット電圧や比較器の容量のｋＴ／Ｃノイズをキャンセルできるため、非常に高精度なＡ／Ｄ変換が可能となる。
【0095】
＜第３のＡ／Ｄ変換方法＞
図１０Ａ～Ｆ及び図１１Ａは第３のＡ／Ｄ変換方法を示す回路図であり、図１１Ｂは図１１Ａの動作時における信号と参照電圧ＶＲ２の関係を示す波形図である。第３のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のサンプリングを行う。具体的には、図１０Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。このときの容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、前述した数式１６で表される。
図１０Ａ～Ｆ及び図１１Ａは第３のＡ／Ｄ変換方法を示す回路図であり、図１１Ｂは図１１Ａの動作時における信号と参照電圧ＶＲ２の関係を示す波形図である。第３のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のサンプリングを行う。具体的には、図１０Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。このときの容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、前述した数式１６で表される。
【0096】
次に、比較器２０のオフセットとノイズの変換（マルチ変換）を行う。具体的には、図１０Ｂに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａに電圧ＶＲＳＴ１の印加を継続すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ１を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。
【0097】
スイッチＳ１を開くと、スイッチパルスのフィードスルーによるオフセット電圧や容量Ｃｓａ，ＣｓｂによるｋＴ／Ｃノイズが発生する。これらの非理想電圧が端子ａに現れたと仮定してΔＶ１と置くと、前述した数式２２及び数式２３より、非理想電圧ΔＶ１をＡ／Ｄ変換することができるが、第３のＡ／Ｄ変換方法では、図１０Ａに示す動作と、図１０Ｂに示す動作を複数回交互に繰り返し、得られた複数の変換値の平均値を取りレジスタなどに一時的に記憶する。
【0098】
ただし、変換時間短縮のため、図１０Ａに示す動作を省略し、図１０Ｂに示す動作を複数回行い、得られた複数の変換値の平均値を取り、レジスタなどに一時的に記憶してもよい。このようにすることで、ノイズを効果的に低減することができる。なお、理想的には、変換回数をＭとすると、下記数式３０に示すように、ノイズ電圧ＶｎはＭの平方根に比例して減少する。
【0099】
【数30】
【0100】
次に、第１の信号入力端にリセット解除後の共通信号線に現れる電圧ＶＳＴＤの変換（マルチ変換）を行う。具体的には、図１０Ｃに示すように、第１の信号入力端ＩＮａにリセット解除後の共通信号線に現れる電圧ＶＳＴＤを印加する。前述した数式２４及び数式２５から、リセット解除後の電圧ＶＳＴＤは、リセット電圧ＶＲＳＴ１との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号を変換している。
【0101】
本変換方法でも、参照電圧ＶＲ１を複数回掃引してＡ／Ｄ変換を行い、得られた複数の変換値の平均値を取ってＡ／Ｄ変換値とする。非理想電圧ΔＶ１が相関二重サンプリング（ＣＤＳ）後の電圧に印加されているので、レジスタに一時的に記憶された非理想電圧ΔＶ１のＡ／Ｄ変換値を読出して差分を取ることにより、非理想電圧ΔＶ１をキャンセルしたＣＤＳを取ることができる。そして、この値をメモリ１３に入力する。
【0102】
次に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧをサンプリングする。具体的には、一定の露光時間が経過した後、図１０Ｄに示すように、第１の信号入力端ＩＮａにソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧを印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０２を印加し、スイッチＳ１を閉じる。このときの容量Ｃｓａ，Ｃｓｂの端子間電圧は、差動増幅器２０の共通入出力電圧をＶｃとして、前述した数式１９で表される。
【0103】
次に、比較器のオフセットとノイズの変換（マルチ変換）を行う。具体的には、図１０Ｅに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａには電圧ＶＳＩＧを継続して印加し、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ２を印加する。このとき、前述した数式２６及び数式２７から、非理想電圧ΔＶ２をＡ／Ｄ変換することができる。
【0104】
更に、図１０Ｄに示す動作と図１０Ｅに示す動作を複数回交互に繰り返し、得られた複数の変換値の平均値を取り、得られた値をＡ／Ｄ変換値とすることにより、効果的にノイズを低減することができる。この場合も変換時間短縮のために、図１０Ｄに示す動作を省略し、図１０Ｅに示す動作を複数回行って得られた複数の変換値の平均値を取り、得られた値をＡ／Ｄ変換値としてもよい。
【0105】
次に、図１０Ｆに示すように、第１の信号入力端ＩＮａに第２のリセット時に共通信号線に現れる電圧ＶＲＳＴ２を印加すると共に、第２の信号入力端ＩＮｂにＡ／Ｄ変換動作の判断のためにしきい値電圧ＶＴＨを印加する。このときの電圧Ｖａと電圧Ｖｂは、下記数式３１で表わされる。
【0106】
【数31】
【0107】
出力電圧が変化する入力電圧の条件は下記数式３２で表されるため、第２のリセット直前の信号電圧ＶＳＩＧは、第２のリセット電圧ＶＲＳＴ２との差分が取られ、その大きさがしきい値電圧ＶＴＨと比較される。
【0108】
【数32】
【0109】
そして、ＶＲＳＴ２－ＶＳＩＧがしきい値電圧ＶＴＨよりも低く、弱い信号である場合は、図１１Ａに示す回路によるマルチ変換に移行する。その際、図１１Ｂに示すように、参照電圧ＶＲ２は、しきい値電圧ＶＴＨよりも若干広く限定された電圧範囲で複数回Ａ／Ｄ変換され、得られた複数の変換値の平均値を取った値をＡ／Ｄ変換値とする。これにより、効果的にノイズを低減することができる。一方、ＶＲＳＴ２－ＶＳＩＧがしきい値電圧ＶＴＨよりも高く、強い信号である場合は、図１１Ａに示す回路によるシングル変換に移行し、図１１Ｂに示すように、参照電圧ＶＲ２はフルスケールの電圧範囲を掃引する。
【0110】
このように、本変換方法では、図１０Ｄ～Ｆ及び図１１Ａに示す動作により、信号ＶＳＩＧとリセット信号ＶＲＳＴ２間で相関二重サンプリング（ＣＤＳ）された信号を変換している。ただし、この場合、非理想電圧ΔＶ２が相関二重サンプリング（ＣＤＳ）後の電圧に印加されている。そこで、本変換方法では、レジスタに一時的に記憶された非理想電圧ΔＶ２のＡ／Ｄ変換値を読出し、差分を取る。これにより、非理想電圧ΔＶ２をキャンセルした相関二重サンプリング（ＣＤＳ）を取ることができる。
【0111】
この相関二重サンプリング（ＣＤＳ）された信号は、Ａ／Ｄ変換されてデジタル値となり、図１０Ｃに示すＡ／Ｄ変換動作時にメモリ１３に記憶されたデータを読出し、その差分が取られて画素信号のＡ／Ｄ変換値とされる。
【0112】
この第３の変換方法は、前述した第２の変換方法に比べると変換時間はやや長くなるが、比較器のスイッチフィードスルーによるオフセット電圧や比較器の容量のｋＴ／Ｃノイズをキャンセルできるだけでなく、複数のＡ／Ｄ変換値の平均値を取るため、前述した第２のＡ／Ｄ変換方法よりも更に回路全体のノイズを低減でき、非常に低ノイズなＡ／Ｄ変換が可能となる。
【0113】
＜第４のＡ／Ｄ変換方法＞
図１２Ａ～Ｃ及び図１３Ａ～Ｃは第４のＡ／Ｄ変換方法を示す回路図である。第４のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のサンプリングを行う。具体的には、図１２Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。この動作は図８Ａに示す第１のＡ／Ｄ変換方法の動作と同じである。
図１２Ａ～Ｃ及び図１３Ａ～Ｃは第４のＡ／Ｄ変換方法を示す回路図である。第４のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のサンプリングを行う。具体的には、図１２Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。この動作は図８Ａに示す第１のＡ／Ｄ変換方法の動作と同じである。
【0114】
次に、リセット解除後の共通信号線に現れる電圧ＶＳＴＤと、リセット時の共通信号線に現れる電圧ＶＲＳＴ１の変換を行う。具体的には、図１２Ｂに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａにリセット解除後の共通信号線に現れる電圧ＶＳＴＤを印加すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ１を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。この動作も、図８Ｂに示す第１のＡ／Ｄ変換方法の動作と同じである。そして、リセット解除後の電圧ＶＳＴＤは、リセット電圧ＶＲＳＴ１との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号を変換している。相関二重サンプリング（ＣＤＳ）された信号は、Ａ／Ｄ変換されてデジタル値となりメモリ１３に入力される。
【0115】
次に、信号サンプリングを行う。具体的には、一定の露光時間が経過した後、図１２Ｃに示すように、第１及び第２の信号入力端に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧを印加して、スイッチＳ１を閉じる。このとき、容量Ｃｓａ，Ｃｓｂの端子間電圧は等しく、差動増幅器２０の共通入出力電圧をＶｃとして、下記数式３３で表される。
【0116】
【数33】
【0117】
次に、電圧ＶＳＩＧの変換を行う。具体的には、図１３Ａに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａには継続して電圧ＶＳＩＧを印加すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ２を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。このときの電圧Ｖａ及び電圧Ｖｂは、上記数式３３を用いて、下記数式３４で表される。
【0118】
【数34】
【0119】
出力電圧が変化する入力電圧の条件は、下記数式３５で表されるので、電圧ＶＳＩＧはＡ／Ｄ変換され、変換値はレジスタに保存される。
【0120】
【数35】
【0121】
次に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＲＳＴ２をサンプリングする。具体的には、図１３Ｂに示すように、第１及び第２の信号入力端に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＲＳＴ２を印加して、スイッチＳ１を閉じる。このとき、容量Ｃｓａ，Ｃｓｂの端子間電圧は等しく、差動増幅器２０の共通入出力電圧をＶｃとして、下記数式３６で表される。
【0122】
【数36】
【0123】
次に、電圧ＶＲＳＴ２の変換を行う。具体的には、図１３Ｃに示すように、スイッチＳ１を開き、第１の信号入力端には継続して電圧ＶＲＳＴ２を印加すると共に、第２の信号入力端に時間に比例して電圧が変化する参照電圧ＶＲ２を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。このときの電圧Ｖａ及び電圧Ｖｂは、上記数式３６を用いて、下記数式３７で表わされる。
【0124】
【数37】
【0125】
出力電圧が変化する入力電圧の条件は、下記数式３８で表されるので、信号電圧ＶＲＳＴ２はＡ／Ｄ変換される。次に、この変換値とレジスタに記憶されている電圧ＶＳＩＧのＡ／Ｄ変換値のデジタル差分が取られ、相関二重サンプリング（ＣＤＳ）されたデジタル値となるので、最後に図１２Ｂに示すＡ／Ｄ変換動作時にメモリ１３に保存されたデータを読出し、その差分を取って、画素信号のＡ／Ｄ変換値とされる。
【数38】
【0126】
第４のＡ／Ｄ変換方法は、２つの電圧Ｖａと電圧Ｖｂを比較するとき、差動増幅器の２つの入力端の電圧はコモン電圧Ｖｃ近傍になるので、差動増幅器の入力電圧範囲を抑制することが可能となる。その結果、差動増幅器の動作電圧を下げ、Ａ／Ｄ変換器を低電力化することができる。
【0127】
＜第５のＡ／Ｄ変換方式＞
図１４Ａ～Ｄ及び図１５Ａ～Ｃは第５のＡ／Ｄ変換方法を示す回路図である。第５のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１をサンプリングする。具体的には、図１４Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。この動作は、図１２Ａに示す第４のＡ／Ｄ変換方法と同じである。
図１４Ａ～Ｄ及び図１５Ａ～Ｃは第５のＡ／Ｄ変換方法を示す回路図である。第５のＡ／Ｄ変換方法では、先ず、リセット時の共通信号線に現れる電圧ＶＲＳＴ１をサンプリングする。具体的には、図１４Ａに示すように、第１の信号入力端ＩＮａにリセット時の共通信号線に現れる電圧ＶＲＳＴ１を印加すると共に、第２の信号入力端ＩＮｂに基準となる参照電圧ＶＲ０１を印加し、スイッチＳ１を閉じる。この動作は、図１２Ａに示す第４のＡ／Ｄ変換方法と同じである。
【0128】
次に、リセット解除後の共通信号線に現れる電圧ＶＳＴＤと、リセット時の共通信号線に現れる電圧ＶＲＳＴ１のマルチ変換を行う。具体的には、図１４Ｂに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａにリセット解除後の共通信号線に現れる電圧ＶＳＴＤを印加すると共に、第２の信号入力端ＩＮｂに時間に比例して電圧が変化する参照電圧ＶＲ１を印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較する。
【0129】
そして、参照電圧ＶＲ１を限定された電圧範囲で複数回掃引してＡ／Ｄ変換し、得られた複数のＡ／Ｄ変換値の平均値を取り、これをＡ／Ｄ変換値とする。リセット解除後の電圧ＶＳＴＤは、リセット電圧ＶＲＳＴ１との差分が取られ、相関二重サンプリング（ＣＤＳ）された信号を変換している。この相関二重サンプリング（ＣＤＳ）された電圧は、Ａ／Ｄ変換されてデジタル値となり、メモリ１３に入力される。
【0130】
次に、信号サンプリングを行う。具体的には、一定の露光時間が経過した後、図１４Ｃに示すように、第１及び第２の信号入力端に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＳＩＧを印加すると共に、スイッチＳ１を閉じる。この動作は、前述した第４の変換方式における図１２Ｃの動作と同様である。
【0131】
次に、電圧ＶＳＩＧの大きさを判定する。具体的には、図１４Ｄに示すように、スイッチＳ１を開き、第１の信号入力端に継続して電圧ＶＳＩＧを印加すると共に、第２の信号入力端に時間にしきい値電圧ＶＴＨを印加し、差動増幅器２０の２つの入力端に現れる電圧Ｖａと電圧Ｖｂを比較して電圧ＶＳＩＧとしきい値電圧ＶＴＨの大きさを判定する。
【0132】
判定の結果、電圧ＶＳＩＧがしきい値電圧ＶＴＨよりも低く、弱い信号である場合は、図１５Ａに示す回路によるマルチ変換に移行し、図１１Ｂに示すように、参照電圧ＶＲ２はしきい値電圧ＶＴＨよりも若干広い限定された電圧範囲で複数回掃引し、得られた複数の変換値の平均値を取り、Ａ／Ｄ変換値とする。これにより、効果的にノイズを低減できる。一方、電圧ＶＳＩＧがしきい値電圧ＶＴＨよりも高く、強い信号である場合は、図１５Ａに示す回路によるシングル変換に移行し、図１１Ｂに示すように、参照電圧ＶＲ２はフルスケールの電圧範囲を掃引する。いずれの動作においても、電圧ＶＳＩＧはＡ／Ｄ変換され、その変換値はレジスタに記憶される。
【0133】
次に、ソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＲＳＴ２をサンプリングする。具体的には、図１５Ｂに示すように第１及び第２の信号入力端にソースフォロアを介して共通信号線に現れる蓄積容量の電圧ＶＲＳＴ２を印加し、スイッチＳ１を閉じる。
【0134】
次に、電圧ＶＲＳＴ２をマルチ変換する。具体的には、図１５Ｃに示すように、スイッチＳ１を開き、第１の信号入力端ＩＮａに継続して電圧ＶＲＳＴ２を印加すると共に、第２の信号入力端ＩＮｂには時間に比例して電圧が変化する参照電圧ＶＲ２を印加する。そして、限定された電圧範囲で複数回掃引し、得られた複数の変換値の平均値を取り、Ａ／Ｄ変換値とする。これにより、効果的にノイズを低減できる。この過程で信号電圧ＶＲＳＴ２はＡ／Ｄ変換される。
【0135】
次に、この変換値とレジスタに記憶されている電圧ＶＳＩＧのＡ／Ｄ変換値のデジタル差分が取られ、相関二重サンプリング（ＣＤＳ）されたデジタル値となるため、最後に図１４Ｂに示すＡ／Ｄ変換動作時にメモリ１３に保存されたデータを読出し、その差分が取られて画素信号のＡ／Ｄ変換値とされる。
【0136】
第５のＡ／Ｄ変換方法は、前述した第４のＡ／Ｄ変換方法と同様に、２つの電圧Ｖａと電圧Ｖｂを比較するとき、差動増幅器の２つの入力端の電圧はコモン電圧Ｖｃ近傍になるため、差動増幅器の入力電圧範囲を抑制することが可能となる。その結果、差動増幅器の動作電圧を下げて、Ａ／Ｄ変換器を低電力化することができる。さらに、第５のＡ／Ｄ変換方法では、複数回Ａ／Ｄ変換し、その平均値を取っているので、読出しノイズの低減を図ることもできる。
【0137】
ところで、参照電圧の掃引範囲やしきい値電圧の合理的な設定のためには、相関二重サンプリング（ＣＤＳ）された電圧ではなく、第１のリセット電圧、第２のリセット電圧、第１のリセットを解除した直後の電圧、第２のリセット前の信号電圧を計測することが必要である。このため、本実施形態のイメージセンサは、第１のリセット電圧のＡ／Ｄ変換値、第２のリセット電圧のＡ／Ｄ変換値、第１のリセット後の電圧のＡ／Ｄ変換値、第２のリセット前のＡ／Ｄ変換値を記憶し、これを用いて参照電圧の電圧範囲又はしきい値電圧を決定することで、より高精度で高速に動作させることができる。
【0138】
以上詳述したように、本実施形態のイメージセンサは、特定行の各画素の電圧バッファー部により取り出された第１のリセット電圧と、第１のリセット解除時の電圧との差をアナログ・デジタル変換器によってデジタル値に変換し、その値を基準信号値としてメモリに記憶し、リセット解除時から一定の露光時間が経過した後で、第２のリセット動作を行い、前記電圧バッファー部により取り出された第２のリセット動作直前の電圧と前記第２のリセット時の電圧との差を、アナログ・デジタル変換器によってデジタル値に変換し、その値を蓄積信号値とし、及び前記メモリに記憶された基準信号値と前記蓄積信号値との差分値を、画素信号のアナログ・デジタル変換値として出力するため、３トランジスタ構成の画素であっても、リセットノイズやトランジスタのしきい値電圧のドリフトをキャンセルでき、ノイズの少ない高画質の画像を得ることができる。
【符号の説明】
【0139】
１ イメージセンサ
１０、１００ 画素
１１、１０１ 垂直走査回路
１２、１０２ アナログ・デジタル（Ａ／Ｄ）変換器
１３ メモリ
１４ 制御部
２０ 差動増幅器
２１ カウンター
２２ 累積加算器
１１０ 光電膜
１０、１００ 画素
１１、１０１ 垂直走査回路
１２、１０２ アナログ・デジタル（Ａ／Ｄ）変換器
１３ メモリ
１４ 制御部
２０ 差動増幅器
２１ カウンター
２２ 累積加算器
１１０ 光電膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】