特許 7738463 積分回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-09-04

(45)【発行日】2025-09-12

(54)【発明の名称】積分回路

(51)【国際特許分類】

   H03H 19/00 20060101AFI20250905BHJP

   H03F 3/45 20060101ALI20250905BHJP

   H03M 1/12 20060101ALI20250905BHJP

【ＦＩ】

H03H19/00

H03F3/45 220

H03M1/12 A

【請求項の数】 4

(21)【出願番号】P 2021186760

(22)【出願日】2021-11-17

(65)【公開番号】P2023074039

(43)【公開日】2023-05-29

【審査請求日】2024-10-08

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】今泉 栄亀

【審査官】石田 昌敏

(56)【参考文献】

【文献】特開２００７－０８１５６８（ＪＰ，Ａ）

【文献】特開平０２－２３５４２６（ＪＰ，Ａ）

【文献】特開平１１－２９８３２８（ＪＰ，Ａ）

【文献】特開２００２－３３０２５９（ＪＰ，Ａ）

【文献】実開平０２－０５３６２９（ＪＰ，Ｕ）

【文献】特開２０１３－１４３０１７（ＪＰ，Ａ）

【文献】特開２００３－３３８７２２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｈ １９／００－２１／００

Ｈ０３Ｆ １／００－ ３／７２

Ｈ０３Ｍ １／００－ １／８８

(57)【特許請求の範囲】

【請求項1】

第１及び第２の入力信号と第１及び第２の所定の電圧を切り替えて出力する入力切替えスイッチと、
前記入力切替えスイッチの出力端子にそれぞれの一端が接続された第１及び第２のコンデンサと、
前記第１のコンデンサの他端に一端が接続された第１の電荷転送スイッチと、
前記第２のコンデンサの他端に一端が接続された第２の電荷転送スイッチと、
前記第１及び第２の電荷転送スイッチの一端に一端が接続され、他端に第３の所定の電圧が印加されたサンプリングスイッチと、
前記第１の電荷転送スイッチの他端に接続された第１の入力端子と、前記第２の電荷転送スイッチの他端に接続された第２の入力端子と、第１及び第２の出力端子と、を備えた差動型増幅回路と、
前記差動型増幅回路の第１の入力端子と第２の入力端子の間に、帰還率補正スイッチを介して帰還率補正コンデンサが接続されて構成された帰還率補正回路と、
を備えたことを特徴とする積分回路。

【請求項2】

積分回路は、前記入力切替えスイッチが前記第１及び第２の入力信号を出力し、前記サンプリングスイッチがオンし、前記第１及び第２の電荷転送スイッチがオフするサンプル＆ホールドモードと、前記入力切替えスイッチが前記第１及び第２の所定の電圧を出力し、前記サンプリングスイッチがオフし、前記第１及び第２の電荷転送スイッチがオンする積分モードと、を有し、
前記帰還率補正スイッチは、前記サンプル＆ホールドモードの時にオンする
ことを特徴とする請求項１に記載の積分回路。

【請求項3】

前記帰還率補正コンデンサは、両端が前記差動型増幅回路の第１の入力端子と第２の入力端子に接続される
ことを特徴とする請求項１または２に記載の積分回路。

【請求項4】

前記帰還率補正コンデンサは、
一端が前記差動型増幅回路の前記第１の入力端子に接続され、他端が前記帰還率補正スイッチを介して前記第３の所定の電圧が接続された第一の帰還率補正コンデンサと、
一端が前記差動型増幅回路の前記第２の入力端子に接続され、他端が前記帰還率補正スイッチを介して前記第３の所定の電圧が接続された第二の帰還率補正コンデンサとで構成された
ことを特徴とする請求項１または２に記載の積分回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積分回路に関する。

【背景技術】

【0002】

デルタシグマ型アナログ／デジタル変換器などに於いて、入力電圧の差をサンプル・ホールドして積分する機能を有する積分回路が用いられる。

【0003】

図５は、従来の積分回路を示す回路図である。
従来の積分回路４０は、スイッチ回路４１、４２、４３と、差動型増幅回路４４と、コンデンサＣ１、Ｃ２と、コンデンサＣ３、Ｃ４を備えている。

【0004】

従来の積分回路４０は、以下のように動作して入力電圧Ｖｉ１とＶｉ２の差を積分する。

【0005】

先ず、クロック信号Φｓ１及びΦｓ２がＨｉｇｈ、クロック信号ΦｉｎｔがＬｏｗになる。コンデンサＣ１は、一端に入力電圧Ｖｉ１が印加され、他端に所定の電圧Ｖｄｄ／２が印加される。コンデンサＣ２は、一端に入力電圧Ｖｉ２が印加され、他端に所定の電圧Ｖｄｄ／２が印加される。この後、クロック信号Φｓ２がＬｏｗになることで、コンデンサＣ１及びＣ２に入力電圧Ｖｉ１及びＶｉ２がサンプリングされる。この動作モードがサンプル＆ホールドモードである。

【0006】

次に、クロック信号Φｓ１がＬｏｗ、クロック信号ΦｉｎｔがＨｉｇｈになる。コンデンサＣ１は、一端に所定の電圧Ｖｄｄ／２が印加され、他端はスイッチ回路４３を介してコンデンサＣ３に接続される。コンデンサＣ２は、一端に所定の電圧Ｖｄｄ／２が印加され、他端はスイッチ回路４３を介してコンデンサＣ４に接続される。即ち、コンデンサＣ１にサンプリングされた電荷はコンデンサＣ３に転送され、コンデンサＣ２にサンプリングされた電荷はコンデンサＣ４に転送される。従って、入力電圧Ｖｉ１及びＶｉ２は、積分されて出力電圧Ｖｏ１及びＶｏ２として出力される。この後、クロック信号ΦｉｎｔがＬｏｗになることで、差動型増幅回路４４の入力端はコンデンサＣ１、Ｃ２から切り離され、積分コンデンサに積分された電荷に応じた電圧が積分電圧としてホールド出力される。この動作モードが、積分モードである。

【0007】

従来の積分回路４０は、セトリング時間の短い差動型増幅回路４４を備えることで、高い周波数で動作させる場合であっても、積分精度を高めることが出来る（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0008】

【文献】特開２００７－８１５６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

デルタシグマ型アナログ／デジタル変換器は、消費電流の殆どを積分回路の消費電流が占めている。従って、デルタシグマ型アナログ／デジタル変換器は、積分回路の消費電流を低減することが求められている。

【0010】

従来の積分回路４０は、２つの動作モードに於いて、差動型増幅回路４４の帰還率は異なる。サンプル＆ホールドモードでは、コンデンサＣ１及びＣ２が差動型増幅回路４４から切り離されているため帰還率は大きい。積分モードではコンデンサＣ１及びＣ２が差動型増幅回路４４の入力端に接続されているため帰還率は小さい。即ち、差動型増幅回路４４の位相余裕は、サンプル＆ホールドモードのほうが小さくなる。

【0011】

従って、差動型増幅回路４４は、サンプル＆ホールドモードの位相余裕を十分にとる必要があり、積分モードではマージンを取りすぎることになる。差動型増幅回路４４は、位相余裕を大きくすると、消費電流が大きくなってしまう。即ち、差動型増幅回路４４は、サンプル＆ホールドモードに合わせて位相余裕を大きくすると、積分モードでは無駄に消費電流が大きくなると言う課題が生じる。

【0012】

本発明は、上記課題に鑑みて為され、積分回路の消費電流を低減することを目的とする。

【課題を解決するための手段】

【0013】

本発明の一態様の積分回路は、第１及び第２の入力信号と第１の所定の電圧を切り替えて出力する入力切替えスイッチと、前記入力切替えスイッチの出力端子にそれぞれの一端が接続された第１及び第２のコンデンサと、前記第１のコンデンサの他端に一端が接続された第１の電荷転送スイッチと、前記第２のコンデンサの他端に一端が接続された第２の電荷転送スイッチと、前記第１及び第２の電荷転送スイッチの他端に一端が接続され他端に第２の所定の電圧が接続されたサンプリングスイッチと、前記第１の電荷転送スイッチの他端に接続された第１の入力端子と、前記第２の電荷転送スイッチの他端に接続された第２の入力端子と、第１及び第２の出力端子とを備えた差動型増幅回路と、前記差動型増幅回路の第１の入力端子と第２の入力端子の間に設けられ、帰還率補正スイッチと帰還率補正コンデンサで構成された帰還率補正回路と、を備えたことを特徴とする積分回路。

【発明の効果】

【0014】

本発明の積分回路によれば、差動型増幅回路１５の２つの入力端子の間に帰還率補正コンデンサＣＲを設け、サンプル＆ホールドモードの時に接続し、積分モードの時に切り離す制御をしたので、２つの動作モードにおいて差動型増幅回路１５の帰還率を同程度にすることで、差動型増幅回路１５の消費電流を少なくすることが出来る。

【図面の簡単な説明】

【0015】

【図1】本実施形態の積分回路を示す回路図である。

【図2】本実施形態の積分回路の各スイッチを制御するクロック信号のタイミングチャートである。

【図3】本実施形態の積分回路の他の例を示す回路図である。

【図4】本実施形態の積分回路の他の例を示す回路図である。

【図5】従来の積分回路を示す回路図である。

【発明を実施するための形態】

【0016】

以下、本発明の積分回路について、図面を参照して説明する。なお、説明の簡略化のために発明の動作に必要な回路のみ図示して、その他の詳細な回路及び動作説明は省略する。

【0017】

図１は、本実施形態の積分回路の回路図である。
本実施形態の積分回路１０は、入力電圧Ｖｉ１及びＶｉ２をサンプリングするサンプリングコンデンサＣ１、Ｃ２と、入力電圧Ｖｉ１及びＶｉ２と所定の電圧Ｖｄ１及びＶｄ２とをコンデンサＣ１及びＣ２に切替て入力する入力切替えスイッチ回路１１と、コンデンサＣ１及びＣ２の他端を所定の電圧Ｖａｉｃｍにバイアスするサンプリングスイッチ回路１２と、コンデンサＣ１及びＣ２にサンプルされた電荷をコンデンサＣ３及びＣ４に電荷転送する電荷転送スイッチ回路１３と、積分動作を実現するための差動型増幅回路１５及び積分コンデンサＣ３及びＣ４と、差動型増幅回路１５の二つの入力端子の間に接続された帰還率補正コンデンサＣＲ及び帰還率補正スイッチ回路１４と、を備えている。

【0018】

所定の電圧Ｖａｉｃｍは、差動型増幅回路１５の同相入力電圧の範囲内の電圧（例えば電源電圧Ｖｄｄの１／２の電圧）であり、コンデンサＣ１とコンデンサＣ２で同じ電圧であっても異なった電圧であっても良い。

【0019】

図２は、本実施形態の積分回路の各スイッチを制御するクロック信号のタイミングチャートである。
スイッチ回路１１は、クロック信号Φｓ１によって出力する電圧を切替えるように動作する。スイッチ回路１２は、クロック信号Φｓ２よってオンオフする。スイッチ回路１３は、クロック信号Φｉｎｔよってオンオフする。スイッチ回路１４は、クロック信号ΦＲよってオンオフする。

【0020】

本実施形態の積分回路１０は、以下のように動作して入力電圧Ｖｉ１とＶｉ２の差を積分する。

【0021】

先ず、クロック信号Φｓ１及びΦｓ２がＨｉｇｈ、クロック信号ΦｉｎｔがＬｏｗになる。コンデンサＣ１は、一端に入力電圧Ｖｉ１が印加され、他端に所定の電圧Ｖａｉｃｍが印加される。コンデンサＣ２は、一端に入力電圧Ｖｉ２が印加され、他端に所定の電圧Ｖａｉｃｍが印加される。この後、クロック信号Φｓ２がＬｏｗになることで、コンデンサＣ１及びＣ２に所定の電圧Ｖａｉｃｍに対して入力電圧Ｖｉ１及びＶｉ２がサンプリングされる。この動作モードが、サンプル＆ホールドモードである。

【0022】

この時、スイッチ回路１３はオフしているので、コンデンサＣ１及びＣ２は、差動型増幅回路１５の入力端子から切り離されている。従って、差動型増幅回路１５の出力端子から見た入力端子への帰還率は、スイッチ回路１３がオンしているときより大きくなっている。

【0023】

ここで、クロック信号ΦＲをＨｉｇｈレベルにすることで、スイッチ回路１４がオンして、差動型増幅回路１５の二つの入力端子の間に帰還率補正用のコンデンサＣＲが接続される。コンデンサＣ３及びＣ４の容量値をＣ３、コンデンサＣＲの容量値をＣＲとすると、差動型増幅回路１５のサンプル＆ホールドモードの帰還率は、凡そＣ３／（Ｃ３＋２ＣＲ）となる。従って、差動型増幅回路１５の帰還率は、コンデンサＣＲが接続されたことにより小さくなることが分かる。

【0024】

次に、クロック信号Φｓ１とクロック信号ΦＲをＬｏｗレベルにする。コンデンサＣ１は、一端に入力電圧Ｖｄ１が印加され、他端が差動型増幅回路１５の非反転入力端子＋に接続される。コンデンサＣ２は、一端に入力電圧Ｖｄ２が印加され、他端が差動型増幅回路１５の反転入力端子－に接続される。また、スイッチ回路１４がオフして、差動型増幅回路１５の二つの入力端子からコンデンサＣＲが切り離される。従って、コンデンサＣ１及びＣ２にサンプリングされた電荷がコンデンサＣ３及びＣ４に転送されて、入力電圧Ｖｉ１及びＶｉ２は積分される。この動作モードが、積分モードである。コンデンサＣ１及びＣ２の容量値をＣ１とすると、差動型増幅回路１５の積分モードの帰還率は、凡そＣ３／（Ｃ３＋Ｃ１）となる。

【0025】

ここで、コンデンサＣＲの容量値ＣＲをＣ１／２とすることで、差動型増幅回路１５のサンプル＆ホールドモードの帰還率は、積分モードの帰還率とほぼ同程度にすることが出来る。以上のことから、差動型増幅回路１５は、積分モードの位相余裕をサンプル＆ホールドモードに合わせて大きくする必要が無く、積分モードで無駄な消費電流が流れなくなる。尚、コンデンサＣＲの両端電圧は差動型増幅回路１５の仮想グランドとなるため、差動型増幅回路１５の２入力端子の電圧は、コンデンサＣＲの接続前後で変動が小さい。そのため、積分回路１０は、コンデンサＣＲを設けたとしても安定動作を損なうことはない。

【0026】

図３は、本実施形態の積分回路の他の例を示す回路図である。
図３の積分回路１０は、コンデンサＣＲがコンデンサを２個並列接続した構成である。集積回路デバイスとしてのコンデンサは、２端子間での寄生容量等の違いがある。このため、差動型増幅回路１５の２入力端子間にコンデンサＣＲを接続した際に、帰還率に違いが発生する可能性がある。これを回避するため、２つのコンデンサの端子の極性を入れ替えて並列接続することでコンデンサの２端子間の寄生容量等の特性を揃えることとしたものである。差動型増幅回路１５の２端子間の帰還率を揃えることで差動型増幅回路１５の動作安定性の劣化を回避することが可能となる。

【0027】

図４は、本実施形態の積分回路の他の例を示す回路図である。
図４の積分回路１０は、コンデンサＣＲがコンデンサを２個別々に差動型増幅回路１５の入力端子と所定の電圧の入力端子に接続した構成である。

【0028】

以上説明したように、本発明の積分回路１０は、差動型増幅回路１５の２つの入力端子の間に帰還率補正コンデンサＣＲを設け、サンプル＆ホールドモードの時に接続し、積分モードの時に切り離す制御をすることで、両モードにおける帰還率をほぼ同程度にすることが出来る。従って、差動型増幅回路１５は、積分モードの位相余裕をサンプル＆ホールドモードに合わせて大きくする必要が無く、積分モードで無駄な消費電流が流れなくなる。即ち、本発明の積分回路１０は、消費電流を少なくすることが出来る。

【0029】

なお、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。例えば、所定の電圧Ｖｄ１及びＶｄ２やＶａｉｃｍは、等しい電圧、ＧＮＤ端子の電圧であっても良い。

【符号の説明】

【0030】

１０：積分回路
１１：入力切替えスイッチ回路
１２：サンプリングスイッチ回路
１３：電荷転送用スイッチ回路
１４：帰還率補正スイッチ回路
１５：差動型増幅回路
Ｃ１、Ｃ２：サンプリングコンデンサ
Ｃ３、Ｃ４：積分コンデンサ
ＣＲ：帰還率補正コンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】