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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-09-29
(45)【発行日】2025-10-07
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10D 30/87 20250101AFI20250930BHJP
H01L 25/07 20060101ALI20250930BHJP
H01L 25/18 20230101ALI20250930BHJP
H10D 30/47 20250101ALI20250930BHJP
【ＦＩ】
H10D30/87 E
H01L25/04 C
H10D30/47 201
【請求項の数】
12
(21)【出願番号】P 2022144538
(22)【出願日】2022-09-12
(65)【公開番号】P2024039856
(43)【公開日】2024-03-25
【審査請求日】2024-09-05
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】蔵口 雅彦
(72)【発明者】
【氏名】小山 将央
【審査官】恩田 和彦
(56)【参考文献】
【文献】国際公開第２０２１／０８５５５８（ＷＯ，Ａ１）
【文献】国際公開第２０１９／１１６８６８（ＷＯ，Ａ１）
【文献】特開２０１４－１８７０８６（ＪＰ，Ａ）
【文献】特開２０１４－１２０６３８（ＪＰ，Ａ）
【文献】特開２０２０－０９８９２１（ＪＰ，Ａ）
【文献】特開２０２０－０１７５７７（ＪＰ，Ａ）
【文献】特開２０１１－１６５７４９（ＪＰ，Ａ）
【文献】特開２０１１－１８７８４０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｄ ３０／８７
Ｈ１０Ｄ ３０／４７
Ｈ０１Ｌ ２５／０４
(57)【特許請求の範囲】
【請求項1】
第１端子と、第２端子と、
第３端子と、
ノーマリオフの第１トランジスタであって、前記第１トランジスタは、第１ソース、第１ドレイン及び第１ゲートを含み、前記第１ソースは、前記第１端子と電気的に接続され、前記第１ドレインは、前記第２端子と電気的に接続され、前記第１ゲートは、前記第３端子と電気的に接続された、前記第１トランジスタと、
ノーマリオンの第２トランジスタであって、前記第２トランジスタは、第２ソース、第２ドレイン及び第２ゲートを含み、前記第２ドレインは、前記第２端子と電気的に接続され、前記第２ゲートは、前記第１端子と電気的に接続された、前記第２トランジスタと、
ダイオードであって、前記ダイオードは、アノード及びカソードを含み、前記アノードは、前記第１端子と電気的に接続され、前記カソードは、前記第２ソースと電気的に接続された、前記ダイオードと、
を備え、
第１基板面を含む装置基板をさらに備え、
前記第１トランジスタ、前記第２トランジスタ及び前記ダイオードの、前記第１基板面に対する位置は、固定され、
前記第１トランジスタから前記第２トランジスタへの第１方向は、前記第１基板面に沿い、
前記ダイオードから前記第２トランジスタの少なくとも一部への方向は、前記第１基板面に沿い、前記第１方向と交差し、
前記第１基板面から前記第１トランジスタへの第２方向は、前記第１方向と交差し、
前記第１基板面から前記第２トランジスタへの方向は、前記第２方向に沿い、
前記第１ソースから前記第１ドレインへの方向は、前記第１方向に沿い、
前記第１ゲートの前記第１方向における位置は、前記第１ソースの前記第１方向における位置と、前記第１ドレインの前記第１方向における位置と、の間にあり、
前記第２ドレインから前記第２ソースへの方向は、前記第１方向に沿い、
前記第２ゲートの前記第１方向における位置は、前記第２ドレインの前記第１方向における位置と、前記第２ソースの前記第１方向における位置と、の間にあり、
前記第１ソース、前記第１ドレイン、前記第１ゲート、前記第２ソース、前記第２ドレイン及び前記第２ゲートは、第３方向に沿い、
前記第３方向は、前記第１方向及び前記第２方向を含む平面と交差し、
前記第１トランジスタは、
Ａｌ ｘ１ Ｇａ １－ｘ１ Ｎ（０≦ｘ１＜１）を含む第１半導体領域と、
Ａｌ ｘ２ Ｇａ １－ｘ２ Ｎ（ｘ１＜ｘ２≦１）を含む第２半導体領域と、
を含み、
前記第１半導体領域は、第１部分領域、第２部分領域、第３部分領域、第４部分領域及び第５部分領域を含み、
前記第１部分領域から前記第１ソースへの方向は、前記第２方向に沿い、
前記第２部分領域から前記第１ドレインへの方向は、前記第２方向に沿い、
前記第３部分領域から前記第１ゲートへの方向は、前記第２方向に沿い、
前記第４部分領域の前記第１方向に沿う位置は、前記第１部分領域の前記第１方向に沿う位置と、前記第３部分領域の前記第１方向に沿う位置と、の間にあり、
前記第５部分領域の前記第１方向に沿う位置は、前記第３部分領域の前記第１方向に沿う前記位置と、前記第２部分領域の前記第１方向に沿う位置と、の間にあり、
前記第２半導体領域は、第１半導体部分及び第２半導体部分を含み、
前記第４部分領域から前記第１半導体部分への方向は、前記第２方向に沿い、
前記第５部分領域から前記第２半導体部分への方向は、前記第２方向に沿い、
前記第１ゲートの少なくとも一部は、前記第１方向において前記第１半導体部分と前記第２半導体部分との間にあり、
前記第１トランジスタは、第１絶縁領域を含む第１絶縁層をさらに含み、
前記第１絶縁領域は、前記第３部分領域と前記第１ゲートとの間にあり、
前記第１トランジスタは、Ａｌ ｙ１ Ｇａ １－ｙ１ Ｎ（０＜ｙ１≦１）を含む第１窒化物部材をさらに含み、
前記第１窒化物部材の一部は、前記第３部分領域と前記第１絶縁領域との間にあり、
前記第１トランジスタは、第１絶縁部材をさらに含み、
前記第１絶縁部材の一部は、前記第５部分領域と、前記第１窒化物部材の別の一部と、の間にあり、
前記第１半導体領域は、第６部分領域、第７部分領域及び第８部分領域を含み、
前記第２部分領域は、前記第１方向において、前記第５部分領域と前記第７部分領域との間にあり、
前記第６部分領域は、前記第２部分領域と前記第７部分領域との間にあり、
前記第８部分領域は、前記第６部分領域と前記第７部分領域との間にあり、
前記第６部分領域から前記第２ドレインへの方向は、前記第２方向に沿い、
前記第７部分領域から前記第２ソースへの方向は、前記第２方向に沿い、
前記第８部分領域から前記第２ゲートへの方向は、前記第２方向に沿い、
前記第２半導体領域は、第３半導体部分を含み、
前記第３半導体部分は、前記第８部分領域と前記第２ゲートとの間にあり、
前記第２トランジスタは、第２絶縁部材をさらに含み、
前記第２絶縁部材の一部は、前記第３半導体部分の少なくとも一部と前記第２ゲートとの間にあり、
前記第２絶縁部材は、前記第１絶縁部材に含まれる材料を含む、半導体装置。
【請求項2】
前記第２絶縁部材の前記第２方向に沿う第２厚さは、前記第１絶縁領域の前記第２方向に沿う第１厚さよりも薄い、請求項１に記載の半導体装置。
【請求項3】
前記第２トランジスタは、Ａｌｙ２Ｇａ１－ｙ２Ｎ（０＜ｙ２≦１）を含む第２窒化物部材をさらに含み、前記第２絶縁部材の別の一部は、前記第３半導体部分の一部と前記第２窒化物部材との間にある、請求項２に記載の半導体装置。
【請求項4】
前記第１ゲートと前記第１ドレインとの間の前記第１方向に沿う第１距離は、前記第２ゲートと前記第２ドレインとの間の前記第１方向に沿う第２距離の０．８倍以上１．２倍以下である、請求項１に記載の半導体装置。
【請求項5】
前記第１ゲートの、前記第１ドレインと対向する部分の前記第３方向に沿う第１長さは、前記第２ゲートの、前記第２ドレインと対向する部分の前記第３方向に沿う第２長さの０．８倍以上１．２倍以下である、請求項１に記載の半導体装置。
【請求項6】
前記ダイオードの、前記第１基板面に対する位置は、固定され、前記カソードは、前記第１基板面と前記アノードとの間にある、請求項１に記載の半導体装置。
【請求項7】
前記ダイオードの、前記第１基板面に対する位置は、固定され、前記アノードは、前記第１基板面と前記カソードとの間にある、請求項１に記載の半導体装置。
【請求項8】
前記第２トランジスタは、Ａｌｘ３Ｇａ１－ｘ３Ｎ（０≦ｘ３＜１）を含む第３半導体領域と、
Ａｌｘ４Ｇａ１－ｘ４Ｎ（ｘ３＜ｘ４≦１）を含む第４半導体領域と、
を含み、
前記第４半導体領域の一部は、前記第３半導体領域と前記第２ゲートとの間にあり、
前記第２絶縁部材は、前記第４半導体領域の前記一部と前記第２ゲートとの間にある、請求項１に記載の半導体装置。
【請求項9】
前記ダイオードは、ダイオード半導体部材を含み、前記ダイオード半導体部材は、シリコンを含む請求項１に記載の半導体装置。
【請求項10】
前記ダイオードは、ショットキーバリアダイオードであり、前記ダイオードの耐圧は、前記第１トランジスタの耐圧の１／５以下であり、前記第２トランジスタのしきい値電圧の絶対値以上である、請求項１に記載の半導体装置。
【請求項11】
第１端子と、第２端子と、
第３端子と、
ノーマリオフの第１トランジスタであって、前記第１トランジスタは、第１ソース、第１ドレイン及び第１ゲートを含み、前記第１ソースは、前記第１端子と電気的に接続され、前記第１ドレインは、前記第２端子と電気的に接続され、前記第１ゲートは、前記第３端子と電気的に接続された、前記第１トランジスタと、
ノーマリオンの第２トランジスタであって、前記第２トランジスタは、第２ソース、第２ドレイン及び第２ゲートを含み、前記第２ドレインは、前記第２端子と電気的に接続され、前記第２ゲートは、前記第１端子と電気的に接続された、前記第２トランジスタと、
ダイオードであって、前記ダイオードは、アノード及びカソードを含み、前記アノードは、前記第１端子と電気的に接続され、前記カソードは、前記第２ソースと電気的に接続された、前記ダイオードと、
を備え、
前記ダイオードは、ショットキーバリアダイオードであり、
前記ダイオードの耐圧は、前記第１トランジスタの耐圧の１／５以下であり、前記第２トランジスタのしきい値電圧の絶対値以上である、半導体装置。
【請求項12】
複数の前記第１トランジスタと、複数の前記第２トランジスタと、が設けられ、前記複数の前記第２トランジスタの１つは、前記複数の前記第１トランジスタの１つと、前記複数の前記第１トランジスタの別の１つと、の間にあり、
前記複数の前記第１トランジスタの前記１つは、前記複数の前記第２トランジスタの前記１つと、前記複数の前記第２トランジスタの別の１つと、の間にある、請求項１～１１のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
例えば、トランジスタなどの半導体装置において、特性の向上が望まれる。
【先行技術文献】
【特許文献】
【0003】
【文献】特表２０１５－５０１０７９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態は、特性を向上できる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本発明の実施形態によれば、半導体装置は、第１端子、第２端子、第３端子、ノーマリオフの第１トランジスタ、ノーマリオンの第２トランジスタ及びダイオードを含む。前記第１トランジスタは、第１ソース、第１ドレイン及び第１ゲートを含む。前記第１ソースは、前記第１端子と電気的に接続される。前記第１ドレインは、前記第２端子と電気的に接続される。前記第１ゲートは、前記第３端子と電気的に接続される。前記第２トランジスタは、第２ソース、第２ドレイン及び第２ゲートを含む。前記第２ドレインは、前記第２端子と電気的に接続される。前記第２ゲートは、前記第１端子と電気的に接続される。前記ダイオードは、アノード及びカソードを含む。前記アノードは、前記第１端子と電気的に接続される。前記カソードは、前記第２ソースと電気的に接続される。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する回路図である。
図１に示すように、実施形態に係る半導体装置１１０は、第１端子８１、第２端子８２、第３端子８３、第１トランジスタ５１、第２トランジスタ５２、及び、ダイオード５３を含む。
図１は、第１実施形態に係る半導体装置を例示する回路図である。
図１に示すように、実施形態に係る半導体装置１１０は、第１端子８１、第２端子８２、第３端子８３、第１トランジスタ５１、第２トランジスタ５２、及び、ダイオード５３を含む。
【0009】
第１トランジスタ５１は、ノーマリオフ型である。第１トランジスタ５１は、第１ソース５１ｓ、第１ドレイン５１ｄ及び第１ゲート５１ｇを含む。第１ソース５１ｓは、第１端子８１と電気的に接続される。第１ドレイン５１ｄは、第２端子８２と電気的に接続される。第１ゲート５１ｇは、第３端子８３と電気的に接続される。
【0010】
第２トランジスタ５２は、ノーマリオン型である。第２トランジスタ５２は、第２ソース５２ｓ、第２ドレイン５２ｄ及び第２ゲート５２ｇを含む。第２ドレイン５２ｄは、第２端子８２と電気的に接続される。第２ゲート５２ｇは、第１端子８１と電気的に接続される。
【0011】
ダイオード５３は、アノード５３ａ及びカソード５３ｃを含む。アノード５３ａは、第１端子８１と電気的に接続される。カソード５３ｃは、第２ソース５２ｓと電気的に接続される。
【0012】
半導体装置１１０において、第１端子８１と第２端子８２との間に流れる電流は、第３端子８３の電位により制御できる。第３端子８３の電位は、例えば、第１端子８１の電位を基準にした電位で良い。第３端子８３は、半導体装置１１０のゲート端子として機能する。
【0013】
実施形態に係る半導体装置１１０においては、後述するように、環流時の損失を低減できる。特性を向上できる半導体装置を提供できる。
【0014】
以下、半導体装置１１０の特性の例について説明する。
図２及び図３は、第１実施形態に係る半導体装置の動作を例示する回路図である。
図２に示すように、第１状態ＳＴ１において、第３端子８３にオン電圧Ｖｏｎが印加されると、第１電流Ｉ１が流れる。第１電流Ｉ１は、第２端子８２から第１端子８１への向きを有する。
図２及び図３は、第１実施形態に係る半導体装置の動作を例示する回路図である。
図２に示すように、第１状態ＳＴ１において、第３端子８３にオン電圧Ｖｏｎが印加されると、第１電流Ｉ１が流れる。第１電流Ｉ１は、第２端子８２から第１端子８１への向きを有する。
【0015】
図３に示すように、第３端子８３の電位がオフ電圧Ｖｏｆｆになる。例えば、オフ電圧Ｖｏｆｆは、オン電圧Ｖｏｎよりも低い。例えば、オフ電圧Ｖｏｆｆは、第１端子８１の電位である。第１状態ＳＴ１から第２状態ＳＴ２（オフ状態）へ移行する。オフ状態において、外部回路の構成によっては、第１端子８１の電位が第２端子８２の電位よりも高くなる。この場合、第２トランジスタ５２に第２電流Ｉ２が流れる。第２電流Ｉ２は、第１端子８１から第２端子８２への向きを有する。
【0016】
例えば、第１状態ＳＴ１と第２状態ＳＴ２との間でスイッチングが繰り返して行われる。例えば、第１トランジスタ５１がオン状態のときに、第２トランジスタ５２がオフ状態である。例えば、第１トランジスタ５１がオフ状態のときに、第２トランジスタ５２がオン状態である。第１端子８１の電位が第２端子８２の電位よりも高くなった時、第１トランジスタ５１をオン状態にすることで、電流を第１トランジスタ５１に流すことが可能である。しかし、第１端子８１が高電位になってから、第１トランジスタ５１をオン状態にするまでには、デットタイムが生じる。
【0017】
デッドタイムにおいて、損失が生じる。これが環流時の損失に対応する。環流時の損失は、例えばスイッチングの周波数が高くなると顕著になる。
【0018】
実施形態においては、第２トランジスタ５２の第２ソース５２ｓと第１端子８１との間にダイオード５３が設けられる。これにより、デッドタイム時のオン電圧を低くできる。これにより、環流時の損失を抑制できる。
【0019】
図４（ａ）及び図４（ｂ）は、半導体装置の特性を例示するグラフ図である。
図４（ａ）は、実施形態に係る半導体装置１１０に対応する。図４（ｂ）は、参考例の半導体装置１１９に対応する。半導体装置１１９においては、第１トランジスタ５１及び第２トランジスタ５２が設けられ、ダイオード５３が設けられない。半導体装置１１９において、第２ソース５２ｓは、第１端子８１に電気的に接続される。これらの図の横軸は、ソースドレイン電圧Ｖｓｄである。ソースドレイン電圧Ｖｓｄは、第１端子８１と第２端子８２との間の電圧に対応する。これらの図の縦軸は、ドレイン電流Ｉｄである。ドレイン電流Ｉｄは、第１端子８１と第２端子８２との間に流れる電流に対応する。
図４（ａ）は、実施形態に係る半導体装置１１０に対応する。図４（ｂ）は、参考例の半導体装置１１９に対応する。半導体装置１１９においては、第１トランジスタ５１及び第２トランジスタ５２が設けられ、ダイオード５３が設けられない。半導体装置１１９において、第２ソース５２ｓは、第１端子８１に電気的に接続される。これらの図の横軸は、ソースドレイン電圧Ｖｓｄである。ソースドレイン電圧Ｖｓｄは、第１端子８１と第２端子８２との間の電圧に対応する。これらの図の縦軸は、ドレイン電流Ｉｄである。ドレイン電流Ｉｄは、第１端子８１と第２端子８２との間に流れる電流に対応する。
【0020】
図４（ｂ）に示すように、参考例の半導体装置１１９においては、しきい値電圧Ｖｔｈ２の絶対値が大きい。これにより、デッドタイム時のオン電圧が高い。
【0021】
図４（ａ）に示すように、実施形態に係る半導体装置１１０においては、しきい値電圧Ｖｔｈ１の絶対値は、しきい値電圧Ｖｔｈ２の絶対値よりも小さい。小さいしきい値電圧Ｖｔｈ１は、ダイオード５３が設けられることによる。半導体装置１１０においては、デッドタイム時のオン電圧を低くできる。これにより、環流時の損失を低減できる。半導体装置１１０は、例えば、ボディダイオードを有するＦＥＴ（Field effect transistor）として機能する。
【0022】
しきい値電圧Ｖｔｈ２の絶対値は、例えば、３．５Ｖである。しきい値電圧Ｖｔｈ１の絶対値は、例えば、１．２Ｖである。例えば、３ｋＷで１ＭＨｚの周波数のスイッチングの場合に、半導体装置１１９において、環流時の損失は、約０．４Ｗである。これに対して、同じ条件において、半導体装置１１０において、環流時の損失は、約０．１Ｗである。実施形態によれば環流時の損失を抑制できる。特性を向上できる半導体装置を提供できる。
【0023】
以下、半導体装置の構成の例について説明する。
図５～図７は、第１実施形態に係る半導体装置を例示する模式図である。
図５は平面図である。図６は、図５のＡ１－Ａ２線断面図である。図７は、図５のＢ１－Ｂ２線断面図である。
図５～図７は、第１実施形態に係る半導体装置を例示する模式図である。
図５は平面図である。図６は、図５のＡ１－Ａ２線断面図である。図７は、図５のＢ１－Ｂ２線断面図である。
【0024】
図５～図７に示すように、半導体装置１１０は、装置基板８０ｓをさらに含む。装置基板８０ｓは、例えば、部品を実装するための絶縁体の基板である。装置基板８０ｓは、第１基板面８０ｆを含む。第１トランジスタ５１、第２トランジスタ５２及びダイオード５３の、第１基板面８０ｆに対する位置は、固定される。
【0025】
図５及び図６に示すように、第１トランジスタ５１から第２トランジスタ５２への第１方向Ｄ１は、第１基板面８０ｆに沿う。図５に示すように、ダイオード５３から第２トランジスタ５２の少なくとも一部への方向は、第１基板面８０ｆに沿う。
【0026】
第１方向Ｄ１をＸ軸方向とする。Ｘ軸方向に対して垂直な１つの方向をＺ軸方向とする。Ｘ軸方向及びＹ軸方向に対して垂直な方向をＹ軸方向とする。
【0027】
図６に示すように、第１基板面８０ｆから第１トランジスタ５１への第２方向Ｄ２は、第１方向Ｄ１と交差する。第１基板面８０ｆから第２トランジスタ５２への方向は、第２方向Ｄ２に沿う。第２方向Ｄ２は、例えば、Ｚ軸方向である。
【0028】
図５及び図６に示すように、第１ソース５１ｓから第１ドレイン５１ｄへの方向は、第１方向Ｄ１に沿う。第１ゲート５１ｇの第１方向Ｄ１における位置は、第１ソース５１ｓの第１方向Ｄ１における位置と、第１ドレイン５１ｄの第１方向Ｄ１における位置と、の間にある。
【0029】
図５及び図６に示すように、第２ドレイン５２ｄから第２ソース５２ｓへの方向は、第１方向Ｄ１に沿う。第２ゲート５２ｇの第１方向Ｄ１における位置は、第２ドレイン５２ｄの第１方向Ｄ１における位置と、第２ソース５２ｓの第１方向Ｄ１における位置と、の間にある。
【0030】
図５に示すように、第１ソース５１ｓ、第１ドレイン５１ｄ、第１ゲート５１ｇ、第２ソース５２ｓ、第２ドレイン５２ｄ及び第２ゲート５２ｇは、第３方向Ｄ３に沿って延びる。第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２を含む平面と交差する。第３方向Ｄ３は、例えば、Ｙ軸方向である。
【0031】
図５に示すように、この例では、第１端子８１、第２端子８２及び第３端子８３は、第１基板面８０ｆに固定される。この例では、第１トランジスタ５１の第３方向Ｄ３における位置、及び、第２トランジスタ５２の第３方向Ｄ３における位置は、第１端子８１の第３方向Ｄ３における位置と、第２端子８２の第３方向Ｄ３における位置と、の間にある。第３端子８３の一部の第３方向Ｄ３における位置は、第１端子８１の第３方向Ｄ３における位置と、第１トランジスタ５１の第３方向Ｄ３における位置と、の間にある。第３端子８３の別の一部の第３方向Ｄ３における位置は、ダイオード５３の第３方向Ｄ３における位置と、第２トランジスタ５２の第３方向Ｄ３における位置と、の間にある。実施形態において、第１端子８１、第２端子８２及び第３端子８３の位置及び平面形状は、種々に変形可能である。
【0032】
図５及び図６に示すように、この例では、半導体装置１１０は、トランジスタ用基板５１Ｓｂを含む。例えば、トランジスタ用基板５１Ｓｂの上に、第１トランジスタ５１及び第２トランジスタ５２がマウントされる。トランジスタ用基板５１Ｓｂが、装置基板８０ｓに固定される。
【0033】
図８に示すように、第１トランジスタ５１は、第１トランジスタ半導体部材５１Ｍを含む。第２トランジスタ５２は、第２トランジスタ半導体部材５２Ｍを含む。第２トランジスタ半導体部材５２Ｍは、第１トランジスタ半導体部材５１Ｍと離れても良い。第２トランジスタ半導体部材５２Ｍは、第１トランジスタ半導体部材５１Ｍと連続しても良い。第１トランジスタ半導体部材５１Ｍは、１つの半導体チップである。第２トランジスタ半導体部材５２Ｍは、別の半導体チップである。第１トランジスタ半導体部材５１Ｍ、及び、第２トランジスタ半導体部材５２Ｍは、１つの半導体チップの異なる領域でも良い。
【0034】
後述するように、第１トランジスタ半導体部材５１Ｍ、及び、第２トランジスタ半導体部材５２Ｍは、ＧａＮを含んで良い。第１トランジスタ５１及び第２トランジスタ５２は、例えば、窒化物半導体を含む。
【0035】
図７に示すように、この例では、カソード５３ｃは、第１基板面８０ｆとアノード５３ａとの間にある。ダイオード５３は、ダイオード半導体部材５３Ｍを含む。ダイオード半導体部材５３Ｍは、シリコンを含む。ダイオード５３は、シリコンダイオードで良い。
【0036】
例えば、ダイオード５３は、ショットキーバリアダイオードで良い。ダイオード５３の耐圧は、第１トランジスタ５１の耐圧の１／５以下で良い。ダイオード５３の耐圧は、第１トランジスタ５１の耐圧の１／８以下でも良い。ダイオード５３の耐圧は、第２トランジスタ５２のしきい値電圧の絶対値以上である。目的とする動作が安定して得られる。
【0037】
図７に示すように、この例では、半導体装置１１０は、ダイオード用基板５３Ｓｂを含む。ダイオード用基板５３Ｓｂの上に、ダイオード５３がマウントされる。ダイオード用基板５３Ｓｂが、装置基板８０ｓに固定される。
【0038】
この例では、ダイオード用基板５３Ｓｂにダイオード用導電層５３Ｅが設けられる。カソード５３ｃは、ダイオード用導電層５３Ｅと電気的に接続される。
【0039】
図５及び図７に示すように、ダイオード用導電層５３Ｅと第２ソース５２ｓとが、第２ソース配線５２ｓＬにより電気的に接続される。図５及び図７に示すように、アノード５３ａが、アノード配線５３ａＬにより、第１端子８１と電気的に接続される。
【0040】
図５に示すように、第１ソース５１ｓが、第１ソース配線５１ｓＬにより、第１端子８１と電気的に接続される。図５に示すように、第１ゲート５１ｇが、第１ゲート配線５１ｇＬにより、第３端子８３と電気的に接続される。図５に示すように、第２ゲート５２ｇが、第２ゲート配線５２ｇＬにより、第３端子８３と電気的に接続される。図５に示すように、第１ドレイン５１ｄが、第１ドレイン配線５１ｄＬにより、第２端子８２と電気的に接続される。図５に示すように、第２ドレイン５２ｄが、第２ドレイン配線５２ｄＬにより、第２端子８２と電気的に接続される。
【0041】
図５に示すように、第１ゲート５１ｇと第１ドレイン５１ｄとの間の第１方向Ｄ１に沿う距離を第１距離Ｌｇｄ１とする。第２ゲート５２ｇと第２ドレイン５２ｄとの間の第１方向Ｄ１に沿う距離を第２距離Ｌｇｄ２とする。第１距離Ｌｇｄ１は、第２距離Ｌｇｄ２と実質的に同じであることが好ましい。例えば、第１距離Ｌｇｄ１は、第２距離Ｌｇｄ２の０．８倍以上１．２倍以下であることが好ましい。これにより、例えば、２つのトランジスタにおいて、耐圧が実質的に同じにできる。
【0042】
図５に示すように、第１ゲート５１ｇの、第１ドレイン５１ｄと対向する部分の第３方向Ｄ３に沿う長さを第１長さＷｇ１とする。第２ゲート５２ｇの、第２ドレイン５２ｄと対向する部分の第３方向Ｄ３に沿う長さを第２長さＷｇ２とする。第１長さＷｇ１は、第２長さＷｇ２と実質的に同じであることが好ましい。例えば、第１長さＷｇ１は、第２長さＷｇ２の０．８倍以上１．２倍以下であることが好ましい。これにより、例えば、２つのトランジスタにおいて、オン抵抗が実質的に同じになる。
【0043】
図５に示すように、第１トランジスタ５１において、複数の第１ソース５１ｓ、複数の第１ドレイン５１ｄ及び複数の第１ゲート５１ｇが設けられて良い。複数の第１ゲート５１ｇの１つの第１方向Ｄ１における位置は、複数の第１ソース５１ｓの１つの第１方向Ｄ１における位置と、複数の第１ドレイン５１ｄの１つの第１方向Ｄ１における位置と、の間にある。
【0044】
図５に示すように、第２トランジスタ５２において、複数の第２ソース５２ｓ、複数の第２ドレイン５２ｄ及び複数の第２ゲート５２ｇが設けられて良い。複数の第２ゲート５２ｇの１つの第１方向Ｄ１における位置は、複数の第２ソース５２ｓの１つの第１方向Ｄ１における位置と、複数の第２ドレイン５２ｄの１つの第１方向Ｄ１における位置と、の間にある。
【0045】
以下、第１トランジスタ５１及び第２トランジスタ５２の例について説明する。
図８は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図８は、図５のＡ１－Ａ２線の断面の一部に対応する。図８に示すように、第１トランジスタ５１は、第１半導体領域１１及び第２半導体領域１２を含む。第１トランジスタ５１は、第１トランジスタ基板５１Ｓを含んでも良い。第１トランジスタ基板５１Ｓは、例えば、シリコン基板、ＧａＮ基板、または、ＳｉＣ基板などで良い。第１半導体領域１１、第２半導体領域１２及び第１トランジスタ基板５１Ｓは、第１トランジスタ半導体部材５１Ｍに含まれる。第１トランジスタ基板５１Ｓの上に第１半導体領域１１が設けられる。第１半導体領域１１の上に第２半導体領域１２が設けられる。第１トランジスタ基板５１Ｓは、バッファ層などを含んでも良い。
図８は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図８は、図５のＡ１－Ａ２線の断面の一部に対応する。図８に示すように、第１トランジスタ５１は、第１半導体領域１１及び第２半導体領域１２を含む。第１トランジスタ５１は、第１トランジスタ基板５１Ｓを含んでも良い。第１トランジスタ基板５１Ｓは、例えば、シリコン基板、ＧａＮ基板、または、ＳｉＣ基板などで良い。第１半導体領域１１、第２半導体領域１２及び第１トランジスタ基板５１Ｓは、第１トランジスタ半導体部材５１Ｍに含まれる。第１トランジスタ基板５１Ｓの上に第１半導体領域１１が設けられる。第１半導体領域１１の上に第２半導体領域１２が設けられる。第１トランジスタ基板５１Ｓは、バッファ層などを含んでも良い。
【0046】
第１半導体領域１１は、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む。第１半導体領域１１は、例えば、ＧａＮを含む。組成比ｘ１は、例えば、０以上０．１以下である。
【0047】
第２半導体領域１２は、Ａｌｘ２Ｇａ１－ｘ２Ｎ（ｘ１＜ｘ２≦１）を含む。第２半導体領域１２は、ＡｌＧａＮを含む。組成比ｘ２は、例えば、０．１を超え、０．３５以下である。
【0048】
第１半導体領域１１は、第１部分領域１１ａ、第２部分領域１１ｂ、第３部分領域１１ｃ、第４部分領域１１ｄ及び第５部分領域１１ｅを含む。第１部分領域１１ａから第１ソース５１ｓへの方向は、第２方向Ｄ２に沿う。第２部分領域１１ｂから第１ドレイン５１ｄへの方向は、第２方向Ｄ２に沿う。第３部分領域１１ｃから第１ゲート５１ｇへの方向は、第２方向Ｄ２に沿う。
【0049】
第４部分領域１１ｄの第１方向Ｄ１に沿う位置は、第１部分領域１１ａの第１方向Ｄ１に沿う位置と、第３部分領域１１ｃの第１方向Ｄ１に沿う位置と、の間にある。第５部分領域１１ｅの第１方向Ｄ１に沿う位置は、第３部分領域１１ｃの第１方向Ｄ１に沿う位置と、第２部分領域１１ｂの第１方向Ｄ１に沿う位置と、の間にある。
【0050】
第２半導体領域１２は、第１半導体部分１２ａ及び第２半導体部分１２ｂを含む。第４部分領域１１ｄから第１半導体部分１２ａへの方向は、第２方向Ｄ２に沿う。第５部分領域１１ｅから第２半導体部分１２ｂへの方向は、第２方向Ｄ２に沿う。
【0051】
第１ゲート５１ｇの少なくとも一部は、第１方向Ｄ１において第１半導体部分１２ａと第２半導体部分１２ｂとの間にある。例えば、第１ゲート５１ｇの一部は、第１方向Ｄ１において第４部分領域１１ｄと第５部分領域１１ｅとの間にあっても良い。
【0052】
例えば、第４部分領域１１ｄ及び第５部分領域１１ｅにおいて、第２半導体領域１２と対向する部分にキャリア領域が形成される。キャリア領域は、例えば２次元電子ガスである。第１トランジスタ５１は、例えば、ノーマリオフ型のＨＥＭＴである。
【0053】
第１ソース５１ｓは、第１半導体部分１２ａと電気的に接続される。第１ドレイン５１ｄは、第２半導体部分１２ｂと電気的に接続される。
【0054】
図８に示すように、第１トランジスタ５１は、第１絶縁層４１を含む。第１絶縁層４１は、第１絶縁領域４１ａを含む。第１絶縁領域４１ａは、第３部分領域１１ｃと第１ゲート５１ｇとの間にある。第１絶縁領域４１ａは、例えば、ゲート絶縁膜として機能する。第１絶縁層４１は、例えば、シリコン及び酸素を含む。第１絶縁層４１は、例えば、ＳｉＯ２を含む。
【0055】
図８に示すように、第１トランジスタ５１は、第１窒化物部材３１を含んで良い。第１窒化物部材３１は、Ａｌｙ１Ｇａ１－ｙ１Ｎ（０＜ｙ１≦１）を含む。第１窒化物部材３１は、例えば、ＡｌＮを含んで良い。第１窒化物部材３１の一部は、第３部分領域１１ｃと第１絶縁領域４１ａとの間にある。第１窒化物部材３１の一部が第３部分領域１１ｃと第１絶縁領域４１ａとの間に設けられることで、例えば、より低いオン抵抗が得られる。第１窒化物部材３１の厚さは、例えば、０．１ｎｍ以上５ｎｍ以下で良い。
【0056】
図８に示すように、第１トランジスタ５１は、第１絶縁部材５１ｉをさらに含んで良い。第１絶縁部材５１ｉの一部は、第２方向Ｄ２において、第５部分領域１１ｅと、第１窒化物部材３１の別の一部と、の間にある。１つの例において、第１絶縁部材５１ｉは、シリコン及び窒素を含む。第１絶縁部材５１ｉは、ＳｉＮを含む。第１絶縁部材５１ｉが設けられることで、例えば、より高い耐圧が得られる。
【0057】
図８に示すように、第１トランジスタ５１において、第１ゲート配線層５１ｇａが設けられて良い。第１トランジスタ５１において、第１フィールドプレートｓＦＰ１、第２フィールドプレートｓＦＰ２及び第３フィールドプレートｓＦＰ３が設けられて良い。これらの導電部材は、層間絶縁層５８ａにより絶縁される。
【0058】
図８に示すように、この例では、第２トランジスタ５２は、第３半導体領域１３及び第４半導体領域１４を含む。第２トランジスタ５２は、第２トランジスタ基板５２Ｓを含んでも良い。第２トランジスタ基板５２Ｓは、例えば、シリコン基板、ＧａＮ基板、または、ＳｉＣ基板などで良い。第３半導体領域１３、第４半導体領域１４及び第２トランジスタ基板５２Ｓは、第２トランジスタ半導体部材５２Ｍに含まれる。第２トランジスタ基板５２Ｓの上に第３半導体領域１３が設けられる。第３半導体領域１３の上に第４半導体領域１４が設けられる。第２トランジスタ基板５２Ｓは、バッファ層などを含んでも良い。
【0059】
第３半導体領域１３は、Ａｌｘ３Ｇａ１－ｘ３Ｎ（０≦ｘ３＜１）を含む。第３半導体領域１３は、例えば、ＧａＮを含む。組成比ｘ３は、例えば、０以上０．１以下である。
【0060】
第４半導体領域１４は、Ａｌｘ４Ｇａ１－ｘ４Ｎ（ｘ３＜ｘ４≦１）を含む。第４半導体領域１４は、例えば、ＡｌＧａＮを含む。組成比ｘ４は、例えば，０．１を超え０．３５以下である。第４半導体領域１４の一部は、第３半導体領域１３と第２ゲート５２ｇとの間にある。
【0061】
第２トランジスタ５２は、第２絶縁部材５２ｉを含む。第２絶縁部材５２ｉは、第４半導体領域１４の上記の一部と、第２ゲート５２ｇと、の間にある。
【0062】
例えば、第３半導体領域１３において、第４半導体領域１４と対向する部分にキャリア領域が形成される。キャリア領域は、例えば２次元電子ガスである。第２トランジスタ５２は、例えば、ノーマリオン型のＨＥＭＴである。
【0063】
図８に示すように、第２トランジスタ５２において、第２ゲート配線層５２ｇａが設けられて良い。第２トランジスタ５２において、第４フィールドプレートｓＦＰ４、第５フィールドプレートｓＦＰ５及び第６フィールドプレートｓＦＰ６が設けられて良い。これらの導電部材は、層間絶縁層５８ｂにより絶縁される。
【0064】
図８に例示する半導体装置１１０の例において、第１トランジスタ５１は、１つの半導体チップである。第２トランジスタ５２は、別の１つの半導体チップである。
【0065】
以下に説明するように、第１トランジスタ５１及び第２トランジスタ５２は、１つの半導体チップに設けられて良い。
【0066】
（第２実施形態）
図９は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図９は、図１のＡ１－Ａ２線の断面の一部に対応する断面図である。図９に示すように、第２実施形態に係る半導体装置１２０において、第１トランジスタ５１及び第２トランジスタ５２が設けられる。半導体装置１２０においては、第１トランジスタ５１及び第２トランジスタ５２の構成は、半導体装置１１０における第１トランジスタ５１及び第２トランジスタ５２の構成と異なる。これを除く半導体装置１２０の構成は、半導体装置１１０の構成と同様で良い。
図９は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図９は、図１のＡ１－Ａ２線の断面の一部に対応する断面図である。図９に示すように、第２実施形態に係る半導体装置１２０において、第１トランジスタ５１及び第２トランジスタ５２が設けられる。半導体装置１２０においては、第１トランジスタ５１及び第２トランジスタ５２の構成は、半導体装置１１０における第１トランジスタ５１及び第２トランジスタ５２の構成と異なる。これを除く半導体装置１２０の構成は、半導体装置１１０の構成と同様で良い。
【0067】
半導体装置１２０において、第２トランジスタ５２に含まれる半導体部材は、第１トランジスタ５１に含まれる半導体部材と連続している。半導体装置１２０における第１トランジスタ５１の構成は、半導体装置１１０における第１トランジスタ５１の構成と同じである。以下、半導体装置１２０における第２トランジスタ５２の構成の例について説明する。
【0068】
図９に示すように、第１半導体領域１１は、第６部分領域１１ｆ、第７部分領域１１ｇ及び第８部分領域１１ｈを含む。第２部分領域１１ｂは、第１方向Ｄ１において、第５部分領域１１ｅと第７部分領域１１ｇとの間にある。第６部分領域１１ｆは、第２部分領域１１ｂと第７部分領域１１ｇとの間にある。第８部分領域１１ｈは、第６部分領域１１ｆと第７部分領域１１ｇとの間にある。
【0069】
第６部分領域１１ｆから第２ドレイン５２ｄへの方向は、第２方向Ｄ２に沿う。第７部分領域１１ｇから第２ソース５２ｓへの方向は、第２方向Ｄ２に沿う。第８部分領域１１ｈから第２ゲート５２ｇへの方向は、第２方向Ｄ２に沿う。
【0070】
第２半導体領域１２は、第３半導体部分１２ｃを含む。第３半導体部分１２ｃの少なくとも一部は、第８部分領域１１ｈと第２ゲート５２ｇとの間にある。
【0071】
図９に示すように、第２トランジスタ５２は、第２絶縁部材５２ｉを含む。第２絶縁部材５２ｉの一部は、第３半導体部分１２ｃと第２ゲート５２ｇとの間にある。第２絶縁部材５２ｉは、例えばゲート絶縁膜として機能する。
【0072】
１つの例において、第２絶縁部材５２ｉは、第１絶縁部材５１ｉに含まれる材料を含んでも良い。第２絶縁部材５２ｉとして、例えば、第１絶縁部材５１ｉとなる膜が用いられる。効率的な製造が可能である。第１絶縁部材５１ｉ及び第２絶縁部材５２ｉは、例えば、ＳｉＮを含む。
【0073】
図９に示すように、第１絶縁領域４１ａの第２方向Ｄ２に沿う厚さを第１厚さｔ１とする。第１厚さｔ１は、第１トランジスタ５１におけるゲート絶縁膜の実質的な厚さに対応する。第２絶縁部材５２ｉの第２方向Ｄ２に沿う厚さを第２厚さｔ２とする。第２厚さｔ２は、第２トランジスタ５２におけるゲート絶縁膜の厚さに対応する。
【0074】
例えば、第２厚さｔ２は、第１厚さｔ１よりも薄くて良い。例えば、第１絶縁領域４１ａがＳｉＯ２を含み、第２絶縁部材５２ｉがＳｉＮを含む場合、これらの材料において比誘電率に差がある。異なる厚さが適用されることで、例えば、第２トランジスタ５２のしきい値電圧が必要以上に高くなることが抑制できる。
【0075】
図９に示すように、第１半導体領域１１は、第９部分領域１１ｉを含んで良い。第９部分領域１１ｉの第１方向Ｄ１における位置は、第２ドレイン５２ｄの第１方向Ｄ１おける位置と、第２ゲート５２ｇの第１方向Ｄ１における位置と、の間にある。
【0076】
第２トランジスタ５２は、第２窒化物部材３２を含んで良い。第２窒化物部材３２は、Ａｌｙ２Ｇａ１－ｙ２Ｎ（０＜ｙ２≦１）を含む。第２窒化物部材３２は、例えば、ＡｌＮを含む。第２絶縁部材５２ｉの別の一部は、第３半導体部分１２ｃの一部と、第２窒化物部材３２と、の間にある。第３半導体部分１２ｃの一部は、第９部分領域１１ｉと第２絶縁部材５２ｉの上記の別の一部と、の間にある。
【0077】
（第３実施形態）
図１０は、第３実施形態に係る半導体装置を例示する模式的断面図である。
図１０は、図１のＡ１－Ａ２線の断面の一部に対応する断面図である。図１０に示すように、第３実施形態に係る半導体装置１３０において、第１トランジスタ５１及び第２トランジスタ５２が設けられる。半導体装置１３０においては、第１トランジスタ５１及び第２トランジスタ５２の構成は、半導体装置１２０における第１トランジスタ５１及び第２トランジスタ５２の構成と異なる。これを除く半導体装置１３０の構成は、半導体装置１２０の構成と同様で良い。
図１０は、第３実施形態に係る半導体装置を例示する模式的断面図である。
図１０は、図１のＡ１－Ａ２線の断面の一部に対応する断面図である。図１０に示すように、第３実施形態に係る半導体装置１３０において、第１トランジスタ５１及び第２トランジスタ５２が設けられる。半導体装置１３０においては、第１トランジスタ５１及び第２トランジスタ５２の構成は、半導体装置１２０における第１トランジスタ５１及び第２トランジスタ５２の構成と異なる。これを除く半導体装置１３０の構成は、半導体装置１２０の構成と同様で良い。
【0078】
半導体装置１３０においては、第１トランジスタ５１及び第２トランジスタ５２において、ドレインがシェアされる。半導体装置１３０における第１トランジスタ５１の構成は、半導体装置１１０にける第１トランジスタ５１の構成と同様で良い。
【0079】
図１０に示すように、半導体装置１３０において、第１半導体領域１１は、第６部分領域１１ｆ及び第７部分領域１１ｇを含む。第２部分領域１１ｂは、第１方向Ｄ１において、第５部分領域１１ｅと第６部分領域１１ｆとの間にある。第７部分領域１１ｇは、第２部分領域１１ｂと第６部分領域１１ｆとの間にある。第６部分領域１１ｆから第２ソース５２ｓへの方向は、第２方向Ｄ２に沿う。第７部分領域１１ｇから第２ゲート５２ｇへの方向は、第２方向Ｄ２に沿う。
【0080】
第２半導体領域１２は、第３半導体部分１２ｃを含む。第３半導体部分１２ｃの少なくとも一部は、第７部分領域１１ｇと第２ゲート５２ｇとの間にある。
【0081】
第２ドレイン５２ｄは、第１ドレイン５１ｄと連続する。第２ドレイン５２ｄと第１ドレイン５１ｄとの間の境界は不明確で良い。第１ドレイン５１ｄは、第１トランジスタ５１及び第２トランジスタ５２でシェアされる。
【0082】
（第４実施形態）
図１１は、第４実施形態に係る半導体装置を例示する模式的断面図である。
図１１は、図１のＢ１－Ｂ２線の断面の一部に対応する断面図である。図１１に示すように、第４実施形態に係る半導体装置１４０において、ダイオード５３が設けられる。半導体装置１４０においては、ダイオード５３の構成は、半導体装置１１０におけるダイオード５３の構成と異なる。これを除く半導体装置１４０の構成は、半導体装置１１０の構成と同様で良い。
図１１は、第４実施形態に係る半導体装置を例示する模式的断面図である。
図１１は、図１のＢ１－Ｂ２線の断面の一部に対応する断面図である。図１１に示すように、第４実施形態に係る半導体装置１４０において、ダイオード５３が設けられる。半導体装置１４０においては、ダイオード５３の構成は、半導体装置１１０におけるダイオード５３の構成と異なる。これを除く半導体装置１４０の構成は、半導体装置１１０の構成と同様で良い。
【0083】
図１１に示すように、半導体装置１４０は、装置基板８０ｓを含む。装置基板８０ｓは、第１基板面８０ｆを含む。ダイオード５３の、第１基板面８０ｆに対する位置は、固定される。半導体装置１４０において、アノード５３ａは、第１基板面８０ｆとカソード５３ｃとの間にある。
【0084】
半導体装置１４０は、ダイオード用基板５３Ｓｂを含む。ダイオード用基板５３Ｓｂの上に、ダイオード５３がマウントされる。ダイオード用基板５３Ｓｂが、装置基板８０ｓに固定される。ダイオード用基板５３Ｓｂにダイオード用導電層５３Ｅが設けられる。アノード５３ａは、ダイオード用導電層５３Ｅと電気的に接続される。ダイオード用導電層５３Ｅは、アノード配線５３ａＬにより第１端子８１と電気的に接続される。カソード５３ｃは、第２ソース配線５２ｓＬにより第２ソース５２ｓと電気的に接続される。
【0085】
半導体装置１４０におけるダイオード５３の構成は、半導体装置１２０及び半導体装置１３０に適用されて良い。
【0086】
（第５実施形態）
図１２は、第５実施形態に係る半導体装置を例示する模式的平面図である。
図１２に示すように、第５実施形態に係る半導体装置１５０は、複数の第１トランジスタ５１及び複数の第２トランジスタ５２を含む。複数の第１トランジスタ５１の１つと、複数の第１トランジスタ５１の１つと、の間に、複数の第２トランジスタ５２の１つがある。複数の第２トランジスタ５２の１つと、複数の第２トランジスタ５２の１つと、の間に、複数の第１トランジスタ５１の１つがある。
図１２は、第５実施形態に係る半導体装置を例示する模式的平面図である。
図１２に示すように、第５実施形態に係る半導体装置１５０は、複数の第１トランジスタ５１及び複数の第２トランジスタ５２を含む。複数の第１トランジスタ５１の１つと、複数の第１トランジスタ５１の１つと、の間に、複数の第２トランジスタ５２の１つがある。複数の第２トランジスタ５２の１つと、複数の第２トランジスタ５２の１つと、の間に、複数の第１トランジスタ５１の１つがある。
【0087】
複数の第１トランジスタ５１のそれぞれの第１ソース５１ｓが、第１端子８１（図１参照）に電気的に接続される。複数の第１トランジスタ５１のそれぞれの第１ゲート５１ｇが、第３端子８３（図１参照）に電気的に接続される。複数の第１トランジスタ５１のそれぞれの第１ドレイン５１ｄが、第２端子８２（図１参照）に電気的に接続される。
【0088】
複数の第２トランジスタ５２のそれぞれの第２ソース５２ｓが、カソード５３ｃ（図１参照）に電気的に接続される。複数の第２トランジスタ５２のそれぞれの第２ゲート５２ｇが、第１端子８１（図１参照）に電気的に接続される。複数の第２トランジスタ５２のそれぞれの第２ドレイン５２ｄが、第２端子８２（図１参照）に電気的に接続される。
【0089】
半導体装置１５０においては、ノーマリオフ型の第１トランジスタ５１と、ノーマリオン型の第２トランジスタ５２と、が、交互に並ぶ。スイッチングの際に、オン電流と、環流電流と、が、これらのトランジスタを効率的に流れる。例えば、第１トランジスタ５１及び第２トランジスタ５２がドレイン電極を共有する。これにより、実効的な配線抵抗が低くなる。より損失を低減できる。
【0090】
実施形態において、長さ及び厚さに関する情報は電子顕微鏡観察などにより得られる。材料の組成に関する情報は、ＳＩＭＳ（Secondary Ion Mass Spectrometry）またはＥＤＸ（Energy dispersive X-ray spectroscopy）などにより得られる。
実施形態は、以下の構成（例えば技術案）を含んで良い。
（構成１）
第１端子と、
第２端子と、
第３端子と、
ノーマリオフの第１トランジスタであって、前記第１トランジスタは、第１ソース、第１ドレイン及び第１ゲートを含み、前記第１ソースは、前記第１端子と電気的に接続され、前記第１ドレインは、前記第２端子と電気的に接続され、前記第１ゲートは、前記第３端子と電気的に接続された、前記第１トランジスタと、
ノーマリオンの第２トランジスタであって、前記第２トランジスタは、第２ソース、第２ドレイン及び第２ゲートを含み、前記第２ドレインは、前記第２端子と電気的に接続され、前記第２ゲートは、前記第１端子と電気的に接続された、前記第２トランジスタと、
ダイオードであって、前記ダイオードは、アノード及びカソードを含み、前記アノードは、前記第１端子と電気的に接続され、前記カソードは、前記第２ソースと電気的に接続された、前記ダイオードと、
を備えた半導体装置。
（構成２）
第１基板面を含む装置基板をさらに備え、
前記第１トランジスタ、前記第２トランジスタ及び前記ダイオードの、前記第１基板面に対する位置は、固定され、
前記第１トランジスタから前記第２トランジスタへの第１方向は、前記第１基板面に沿い、
前記ダイオードから前記第２トランジスタの少なくとも一部への方向は、前記第１基板面に沿い、前記第１方向と交差した、構成１に記載の半導体装置。
（構成３）
第１基板面を含む装置基板をさらに備え、
前記ダイオードの、前記第１基板面に対する位置は、固定され、
前記カソードは、前記第１基板面と前記アノードとの間にある、構成１に記載の半導体装置。
（構成４）
第１基板面を含む装置基板をさらに備え、
前記ダイオードの、前記第１基板面に対する位置は、固定され、
前記アノードは、前記第１基板面と前記カソードとの間にある、構成１に記載の半導体装置。
（構成５）
前記第１基板面から前記第１トランジスタへの第２方向は、前記第１方向と交差し、
前記第１基板面から前記第２トランジスタへの方向は、前記第２方向に沿い、
前記第１ソースから前記第１ドレインへの方向は、前記第１方向に沿い、
前記第１ゲートの前記第１方向における位置は、前記第１ソースの前記第１方向における位置と、前記第１ドレインの前記第１方向における位置と、の間にあり、
前記第２ドレインから前記第２ソースへの方向は、前記第１方向に沿い、
前記第２ゲートの前記第１方向における位置は、前記第２ドレインの前記第１方向における位置と、前記第２ソースの前記第１方向における位置と、の間にあり、
前記第１ソース、前記第１ドレイン、前記第１ゲート、前記第２ソース、前記第２ドレイン及び前記第２ゲートは、第３方向に沿い、
前記第３方向は、前記第１方向及び前記第２方向を含む平面と交差した、構成２に記載の半導体装置。
（構成６）
前記第１ゲートと前記第１ドレインとの間の前記第１方向に沿う第１距離は、前記第２ゲートと前記第２ドレインとの間の前記第１方向に沿う第２距離の０．８倍以上１．２倍以下である、構成５に記載の半導体装置。
（構成７）
前記第１ゲートの、前記第１ドレインと対向する部分の前記第３方向に沿う第１長さは、前記第２ゲートの、前記第２ドレインと対向する部分の前記第３方向に沿う第２長さの０．８倍以上１．２倍以下である、構成５または６に記載の半導体装置。
（構成８）
前記第１トランジスタは、
Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体領域と、
Ａｌｘ２Ｇａ１－ｘ２Ｎ（ｘ１＜ｘ２≦１）を含む第２半導体領域と、
を含み、
前記第１半導体領域は、第１部分領域、第２部分領域、第３部分領域、第４部分領域及び第５部分領域を含み、
前記第１部分領域から前記第１ソースへの方向は、前記第２方向に沿い、
前記第２部分領域から前記第１ドレインへの方向は、前記第２方向に沿い、
前記第３部分領域から前記第１ゲートへの方向は、前記第２方向に沿い、
前記第４部分領域の前記第１方向に沿う位置は、前記第１部分領域の前記第１方向に沿う位置と、前記第３部分領域の前記第１方向に沿う位置と、の間にあり、
前記第５部分領域の前記第１方向に沿う位置は、前記第３部分領域の前記第１方向に沿う前記位置と、前記第２部分領域の前記第１方向に沿う位置と、の間にあり、
前記第２半導体領域は、第１半導体部分及び第２半導体部分を含み、
前記第４部分領域から前記第１半導体部分への方向は、前記第２方向に沿い、
前記第５部分領域から前記第２半導体部分への方向は、前記第２方向に沿い、
前記第１ゲートの少なくとも一部は、前記第１方向において前記第１半導体部分と前記第２半導体部分との間にある、構成５～７のいずれか１つに記載の半導体装置。
（構成９）
前記第１トランジスタは、第１絶縁領域を含む第１絶縁層をさらに含み、
前記第１絶縁領域は、前記第３部分領域と前記第１ゲートとの間にある、構成８に記載の半導体装置。
（構成１０）
前記第１トランジスタは、Ａｌｙ１Ｇａ１－ｙ１Ｎ（０＜ｙ１≦１）を含む第１窒化物部材をさらに含み、
前記第１窒化物部材の一部は、前記第３部分領域と前記第１絶縁領域との間にある、構成９に記載の半導体装置。
（構成１１）
前記第１トランジスタは、第１絶縁部材をさらに含み、
前記第１絶縁部材の一部は、前記第５部分領域と、前記第１窒化物部材の別の一部と、の間にある、構成１０に記載の半導体装置。
（構成１２）
前記第１半導体領域は、第６部分領域、第７部分領域及び第８部分領域を含み、
前記第２部分領域は、前記第１方向において、前記第５部分領域と前記第７部分領域との間にあり、
前記第６部分領域は、前記第２部分領域と前記第７部分領域との間にあり、
前記第８部分領域は、前記第６部分領域と前記第７部分領域との間にあり、
前記第６部分領域から前記第２ドレインへの方向は、前記第２方向に沿い、
前記第７部分領域から前記第２ソースへの方向は、前記第２方向に沿い、
前記第８部分領域から前記第２ゲートへの方向は、前記第２方向に沿い、
前記第２半導体領域は、第３半導体部分を含み、
前記第３半導体部分は、前記第８部分領域と前記第２ゲートとの間にある、構成１１に記載の半導体装置。
（構成１３）
前記第２トランジスタは、第２絶縁部材をさらに含み、
前記第２絶縁部材の一部は、前記第３半導体部分の少なくとも一部と前記第２ゲートとの間にあり、
前記第２絶縁部材は、前記第１絶縁部材に含まれる材料を含む、構成１２に記載の半導体装置。
（構成１４）
前記第２絶縁部材の前記第２方向に沿う第２厚さは、前記第１絶縁領域の前記第２方向に沿う第１厚さよりも薄い、構成１３に記載の半導体装置。
（構成１５）
前記第２トランジスタは、Ａｌｙ２Ｇａ１－ｙ２Ｎ（０＜ｙ２≦１）を含む第２窒化物部材をさらに含み、
前記第２絶縁部材の別の一部は、前記第３半導体部分の一部と前記第２窒化物部材との間にある、構成１４に記載の半導体装置。
（構成１６）
前記第１半導体領域は、第６部分領域及び第７部分領域を含み、
前記第２部分領域は、前記第１方向において、前記第５部分領域と前記第６部分領域との間にあり、
前記第７部分領域は、前記第２部分領域と前記第６部分領域との間にあり、
前記第６部分領域から前記第２ソースへの方向は、前記第２方向に沿い、
前記第７部分領域から前記第２ゲートへの方向は、前記第２方向に沿い、
前記第２半導体領域は、第３半導体部分を含み、
前記第３半導体部分の少なくとも一部は、前記第７部分領域と前記第２ゲートとの間にあり、
前記第２ドレインは、前記第１ドレインと連続し、
前記第１ドレインは、前記第１トランジスタ及び前記第２トランジスタでシェアされる、構成１１に記載の半導体装置。
（構成１７）
前記第２トランジスタは、
Ａｌｘ３Ｇａ１－ｘ３Ｎ（０≦ｘ３＜１）を含む第３半導体領域と、
Ａｌｘ４Ｇａ１－ｘ４Ｎ（ｘ３＜ｘ４≦１）を含む第４半導体領域と、
第２絶縁部材と、
を含み、
前記第４半導体領域の一部は、前記第３半導体領域と前記第２ゲートとの間にあり、
前記第２絶縁部材は、前記第４半導体領域の前記一部と前記第２ゲートとの間にある、構成５～７のいずれか１つに記載の半導体装置。
（構成１８）
前記ダイオードは、ダイオード半導体部材を含み、
前記ダイオード半導体部材は、シリコンを含む構成１に記載の半導体装置。
（構成１９）
前記ダイオードは、ショットキーバリアダイオードであり、
前記ダイオードの耐圧は、前記第１トランジスタの耐圧の１／５以下であり、前記第２トランジスタのしきい値電圧の絶対値以上である、構成１に記載の半導体装置。
（構成２０）
複数の前記第１トランジスタと、複数の前記第２トランジスタと、が設けられ、
前記複数の第２トランジスタの１つは、前記複数の第１トランジスタの１つと、前記複数の第１トランジスタの別の１つと、の間にあり、
前記複数の第１トランジスタの前記１つは、前記複数の第２トランジスタの前記１つと、前記複数の第２トランジスタの別の１つと、の間にある、構成１に記載の半導体装置。
実施形態は、以下の構成（例えば技術案）を含んで良い。
（構成１）
第１端子と、
第２端子と、
第３端子と、
ノーマリオフの第１トランジスタであって、前記第１トランジスタは、第１ソース、第１ドレイン及び第１ゲートを含み、前記第１ソースは、前記第１端子と電気的に接続され、前記第１ドレインは、前記第２端子と電気的に接続され、前記第１ゲートは、前記第３端子と電気的に接続された、前記第１トランジスタと、
ノーマリオンの第２トランジスタであって、前記第２トランジスタは、第２ソース、第２ドレイン及び第２ゲートを含み、前記第２ドレインは、前記第２端子と電気的に接続され、前記第２ゲートは、前記第１端子と電気的に接続された、前記第２トランジスタと、
ダイオードであって、前記ダイオードは、アノード及びカソードを含み、前記アノードは、前記第１端子と電気的に接続され、前記カソードは、前記第２ソースと電気的に接続された、前記ダイオードと、
を備えた半導体装置。
（構成２）
第１基板面を含む装置基板をさらに備え、
前記第１トランジスタ、前記第２トランジスタ及び前記ダイオードの、前記第１基板面に対する位置は、固定され、
前記第１トランジスタから前記第２トランジスタへの第１方向は、前記第１基板面に沿い、
前記ダイオードから前記第２トランジスタの少なくとも一部への方向は、前記第１基板面に沿い、前記第１方向と交差した、構成１に記載の半導体装置。
（構成３）
第１基板面を含む装置基板をさらに備え、
前記ダイオードの、前記第１基板面に対する位置は、固定され、
前記カソードは、前記第１基板面と前記アノードとの間にある、構成１に記載の半導体装置。
（構成４）
第１基板面を含む装置基板をさらに備え、
前記ダイオードの、前記第１基板面に対する位置は、固定され、
前記アノードは、前記第１基板面と前記カソードとの間にある、構成１に記載の半導体装置。
（構成５）
前記第１基板面から前記第１トランジスタへの第２方向は、前記第１方向と交差し、
前記第１基板面から前記第２トランジスタへの方向は、前記第２方向に沿い、
前記第１ソースから前記第１ドレインへの方向は、前記第１方向に沿い、
前記第１ゲートの前記第１方向における位置は、前記第１ソースの前記第１方向における位置と、前記第１ドレインの前記第１方向における位置と、の間にあり、
前記第２ドレインから前記第２ソースへの方向は、前記第１方向に沿い、
前記第２ゲートの前記第１方向における位置は、前記第２ドレインの前記第１方向における位置と、前記第２ソースの前記第１方向における位置と、の間にあり、
前記第１ソース、前記第１ドレイン、前記第１ゲート、前記第２ソース、前記第２ドレイン及び前記第２ゲートは、第３方向に沿い、
前記第３方向は、前記第１方向及び前記第２方向を含む平面と交差した、構成２に記載の半導体装置。
（構成６）
前記第１ゲートと前記第１ドレインとの間の前記第１方向に沿う第１距離は、前記第２ゲートと前記第２ドレインとの間の前記第１方向に沿う第２距離の０．８倍以上１．２倍以下である、構成５に記載の半導体装置。
（構成７）
前記第１ゲートの、前記第１ドレインと対向する部分の前記第３方向に沿う第１長さは、前記第２ゲートの、前記第２ドレインと対向する部分の前記第３方向に沿う第２長さの０．８倍以上１．２倍以下である、構成５または６に記載の半導体装置。
（構成８）
前記第１トランジスタは、
Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体領域と、
Ａｌｘ２Ｇａ１－ｘ２Ｎ（ｘ１＜ｘ２≦１）を含む第２半導体領域と、
を含み、
前記第１半導体領域は、第１部分領域、第２部分領域、第３部分領域、第４部分領域及び第５部分領域を含み、
前記第１部分領域から前記第１ソースへの方向は、前記第２方向に沿い、
前記第２部分領域から前記第１ドレインへの方向は、前記第２方向に沿い、
前記第３部分領域から前記第１ゲートへの方向は、前記第２方向に沿い、
前記第４部分領域の前記第１方向に沿う位置は、前記第１部分領域の前記第１方向に沿う位置と、前記第３部分領域の前記第１方向に沿う位置と、の間にあり、
前記第５部分領域の前記第１方向に沿う位置は、前記第３部分領域の前記第１方向に沿う前記位置と、前記第２部分領域の前記第１方向に沿う位置と、の間にあり、
前記第２半導体領域は、第１半導体部分及び第２半導体部分を含み、
前記第４部分領域から前記第１半導体部分への方向は、前記第２方向に沿い、
前記第５部分領域から前記第２半導体部分への方向は、前記第２方向に沿い、
前記第１ゲートの少なくとも一部は、前記第１方向において前記第１半導体部分と前記第２半導体部分との間にある、構成５～７のいずれか１つに記載の半導体装置。
（構成９）
前記第１トランジスタは、第１絶縁領域を含む第１絶縁層をさらに含み、
前記第１絶縁領域は、前記第３部分領域と前記第１ゲートとの間にある、構成８に記載の半導体装置。
（構成１０）
前記第１トランジスタは、Ａｌｙ１Ｇａ１－ｙ１Ｎ（０＜ｙ１≦１）を含む第１窒化物部材をさらに含み、
前記第１窒化物部材の一部は、前記第３部分領域と前記第１絶縁領域との間にある、構成９に記載の半導体装置。
（構成１１）
前記第１トランジスタは、第１絶縁部材をさらに含み、
前記第１絶縁部材の一部は、前記第５部分領域と、前記第１窒化物部材の別の一部と、の間にある、構成１０に記載の半導体装置。
（構成１２）
前記第１半導体領域は、第６部分領域、第７部分領域及び第８部分領域を含み、
前記第２部分領域は、前記第１方向において、前記第５部分領域と前記第７部分領域との間にあり、
前記第６部分領域は、前記第２部分領域と前記第７部分領域との間にあり、
前記第８部分領域は、前記第６部分領域と前記第７部分領域との間にあり、
前記第６部分領域から前記第２ドレインへの方向は、前記第２方向に沿い、
前記第７部分領域から前記第２ソースへの方向は、前記第２方向に沿い、
前記第８部分領域から前記第２ゲートへの方向は、前記第２方向に沿い、
前記第２半導体領域は、第３半導体部分を含み、
前記第３半導体部分は、前記第８部分領域と前記第２ゲートとの間にある、構成１１に記載の半導体装置。
（構成１３）
前記第２トランジスタは、第２絶縁部材をさらに含み、
前記第２絶縁部材の一部は、前記第３半導体部分の少なくとも一部と前記第２ゲートとの間にあり、
前記第２絶縁部材は、前記第１絶縁部材に含まれる材料を含む、構成１２に記載の半導体装置。
（構成１４）
前記第２絶縁部材の前記第２方向に沿う第２厚さは、前記第１絶縁領域の前記第２方向に沿う第１厚さよりも薄い、構成１３に記載の半導体装置。
（構成１５）
前記第２トランジスタは、Ａｌｙ２Ｇａ１－ｙ２Ｎ（０＜ｙ２≦１）を含む第２窒化物部材をさらに含み、
前記第２絶縁部材の別の一部は、前記第３半導体部分の一部と前記第２窒化物部材との間にある、構成１４に記載の半導体装置。
（構成１６）
前記第１半導体領域は、第６部分領域及び第７部分領域を含み、
前記第２部分領域は、前記第１方向において、前記第５部分領域と前記第６部分領域との間にあり、
前記第７部分領域は、前記第２部分領域と前記第６部分領域との間にあり、
前記第６部分領域から前記第２ソースへの方向は、前記第２方向に沿い、
前記第７部分領域から前記第２ゲートへの方向は、前記第２方向に沿い、
前記第２半導体領域は、第３半導体部分を含み、
前記第３半導体部分の少なくとも一部は、前記第７部分領域と前記第２ゲートとの間にあり、
前記第２ドレインは、前記第１ドレインと連続し、
前記第１ドレインは、前記第１トランジスタ及び前記第２トランジスタでシェアされる、構成１１に記載の半導体装置。
（構成１７）
前記第２トランジスタは、
Ａｌｘ３Ｇａ１－ｘ３Ｎ（０≦ｘ３＜１）を含む第３半導体領域と、
Ａｌｘ４Ｇａ１－ｘ４Ｎ（ｘ３＜ｘ４≦１）を含む第４半導体領域と、
第２絶縁部材と、
を含み、
前記第４半導体領域の一部は、前記第３半導体領域と前記第２ゲートとの間にあり、
前記第２絶縁部材は、前記第４半導体領域の前記一部と前記第２ゲートとの間にある、構成５～７のいずれか１つに記載の半導体装置。
（構成１８）
前記ダイオードは、ダイオード半導体部材を含み、
前記ダイオード半導体部材は、シリコンを含む構成１に記載の半導体装置。
（構成１９）
前記ダイオードは、ショットキーバリアダイオードであり、
前記ダイオードの耐圧は、前記第１トランジスタの耐圧の１／５以下であり、前記第２トランジスタのしきい値電圧の絶対値以上である、構成１に記載の半導体装置。
（構成２０）
複数の前記第１トランジスタと、複数の前記第２トランジスタと、が設けられ、
前記複数の第２トランジスタの１つは、前記複数の第１トランジスタの１つと、前記複数の第１トランジスタの別の１つと、の間にあり、
前記複数の第１トランジスタの前記１つは、前記複数の第２トランジスタの前記１つと、前記複数の第２トランジスタの別の１つと、の間にある、構成１に記載の半導体装置。
【0091】
実施形態によれば、特性を向上できる半導体装置を提供できる。
【0092】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる、端子、トランジスタ、ダイオード、半導体領域、及び絶縁部材などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【0093】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【0094】
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【0095】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【0096】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0097】
１１～１４：第１～第４半導体領域、 １１ａ～１１ｉ：第１～第９部分領域、 １２ａ～１２ｃ：第１～第３半導体部分、 ３１、３２：第１、第２窒化物部材、 ４１：第１絶縁層、 ４１ａ：第１絶縁領域、 ５１、５２：第１、第２トランジスタ、 ５１Ｍ、５２Ｍ：第１、第２トランジスタ半導体部材、 ５１Ｓ、５２Ｓ：第１、第２トランジスタ基板、 ５１Ｓｂ：トランジスタ用基板、 ５１ｄ、５２ｄ：第１、第２ドレイン、 ５１ｄＬ、５２ｄＬ：第１、第２ドレイン配線、 ５１ｇ、５２ｇ：第１、第２ゲート、 ５１ｇＬ、５２ｇＬ：第１、第２ゲート配線、 ５１ｇａ、５２ｇａ：第１、第２ゲート配線層、 ５１ｉ、５２ｉ：第１、第２絶縁部材、 ５１ｓ、５２ｓ：第１、第２ソース、 ５１ｓＬ、５２ｓＬ：第１、第２ソース配線、 ５３：ダイオード、 ５３Ｅ：ダイオード用導電層、 ５３Ｍ：ダイオード半導体部材、 ５３Ｓｂ：ダイオード用基板、 ５３ａ：アノード、 ５３ａＬ：アノード配線、 ５３ｃ：カソード、 ５８ａ、５８ｂ：層間絶縁層、 ８０ｆ：第１基板面、 ８０ｓ：装置基板、 ８１～８３：第１～第３端子、 １１０、１１９、１２０、１３０、１４０、１５０：半導体装置、 Ｄ１～Ｄ３：第１～第３方向、 Ｉ１、Ｉ２：第１、第２電流、 Ｉｄ：ドレイン電流、 Ｌｇｄ１、Ｌｇｄ２：第１、第２距離、 ＳＴ１、ＳＴ２：第１、第２状態、 Ｖｏｆｆ：オフ電圧、 Ｖｏｎ：オン電圧、 Ｖｓｄ：ソースドレイン電圧、 Ｖｔｈ１、Ｖｔｈ２：しきい値電圧、 Ｗｇ１、Ｗｇ２：第１、第２長さ、 ｓＦＰ１～ｓＦＰ６：第１～第６フィールドプレート、 ｔ１、ｔ２：第１、第２厚さ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】