特許 7755820 スケーラブルなピクセルサイズの画像センサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-10-08

(45)【発行日】2025-10-17

(54)【発明の名称】スケーラブルなピクセルサイズの画像センサ

(51)【国際特許分類】

   H04N 25/77 20230101AFI20251009BHJP

   H04N 25/771 20230101ALI20251009BHJP

   H04N 25/778 20230101ALI20251009BHJP

   H04N 25/42 20230101ALI20251009BHJP

【ＦＩ】

H04N25/77

H04N25/771

H04N25/778

H04N25/42

【請求項の数】 25

(21)【出願番号】P 2022526747

(86)(22)【出願日】2020-11-20

(65)【公表番号】

(43)【公表日】2023-01-24

(86)【国際出願番号】 US2020061664

(87)【国際公開番号】W WO2021102366

(87)【国際公開日】2021-05-27

【審査請求日】2023-05-24

(31)【優先権主張番号】62/938,203

(32)【優先日】2019-11-20

(33)【優先権主張国・地域又は機関】US

【前置審査】

(73)【特許権者】

【識別番号】521013518

【氏名又は名称】ギガジョット テクノロジー，インコーポレイテッド

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100139712

【弁理士】

【氏名又は名称】那須 威夫

(74)【代理人】

【識別番号】100121979

【弁理士】

【氏名又は名称】岩崎 吉信

(72)【発明者】

【氏名】マ，ジャジュ

(72)【発明者】

【氏名】グイダッシュ，マイケル

【審査官】櫃本 研太郎

(56)【参考文献】

【文献】特開２０１５－２３１０４６（ＪＰ，Ａ）

【文献】特開２０１５－２１１２５７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／００７８３６８（ＵＳ，Ａ１）

【文献】国際公開第２０１９／１４６３１６（ＷＯ，Ａ１）

【文献】特開２０１８－１８６３９８（ＪＰ，Ａ）

【文献】米国特許出願公開第２００８／００６２２９０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１０／０２２５７９５（ＵＳ，Ａ１）

【文献】国際公開第２０１９／００９２１３（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ５／３０－５／３３、２３／１１

２３／２０－２３／３０、２５／００

２５／２０－２５／６１、

２５／６１５－２５／７９

Ｈ１０Ｄ ４４／００－４４／４５

Ｈ１０Ｆ ３９／００－３９／１８、３９／９５

Ｈ１０Ｋ ３９／３０－３９／３８

(57)【特許請求の範囲】

【請求項1】

複数の光検出素子と、
複数の読み出し回路であって、各々が
フローティング拡散ノードと、
前記フローティング拡散ノードと前記光検出素子の一つとの間に結合された第１トランスファゲートと、
前記フローティング拡散ノードに結合されたゲート端子を有する増幅器トランジスタとを備える複数の読み出し回路と、
共有リセットノードと、
前記共有リセットノードとリセット電圧源との間に結合されたリセットトランジスタと、
前記共有リセットノードと前記読み出し回路の各１つの前記フローティング拡散ノードとの間に各々が結合された複数のビニングトランジスタと、
前記共有リセットノードと前記リセットトランジスタとの間に結合された利得制御トランジスタと、
前記利得制御トランジスタと前記リセットトランジスタとの間に結合された容量性素子と、を備える集積回路ピクセルであって、
前記ビニングトランジスタの選択的活性化は、前記集積回路ピクセルのピクセルサイズを制御する、集積回路ピクセル。

【請求項2】

前記読み出し回路の各々が４つの前記光検出素子の各組に結合するように、前記複数の読み出し回路の各々が、前記読み出し回路の前記フローティング拡散ノードと前記光検出素子のそれぞれ１つとの間に各々結合する３つの追加トランスファゲートを備え、
４つの光検出素子の各組が、前記４つの光検出素子の組内の個々の光検出素子のアスペクト比と名目上一致する集団的なアスペクト比を有する、請求項１に記載の集積回路ピクセル。

【請求項3】

前記複数の読み出し回路は、前記４つの光検出素子の４組にそれぞれ結合された４つの読み出し回路を含み、
前記４つの光検出素子の４組が、前記４つの光検出素子の各組のアスペクト比と名目上一致する集団的なアスペクト比を有する、請求項２に記載の集積回路ピクセル。

【請求項4】

前記リセット電圧源を介して前記共有リセットノードを充電するために、前記リセットトランジスタと前記利得制御トランジスタの両方が、ドレインからソースへの導通状態にされなければならないため、前記利得制御トランジスタが前記共有リセットノードと前記リセットトランジスタとの間に結合されている、請求項１に記載の集積回路ピクセル。

【請求項5】

請求項１に記載の集積回路ピクセルを備え、
多相読み出し操作の連続する第１、第２及び第３相の間中、第１、第２及び第３トランスファゲートパルスを前記第１トランスファゲートのゲート端子においてそれぞれアサートし、前記第１、第２及び第３トランスファゲートパルスの各々は前記光検出素子の１つから前記フローティング拡散ノードへの光電荷移動を可能にするものであり、
前記多相読み出し操作の前記第１相の間、前記ビニングトランジスタと前記利得制御トランジスタを非導通状態に維持して、前記第１トランスファゲートパルスによって可能となった前記光電荷移動の第１変換利得を実現し、
前記ビニングトランジスタの少なくとも１つを導通状態に切り替え、前記多相読み出し操作の前記第２相の間、前記利得制御トランジスタを前記非導通状態に維持して、前記第２トランスファゲートパルスによって可能になった前記光電荷移動のための第２変換利得を実現し、前記第２変換利得は前記第１変換利得よりも低いものとし、
前記多相読み出し操作の前記第３相の間前記ビニングトランジスタの少なくとも１つが前記導通状態にある間、前記利得制御トランジスタを前記導通状態に切り替え、前記第３トランスファゲートパルスによって可能になった前記光電荷移動のための第３変換利得を実現し、前記第３変換利得は前記第２変換利得よりも低いものとする、制御信号発生器を更に備える集積回路画像センサ。

【請求項6】

請求項１に記載の集積回路ピクセルを備え、
多相読み出し操作の連続する第１及び第２相の間中、第１及び第２トランスファゲートパルスを前記第１トランスファゲートのゲート端子においてそれぞれアサートし、前記第１及び第２トランスファゲートパルスの各々は前記光検出素子の１つから前記フローティング拡散ノードへの光電荷移動を可能にするものであり、
前記多相読み出し操作の前記第１相の間中、前記ビニングトランジスタを非導通状態に維持して、前記第１トランスファゲートパルスによって可能となった前記光電荷移動の第１変換利得を実現し、
前記多相読み出し操作の前記第２相の間中、前記ビニングトランジスタの少なくとも１つを導通状態に切り替え、前記第２トランスファゲートパルスによって可能になった前記光電荷移動のための第２変換利得を実現し、前記第２変換利得は前記第１変換利得よりも低いものとする、制御信号発生器を更に備える集積回路画像センサ。

【請求項7】

前記制御信号発生器が、前記多相読み出し操作の前記第１及び第２相に先行する各第１及び第２間隔の各々の間に、前記リセットトランジスタ上の制御パルス及び前記ビニングトランジスタの少なくとも１つ上の制御パルスを更にアサートして、前記リセット電圧源を前記読み出し回路の少なくとも１つの前記フローティング拡散ノードに結合する、請求項６に記載の集積回路画像センサ。

【請求項8】

前記制御信号発生器が制御信号を出力して、露光間隔内の時間差オフセットで前記複数の光検出素子をリセットする、請求項６に記載の集積回路画像センサ。

【請求項9】

請求項１に記載の集積回路ピクセルを備え、
前記光検出素子のそれぞれのサブセット上に配置され、モザイクカラーパターンに構成されたそれぞれのカラーフィルター要素を有するカラーフィルター配列を更に備える、集積回路画像センサ。

【請求項10】

前記光検出素子の各々の上に配置されたそれぞれのマイクロレンズ素子を有するマイクロレンズ配列を更に備える、請求項９に記載の集積回路画像センサ。

【請求項11】

前記複数の読み出し回路の各々がそれぞれの出力ラインに結合されている、請求項１に記載の集積回路ピクセル。

【請求項12】

複数の光検出素子、共有リセットノード、複数のフローティング拡散ノード、前記フローティング拡散ノードにそれぞれ結合された複数の読み出し回路、及び前記共有リセットノードと前記フローティング拡散ノードのそれぞれとの間に結合された複数のビニングトランジスタを備える集積回路ピクセル内の操作方法であり、
リセット間隔に渡ってリセットトランジスタを導通状態に切り替え、前記共有リセットノードをリセット電圧源に結合させることと、
前記リセット間隔中に前記ビニングトランジスタを導通状態に切り替え、前記リセット電圧源によって前記フローティング拡散ノードの各々がリセット電位に充電されるように、前記フローティング拡散ノードのそれぞれを前記共有リセットノードに結合することと、
読み出し期間中に、前記ビニングトランジスタと共同して、前記共有リセットノードと前記リセットトランジスタとの間に結合された利得制御トランジスタを切り替え、前記複数の光検出素子からの所定の光電荷移動に複数の異なる変換利得を適用することと、を含む方法であって、
前記ビニングトランジスタの選択的活性化は、前記集積回路ピクセルのピクセルサイズを制御する、方法。

【請求項13】

前記読み出し回路の１つを介して、それぞれの前記フローティング拡散ノードの前記リセット電位に対応する第１の出力信号を生成することを更に含む、請求項１２に記載の方法。

【請求項14】

前記第１の出力信号を生成することは、前記ビニングトランジスタを非導通状態に切り替え、前記ビニングトランジスタが前記非導通状態のままである間に前記第１の出力信号を生成することを含む、請求項１３に記載の方法。

【請求項15】

前記第１の出力信号を生成することは、前記ビニングトランジスタが前記導通状態にある間に前記第１の出力信号を生成することを含む請求項１３に記載の方法であって、
前記ビニングトランジスタを非導通状態に切り替え、前記ビニングトランジスタが前記非導通状態である間に第２の出力信号を生成することを更に含む、方法。

【請求項16】

前記第１の出力信号を生成することは、第１のリセット状態サンプリング間隔中に前記第１の出力信号を生成することを含み、
前記第２の出力信号を生成することは、前記第１のリセット状態サンプリング間隔の後に起こる第２のリセット状態サンプリング間隔中に前記第２の出力信号を生成することを含む、請求項１５に記載の方法であって、
前記リセットトランジスタを、前記第１のリセット状態サンプリング間隔の開始から前記第２のリセット状態サンプリング間隔の終わりまで非導通状態に維持すること、を更に含む方法。

【請求項17】

前記フローティング拡散ノードの各々が、トランスファゲートを介して前記光検出素子のそれぞれのサブセットに結合される、請求項１２に記載の方法であって、
前記リセット間隔が発生した後、ゼロ以外の所定数の前記トランスファゲートを導通状態に切り替え、前記光検出素子の各サブセット内の対応するゼロ以外の所定数の前記光検出素子から、前記光検出素子のサブセットに結合された前記フローティング拡散ノードへの光電荷移動を可能にすること、を更に含む方法。

【請求項18】

ピクセルサイズ値をプログラムされたレジスタ内に保存することを更に含み、前記ピクセルサイズ値は前記トランスファゲートの前記ゼロ以外の所定数を示す、請求項１７に記載の方法。

【請求項19】

前記所定数のトランスファゲートを前記導通状態に切り替えて光電荷移動を可能にすることは、電荷移動間隔中に１つ以上の前記トランスファゲートを前記導通状態に切り替えることを含む、請求項１８に記載の方法であって、
前記電荷移動間隔中に所定数の前記ビニングトランジスタを前記導通状態に選択的に切り替えることを更に含み、前記ビニングトランジスタの前記所定数は、前記ピクセルサイズ値によって示され、ゼロから前記ビニングトランジスタの総数までの範囲である方法。

【請求項20】

前記電荷移動間隔中に前記所定数の前記ビニングトランジスタを前記導通状態に切り替えることは、前記電荷移動間隔中に前記ビニングトランジスタの少なくとも１つを前記導通状態に切り替えることを含み、
前記集積回路ピクセルが、前記利得制御トランジスタに結合された容量性素子を含む、請求項１９に記載の方法であって、
前記電荷移動間隔に渡って前記利得制御トランジスタを前記導通状態に切り替え、前記共有リセットノードと前記ビニングトランジスタの少なくとも１つとを介して前記容量性素子を前記フローティング拡散ノードの少なくとも１つに結合することによって、前記光電荷移動の変換利得を低減することを更に含む方法。

【請求項21】

請求項１２に記載の方法であって、
前記リセット間隔に渡って前記利得制御トランジスタを導通状態に切り替え、前記リセットトランジスタと前記利得制御トランジスタを介して前記リセット電圧源を前記共有リセットノードに結合することを更に含む方法。

【請求項22】

複数の光検出素子、共有リセットノード、リセットトランジスタ、複数のフローティング拡散ノード、前記フローティング拡散ノードにそれぞれ結合された複数の読み出し回路、前記共有リセットノードと前記フローティング拡散ノードのそれぞれとの間に結合された複数のビニングトランジスタ、及び前記共有リセットノードと前記リセットトランジスタとの間に結合された利得制御トランジスタを備えるピクセルと、
リセット間隔に渡って前記リセットトランジスタを導通状態に切り替えて、前記共有リセットノードをリセット電圧源に結合し、
前記リセット間隔中、前記ビニングトランジスタを導通状態に切り替えて、前記フローティング拡散ノードの各々が前記リセット電圧源によってリセット電位に充電されるよう、それぞれの前記フローティング拡散ノードを前記共有リセットノードに結合し、
読み出し期間中に、前記ビニングトランジスタと共同して前記利得制御トランジスタを切り替え、前記複数の光検出素子からの所定の光電荷移動に複数の異なる変換利得を適用する
制御回路と、を備える集積回路画像センサであって、
前記ビニングトランジスタの選択的活性化は、前記ピクセルのピクセルサイズを制御する、集積回路画像センサ。

【請求項23】

前記フローティング拡散ノードの各々が、トランスファゲートを介して前記光検出素子のそれぞれのサブセットに結合され、
前記リセット間隔が発生した後、前記制御回路は、ゼロ以外の所定数の前記トランスファゲートを導通状態に切り替え、前記光検出素子の各サブセット内の対応するゼロ以外の所定数の前記光検出素子から、前記光検出素子の前記サブセットに結合された前記フローティング拡散ノードへの光電荷移動を可能にする、請求項２２に記載の集積回路画像センサ。

【請求項24】

前記ゼロ以外の所定数を示すピクセルサイズ値を保存するプログラム可能なレジスタを更に備える、請求項２３に記載の集積回路画像センサ。

【請求項25】

前記所定数のトランスファゲートを前記導通状態に切り替えるための前記制御回路は、
電荷移動間隔中に、前記１つ以上のトランスファゲートを前記導通状態に切り替え、
前記電荷移動間隔中に、所定数の前記ビニングトランジスタを前記導通状態に切り替え、前記ビニングトランジスタの前記所定数は前記ピクセルサイズ値によって示され、ゼロから前記ビニングトランジスタの総数までの範囲である、
回路を備える、請求項２４に記載の集積回路画像センサ。

【発明の詳細な説明】

【関連出願の相互参照】

【0001】

本出願は、２０１９年１１月２０日に出願された米国仮出願第６２／９３８，２０３号に対する優先権を主張し、これを参照することによって本明細書に組み込む。

【技術分野】

【0002】

本明細書において本開示は集積回路画像センサに関する。

【図面の簡単な説明】

【0003】

本明細書に開示される様々な実施形態は、添付図面の図において、例としてであって限定するものとしてではなく示されており、同様の参照番号は同様の要素を指す。

【0004】

【図1】サイズがスケーラブルなピクセルの配列を有する画像センサの実施形態を示す。

【0005】

【図2】最小ピクセルサイズ及び最大変換利得で露光後相関二重サンプル（ＣＤＳ）の読み取りを可能にするための、図１の行コントローラによって生成される制御信号の例示的なシーケンスを示す。

【0006】

【図3】中間ピクセルサイズ及び最大変換利得で露光後ＣＤＳの読み取りを可能にするための、図１の行コントローラによって生成される制御信号の例示的なシーケンスを示す。

【0007】

【図4】最大ピクセルサイズ及び最大のｘ４ピッチの変換利得で、露光後ＣＤＳの読み取りを可能にする例示的な制御信号シーケンスを示す。

【0008】

【図5】ｘ４ピッチ（最大ピクセルサイズ）の読み出し中に選択できる交互の高変換利得と低変換利得を示し、利得関連容量の簡略化回路モデルを示す。

【0009】

【図6】低光感度（高利得読み出し）及び明光微分（低利得読み出し）の利点を得るために実行された、連続するｘ４ピッチの高利得及び低利得ＣＤＳ読み出しを示す。

【0010】

【図7】ｘ４ピッチの二相（二重利得／二重電荷移動）読み出しについての、例示的な電荷移動図を示す。

【0011】

【図8】両方の利得構成に関するリセット状態サンプリングが、いずれかの利得構成用信号状態サンプリングの前に実行され、連続する電荷移動操作で光電荷が集団的なソースフォロワ容量に累積的に移動する、ｘ４ピッチ（最大サイズ）ピクセルに関する代替の多重利得読み出しの例示的な電荷移動図を示す。

【0012】

【図9】ｘ２ピッチ及びｘ１ピッチ（中間及び最小ピクセルサイズ）の読み出しの間選択できる９つの変換利得の例示的なセットを示す。

【0013】

【図10】ＣＤＳ読み出しを二重（２つの異なる）変換利得でもたらす、例示的なｘ２ピッチ読み出しの制御シーケンスを示す。

【0014】

【図11】ＣＤＳ読み出しを高、中間、低変換利得でもたらす、例示的なｘ２ピッチ読み出しの制御シーケンスを示す。

【0015】

【図12】ｘ２（中間）ピクセル構成用の代替三重利得読み出しを示し、概して図８を参照して説明される蓄積電荷移動操作を実施する。

【0016】

【図13】本明細書で開示されているピクセルサイズがスケーラブルな画像センサの実施形態内におけるダイナミックレンジを増加させるために適用することができる、変調露光読み出しシーケンスを示す。

【0017】

【図14】図１３に示されている変調露光回数について増加している光量子束密度に対する、正味の出力信号電圧レベルの例示的なグラフを示す。

【0018】

【図15】個別のサブピクセルの関連において、図１３のスケーリングされた蓄積間隔法を示す。

【0019】

【図16】図１のピクセル配列アーキテクチャの抜粋を示し、色に敏感な光学系を実装するピクセル配列に配置することができる、例示的な色フィルター配列（ＣＦＡ）の構成要素及びミクロレンズ配列の構成ミクロレンズを示す。

【0020】

【図17】単一４方向共有出力ノード及び２方向共有出力ノード対をそれぞれ有する、図１のピクセルユニットの代替的な実施形態を示す。

【図18】単一４方向共有出力ノード及び２方向共有出力ノード対をそれぞれ有する、図１のピクセルユニットの代替的な実施形態を示す。

【0021】

【図19】図１９Ａ～図１９Ｇは、図１のピクセルアーキテクチャ内で使用することができる、読み出しシーケンスの包括的でない例を示す。

【0022】

【図20】追加容量のプログラム的選択を可能にする、２進加重独立型交換ダイナミック変換利得容量を有する代替ピクセルユニットアーキテクチャを示す。

【発明の詳細な説明】

【0023】

本明細書で開示される様々な実施形態において、集積回路ピクセル配列内の光検出素子は、少なくとも３つの均一なアスペクト比のサイズスケーリングされたピクセルフットプリントのいずれかに動的に構成可能である。それら均一なアスペクト比の実施形態及びその他において、ピクセルフットプリントスケーリングは、それぞれの光検出素子に関連付けられたピクセル内移動ゲートの読み出し時間制御と、光検出素子のそれぞれのクラスターのトランスファゲートと共有リセットノードとの間に結合されたビニングトランジスタを通じて実施され、それは各ビニングトランジスタが、共有リセットトランジスタのＰＶＴに影響を受ける（工程、電圧、温度に影響を受ける）ドレイン容量から、それぞれの光検出素子クラスターのフローティング拡散ノードをシールドする（特定のフローティング拡散ノードでの正味容量を減らすので変換利得が増え、小さな信号レベルの読み取りノイズを低減する）配置である。均一なアスペクト比のサイズスケーリングを可能にする実施形態において、光検出素子のビニングトランジスタが相互接続したクラスターは、各個々の光検出素子クラスターと各個々の光検出素子のアスペクト比を一致させる（又は名目上一致させる）集団的アスペクト比を有している。従って、（ｉ）最小有効ピクセルサイズ（ピクセル配列内最大空間分解能）をもたらす個々の光検出素子内に蓄積した光電荷、（ｉｉ）より大きな有効ピクセルサイズをもたらす光検出素子のクラスター内に集団的に蓄積した光電荷、及び（ｉｉｉ）更に大きな最大有効ピクセルサイズ（ピクセル配列内最小空間分解能）をもたらす光検出素子の複数ビニングトランジスタに相互接続したクラスター内に集団的に累積した光電荷、だけに応じて、読み出し信号が生じ得る。更に他の実施形態において、高分解能読み出し（すなわち、最大有効ピクセルサイズ以下のいかなる読み出し）の間、ビニングトランジスタは選択的に起動され、それぞれの変換利得で露光毎に複数読み出しを含む可変変換利得を達成する。選択可能変換利得の範囲及び／又は分解能を更に広げるため、１以上の追加容量性素子は、ダイナミック変換利得トランジスタを介して共有リセットノードに（リセットトランジスタと並列又は直列で）結合することができる。いくつかの実施形態において、追加トランジスタ交換容量はプログラム可能にスケーラブルであり、選択可能変換利得の実行時間較正が可能になる。更に他の実施形態において、光電荷充電／ダンピング操作は広げられたダイナミックレンジのために光検出素子のサブセットについて実行される。これら及びその他の特徴や実施形態はより詳細に後述する。

【0024】

図１はサイズがスケーラブルなピクセル１０１の配列、色フィルター配列１０３（サイズがスケーラブルなピクセル配列上に重ねられている）、行信号発生器１０５、及び列読み出し回路１０７を有する画像センサ１００の実施形態を示す。概略図１１０及び対応するレイアウト図１１２を参照すると、各サイズがスケーラブルな「ピクセルユニット」１２０は、ピクセルユニットの四分円にそれぞれ配置された光検出素子のクラスター１１５を４つ含んでいる。特定のクラスター内の４つの光検出素子（ＳＷが光検出素子の光電荷貯蔵ウェルを表し、ｎは光検出素子指数であり１から１６の範囲であるところの「ＳＷｎ」で表される）は各々、それぞれのトランスファゲート（ＴＧｎ）を介してクラスター（ＦＤ１は左上クラスター、ＦＤ２は右上クラスター、ＦＤ３は左下クラスター、ＦＤ４は右下クラスター）用共有フローティング拡散ノードに結合され、クラスター毎フローティング拡散ノードはそれぞれビニングトランジスタ１１７を介して共通／共有リセットノード１２０に結合される。示した実施形態においては、ビニングトランジスタの各々はそれぞれのピクセル列毎ビニング信号（ＢＩＮ１、ＢＩＮ２、ＢＩＮ３、ＢＩＮ４）により制御されるが、代替の実施形態では単一のビニング信号が４つのビニングトランジスタ全てを制御してもよい。光検出素子の各クラスター及び関連したトランスファゲートのためのフローティング拡散ノードは、リードセレクトトランジスタ１２３を介してそれぞれのクラスター毎出力ライン（すなわち、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４）を駆動するそれぞれの増幅器トランジスタ１２１に結合される。そのトランスファゲート（ＴＧ）及びＴＧに相互接続したフローティング拡散ノード、読み出し回路（トランジスタ１２１、１２３により実装される）、ビニングトランジスタ１１７、リセットノード１２０、リセットトランジスタ１２５（及び任意のダイナミック変換利得容量１２７及びトランジスタ１２９）と共に各個々の光検出素子は、網掛け領域１３０に示されるように、本明細書ではサブピクセルと称し、同じフローティング拡散ノード（ＦＤ）と読み出し回路を共有するそのサブピクセルのセットは、本明細書では共有ＦＤサブピクセルクラスター（あるいは略してサブピクセルクラスター）と称する。

【0025】

図１の実施形態において、クラスター毎出力ライン（ＯＵＴ１～ＯＵＴ４）はそれぞれの電流源によりバイアスをかけられ、増幅器トランジスタ（「ソースフォロワトランジスタ」）のソース端子における電圧が増幅器トランジスタのゲートでの電圧に追従する、それぞれのソースフォロワ（ＳＦ）として４つ増幅器トランジスタ１２１の各々を動作させる。共通ソース増幅スキームあるいはその他は、代替の実施形態又は（及び／又はプログラム的に選択された）構成（例えば、プログラム的に選択された構成）において実現することができる。同様に、各光検出素子（光電荷貯蔵ウェルとしての動作を考慮して「ＳＷ」と称する）は、図１の実施形態におけるサブ回析限界（ＳＤＬ）ピン止めフォトダイオード（ＰＰＤ）、つまり色フィルター配列のオーバーレイ素子により通過した光の波長についてのエアリー円盤より小さいフットプリント（例えばレイアウト面積）を有するピン止めフォトダイオードにより実装される。代替の実施形態において、個々の光検出素子はサイズが回析限界より大きいか名目上等しくてもよい。また、光検出素子が本明細書において提示される様々な実施形態においてピン止めフォトダイオード（ピン止めＰＤ）であると仮定される一方、その他の実行可能な光検出素子が全ての場合において配備されてもよい。

【0026】

図１の概略図１１０及びレイアウト図１１２を更に参照すると、トランスファゲートとビニングトランジスタは個々の読み出しのためのいずれかの４ＰＤクラスター内のいずれかの単一フォトダイオード（ＰＤ）をピクセルユニット内の最小有効ピクセルサイズとして選択することを可能にする、つまり単一フォトダイオードに対応するトランスファゲートにスイッチを入れてクラスターフローティング拡散ノード（ＦＤ）への光電荷移動を可能にし、それによりクラスターＦＤ上の電圧に（可能なＤＣオフセット量で）名目上一致させるクラスター出力ラインで信号を生成する。最小有効ピクセルサイズと名目上同じアスペクト比を有する中間有効ピクセルサイズは、特定のクラスター内の全トランスファゲートに（読み出し間隔内で同時にあるいは交互に）スイッチを入れることにより選択でき、光電荷を４つのクラスター化されたフォトダイオードからその共有フローティング拡散へ移動させ（すなわち、クラスターＦＤ内で同じクラスターフォトダイオードから光電荷を「ビニング」させ）、対応するｘ４ＰＤピクセル信号を生成する。最小フットプリントピクセルと名目上同じアスペクト比（及びそれゆえ中間ピクセルにも一致するアスペクト比）も有する最大有効ピクセルサイズは、４つの中間ピクセル（すなわち、４つのクラスターの各々）の出力を電荷ビニングすることにより、つまり特定の読み出し間隔の間にピクセルユニット１２０内で全トランスファゲート（ＴＧ１～ＴＧ１６）にスイッチを入れ、また４つのクラスターフローティング拡散ノード（ＦＤ１～ＦＤ４）を互いに電気的に結合するために、４つのビニングトランジスタ１１７にスイッチを入れることにより選択できる。

【0027】

ビニングトランジスタ１１７（すなわち、それぞれの信号ＢＩＮ１～ＢＩＮ４により制御されるトランジスタ、それゆえ本明細書においてその信号名で呼ばれることもある）は、図１のクラスター毎出力の実施形態における小型及び中型ピクセル読み出しのスイッチを切ったままにしておくので、特定クラスター内の４つの小型ピクセル（すなわち、単一ＰＤピクセル又はサブピクセル）のいずれかを、他の３つのクラスター各々の内部における小型ピクセルのいずれかで同時に読み出し（すなわち、それぞれのクラスター内の４つの小型ピクセルをそれぞれの読み出し回路を介して同時に読み出し）、４つの中型（４―ＰＤ）ピクセルを同様にそれぞれの読み出し回路を介して同時に読み出すことができる。一方、同じ電荷ビニングされた電圧を４つの読み出し回路全てに印加するように（つまり、同じ電圧が４つのソースフォロワトランジスタ１２１全てのゲートに存在する）、最大サイズ（１６－ＰＤ）ピクセル読み出しのために４つのビニングトランジスタ全てのスイッチを入れ、それゆえ各読み出し回路は、もし作動される場合（すなわち、読み出し回路用にリードセレクトトランジスタにスイッチを入れることにより）、名目上同じ出力電圧をそれぞれの出力ラインＯＵＴ１～ＯＵＴ４で生成させるべきである。いくつの実施形態では、４つ全ての読み出し回路の出力は、最大サイズのピクセル読み出し中に列読み出し回路（１０７）によってサンプリングすることができ、アルゴリズムの組み合わせ又は個々のピクセル値の選択により（例えば、アナログ領域において、あるいはデジタル領域において回路１０７で個々の信号をアナログ・デジタル変換後）、４つの名目上同一のピクセル値を生成する。あるいは、ピクセルユニット１２０の特定の列に結合した４つの出力ラインで生成された信号は、システムの起動中、あるいは特定の行内の各ピクセルユニットについて最低ノイズ出力ラインを決定するためにテストする生産時間中評価でき、ミッションモード操作（すなわち、各ピクセルユニット用出力ラインうちの１つを駆動）中ピクセルユニット用リードセレクトトランジスタを制御するために、及び／又はピクセルユニット毎に４つの出力ラインのうちどれをサンプリングするかを特定するために適用されてもよい（例えば）ビットマップを記憶する。マッピングデータのオーバーヘッドを低減するため、（行毎の独立マップではなく）共有行マップがピクセルユニットの全ての行に適用され、最大サイズのピクセル読み出しに使用する出力ラインの１つを選択することができる。他の実施形態において、デフォルトの読み出し回路（例えば、ＯＵＴ１を駆動する回路）が、最大サイズのピクセル読みだしの間、選択されてもよく（リードセレクトトランジスタのスイッチを入れる）、他の全ては選択されずに残っている。また、後述するように、特定クラスター内の全部あるいはいずれかのサブセットのフォトダイオードからの光電荷は、ビニングクラスター読み出しでビニングされていないクラスターからの同時独立読み出しにより、１つ、２つあるいは他の全てのクラスター内の全てあるいはいずれかのサブセットのフォトダイオードからの光電荷でビニングされてもよい。より一般的に言えば、２つの独立読み出し信号が以下のビニングトランジスタ構成下で同時に生成され得る。

【表1】

【0028】

最小、中間、最大ピクセルサイズ構成（小型、中型、大型ピクセル又はピクセルサイズとも呼ぶ）の均一なアスペクト比は本明細書において、ピクセルピッチに関して、つまりピクセル配列の行及び／又は列軸に渡るＰＤ正規化寸法に関して言及されることがあり、それゆえ図１の１４０で示すように１ｘピッチ（１ＰＤ、最小ピクセルサイズ）、２ｘピッチ（４ＰＤ、中間ピクセルサイズ）、あるいは４ｘピッチ（１６ＰＤ、最大ピクセルサイズ）となる。また、レイアウト図１１２において個々のフォトダイオードが実質的に正方形のアスペクト比（すなわち、幅が名目上高さに等しいユニティアスペクト比）で描かれているのに対し、フォトダイオードは、中型（２ｘピッチ）及び大型（４ｘピッチ）ピクセルで維持される非正方形のアスペクト比（例えば、幅＝ｆ＊高さであって、＊が掛け算を意味し、「ｆ」＝１６／９、１６／１０、３／２、４／３等）を有してもよい。更に、個々のフォトダイオード内に蓄積された光電荷は、これまで述べたクラスター毎全ＰＤ又はピクセルユニット毎全ＰＤの組み合わせ以外の様々な組み合わせでビニングされてもよく、図１９Ａ～１９Ｇに関してそのオプションが後述されている。

【0029】

更に図１を参照すると、特定のサブピクセルクラスター内のフローティング拡散リセットは対応するビニングトランジスタを介して、つまりリセットトランジスタ１２５及び（図１の実施形態における）ダイナミック変換利得（ＤＣＧ）トランジスタ１２９のスイッチが入っている間に、クラスターＦＤをリセットノード１２０に結合させるクラスター用ビニングトランジスタのスイッチを入れることで実施される。個々のフォトダイオードも同じであり、つまり対応するトランスファゲートにスイッチを入れることによりＦＤと一緒にリセットされる。この「間接リセット」操作及びアーキテクチャ、つまり特定のサブピクセルクラスターのフローティング拡散ノード（及び任意で１以上のフォトダイオード）をそのサブピクセルクラスター用ビニングトランジスタを通じてクラスター共有リセット電圧に切り換え可能に結合させることは、フローティング拡散ノードと直接結合しているリセットトランジスタを有する従来の実装に対していくつかの利点を提供する。一つには、ピクセルユニット内のリセットトランジスタオーバーヘッドは、従来の読み出し毎リセットトランジスタアーキテクチャに対して４倍低減される。また、たった１つのトランジスタ（ビニングトランジスタ）のソース／ドレインが（クラスタートランスファゲートをカウントしない）クラスターＦＤに結合されるため、個々のＦＤノードの寄生容量が大幅に減少し、信号対雑音比が大幅に向上し、それゆえフローティング拡散ノードへの並列ビニングトランジスタ及びリセットトランジスタ接続を有する従来の電荷ビニングアーキテクチャと比較して低照度性能が著しく向上する。別の言い方をすると、ビニングトランジスタはクラスターＦＤをリセットトランジスタのＰＶＴ感受性寄生容量からシールドする、つまりビニング電流とリセット電流の両方が（それぞれ電荷ビニング操作及びリセット操作の間に）ビニングトランジスタ１１７を介して特定のクラスターＦＤに／から伝導される「ビニングシールドリセット」アーキテクチャを実装する。

【0030】

引き続き図１において、ダイナミック変換利得（ＤＣＧ）トランジスタ１１９は、容量性素子１２７（例えば、バイアス電圧であるＣＡＰＢに共通に結合するドレイン端子とソース端子を有する金属酸化物半導体（ＭＯＳ）トランジスタにより実施され、ＣＡＰＢは、例えば、専用アースあるいは共用アースあるいはその他のバイアス電位である）と共有リセットノード１２０との間に結合され、それゆえ１以上のビニングトランジスタと共にスイッチを入れたり切ったりでき、複数の異なる変換利得を特定の光電荷移動及びピクセル読み出しに関して適用できるようにする。より具体的には、クラスタービニングトランジスタのスイッチを切ることにより（例えば、電荷移動用ＢＩＮ１をＦＤ１にデアサートすることにより）最大変換利得は特定のクラスター内での光電荷移動（及びクラスター読み出し回路を介した次の読み出し）に関して達成され、ＤＣＧトランジスタのスイッチを切ったままにしている間に、単独クラスター用ビニングトランジスタのスイッチを入れる（すなわち、他の全てのクラスター用ビニングトランジスタ１１７のスイッチを切る）ことにより変換利得が徐々に減少し、つまりＦＤ１容量に共有リセットノードの寄生容量を加えてソースフォロワ１２１のゲートで徐々に増加する容量を確立し（すなわち、Ｃ_ＳＦＧ＝Ｃ_ＳＰ＋Ｃ_ＦＤで、Ｃ_ＳＦＧはソースフォロワ１２１のゲートにおける容量であり、Ｃ_ＳＰは共有リセットノードの寄生容量であり、Ｃ_ＦＤはフローティング拡散容量である）、更に減少した変換利得がＤＣＧトランジスタのスイッチをＢＩＮ１（すなわち、Ｃ_ＳＦＧに反比例する変換利得であり、Ｃ_ＳＦＧ＝Ｃ_ＳＰ＋Ｃ_ＦＤ＋Ｃ_ＣＡＰ、Ｃ_ＣＡＰは素子１２７の容量である）で入れることにより確立される。後述するように、追加の３つの異なる変換利得（ＣＧ）は、ＤＣＧトランジスタのスイッチを入れずに１、２又は３つの他のサブピクセルクラスターについてビニングトランジスタ１１７のスイッチを入れることにより（同時に、読み出されるサブピクセルを含むクラスターのためにビニングトランジスタのスイッチを入れることにより）実現することができ、別の追加の３つのＣＧは、ＤＣＧトランジスタと一緒に１、２又は３つの他のビニングトランジスタのスイッチを入れることにより実現できる（全部で９つの異なるＣＧ）。従って、均一アスペクト比ピクセルサイズスケーリングに加え、ピクセルユニット１２０により各ピクセル読み出し（小型、中型、大型）をいずれか１以上の動的に選択した変換利得で実行可能となる。また、後述するように、特定の読み出し信号に寄与する１以上のフォトダイオードの有効露光間隔（光電荷累積間隔）が動的に調整され、ダイナミックレンジ（最大識別可能照度の強度を拡張）を高め、それゆえ更に別の可変性の軸を提供する。この多変量操作性は１５０においてグラフで示され、実行時可変運転の概念的直交軸に沿ってピクセルサイズスケーリング、可変適用変換利得、可変有効露光間隔を示す。

【0031】

図２は、露光後相関二重サンプリング（ＣＤＳ）読み出しを最小ピクセルサイズ（ｘ１ピッチ）と最大変換利得（ＣＧ）で可能にする、図１の行コントローラ（行信号発生器）により生成した制御信号の例示的なシーケンスを示している。示した例（及び他の後述する信号タイミング図）において、全体としてピクセルユニットに（「ユニット」信号１７１）、全体のサブピクセルクラスター（クラスター信号１７３）に、又は個々のサブピクセル（クラスター１～４用ＳｕｂＰｉｘ信号、１７５_１－１７５_４）に適用するときに、制御信号は概念的なグループに分けられる。

【0032】

図２の読み出しシーケンスは、ピクセルユニットの行内における各サブピクセル（ピクセルユニットのＭ列を有するセンサにおける１６＊Ｍデジタルピクセル値）に関して、同時のＣＤＳ読み出し及び対応デジタルピクセル値の生成を可能にし、ピクセルユニットの各行で繰り返され／反復され、ローリングシャッター読み出しを実現する。行読み出しは、（光電荷がそれぞれのフォトダイオード内で蓄積される間の露光間隔に続いて）１８１におけるリードセレクト信号（ＲＳ）のアサーションにより開始し、クラスター毎ソースフォロワトランジスタのソース端子をそれぞれの出力ラインに結合する（それゆえ図１の列読み出し回路１０７内の信号サンプリングを可能にする）。その後まもなく、全サブピクセルクラスター用ビニングトランジスタがＤＣＧトランジスタとリセットトランジスタと共にパルスを発せられ（すなわち、１８３に示すようにＢＩＮ１、ＢＩＮ２、ＢＩＮ３、ＢＩＮ４、ＲＧ、ＤＯＧのスイッチを入れてその後スイッチを切る）、全フローティング拡散ノード（及び共有リセットノード）をリセットする。リセット状態サンプルは１８５で捕捉され（クラスター毎フローティング拡散ノードのリセットレベルを読み込み）、続いて１８７で示すように各サブピクセルクラスター内の選択した（単一）トランスファゲートにパルスを発して（選択したサブピクセルからクラスターＦＤに光電荷移動を移動させ）、その後信号状態サンプリングが１８９で行われる。リセット状態サンプルは、ＡＤＣが続くアナログ領域あるいはデジタル領域（２つのサンプルが別々にデジタル化された後）において信号状態サンプル（すなわち、図１の列読み出し回路１０７内）から差し引かれ、ＣＤＳ（疑似微分）デジタルピクセル値をもたらす。示した例において、初期のＣＤＳ読み出しシーケンス、つまりリセット、リセット状態サンプル、電荷移動及び信号状態サンプルは、同時にサブピクセル１、５、９、１３（それぞれのクラスター出力ラインＯＵＴ１～ＯＵＴ４を介するリセット状態及び信号状態サンプリングによるクラスター毎１サブピクセル）で実施され、その後もう３回繰り返されて（サブピクセル２、６、１０、１４、その後サブピクセル３、７、１１、１５、そしてサブピクセル４、８、１２、１６について）、最小ピクセルサイズ（最大分解能）読み出しが完了する。

【0033】

図３は、中間ピクセルサイズ（ｘ２ピッチ）及び最大変換利得において露光後ＣＤＳ読み出しを可能にする、図１の行信号発生器により生成した制御信号の例示的なシーケンス（すなわち、ローリングシャッター読み出しをもたらすピクセルユニットの各行についての読み出しシーケンス）を示す。示しているように、１９１におけるリセット操作（及びリードセレクト信号アサーションの間）及び１９３におけるリセット状態サンプリングに続いて、（１６ＰＤピクセルユニット内のＴＧ全てがパルスを発せられるように）特定のクラスターにおける４つのフォトダイオード全てのトランスファゲートは、１９５に示すように同時にパルスを発せられクラスター内電荷ビニング読み出しをもたらす。すなわち、特定のクラスターの各フォトダイオード内の蓄積光電荷は、そのクラスター用の共有フローティング拡散ノード（内部クラスター電荷ビニング）に移動し、クラスターソースフォロワトランジスタ及びリードセレクトトランジスタを介して、１９７における信号状態サンプリング用出力ラインＯＵＴ１～ＯＵＴ４の各々の上で、それぞれのｘ２ピッチ出力信号を生成する。図４は、最大ピクセルサイズ（ｘ４ピッチ）及び最大ｘ４ピッチ変換利得における、露光後ＣＤＳ読み出しを可能にする例示的な制御信号シーケンスを示す。信号シーケンスはｘ２ピクセルピッチの読み出しのものと類似するが、リセット状態サンプリング、電荷移動及び信号状態サンプリングの操作に渡って４つのＢＩＮトランジスタのスイッチを入れた状態で４つのクラスター毎フローティング拡散ノードを互いに切り替え可能に結合させ、それゆえ全ＰＤ（図１の例にある１６ＰＤ）からの電荷が移動している統一ピクセルユニット全体容量を形成する。４つのクラスター毎ソースフォロワトランジスタのゲートにおける信号レベルが名目上同じであるため、出力ラインの所定の１つ（以上）がｘ４ピッチリセット状態及び信号状態サンプルを得るためにサンプリングされてもよい。

【0034】

図５は、ＣＧ関連容量２０１の単純化回路モデル、ｘ４ピッチ高さにおける高及び低変換利得のための制御信号状態を示す真理値表２０３（すなわち、高及び低ＣＧについてそれぞれＤＣＧ＝０又は１である一方、ＢＩＮ１～ＢＩＮ４は大型ピクセルサイズを達成するように両方のＣＧについてアサートされている）、及びピクセル出力電圧（ＯＵＴｎ上に生じたアナログ読み出し信号）対全光電荷蓄積（ピクセルユニットの全ＰＤ内の正味蓄積）の例となるグラフ２０５を示す、ｘ４ピッチ（最大ピクセルサイズ）読み出しの間に選択できる交互の高及び低変換利得を示す。回路モデル２０１と真理値表２０３を参照すると、ダイナミック利得制御トランジスタのスイッチを切るとき（ＤＣＧ＝０）、出力回路ソースフォロワトランジスタ（Ｃ_ＳＦＧ）のゲート端子における正味容量が名目上Ｃ_ＳＰ＋４Ｃ_ＦＤ（クラスター毎の同じフローティング拡散容量であり、つまり他の実施形態におけるクラスター毎に意図的に変化させてもよい容量と仮定）になるように、（容量Ｃ_ＦＤ１、Ｃ_ＦＤ２、Ｃ_ＦＤ３、Ｃ_ＦＤ４によりモデル化されている）４つのフローティング拡散ノードは、切り替え可能に（ＢＩＮ１、ＢＩＮ２、ＢＩＮ３、ＢＩＮ４を介して）並列で互いに、及び共有リセットノード（Ｃ_ＳＰ）の寄生容量と結合する。ＤＣＧトランジスタのスイッチを入れると、Ｃ_ＳＦＧがＣ_ＤＣＧにより増加して４Ｃ_ＦＤ＋Ｃ_ＳＰ＋Ｃ_ＤＣＧになる。変換利得が正味容量Ｃ_ＳＦＧに反比例するので（例えば図５の表２０３に示すように）、ＤＣＧ信号のアサーション停止とアサーションが比較的高い変換利得と比較的低い変換利得をそれぞれもたらし、それゆえプロット２０５に示す比較的高い出力電圧勾配と低い出力電圧勾配となる。（プロット２０５内の）網掛け領域２０７により示す低照度の範囲において、高利得信号は実質的に良好なノイズ特性（より高い変換利得によるより低い入力起因ノイズ）を提供する一方、網掛け領域２０７を超えるより高い照度強度（高利得出力を飽和させる）はより低い利得出力により差別化できる。

【0035】

図６は、低光感受性（高ＣＧ読み出し）及び高照度微分（低ＣＧ読み出し）の利益を得て、それゆえ単一変換利得で達成可能なものを超えてダイナミックレンジを拡大するために実行された、連続ｘ４ピッチの高利得及び低利得ＣＤＳ読み出しを示す。一実施形態において、ソースフォロワトランジスタのゲートにおける電圧レベルがフォトダイオードピニング電圧に達すると出力飽和が発生し、そのためソースフォロワのゲート電位をピニング電圧まで上昇させるものを超えるＰＤ蓄積光電荷は、高ＣＧ光電荷移動に続いてフォトダイオードに残る。従って、低利得出力（非常に明るい光）を飽和させる照度レベルがない場合、高利得読み出しで移送される光電荷と低利得読み出しで移送される光電荷は、高ＣＧと低ＣＧの読み出しを（アナログ又はデジタル領域で）合計して、単一利得読み出しで達成可能なものよりも高いダイナミックレンジを有するピクセル出力値を生成できるように、先行する露光間隔中集団ＰＤ内で蓄積される全光電荷の補充画分を構成する。このｘ４ピッチ二重利得／二重電荷移動の操作は、図７において例示的な電荷移動図に示される。示されるように、光電荷（Ｑ）は明るい光への露光（２５０）の間、ピクセルユニットのピン止めフォトダイオード（一括してＰＰＤと称する）内に蓄積される。高利得構成（ＤＣＧ＝０）にある間、集団ソースフォロワゲート容量（すなわち、Ｃ１_ＳＦ＝ビニングトランジスタに相互結合されたフローティング拡散ノード及びリセットノード寄生容量）は、２５３のその後に続くリセット状態サンプルにより２５１でリセット（Ｖ_ＰＩＸ又はＶ_ＤＤなどの比較的高い所定の電位にプリチャージ）される。２５５において、寄与するＰＰＤ（例えば図１のアーキテクチャにおけるＰＤ１～ＰＤ１６）用トランスファゲートはパルスを発せられてフォトダイオードピニング電圧まで（Ｑのｑ１画分で）満たすＣ１_ＳＦへの電荷移動を可能にし、２５６に示すようにＰＰＤ内の光電荷ｑ２（ｑ２＝Ｑ－ｑ１）を残す。２５７で信号状態サンプル（２５３でのリセット状態サンプルで、初期ＣＤＳサンプリング操作が完了）を得た後、ＤＣＧは変換利得を低減するようアサートされ（ソースフォロワ容量をＣ２Ｆ＝Ｃ１_ＳＦ＋Ｃ_ＤＣＧに増加）、２６１でのＣ２_ＳＦリセット、２６３でのリセット状態サンプル、２６５での残留電荷移動、及び２６７での最終信号状態サンプルがその後に続く（２６３でのリセット状態サンプルで最終ＣＤＳサンプルが完了する）。一実施形態において、初期と最終のＣＤＳサンプルは別々にデジタル化され、その後デジタル領域に追加されてｘ４ピッチピクセル用最終ピクセル値をもたらす。あるいは、２つのＣＤＳサンプルをアナログ領域（例えば、サンプル＆ホールド回路、自動出力ゼロ化／積分増幅器等内）に追加し、その後最終ピクセル出力値を生み出すためにデジタル化してもよい。

【0036】

低照度光条件において（図７の２７０に示される）、初期光電荷移動はＰＰＤを完全に排出することができ、その条件は初期ＣＤＳサンプル（デジタル領域への変換の前か後）を電荷移動飽和点（例えばＶＰＩＮ）に対応する閾値と比べることで決定できる。初期光電荷移動が完全にＰＰＤを排出する場合、最終電荷移動とＣＤＳサンプリングにより生じた結果は、例えば初期ＣＤＳ値で追加より前の最終ＣＤＳ結果をゼロ化する（あるいは最終ＣＤＳ結果を追加するのをやめるか、ちょうど最終ＣＤＳサンプリングを実行する）ことにより、アナログ領域かデジタル領域のどちらかで処分する。

【0037】

図８は、両方の利得構成に関するリセット状態サンプリングがどちらかの利得構成用信号状態サンプリングの前に実行され、光電荷が連続する電荷移動操作において累積的に集団ソースフォロワ容量に移動する、ｘ４ピッチ（最大サイズ）ピクセルに関する代替多重利得を示す。更に具体的には、光電荷Ｑがフォトダイオードの集団セット内（例えば、ＰＰＤ内）で蓄積されている露光間隔の最後で、ピクセルユニットが最低利得構成（ＤＣＧ＝１）のために構成され、その後リセットされる（ＤＣＧが高い間にＢＩＮ１～ＢＩＮ４及びＲＳＴ信号をパルス化する）。その後、連続するリセット状態サンプルは徐々に増加する変換利得により捕捉され、つまりＣ２_ＳＦ（３０１、ＤＣＧ＝１の間）、その後Ｃ１_ＳＦ（３０３、ＤＣＧを０にスイッチした後）でリセット状態サンプルを捕捉し、そして連続する電荷移動／信号状態サンプリング操作が、（３０９における介在する変換利得の低減で）３０５と３０７に示すように徐々に減少する変換利得で実行される。完全ＰＰＤ排出（すなわち、ｑ１＝Ｑ、ｑ２＝０）をもたらす低照度条件において、高ＣＧ ＣＤＳ読み出しのみが、ピクセル出力値を生成するためにデジタル化されることができ（すなわち、アナログ領域あるいはデジタル領域のいずれかで３０５における高ＣＧ信号状態サンプルから３０３における高ＣＧリセット状態サンプルを差し引く）、低ＣＧ読み出し（初期リセット状態サンプルと最終信号状態サンプルとで形成されるＣＤＳ）は破棄、ゼロ化、さもなければ省略され得る。反対に、より明るい照度条件においては、低ＣＧ ＣＤＧ読み出し（３０１における低ＣＧリセット状態サンプル及び３０７における低ＣＧ信号状態サンプル）のみが、ピクセル出力値を生成するためにデジタル化することができ、高ＣＧ読み出しは省略される。この蓄積電荷移動（又は連続リセット状態サンプリング／信号状態サンプリング）読み出しアプローチにおいて、高利得読み出し及び低利得の両方からの信号出力は、どれを適用し（最終ピクセル出力値として）どれを破棄するかを決めるために評価されてもよい。以下の表は「閾値１」がＶ_ＰＩＮよりもやや正の電圧レベルであり、閾値２がＶ_ＲＳＴよりやや正ではない電圧レベルである（図８の実施形態において、Ｖ_ＲＳＴがＶ_ＰＩＮよりも正であることに留意）一決定ロジック実装を示す。

【表2】

【0038】

更に図８を参照すると、低ＣＧ読み出しと高ＣＧ読み出しとの間の閾値に基づく選択に代わり、それらの読み出しを正規化し（例えば、一方の読み出し、あるいは２つの利得の比によりスケーリングしたもう一方の読み出し）、その後高利得のみの読み出しと低利得のみの読み出しと間の移行を円滑にするために組み合わせてもよい。より一般的には、本明細書における全多重利得読み出しにおいて、列読み出し回路（例えば、図１の素子１０７）又は他のオンチップもしくはオフチップ回路内のアナログ又はデジタル領域で、異なる利得で得た読み出し信号／値は（例えば、ＣＧ比及び／又は実行時間及び／又は生産時間較正中に決定した他の情報を基に）正規化でき、ピクセル出力信号／値の加重組み合わせを可能にする。

【0039】

図９はｘ２ピッチ及びｘ１ピッチ（中間及び最小ピクセルサイズ）読み出しの間に選択されてもよい、９つの変換利得の例示的な組を示す。単純化回路モデル３３１は、異なる変換利得をもたらす様々な組み合わせでグループにまとめることができる容量を示し（単独フォトダイオードに関して示されるが、特定のクラスター内の２、３又は４つのＰＤからの同時光電荷移動に均等に適用可能）、真理値表３３３は異なる変換利得をもたらす制御信号状態を示す。表３３３の一番上と一番下の入力値（それぞれＣＧ_１とＣＧ_９と示す）は最大及び最小変換利得構成に対応し、一方それら極値間の入力値についての変換利得はＣ_ＦＤ（ＦＤ容量）、Ｃ_ＳＰ（リセットノード寄生）及びＣ_ＤＣＧ（ダイナミック利得容量）の間の関係により様々な順で分布することができる。一実施形態において、ダイナミック利得容量は、画像センサが起動する間に以下（例えばであり制限なし）を含む、所望の利得分布をもたらす目標値にプログラム的に調整される（例えば、ＭＯＳをベースとするコンデンサのソース及びドレイン及び／又は可変数のコンポーネント容量性素子の切り替えられた組み合わせに印加されたバイアス電圧が反復して調整される較正作業を実行する）。
― ３３５に示すように、ＣＧ_１からＣＧ_９への降順の、比較的直線の変換利得ステップをもたらすＣ_ＣＤＧ＝Ｃ_ＦＤ
― 設定ＣＧ_１とＣＧ_６との間の０．５＊Ｃ_ＦＤ利得ステップを提供するＣ_ＣＤＧ＝Ｃ_ＦＤ／２－Ｃ_ＳＰ
― 設定ＣＧ_１、ＣＧ_６、ＣＧ_７、ＣＧ_８、ＣＧ_９を経由して、ＣＧ_ＦＤから５Ｃ_ＦＤへの５つの名目上直線の利得ステップをもたらすＣ_ＤＣＧ＝Ｃ_ＦＤ－Ｃ_ＳＰ
― 又は、ＣＧ１～ＣＧ５の高利得範囲内の比較的細かい利得ステップ、ＣＧ６～ＣＧ９の低利得範囲内の比較的細かい利得ステップで、及びそれら２つの範囲間の比較的広い間隙（例えばプログラム可能因子「ｎ」による間隙幅）での隆起した利得分布を可能にするＣ_ＤＣＧ＝ｎ＊Ｃ_ＦＤ（ｎ＞１である）

【0040】

図１０は、二重（２つの異なる）変換利得でのＣＤＳ読み出しをもたらす、例示的なｘ２ピッチ読み出し制御シーケンスを示し、４つの２ｘピッチ（中間サイズ）ピクセルの各々用に１組の二重ＣＤＳ読み出しがあるので、全部で８つの連続するＣＤＳ読み出しとなる。示されるように、Ｃ_ＳＦＧリセット操作（つまり、対応する出力ライン用のソースフォロワトランジスタのゲート端子において容量（Ｃ_ＳＦＧ）をリセット／プリチャージするために同時にＲＳＴ、ＤＣＧ、ＢＩＮ１～ＢＩＮ４をパルス化する）により、各利得設定においてＣＤＳ読み出しが始まる。Ｃ_ＳＦＧのリセット後、リセット状態サンプルが捕捉され（３５１）、その後に光電荷移動（３５３）、そして信号状態サンプル（３５５）が続く。高ＣＧ読み出し（３６１、３６３、３６５、３６７）において、ＤＣＧとＢＩＮ１～ＢＩＮ４は電荷移動及び信号状態サンプリングの間低下し、図９の表３３３に示すように変換利得ＣＧ_１をもたらす。それに対し、中間ＣＧ読み出し（３６２、３６４、３６６、３６８）においては、変換利得ＣＧ_５（図９による）をもたらす電荷移動及び信号状態サンプリングの間にＢＩＮ１～ＢＩＮ４がアサートされる中、ＤＣＧは低下する。

【0041】

図１１は、高、中間、低変換利得でＣＤＳ読み出しをもたらす、例示的なｘ２ピッチ読み出し制御シーケンスを示し、４つの２ｘピッチ（中間サイズ）ピクセルの各々用に１組の三重ＣＤＳ読み出しがあるので、全部で１２の連続するＣＤＳ読み出しとなる。図１０のように、各利得設定におけるＣＤＳ読み出しは、Ｃ_ＳＦＧリセット操作で開始され、順に、リセット状態サンプル、光電荷移動、そして信号状態サンプルが続く。高ＣＧ読み出しにおいて、ＤＣＧとＢＩＮ１～ＢＩＮ４は電荷移動と信号状態サンプリングの間低下し、変換利得ＣＧ_１をもたらす（図９の表３３３による）。中間ＣＧ読み出し（図１１では「中間ＣＧ」と示す）において、ＢＩＮ１～ＢＩＮ４が電荷移動及び信号状態サンプリングの間にアサートされて、変換利得ＣＧ_５をもたらす中（図９により）、ＤＣＧは低下し、低ＣＧ読み出しにおいては、ＤＣＧとＢＩＮ１～ＢＩＮ４は電荷移動及び信号状態サンプリングの間に全てアサートされて、変換利得ＣＧ_９をもたらす（図９の表３３３にも示すように）。ここで留意すべきは、図１０及び１１両方における高利得読み出しが個々のサブピクセルクラスターに関して連続的に実行され、ＢＩＮ１～ＢＩＮ４が光電荷移動とそれらの読み出しの信号状態サンプリングコンポーネントの間スイッチが切られたままなので、代わりに高利得読み出しが同時に４つのサブピクセルクラスターについて実行され得る（それぞれのクラスター読み出し信号を出力ラインＯＵＴ１～ＯＵＴ４上で駆動する）。

【0042】

図１２は、ｘ２（中間）ピクセル構成についての代替三重ＣＧ読み出しシーケンスを示し、この場合図８を参照して大まかに説明された蓄積電荷移動操作を実施する。つまり、４つのｘ２ピッチピクセルの各々について、リセット状態サンプルが徐々に増加する変換利得構成のために捕捉され（図９の表３３３に示すＣＧ_１、ＣＧ_５、ＣＧ_９）、徐々に減少する変換利得において捕捉された連続する信号状態サンプル（すなわち、対象出力ライン用ソースフォロワトランジスタのゲートにおいて総容量から／への累積的に移動する光電荷）が続く。図８のｘ４ピッチ蓄積電荷移動シーケンスに関して説明したように、各変換利得におけるＣＤＳ読み出しを、３つのＣＤＳ読み出し（高、中間、低ＣＧ）のうちどれがピクセル出力値を生成するために適用されるのか決定するために使うことができる。また、特定の電荷移動と対応する信号状態サンプリングとの間の時間間隔は示されているものとは異なっていてもよく、例えば高い変換利得でこれらのイベント間の遅延を長くして、比較的小さい、低照度信号を安定化させることができる。

【0043】

図１３は、本明細書で説明されるピクセルサイズがスケーラブルな画像センサの実施形態内で、ダイナミックレンジを増加させるために適用されることができる変調露光読み出しシーケンスを示す。示されている例において、ｘ２ピッチピクセルの構成要素フォトダイオード内における単調な（連続して途切れのない）光電荷の蓄積は、特定の露光間隔内の徐々に後で開始し、これらのフォトダイオードからの出力信号の寄与を効果的にスケーリングし、それ以外の場合はｘ2ピクセル出力を飽和させる輝度での強度の微分を可能にする。光ウェルＳＷ１～ＳＷ４を有するクラスター化フォトダイオード（すなわち、図１のピクセルユニットの左上クラスター内のフォトダイオードＰＤ１～ＰＤ４）を参照すると、光電荷が露光間隔（「ｅｘｐ ｉｎｔ」）の間中ずっとＳＷ１（ＰＤ１）内で継続的に蓄積され、その間光電荷はそれぞれ２５％、５０％、７５％の露光間隔が発生した後、ＳＷ２、ＳＷ３、ＳＷ４から除去（「ダンプ」）される。つまり、ＳＷ２、ＳＷ３、ＳＷ４内の連続した光電荷は、それぞれ総露光間隔の７５％、５０％、２５％に渡って発生する。従って、対象露光間隔（例えば、３０分の１秒、６０分の１秒、あるいはこれらの時間のいずれかより実質的に長いか短くてもよい）に渡るＰＤクラスターに関する定常状態入射照度を仮定すれば、ＳＷ２、ＳＷ３、ＳＷ４内に蓄積した光電荷はＳＷ１内に蓄積した光電荷のそれぞれ７５％、５０％、２５％になる。光電荷の除去操作をもたらすために出された例示的な制御信号は、連続する露光間隔において２５％及び７５％のフレームポイントについて（それぞれ４２１と４２３で）示され、ＤＣＧ、ＲＳＴ、ＢＩＮ１～ＢＩＮ４と一緒にそれぞれのトランスファゲートでパルスを発生させることにより、選択フォトダイオード（電荷除去操作４２１におけるＰＤ2、ＰＤ６、ＰＤ１０、ＰＤ１４、及び同操作におけるＰＤ４、ＰＤ８、ＰＤ１２、ＰＤ１６）をリセットして（切り替え可能にその選択されたフォトダイオードをリセット電位に結合し）、その間他のトランスファゲートの全てはスイッチを切ったままにしておく。

【0044】

図１３のアプローチ（スケーリングされた光電荷の蓄積）の顕著な結果は、ＳＷ１～ＳＷ４が異なる照度強度において（すなわち、図１４に示すような異なる光量子束密度において）、更に具体的には、有効光電荷累積間隔に反比例するそれぞれの照度強度において、完全ウェル飽和状態に達することである。従って、増加する光量子束密度に対する正味出力信号電圧レベル（すなわち、ＳＷ１～ＳＷ４からのビニング電荷に応じてＯＵＴ１に生成された信号）の図１４のプロットからわかるように、ピクセル出力電圧は各ＰＤが飽和する（完全ウェル容量に達する）のでニ―（勾配の減少）を示し、それゆえ照度範囲Ｒ１の初期勾配及び照度範囲Ｒ２、Ｒ３、Ｒ４内の３つの徐々に減少する勾配によりそれぞれ特徴づけられる。一実施形態において、４つの出力信号勾配の各々は、ある勾配から次の勾配への移行（ブレイクポイント）に印を付けるピクセル信号レベルと共にシステム較正の間に決定される。この情報はその後ピクセル読み出し中（及び／又は読み出し処理後）に適用され、フォトダイオードの飽和がない場合に発生したであろう信号出力を推定する。一実施形態において、例えば、デジタルピクセル出力が勾配移行点に対応する一組の閾値に対して比較され、４つの出力信号範囲のうちの１つ（４つの照度範囲のうちの１つ）を関与させ、補正値（Δ_ｅｘｔｒ－対象範囲の勾配と範囲１の勾配との間の違いに基づくもので、範囲Ｒ３あるいはＲ４の信号の場合、全ての先行する勾配からの区分的な寄与）の決定が続き、推定したピクセル出力値をもたらす生のピクセル値に追加される。

【0045】

更に図１３及び１４を参照すると、ｘ２ピッチ及びｘ４ピッチピクセルサイズ構成（すなわち、電荷ビニングされた操作）において、事象シーンコンテンツが電荷ビニングＰＤグループ（すなわち、ｘ２ピッチ読み出しにおけるクラスター化した２×２ＰＤグループ内、及びｘ４ピッチ読み出しにおけるピクセルユニットの４×４ＰＤ内）の各ＰＤで同じであるとき、露光時間変調読み出しは一般に決定論線形化（すなわち、前述した線形推定を可能にする）をもたらす。光学系の点拡がり関数（ＰＳＦ）が選択可能ピクセルサイズより小さい（例えば、２×２ＰＤグループ及び／又は４×４ＰＤグループより小さい）場合、このピクセル毎照度均一性は、光学系の錯乱円を動的に拡大して有効ピクセルサイズに一致させることにより達成することができる。従って、いくつかの実施形態では、１以上の光学ローパスフィルター（例えば、光学系の本来の錯乱円よりも大きいスケーリングされたピクセルサイズ毎に１つ）が、機械的又はその他の方法で光路内（例えば、一次レンズの後ろ、ただしマイクロレンズのオーバーレイの前）に係合され、光学系の錯乱円を選択したピクセルサイズの寸法に拡大し、電荷ビニンググループ内の全てのＰＤが確実に同じシーンコンテンツと光レベルの対象となるようにする。ここで留意すべきは、このピクセルサイズが選択された錯乱円のテーラリングは高ダイナミックレンジとして任意であり、複数の積分時間電荷ビニングにより達成されるより高いフレームレートは、有効ピクセルサイズよりも小さい光学系錯乱円でも、許容可能なイメージングアーチファクトを有することができることである。

【0046】

図１５は個々のサブピクセルのコンテキストにおける図１３のスケーリングされた蓄積間隔アプローチを示しており、つまり、継続的な（有効な）電荷蓄積間隔が露光間隔のｎ分の１毎に、従ってこのｎ＝１６ＰＤの例では６．２５％毎に徐々に短縮されるように、それぞれのフォトダイオードに対して徐々に遅い間隔で電荷除去操作を実行する。図１３のように、蓄積間隔スケーリング（露光間隔の間中入射光量子束密度が一定に保たれる）は各ＰＤが徐々に遅い時間で完全ウェルに達するようにし、それゆえｘ４ピッチ読み出し（電荷ビニングされた全１６ＰＤからの光電荷）において、固定（確かめられる）照度強度（すなわち、図１４に示すように、しかしながら短縮した勾配毎の間隔で）で１６つの徐々に異なる勾配の間で移行する出力信号をもたらす。従って、１つ以上のＰＤが飽和している任意勾配での生ピクセル値を、ＰＤ飽和がなかった場合に生じたであろうピクセル値の正確な推定値に外挿し、画像センサのダイナミックレンジを拡大することができる。

【0047】

図１６は図１のピクセル配列アーキテクチャの抜粋を示し、例示的な色フィルター配列（ＣＦＡ）の構成要素及びピクセル配列に配置して色感受性光学系を実現することができるマイクロレンズ配列の構成要素マイクロレンズを示している。示された実施形態において、ＣＦＡは各ＣＦＡ素子が特定の４ＰＤクラスターのフォトダイオードに重なるベイヤーパターン（ＣＦＡ素子の対角線の赤色／青色対と中心点を共有する２つの対角線の緑色ＣＦＡ素子）、つまり１６ＰＤピクセルユニット毎に完全ベイヤーパターンを実装する。他の実施形態において、ＣＦＡは個々のフォトダイオードに一致するサイズのフィルター素子（例えば、４ＰＤクラスター毎の完全ベイヤーパターン）、又はピクセルユニットに一致するサイズのフィルター素子（ピクセルユニットの全１６ＰＤについての均一色フィルタリング）により実装され、赤・緑・青以外の波長範囲の光（赤外線や他の非可視領域を含む）を通過させ、ベイヤーモザイク以外の色パターンを有することができる。同様に、個々のマイクロレンズは個々のフォトダイオードよりもむしろ４ＰＤクラスター（あるいは１６ＰＤピクセルユニット全体）に一致するようなサイズであってよい。また、図１３及び１４を参照して説明したように、１以上のローパス光学フィルターは、選択した（有効な）ピクセルサイズ（例えば、４９１に示すようなｘ２ピッチピクセルサイズ、及び４９３に示すようなｘ４ピッチピクセルサイズ）に従って光学システムの錯乱円を拡大するよう実行時係合されることができ、それゆえ電荷ビニンググループ内の全てのＰＤが同じシーンコンテンツと光レベルの対象であることを確実にする。

【0048】

図１７及び１８は図１のピクセルユニットの代替の実施例を示し、それぞれ、単一４方向共有出力ノード（すなわち、単一出力ライン５０１に結合するピクセルユニット）及び一対の２方向共有出力ノード（２つの出力ライン５２１、５２２に結合するピクセルユニット）をそれぞれ有する。図１７の実施形態において、４つのリードセレクトトランジスタ（１２３_１～１２３_４）はそれぞれリードセレクト信号（ＲＳ１、ＲＳ２、ＲＳ３、ＲＳ４）を受信して、いずれか１つのクラスター出力回路が特定の時間４方向共有出力ラインの駆動できるようにする。それゆえ、図２に示すｘ１ピッチ読み出しシーケンスは読み出し毎の４方向の並列性に欠け、その代わり１６ＰＤに関して１６の連続するＣＤＳ読み出しにより実施される。図３に示すｘ２ピッチ読み出しシーケンスについても同様に、４つの並列クラスター読み出しの代わりに、４つの連続するクラスター（ｘ２ピッチ）読み出しである。図１８の二重出力チャンネルの実施形態は、図１のクラスター毎出力ラインと図１７の４方向共有出力ラインとの中間に当たり、ピクセルユニットの左半分と右半分（２つの出力ラインは、ＲＳ１／ＲＳ２信号接続の対応する回転でＰＤクラスターの上下対にそれぞれ代わりに結合されてもよい）内のＰＤの読み出しの並列処理ができるようにし、従って、ｘ１ピッチ構成で全てのＰＤをサンプリングするための８つの連続した読み出しと、ｘ２ピッチ構成で全ての４ＰＤクラスターをサンプリングするための２つの連続した読み出しが可能になる。ソースフォロワ増幅スキーム（電流源によりバイアスされる各出力ライン）が図１７と１８に示されるが、共通ソース又は他の増幅スキームが代替の実施形態で実施されてもよい。また、異なるＢＩＮ信号（ＢＩＮ１、ＢＩＮ２、ＢＩＮ３、ＢＩＮ４）が４つのビニングトランジスタに印加されるが、共有制御信号は代替の実施形態におけるありとあらゆるサブセットのビニングトランジスタと結合させてもよく、つまり変異型は均等に図１のアーキテクチャにあてはまる。

【0049】

図１９Ａ～１９Ｇは、図１のピクセルアーキテクチャ内で用いることができる読み出しシーケンスの包括的ではない実施例を示し、特定のシーケンスの各段階の間に読み出される１６ＰＤピクセルユニット内の個々のＰＤには陰影がつけられている。それゆえ、図１９Ａは図２の制御シーケンスによって実施される４段階のｘ１ピッチ読み出しを示す。図１９Ｂは、（全４つのＰＤよりもむしろ）列に並んだ一対のＰＤが、特定の読み出し段階での各クラスターから読み出される２段階の読み出しシーケンスを示し、連続する段階でそれらのＰＤの対間で交互に入れ替わる。図１９Ｃは図１９Ｂと同様なクラスター毎ＰＤ対読み出しを示すが、ＰＤ対が行に並ぶよりもむしろ列で並んでいるものを示す。図１９Ｄ及び１９Ｅは追加のクラスター毎ＰＤ対読み出しシーケンスを示すが、行に並んだクラスター内の並んでいないＰＤ対（図１９Ｄ）とクラスター毎に対角線上に対になったＰＤ（図１９Ｅ）を有するものである。図１９Ｆは、クラスター毎に３つのＰＤが初期段階で読み出され、ピクセルユニットに関して周辺ＰＤ読み出しをもたらす、読み出しシーケンスを示す。残りの「内部」ＰＤは第二段階で各クラスターから読み出され、ピクセルユニットコアＰＤ読み出しをもたらす。図１９Ｇは、図３及び４にそれぞれ示されるｘ２ピッチ読み出しシーケンス（単独で、及び同時に全４つの４ＰＤクラスターの読み出し）、及びｘ４ピッチ読み出しシーケンスに対応する単一段階読み出しを示す。

【0050】

図２０は、線形比（すなわち、表６００に示すように）又は他の実行可能な比で３つの追加された容量のいずれかをプログラムで選択できるようにする、バイナリ加重の独立して切り替えられた動的変換利得容量Ｃ_Ｕ及び２Ｃ_Ｕを有する代替ピクセルユニットアーキテクチャを示す。いくつかの実施形態において、例えば、プログラム的選択（例えば、撮像ＩＣのプログラム可能レジスタ内に保存される制御値）が動的利得容量の実行時間較正を可能にし、所望の変換利得分布（例えば、図５及び９に示すような）及び／又は変換利得最小値あるいは最大値をもたらす。図２０の実施形態において、リセットトランジスタ１２５はＤＣＧトランジスタの一つを介して間接的によりもむしろ、リセットノード１２０とリセット電圧源（本例ではＶ_ＤＤ）との間に直接的に結合され、つまり図１の単一ＤＣＧトランジスタの実施形態内でも実装できる配置である。また、２つのバイナリ加重ＤＣＧ容量が示されているが（すなわち、ＤＣＧ２によりノード１２０に切り替え可能に結合された容量は、ＤＣＧ１によりノード１２０に切り替え可能に結合された容量の２倍である）、非バイナリ比を有する等しい容量や完全に異なる容量は代替の実施形態で実現でき、２を超える独立して切り替えられた容量を含むこともできる。また、その２つの容量性素子が同じピクセルユニット内に配置されているように示されているが、個々の容量性素子（２つを超えるこのような素子でもよい）がピクセルユニットの隣接する行に物理的に配置でき、それゆえその隣接する行により共有できる（すなわち、ピクセルユニット毎ＭＯＳ素子カウントを低減する）。

【0051】

本明細書で開示された様々なピクセルユニット回路アーキテクチャとレイアウト、撮像回路アーキテクチャ、色フィルター配列、マイクロレンズ配列、読み出し方法等は、コンピュータ支援設計ツールを使って説明でき、コンピュータ可読媒体に具体化したデータ及び／又は命令として、それらの行動、レジスタ移動、ロジックコンポーネント、トランジスタ、レイアウト配置及び／又はその他の特徴に関し、表現する（表す）ことができる。そのような回路、レイアウト、アーキテクチャの表現が実現できるファイルやその他のオブジェクトのフォーマットは、Ｃ、Ｖｅｒｉｌｏｇ、ＶＨＤＬといった行動言語をサポートするフォーマット、ＲＴＬのようなレジスタレベルの記述言語をサポートするフォーマット、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳといった幾何学記述言語をサポートするフォーマット、その他の適切なフォーマットや言語を含むがこれらに限定されない。そういったフォーマット済みデータ及び／又は命令が具体化できるコンピュータ可読媒体は、種々の形のコンピュータ記憶媒体（例えば、光学、磁気、又は半導体記憶媒体であって、独立してそのように分配されるかオペレーティングシステムに「その場で」保存されるかに関わらない）を含むがこれらに限定されない。

【0052】

コンピュータシステム内で１以上のコンピュータ可読媒体を介して受信した場合、上記した回路やデバイスアーキテクチャのそのようなデータ及び／又は命令に基づく表現は、ネットリスト生成プログラム、場所とルートのプログラムなどを含むがこれらに限定されない１以上の他のコンピュータプログラムの実行を併用してコンピュータシステム内のプロセッシングエンティティ（例えば、１以上のプロセッサ）により処理でき、そのような回路やアーキテクチャの物理的明示の表現や画像が生成される。そのような表現や画像は、例えばデバイス製造工程において回路の様々なコンポーネントを形成するために使われる、１以上のマスクの生成を可能にすることでその後デバイス製造で使用できる。

【0053】

前述の説明や添付している図面において、特定の用語や図面の記号が開示した実施形態の完全な理解をもたらすために説明されている。場合によっては、用語と記号がそれらの実施形態を実践するために必要ではない詳細を暗示することがある。例えば、特定の時間間隔、トランジスタの種類、信号極性、配列寸法、相対制御パルスタイミング、光検出素子の量／種類、光キャリア極性等のいずれかが代替の実施形態におけるそれらと異なる可能性がある。個々の信号線として表現あるいは説明された信号経路は、代わりに多導体信号バスにより実装でき、またその逆もあり、伝達された信号（例えば、差分あるいは疑似差分信号伝達）毎に複数の導体を含んでもよい。「結合した」という用語は、１以上の介在機能部品や構造を介した接続だけでなく、直接接続を表現するために本明細書では使われる。運転パラメータ（有効ピクセルサイズ、適用変換利得、電荷ビニングされた構成、正味動的変換利得容量、出力信号推定あるいは他の処理パラメータ、スケーリングされた蓄積間隔、サブピクセルの読み出しシーケンス、出力信号選択閾値等）又はその他の構成可能なパラメータのプログラミングは、例えば、限定されることなく、ホスト命令に応答して（及びそれゆえデバイスの操作態様を制御し、及び／又はデバイス構成を確立して）、又は１回のプログラミング操作を介して（例えば、デバイス生産中に構成回路内でヒューズを飛ばして）、上記の撮像ＩＣ内のレジスタ又は他の記憶回路に制御値を読み込むこと、及び／又はデバイスの１以上の選択されたピン又は他の接触構造を基準電圧線に接続（又はストラッピングともいう）してデバイスの特定のデバイス構成又は操作の態様を確立することによって、達成することができる。「例示的な」及び「実施形態」という用語は、好みや要件ではなく、例を表現するために使用される。また、「～できる」「～してもよい」という用語は言い換え可能に任意の（許容できる）主題を意味するために使われる。いずれかの用語が使われていないことで、特定の特徴や手法が必要となることを意味するとは解釈すべきではない。

【0054】

本開示のより広い主旨及び範囲から逸脱することなく、本明細書に提示される実施形態に対して様々な修正及び変更を行うことができる。例えば、実施形態のいずれかの特徴又は態様は、他の実施形態のいずれかと組み合わせて、又はその対応する特徴又は態様の代わりに適用することができる。従って、明細書及び図面は、限定的意味ではなく例示的意味で考えられるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】