特表 2023-541242 エレクトレットカプセル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-09-29

(54)【発明の名称】エレクトレットカプセル

(51)【国際特許分類】

   H04R 19/04 20060101AFI20230922BHJP

   H04R 3/00 20060101ALI20230922BHJP

【ＦＩ】

H04R19/04

H04R3/00 320

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023515557

(86)(22)【出願日】2021-09-21

(85)【翻訳文提出日】2023-03-08

(86)【国際出願番号】 AU2021051101

(87)【国際公開番号】W WO2022056610

(87)【国際公開日】2022-03-24

(31)【優先権主張番号】2020903377

(32)【優先日】2020-09-21

(33)【優先権主張国・地域又は機関】AU

(81)【指定国・地域】

(71)【出願人】

【識別番号】513025819

【氏名又は名称】フリードマン エレクトロニクス プロプライアタリー リミティド

(74)【代理人】

【識別番号】110001139

【氏名又は名称】ＳＫ弁理士法人

(74)【代理人】

【識別番号】100130328

【弁理士】

【氏名又は名称】奥野 彰彦

(74)【代理人】

【識別番号】100130672

【弁理士】

【氏名又は名称】伊藤 寛之

(72)【発明者】

【氏名】フリードマン，ピーター

(72)【発明者】

【氏名】シルビーベック，ピーター

【テーマコード（参考）】

5D021

5D220

【Ｆターム（参考）】

5D021CC15

5D220BA22

(57)【要約】

本発明は、一般に、エレクトレットカプセルの分野に関し、特に、コンデンサマイクロフォンなど用のエレクトレットカプセルに統合されたインピーダンス変換器の回路構成に関するものである。マイクロフォンのエレクトレットカプセルは、低ノイズＦＥＴのバイアスを容易にするためのゲートバイアス電界効果トランジスタ（ＦＥＴ）を含むことができる。有利には、マイクロフォンのエレクトレットカプセル内に低ノイズＦＥＴを使用することにより、自己ノイズを低減しながら、コストを削減することができる。
【選択図】図３

【特許請求の範囲】

【請求項1】

ソース電極、ドレイン電極、及びゲート電極を含む２つ以上の電界効果トランジスタ（ＦＥＴ）のバイアス構成と、
バックプレート、音響ハウジング、１つ以上の減衰ディスク、及び接触ばねを含むバックプレートアセンブリと、
ガスケットを介して前記バックプレートアセンブリに連結されたダイヤフラムアセンブリと、
保護メッシュを含む外部ハウジングと
を含み、
前記バイアス構成は、前記２つ以上のＦＥＴの少なくとも第１のＦＥＴのソース電極が前記２つ以上のＦＥＴの少なくとも第２のＦＥＴのソース電極に電気的に接続されていることを含む、エレクトレットカプセル。

【請求項2】

前記バックプレートは、前記接触ばねを介してプリント回路基板（ＰＣＢ）に接続される、請求項１に記載のエレクトレットカプセル。

【請求項3】

前記２つ以上のＦＥＴは、低ノイズＦＥＴをバイアスするゲートバイアスＦＥＴを含む、請求項１に記載のエレクトレットカプセル。

【請求項4】

コネクタをさらに含み、前記コネクタは、ＰＣＢピン、ワイヤリード、及び端子の少なくとも１つである、請求項１に記載のエレクトレットカプセル。

【請求項5】

ソース電極、ドレイン電極、及びゲート電極を含む、第１及び第２の電界効果トランジスタ（ＦＥＴ）と、
前記第１のＦＥＴがインピーダンス変換器－低ノイズＦＥＴであり、前記第２のＦＥＴがゲートバイアスＦＥＴであり、前記第１のＦＥＴのソース電極が前記第２のＦＥＴのソース電極に電気的に接続されている、前記第１及び第２のＦＥＴのバイアス構成と、
前記第１のＦＥＴのソース電極に連結された電流設定要素と、
前記電流設定要素と並列のバイパスコンデンサと、
を含むエレクトレットカプセル回路。

【請求項6】

前記第１のＦＥＴ及び前記第２のＦＥＴは、接合型電界効果トランジスタ（Ｊ－ＦＥＴ）である、請求項５に記載のエレクトレットカプセル回路。

【請求項7】

前記第２のＦＥＴのドレイン電極は開放されている、請求項５に記載のエレクトレットカプセル回路。

【請求項8】

前記電流設定要素は、抵抗器及びＺｅｎｅｒダイオードのうちの少なくとも１つである、請求項５に記載のエレクトレットカプセル回路。

【請求項9】

前記第１のＦＥＴのドレイン電極は、電流制限抵抗器を介して接地される、請求項５に記載のエレクトレットカプセル回路。

【請求項10】

前記第１のＦＥＴのドレイン電極は、並列の１つ以上のバイパスコンデンサと直列のインダクタを介して接地される、請求項５に記載のエレクトレットカプセル回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、エレクトレットカプセルの分野に関し、特に、予備分極コンデンサマイクロフォン（ｐｒｅ－ｐｏｌａｒｉｓｅｄ ｃｏｎｄｅｎｓｅｒ ｍｉｃｒｏｐｈｏｎｅｓ）など用のエレクトレットカプセルに統合されたインピーダンス変換器の回路構成に関するものである。

【背景技術】

【0002】

エレクトレットカプセルは、マイクロフォンの設計で一般的に使用され、容易に入手可能である。しかし、微小電気機械システム（ＭＥＭＳ）カプセルの開発に伴い、エレクトレットカプセルは人気を失い始めている。ＭＥＭＳカプセルは製造コストが安いため、大部分の用途でエレクトレットカプセルに取って代わっている。ただし、ＭＥＭＳカプセルは、ノイズが大きく、指向性極性応答を容易に利用できないという欠点がある。家電製品に問題になるほどの影響はないもの、プロが使用するようなハイエンドマイクの信号出力品質は著しく低下している。

【0003】

ＭＥＭＳカプセルの人気が高まるにつれて、低ノイズで高性能なエレクトレットカプセルを作成するための電子部品の供給が急速に減少している。

【0004】

従って、ハイエンドマイクでの使用に適しており、従来技術のエレクトレットカプセルと同等の機能または改良された機能を提供する、エレクトレットカプセル回路への代替アプローチが必要である。本発明は、この必要性を満たす。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、一般に、エレクトレットカプセルの分野に関し、特に、予備分極コンデンサマイクロフォンなど用のエレクトレットカプセルに統合されたインピーダンス変換器の回路構成に関するものである。

【課題を解決するための手段】

【0006】

以下に詳述するように、エレクトレットカプセルの電気回路は、１つ以上の電界効果トランジスタ（ＦＥＴ）、ダイオード（Ｚｅｎｅｒダイオードなど）、抵抗器、コンデンサ、及びインダクタを含むことができる。

【0007】

一態様では、本発明は、電気回路内に配置された１つ以上の電界効果トランジスタ（ＦＥＴ）、バイアスダイオード、及びバイアス抵抗器を含む、マイクロフォン用のエレクトレットカプセルを提供する。

【0008】

別の態様では、前記電気回路内のバイアスダイオード及びバイアス抵抗器の配置は、組み合わされた「ハイブリッドバイアス」を前記ＦＥＴに提供するように構成され得る。ダイオードバイアスは、優れたノイズ低減と信号利得を提供するが、温度安定性に欠けており、抵抗器バイアスは温度安定性を提供するが、ノイズ低減には何の改善ももたらさない。ハイブリッドバイアス構成は、２つの従来技術のバイアス形態の相乗的な組み合わせを提供すると考えられる。

【0009】

さらに別の態様では、前記エレクトレットカプセルは、前記電気回路内に「カプセルＦＥＴ」をさらに含み、その配置は、前記ＦＥＴをバイアスするように構成され得る。一実施形態では、前記カプセルＦＥＴは、前記バイアス抵抗器に追加することができる。別の実施形態では、前記カプセルＦＥＴは、前記電気回路のバイアス抵抗器に取って代わることができる。

【0010】

さらなる態様では、前記エレクトレットカプセルは、前記電気回路内に１つ以上のコンデンサと直列のインダクタを含むことができる。前記インダクタ及びコンデンサの配置は、出力信号に関する回路のノイズ除去の改善を容易にすることができる。

【0011】

本発明は、様々な修正及び代替形態が可能であるが、その特定の例示的な実施形態が、例として図面に示され、本明細書で詳細に説明されている。しかし、開示された特定の実施形態に本発明を限定する意図はなく、逆に、添付の特許請求の範囲によって定義される本発明の範囲内にあるすべての修正、同等物、及び代替物を網羅することすることを意図していることを理解されたい。

【図面の簡単な説明】

【0012】

実施形態は、添付の図面の図において限定ではなく例示的に示され、同様の参照符号は同様の要素を示す。

【0013】

【図1A】エレクトレットカプセルを含む例示的なマイクロフォンアセンブリの分解図である。

【図1B】図１Ａのエレクトレットカプセルの例示的な接続を示す。

【図2A】例示的なプリント回路基板（ＰＣＢ）に連結された例示的なエレクトレットカプセルの斜視図である。

【図2B】図２ＡのＰＣＢから分離されたエレクトレットカプセルの斜視図である。

【図2C】図２Ａのエレクトレットカプセルの側面図である。

【図2D】図２Ａのエレクトレットカプセルの底面図である。

【図2E】図２ＡのエレクトレットカプセルとＰＣＢの上面図である。

【図3】例示的なエレクトレットカプセルの分解図である。

【図4】例示的なエレクトレットカプセルの回路構成を示す。

【図5】例示的なエレクトレットカプセルの別の回路構成を示す。

【発明を実施するための形態】

【0014】

本発明は、一般に、エレクトレットカプセルの分野に関し、特に、予備分極コンデンサマイクロフォンなど用のエレクトレットカプセルに統合されたインピーダンス変換器の回路構成に関するものである。マイクロフォンのエレクトレットカプセルは、低ノイズＦＥＴのバイアスを容易にするためのゲートバイアス電界効果トランジスタ（ＦＥＴ）を含むことができる。有利には、マイクロフォンのエレクトレットカプセル内に低ノイズＦＥＴを使用することにより、自己ノイズを低減しながら、温度安定性を向上させることができる。

【0015】

ここで、同様の数字が同様の構成要素を表す図面を参照する。図１Ａは、例示的なマイクロフォンアセンブリ１００を示す。図示のように、マイクロフォンアセンブリ１００は、フロントキャップ１０２、粗いメッシュ１０４、細かいメッシュ１０６、エレクトレットコンデンサカプセル１０８、ワイヤアセンブリ１１０、保護メッシュ１１２、本体１１４、オーディオコネクタ１１６、及びリアキャップ１１８を含むことができる。例えば単方向または無指向性マイクロフォンなど、任意のタイプのマイクロフォンまたはマイクロフォン要素を使用することができると考えられている。

【0016】

図示のように、マイクロフォン１００の構成要素は、本体１１４内でフロントキャップ１０２とリアキャップ１１８との間に収容され得る。本体１１４は実質的に管状であることが示されているが、他の形状も考えられる。図示のように、本体１１４は、音波が入ることを許容する１つ以上の開口部１１５を含むことができる。本体１１４とフロント／リアキャップ１０２、１１８は、金属、プラスチックなどの同じ材料または異なる材料で製作することができる。

【0017】

上述のように、マイクロフォン１００は、メッシュ１０４、１０６、１１２の１つ以上の層を含むことができる。前記１つ以上のメッシュ層は、マイクロフォン１００の音響インピーダンス特性を調整するために使用され、異物や微粒子の侵入を防止することができる。使用できるメッシュ材料の例としては、織られたポリエステルやＰＶＣ被覆ポリエステル布などの非金属（例えば、非導電性）材料がある。一般に、メッシュ材料は、例えば、９０％以上の音の透明性などの許容可能な音響性能を示す任意の適切なファブリック材料で形成することができる。

【0018】

図１Ａ～１Ｂに示すように、マイクロフォン１００は、ワイヤ１１０を介してオーディオコネクタ１１６に接続されたエレクトレットカプセル１０８をさらに含むことができる。エレクトレットカプセル１０８は、以下に詳述するように、低ノイズを達成するために電界効果トランジスタのバイアス構成を含むことができる。ワイヤが示されているが、ピン接続や端子接続などの他の接続タイプも考えられる。図１Ｂに示すように、ワイヤ１１０は、エレクトレットカプセル１０８のプリント回路基板１２０に半田付けされ得る。

【0019】

オーディオコネクタ１１６は、アナログ周波数やデジタル周波数などのオーディオ信号を、例えばスピーカに送信することを容易にすることができる。一例では、オーディオコネクタ１１６は、３つから７つのピンを有するＸＬＲコネクタであってもよい。

【0020】

図２Ａ～２Ｅは、例示的なエレクトレットカプセル２００を示す。図示のように、エレクトレットカプセル２００は、ハウジング２０２とプリント回路基板（ＰＣＢ）２０４を含むことができる。ハウジング２０２は、上面２０６と底面２０８を含むことができる。図示のように、ＰＣＢ ２０４は、以下に詳述するように、接触ばねなどを介して上面２０６に連結することができる。

【0021】

エレクトレットカプセル２００は特定の寸法に限定されないが、ハウジング２０２の幅は、約４ｍｍ～約８ｍｍ、好ましくは約５ｍｍ～約７ｍｍの範囲であり得る。一実施形態では、ハウジング２０２の幅は、約６．３ｍｍである。エレクトレットカプセル２００の直径は、約４ｍｍ～約２０ｍｍ、好ましくは約１２ｍｍ～約１６ｍｍの範囲であり得る。一実施形態では、エレクトレットカプセル２００の直径は、約１４ｍｍである。

【0022】

図３は、例示的なエレクトレットカプセル３００の分解図を示す。図示のように、エレクトレットカプセル３００は、バックプレートアセンブリ３０２、ダイヤフラムアセンブリ３０４、及びハウジング３０６を含むことができる。ハウジング３０６は、アセンブリ３０２、３０４の構成要素を保持するように構成され得る。

【0023】

バックプレートアセンブリ３０２は、支持部材３０８を含むことができる。支持部材３０８は、１つ以上の内壁３１１によって画定される開口部３１０を含むことができる。導電性ロッド３１２は、開口部３１０内にスライド可能に配置され得る。接触ばね３１４は、ロッド３１２の周りに配置され、開口部３１０の内壁に当接する。ばね３１４は、ロッドとバックプレート３１８に接触し得る減衰ディスク３１６との間の電気的接触を容易にすることができる。減衰ディスク３１６は、不織布や発泡体などの非導電性多孔質材料で構成され得る。

【0024】

バックプレート３１８は、永久分極電荷が付与されたポリテトラフルオロエチレン（ＰＴＦＥ）などのエレクトレット材料でコーティングされた導電性有孔ディスクであってもよい。図３には示されていないが、バックプレート３１８は、ばね３１４を介してプリント回路基板（ＰＣＢ）に電気的に接続され得る。

【0025】

バックプレート３１８は、非導電性ガスケット３２２を介してアセンブリ３０４のダイヤフラム３２０から電気的に隔離されてもよい。ダイヤフラム３２０は、音波に応答して振動するように構成された可撓性材料で構成されてもよい。例えば、ダイヤフラム３２０は、メッシュ３２４を通過する音波に応答する振動ダイヤフラムを形成する可撓性フィルムであってもよい。ダイヤフラム３２０は、音波に応答する振動によってダイヤフラム３２０とバックプレート３１８との間に交流電位が生じるように、静電的に分極されてもよい。さらに、バックプレート３１８は、ダイヤフラム３２０とバックプレート３１８との間の音量レベルに寄与する複数の穴を含むことができる。

【0026】

図４及び図５は、電気回路内に配置された１つ以上の電界効果トランジスタ（ＦＥＴ）、バイアスダイオード、及びバイアス抵抗器を含むエレクトレットカプセルの例示的な回路４００、５００を示す。前記カプセルは分極電源を必要とするカプセルの一種であり得ると考えられている。

【0027】

図４及び図５に示すように、エレクトレットカプセルは、低ノイズＦＥＴのバイアスを容易にするためのゲートバイアス電界効果トランジスタ（ゲートバイアスＦＥＴ）を含むことができる。
有利には、エレクトレットカプセル内に低ノイズＦＥＴを使用することにより、自己ノイズを低減しながら、コストを削減することができる。

【0028】

図４に示すように、例示的な回路４００は、２つのＦＥＴまたは接合型電界効果トランジスタ（Ｊ－ＦＥＴ）４０４、４０６、抵抗器４０８、インダクタ４１０、３つのコンデンサ４１２、４１４、４１６、及び３つのテストポイント４１８、４２０、４２２を含むことができる。各ＦＥＴ ４０４、４０６は、ソース電極、ドレイン電極、及びゲート電極を含む。

【0029】

図４に示すように、ＦＥＴ ４０４、４０６は、第１のＦＥＴ ４０４がインピーダンス変換器－低ノイズＦＥＴになり、第２のＦＥＴ ４０６がゲートバイアスＦＥＴになるように、バイアス構成に応じて配置することができる。第１のＦＥＴ ４０４及び第２のＦＥＴ ４０６のゲート電極に、入力４０２が提供される。第１のＦＥＴ ４０４のソース電極は、抵抗器４０８を介して第２のＦＥＴ ４０６のソース電極及びグラウンドに接続される。コンデンサ４１６は、抵抗器４０８と並列のバイパスコンデンサとして構成されてもよい。

【0030】

第１のＦＥＴ ４０４のドレイン電極は、直列のインダクタ４１０及び１つ以上のバイパスコンデンサ４１２、４１４を介して接地され得る。インダクタ４１０及びコンデンサ４１２、４１４の配置は、出力信号４２２に関する回路のノイズ除去の改善を容易にすることができる。第２のＦＥＴ ４０６は第１のＦＥＴ ４０４をバイアスするために使用されるので、第２のＦＥＴ ４０６のドレイン電極は開放されている。

【0031】

図５に示すように、例示的な回路５００は、２つのＦＥＴ ５０４、５０６、２つの電圧基準ダイオード（例えば、Ｚｅｎｅｒダイオード）５０８、５１０、２つの抵抗器５１２、５１４、３つのコンデンサ５１６、５１８、５２０、及びインダクタ５２２を含むことができる。各ＦＥＴ ５０４、５０６（Ｊ－ＦＥＴであってもよい）は、ソース電極、ドレイン電極、及びゲート電極を含む。

【0032】

図示のように、ＦＥＴ ５０４、５０６は、第１のＦＥＴ ５０４がインピーダンス変換器－低ノイズＦＥＴとなり、第２のＦＥＴ ５０６がゲートバイアスＦＥＴとなるように、バイアス構成に応じて配置することができる。第１のＦＥＴ ５０４及び第２のＦＥＴ ５０６のゲート電極に、入力信号５０２が提供され得る。

【0033】

第１のＦＥＴ ５０４のソース電極は、２つのＺｅｎｅｒダイオード５０８、５１０を介して第２のＦＥＴ ５０６のソース電極及びグラウンドに接続され、それによって、正のバイアス電位がソース電極に確立される。一実施形態では、Ｚｅｎｅｒダイオード５０８、５１０は、Ｓｃｈｏｔｔｋｙダイオードであってもよい。

【0034】

Ｚｅｎｅｒダイオード５０８、５１０は、抵抗器５１２及びコンデンサ５１６と並列に接続することができる。電気回路内のバイアスダイオード及びバイアス抵抗器の配置は、組み合わされた「ハイブリッドバイアス」をＦＥＴ ５０４、５０６に提供するように構成され得る。抵抗器５１２は１Ｋの抵抗を有するように示されているが、ＦＥＴ ５０４、５０６の特性の変化を補償するように値を変更することができる。

【0035】

第１のＦＥＴ ５０４のドレイン電極は、直列のインダクタ５２２及び１つ以上のバイパスコンデンサ５１８、５２０を介して接地され得る。インダクタ５２２及びコンデンサ５１８、５２０の配置は、出力信号５２４に関する回路のノイズ除去の改善を容易にすることができる。

【0036】

第１のＦＥＴ ５０４のドレイン電極は、電流制限抵抗器として構成され得る抵抗器５１４と直列に接続されてもよい。第２のＦＥＴ ５０６が第１のＦＥＴ ５０４をバイアスするために使用されるので、第２のＦＥＴ ５０６のドレイン電極が開放されている。

【0037】

図４及び図５に示すように、ゲートバイアスＦＥＴまたはＪ－ＦＥＴは、低ノイズＦＥＴまたはＪ－ＦＥＴのバイアスを容易にすることができ、それによって、上記のバイアスを達成するために必要なコストやサイズ制限のある構成要素の必要性を回避することができる。これにより、自己ノイズを低減しながら、エレクトレットカプセルマイクロフォン内に低ノイズＪ－ＦＥＴを低コストで使用することができる。

【0038】

本発明の様々な態様の更なる修正及び代替実施形態は、当業者ならば、本明細書から明らかである。従って、本明細書は、単に例示として解釈すべきであり、当業者に本発明を実施する一般的な方法を教示することを目的とする。なお、本出願において示され記載されている本発明の形態は、実施態様の例とみなすものと解釈すべきである。構成要素は、本出願において図示され説明されたものと取替えでき、部品やプロセスは逆にすることができ、本発明の特定の特徴は独立に利用できることは、いずれも本発明の説明の利益を得た後、当業者ならば明かでなろう。本出願に記載されている要素は、特許請求の範囲に記載されている本発明の精神及び範囲から逸脱しない限り、変更が可能である。

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図3】

【図4】

【図5】

【国際調査報告】