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特表2023-554608双方向ダブルベースバイポーラ接合トランジスタ（Ｂ－ＴＲＡＮ）を動作させる方法及びシステム

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2023-12-28

(54)【発明の名称】双方向ダブルベースバイポーラ接合トランジスタ（Ｂ－ＴＲＡＮ）を動作させる方法及びシステム

(51)【国際特許分類】

H02M 1/08 20060101AFI20231221BHJP

H01L 21/331 20060101ALI20231221BHJP

【ＦＩ】

H02M1/08 A

H01L29/72 Z

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023534612

(86)(22)【出願日】2021-11-30

(85)【翻訳文提出日】2023-06-07

(86)【国際出願番号】 US2021061078

(87)【国際公開番号】W WO2022125323

(87)【国際公開日】2022-06-16

(31)【優先権主張番号】63/123,704

(32)【優先日】2020-12-10

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】515358931

【氏名又は名称】アイディールパワーインコーポレイテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎修

(72)【発明者】

【氏名】モハブ，アリレザ

(72)【発明者】

【氏名】ブルダール，ダニエル

(72)【発明者】

【氏名】ユー，ルイヤン

(72)【発明者】

【氏名】ウッド，ジョン

【テーマコード（参考）】

5F003

5H740

【Ｆターム（参考）】

5F003BB09

5F003BC09

5F003BE09

5F003BJ04

5F003BN04

5H740BA11

5H740BC01

5H740BC02

5H740HH05

5H740JA01

5H740JB01

5H740KK10

5H740MM01

(57)【要約】

双方向ダブルベースバイポーラ接合トランジスタ（Ｂ－ＴＲＡＮ）を動作させる。一例は、第１の負荷電流を、パワーモジュールの上部端子からトランジスタの上部コレクタ－エミッタに、そしてトランジスタを通して、そしてパワーモジュールの下部コレクタ－エミッタから下部端子へと導通させ、次いで、第１の遮断信号のアサートに応答して、下部メインＦＥＴを開くことによって、下部コレクタ－エミッタから下部端子への第１の負荷電流を遮断し、それにより、トランジスタの下部ベースを介して下部端子へと第１のシャットオフ電流を転流させ、そして、トランジスタによって上部端子から下部端子への電流を阻止する、ことを有する方法である。

【特許請求の範囲】

【請求項1】

双方向ダブルベースバイポーラ接合トランジスタを有するパワーモジュールを動作させる方法であって、
第１の負荷電流を、前記パワーモジュールの上部端子から前記トランジスタの上部コレクタ－エミッタに、そして前記トランジスタを通して、そして前記パワーモジュールの下部コレクタ－エミッタから下部端子へと導通させ、次いで、第１の遮断信号のアサートに応答して、
下部メインＦＥＴを開くことによって、前記下部コレクタ－エミッタから前記下部端子への前記第１の負荷電流を遮断し、それにより、前記トランジスタの下部ベースを介して前記下部端子へと第１のシャットオフ電流を転流させ、そして、
前記トランジスタによって前記上部端子から前記下部端子への電流を阻止する、
ことを有する方法。

【請求項2】

前記第１の負荷電流を遮断することは更に、１００ボルト以下のブレイクダウン電圧を持つ前記下部メインＦＥＴを用いて前記第１の負荷電流を遮断することを有し、
電流を阻止することは更に、前記上部端子と前記下部端子とにわたる印加電圧が６００ボルト以上で阻止することを有する、
請求項１に記載の方法。

【請求項3】

前記上部端子から前記下部端子への電流を阻止することの後に、
第２の負荷電流を、前記パワーモジュールの前記下部端子から前記トランジスタの前記下部コレクタ－エミッタに、そして前記トランジスタを通して、そして前記上部コレクタ－エミッタから前記上部端子へと導通させ、次いで、第２の遮断信号のアサートに応答して、
上部メインＦＥＴを開くことによって、前記上部コレクタ－エミッタから前記上部端子への前記第２の負荷電流を遮断し、それにより、上部ベースを介して前記上部端子へと第２のシャットオフ電流を転流させ、そして、
前記トランジスタによって前記下部端子から前記上部端子への電流を阻止する、
ことを更に有する請求項１に記載の方法。

【請求項4】

前記第２の負荷電流を遮断することは更に、１００ボルト以下のブレイクダウン電圧を持つ前記上部メインＦＥＴを用いて前記第２の負荷電流を遮断することを有し、
前記下部端子から前記上部端子への電流を阻止することは更に、前記下部端子と前記上部端子とにわたる印加電圧が６００ボルト以上で阻止することを有する、
請求項３に記載の方法。

【請求項5】

スイッチアセンブリであって、
上部端子、下部端子、及び上部制御入力と、
上部ベース、上部コレクタ－エミッタ、下部ベース、及び下部コレクタ－エミッタを画成したトランジスタと、
前記上部端子に結合された第１のリード、前記上部コレクタ－エミッタに結合された第２のリード、及びゲートを画成した上部メインＦＥＴと、
前記下部コレクタ－エミッタに結合された第１のリード、前記下部端子に結合された第２のリード、及びゲートを画成した下部メインＦＥＴと、
前記上部制御入力、前記上部メインＦＥＴの前記ゲート、及び前記下部メインＦＥＴの前記ゲートに結合されたコントローラであり、前記上部端子と前記下部端子とにわたる第１の印加電圧に対して、当該コントローラは、
前記上部メインＦＥＴの前記ゲートをアサートして前記上部メインＦＥＴを導通させ、前記上部コレクタ－エミッタから前記下部コレクタ－エミッタへの導通のために前記トランジスタを構成し、且つ前記下部メインＦＥＴの前記ゲートをアサートして前記下部メインＦＥＴを導通させることで、前記上部端子から前記下部端子に第１の負荷電流が流れるようにし、
前記上部制御入力のデアサートを検知し、前記上部制御入力のデアサートに応答して、
前記下部メインＦＥＴの前記ゲートをデアサートして前記第１の負荷電流を遮断し、それにより、前記下部ベースを介して前記下部端子へと第１のシャットオフ電流を転流させ、
前記上部端子から前記下部端子への電流フローを阻止するように前記トランジスタを構成する、
ように構成される、コントローラと、
を有するスイッチアセンブリ。

【請求項6】

前記トランジスタのブレイクダウン電圧は６００ボルト以上であり、前記下部メインＦＥＴのブレイクダウン電圧は１００ボルト以下である、請求項５に記載のスイッチアセンブリ。

【請求項7】

前記トランジスタのブレイクダウン電圧は約１２００ボルトであり、前記下部メインＦＥＴのブレイクダウン電圧は８０ボルト以下である、請求項５に記載のスイッチアセンブリ。

【請求項8】

当該スイッチアセンブリは更に、
前記上部ベースに結合された第１のリードと、前記上部端子に結合された第２のリードと、ゲートとを有する上部ベースＦＥＴであり、前記第１の負荷電流が前記上部端子から前記下部端子に流れる期間の間、当該上部ベースＦＥＴは導通する、上部ベースＦＥＴ、
を有し、
前記コントローラが、前記上部端子から前記下部端子への電流フローを阻止するように前記トランジスタを構成するとき、前記コントローラは更に、前記上部ベースＦＥＴの前記ゲートをデアサートして前記上部ベースを電気的にフローティングにするように構成される、
請求項５に記載のスイッチアセンブリ。

【請求項9】

当該スイッチアセンブリは更に、
前記コントローラに結合された下部制御入力、
を有し、
前記上部端子と前記下部端子とにわたる、前記第１の印加電圧とは逆の極性と持つ第２の印加電圧に対して、前記コントローラは、
前記下部メインＦＥＴの前記ゲートをアサートして前記下部メインＦＥＴを導通させ、前記上部コレクタ－エミッタから前記下部コレクタ－エミッタへの導通のために前記トランジスタを構成し、且つ前記上部メインＦＥＴの前記ゲートをアサートして前記上部メインＦＥＴを導通させることで、前記下部端子から前記上部端子に第２の負荷電流が流れるようにし、
前記下部制御入力のデアサートを検知し、前記下部制御入力のデアサートに応答して、
前記上部メインＦＥＴの前記ゲートをデアサートして前記第２の負荷電流を遮断し、それにより、前記上部ベースを介して前記上部端子へと第２のシャットオフ電流を転流させ、
前記下部端子から前記上部端子への電流フローを阻止するように前記トランジスタを構成する、
ように構成される、
請求項５に記載のスイッチアセンブリ。

【請求項10】

当該スイッチアセンブリは更に、
前記下部ベースに結合された第１のリードと、前記下部端子に結合された第２のリードと、ゲートとを有する下部ベースＦＥＴであり、前記第２の負荷電流が前記下部端子から前記上部端子に流れる期間の間、当該下部ベースＦＥＴは導通する、下部ベースＦＥＴ、
を有し、
前記コントローラが、前記下部コレクタ－エミッタから前記上部コレクタ－エミッタへの電流フローを阻止するように前記トランジスタを構成するとき、前記コントローラは更に、前記下部ベースＦＥＴの前記ゲートをデアサートして前記下部ベースを電気的にフローティングにするように構成される、
請求項９に記載のスイッチアセンブリ。

【請求項11】

前記トランジスタのブレイクダウン電圧は６００ボルト以上であり、前記下部メインＦＥＴのブレイクダウン電圧は１００ボルト以下である、請求項９に記載のスイッチアセンブリ。

【請求項12】

双方向ダブルベースバイポーラ接合トランジスタを動作させる方法であって
前記トランジスタの上部ベースに電流を供給し、且つ前記トランジスタの下部ベースを電気的にフローティングにすることによって、前記トランジスタを上部コレクタ－エミッタから下部コレクタ－エミッタへと導通させ、次いで、
前記上部ベースを電気的にフローティングにし、前記下部コレクタ－エミッタを電気的にフローティングにし、且つ前記トランジスタの前記下部ベースを通してシャットオフ電流を導くことによって、前記トランジスタを非導通にする、
ことを有する方法。

【請求項13】

前記下部コレクタ－エミッタを電気的にフローティングにすることは更に、前記下部コレクタ－エミッタに結合された第１のリードを持つ下部メイン電気制御式スイッチを非導通にすることを有する、請求項１２に記載の方法。

【請求項14】

前記トランジスタを導通させることは更に、
上部端子と前記上部コレクタ－エミッタとの間に結合された上部メイン電気制御式スイッチを閉じることと、
下部端子と前記下部コレクタ－エミッタとの間に結合された下部メイン電気制御式スイッチを閉じることと、
を有する、請求項１２に記載の方法。

【請求項15】

前記トランジスタを非導通にすることは更に、
前記上部メイン電気制御式スイッチを開くことと、
前記上部メイン電気制御式スイッチに付随するダイオードを通して前記上部コレクタ－エミッタに前記シャットオフ電流を導くことと、
前記下部メイン電気制御式スイッチを開くことによって、前記下部コレクタ－エミッタから前記下部ベースへと前記シャットオフ電流を転流させることと、
を有する、請求項１４に記載の方法。

【請求項16】

前記下部ベースを通して前記シャットオフ電流を導くことは更に、前記下部ベースに結合された第１のリードを持つ電気制御式スイッチに付随するダイオードを通して電流を導くことを有する、請求項１２に記載の方法。

【請求項17】

前記上部ベースに電流を供給することは更に、前記上部コレクタ－エミッタに印加されるコレクタ電圧とほぼ同じベース電圧で電流を供給することと、前記コレクタ電圧よりも高い前記ベース電圧で前記上部ベースに電流を供給することと、を有する群から選択される少なくとも１つを有する、請求項１２に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

この出願は、２０２０年１２月１０日に出願された米国仮出願第６３／１２３，７０４号の優先権を主張する。この仮出願を、あたかも以下に完全に複製されているかのように、ここに援用する。

【背景技術】

【0002】

双方向ダブルベースバイポーラ接合トランジスタ（以下、Ｂ－ＴＲＡＮ）は、バルク領域の第１の側のベース及びコレクタ－エミッタと、第１の側とは反対側のバルク領域の第２の側の別個の隔てられたベース及びコレクタ－エミッタと、を備えて構築される接合トランジスタである。外部ドライバによって適切に設定されるとき、電流が選択的にいずれかの方向にＢ－ＴＲＡＮを通って流れることができ、故に、Ｂ－ＴＲＡＮデバイスは双方向デバイスとみなされる。双方向性に基づき、コレクタ－エミッタがコレクタ（例えば、電流がＢ－ＴＲＡＮに流れ込む）とみなされるのか、それともエミッタ（例えば、電流がＢ－ＴＲＡＮから流れ出る）とみなされるのかは、印加される外部電圧の極性、及び故に、Ｂ－ＴＲＡＮを通る電流の方向に依存する。一例として、上部コレクタ－エミッタから下部コレクタ－エミッタへのする特定の方向にＢ－ＴＲＡＮデバイスを通る電流を考える。そのような状況において、上部コレクタ－エミッタがコレクタとして作用し、下部コレクタ－エミッタがエミッタとして作用する。

【発明の概要】

【0003】

少なくとも１つの例は、双方向ダブルベースバイポーラ接合トランジスタを有するパワーモジュールを動作させる方法であり、当該方法は、双方向ダブルベースバイポーラ接合トランジスタを有するパワーモジュールを動作させる方法であって、第１の負荷電流を、前記パワーモジュールの上部端子から前記トランジスタの上部コレクタ－エミッタに、そして前記トランジスタを通して、そして前記パワーモジュールの下部コレクタ－エミッタから下部端子へと導通させ、次いで、第１の遮断信号のアサートに応答して、下部メインＦＥＴを開くことによって、前記下部コレクタ－エミッタから前記下部端子への前記第１の負荷電流を遮断し、それにより、前記トランジスタの下部ベースを介して前記下部端子へと第１のシャットオフ電流を転流させ、そして、前記トランジスタによって前記上部端子から前記下部端子への電流を阻止する、ことを有する。

【0004】

当該方法例において、前記第１の負荷電流を遮断することは更に、１００ボルト以下のブレイクダウン電圧を持つ前記下部メインＦＥＴを用いて前記第１の負荷電流を遮断することを有することができ、電流を阻止することは更に、前記上部端子と前記下部端子とにわたる印加電圧が６００ボルト以上で阻止することを有することができる。

【0005】

当該方法例は、前記上部端子から前記下部端子への電流を阻止することの後に、第２の負荷電流を、前記パワーモジュールの前記下部端子から前記トランジスタの前記下部コレクタ－エミッタに、そして前記トランジスタを通して、そして前記上部コレクタ－エミッタから前記上部端子へと導通させ、次いで、第２の遮断信号のアサートに応答して、上部メインＦＥＴを開くことによって、前記上部コレクタ－エミッタから前記上部端子への前記第２の負荷電流を遮断し、それにより、前記上部ベースを介して前記上部端子へと第２のシャットオフ電流を転流させ、そして、前記トランジスタによって前記下部端子から前記上部端子への電流を阻止する、ことを有し得る。当該方法例において、前記第２の負荷電流を遮断することは更に、１００ボルト以下のブレイクダウン電圧を持つ前記上部メインＦＥＴを用いて前記第２の負荷電流を遮断することを有することができ、前記下部端子から前記上部端子への電流を阻止することは更に、前記下部端子と前記上部端子とにわたる印加電圧が６００ボルト以上で阻止することを有することができる。

【0006】

他の一例は、上部端子、下部端子、及び上部制御入力と、上部ベース、上部コレクタ－エミッタ、下部ベース、及び下部コレクタ－エミッタを画成したトランジスタと、前記上部端子に結合された第１のリード、前記上部コレクタ－エミッタに結合された第２のリード、及びゲートを画成した上部メインＦＥＴと、前記下部コレクタ－エミッタに結合された第１のリード、前記下部端子に結合された第２のリード、及びゲートを画成した下部メインＦＥＴと、前記上部制御入力、前記上部メインＦＥＴの前記ゲート、及び前記下部メインＦＥＴの前記ゲートに結合されたコントローラと、を有するスイッチアセンブリである。前記上部端子と前記下部端子とにわたる第１の印加電圧に対して、前記コントローラは、前記上部メインＦＥＴの前記ゲートをアサートして前記上部メインＦＥＴを導通させ、前記上部コレクタ－エミッタから前記下部コレクタ－エミッタへの導通のために前記トランジスタを構成し、且つ前記下部メインＦＥＴの前記ゲートをアサートして前記下部メインＦＥＴを導通させることで、前記上部端子から前記下部端子に第１の負荷電流が流れるようにし、前記上部制御入力のデアサートを検知し、前記上部制御入力のデアサートに応答して、前記下部メインＦＥＴの前記ゲートをデアサートして前記第１の負荷電流を遮断し、それにより、前記下部ベースを介して前記下部端子へと第１のシャットオフ電流を転流させ、前記上部端子から前記下部端子への電流フローを阻止するように前記トランジスタを構成する、ように構成され得る。

【0007】

当該スイッチアセンブリ例において、前記トランジスタのブレイクダウン電圧は６００ボルト以上であるとすることができ、前記下部メインＦＥＴのブレイクダウン電圧は１００ボルト以下であるとすることができる。

【0008】

当該スイッチアセンブリ例において、前記トランジスタのブレイクダウン電圧は約１２００ボルトであるとすることができ、前記下部メインＦＥＴのブレイクダウン電圧は８０ボルト以下であるとすることができる。

【0009】

当該スイッチアセンブリ例は更に、前記上部ベースに結合された第１のリードと、前記上部端子に結合された第２のリードと、ゲートとを有する上部ベースＦＥＴを有することができ、前記第１の負荷電流が前記上部端子から前記下部端子に流れる期間の間、当該上部ベースＦＥＴは導通する。前記コントローラが、前記上部端子から前記下部端子への電流フローを阻止するように前記トランジスタを構成するとき、前記コントローラは更に、前記上部ベースＦＥＴの前記ゲートをデアサートして前記上部ベースを電気的にフローティングにするように構成され得る。

【0010】

当該スイッチアセンブリ例は更に、前記コントローラに結合された下部制御入力を有し得る。前記上部端子と前記下部端子とにわたる、前記第１の印加電圧とは逆の極性と持つ第２の印加電圧に対して、前記コントローラは、前記下部メインＦＥＴの前記ゲートをアサートして前記下部メインＦＥＴを導通させ、前記上部コレクタ－エミッタから前記下部コレクタ－エミッタへの導通のために前記トランジスタを構成し、且つ前記上部メインＦＥＴの前記ゲートをアサートして前記上部メインＦＥＴを導通させることで、前記下部端子から前記上部端子に第２の負荷電流が流れるようにし、前記下部制御入力のデアサートを検知し、前記下部制御入力のデアサートに応答して、前記上部メインＦＥＴの前記ゲートをデアサートして前記第２の負荷電流を遮断し、それにより、前記上部ベースを介して前記上部端子へと第２のシャットオフ電流を転流させ、前記下部端子から前記上部端子への電流フローを阻止するように前記トランジスタを構成する、ように構成され得る。当該スイッチアセンブリ例は更に、前記下部ベースに結合された第１のリードと、前記下部端子に結合された第２のリードと、ゲートとを有する下部ベースＦＥＴを有することができ、前記第２の負荷電流が前記下部端子から前記上部端子に流れる期間の間、当該下部ベースＦＥＴは導通する。前記コントローラが、前記下部コレクタ－エミッタから前記上部コレクタ－エミッタへの電流フローを阻止するように前記トランジスタを構成するとき、前記コントローラは更に、前記下部ベースＦＥＴの前記ゲートをデアサートして前記下部ベースを電気的にフローティングにするように構成され得る。前記トランジスタのブレイクダウン電圧は６００ボルト以上とすることができ、前記下部メインＦＥＴのブレイクダウン電圧は１００ボルト以下であるとすることができる。

【0011】

他の一例は、双方向ダブルベースバイポーラ接合トランジスタを動作させる方法であり、当該当該は、前記トランジスタの上部ベースに電流を供給し、且つ前記トランジスタの下部ベースを電気的にフローティングにすることによって、前記トランジスタを上部コレクタ－エミッタから下部コレクタ－エミッタへと導通させ、次いで、前記上部ベースを電気的にフローティングにし、前記下部コレクタ－エミッタを電気的にフローティングにし、且つ前記トランジスタの前記下部ベースを通してシャットオフ電流を導くことによって、前記トランジスタを非導通にする、ことを有する。

【0012】

当該方法例において、前記下部コレクタ－エミッタを電気的にフローティングにすることは更に、前記下部コレクタ－エミッタに結合された第１のリードを持つ下部メイン電気制御式スイッチを非導通にすることを有し得る。

【0013】

当該方法例において、前記トランジスタを導通させることは更に、上部端子と前記上部コレクタ－エミッタとの間に結合された上部メイン電気制御式スイッチを閉じることと、下部端子と前記下部コレクタ－エミッタとの間に結合された下部メイン電気制御式スイッチを閉じることと、を有し得る。前記トランジスタを非導通にすることは更に、前記上部メイン電気制御式スイッチを開くことと、前記上部メイン電気制御式スイッチに付随するダイオードを通して前記上部コレクタ－エミッタに前記シャットオフ電流を導くことと、前記下部メイン電気制御式スイッチを開くことによって、前記下部コレクタ－エミッタから前記下部ベースへと前記シャットオフ電流を転流させることと、を有し得る。
する、請求項１４に記載の方法。

【0014】

当該方法例において、前記下部ベースを通して前記シャットオフ電流を導くことは更に、前記下部ベースに結合された第１のリードを持つ電気制御式スイッチに付随するダイオードを通して電流を導くことを有し得る。

【0015】

当該方法例において、前記上部ベースに電流を供給することは更に、前記上部コレクタ－エミッタに印加されるコレクタ電圧とほぼ同じベース電圧で電流を供給することと、前記コレクタ電圧よりも高い前記ベース電圧で前記上部ベースに電流を供給することと、を有する群から選択される少なくとも１つを有し得る。

【図面の簡単な説明】

【0016】

実施形態例の詳細な説明のため、以下、添付の図面を参照する。

【図1】少なくとも一部の実施形態に従ったＢ－ＴＲＡＮの立断面図を示している。

【図2】少なくとも一部の実施形態に従った、Ｂ－ＴＲＡＮの一モデルを有するスイッチアセンブリをドライバ回路と共に示す電気回路図を示している。

【図3】実施形態例に従った、Ｂ－ＴＲＡＮが非導通であるスイッチアセンブリ例を示している。

【図4】少なくとも一部の実施形態に従った、ダイオード導通に構成されたスイッチアセンブリ例を示している。

【図5】少なくとも一部の実施形態に従った、導通に構成されたスイッチアセンブリ例を示している。

【図6】トランジスタターンオフに構成された関連するスイッチアセンブリを示している。

【図7】少なくとも一部の実施形態に従った、プレターンオフに構成されたスイッチアセンブリ例を示している。

【図8】少なくとも一部の実施形態に従ったスイッチアセンブリの、部分的に電気回路図である、部分ブロック図を示している。

【図9】少なくとも一部の実施形態に従ったスイッチアセンブリの部分電気回路図を示している。

【図10】少なくとも一部の実施形態に従った方法を示している。

【図11】少なくとも一部の実施形態に従った、非導通状態に遷移する過渡時間のプロットを示している。

【発明を実施するための形態】

【0017】

定義
特定のシステムコンポーネントを参照するために様々な用語が使用されている。異なる会社は異なる名前でコンポーネントを参照することあり、この文書は、名前は異なるが機能は異ならないコンポーネントを区別することを意図していない。以下の説明及び請求項において、用語“含む”及び“有する”は、オープンエンド的に使用され、従って、“含むが、それに限られない”を意味すると解釈されるべきである。また、用語“結合する”は、間接的な接続又は直接的な接続のどちらも意味することを意図している。従って、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接接続によってでもよいし、又は他のデバイス及び接続を介した間接接続によってでもよい。

【0018】

記載パラメータを参照しての“約”は、記載パラメータ、プラス／マイナス、記載パラメータの１０％（＋／－１０％）を意味する。

【0019】

“アサートする”は、ブール（Boolean）信号の状態を変更することを意味する。ブール信号は、回路設計者の裁量にて、ハイにて、すなわち、高い方の電圧でアサートされてもよいし、ローにて、すなわち、低い方の電圧でアサートされてもよい。同様に、“デアサートする”は、ブール信号の状態を、アサートされた状態とは逆の電圧レベルに変更することを意味する。

【0020】

“双方向ダブルベースバイポーラ接合トランジスタ”は、バルク領域の第１の面又は第１の側にベース及びコレクタ－エミッタを持つとともに、バルク領域の第２の面又は第２の側にベース及びコレクタ－エミッタを持つ接合トランジスタを意味する。第１の側のベース及びコレクタ－エミッタは、第２の側のベース及びコレクタ－エミッタとは別個である。

【0021】

“ＦＥＴ”は、例えば接合ゲートＦＥＴ（ＪＦＥＴ）又は金属酸化膜シリコンＦＥＴ（ＭＯＳＦＥＴ）などの電界効果トランジスタを意味する。

【0022】

電気的に制御されるスイッチ（例えば、ＦＥＴ）を参照しての“閉じる”は、その電気的に制御されるスイッチを導通にすることを意味する。例えば、電気的に制御されるスイッチとして使用されるＦＥＴを閉じることは、そのＦＥＴを完全な導通状態に駆動することを意味し得る。

【0023】

電気的に制御されるスイッチ（例えば、ＦＥＴ）を参照しての“開く”は、その電気的に制御されるスイッチを非導通にすることを意味する。

【0024】

“上部ベース”は、トランジスタのバルク領域の第１の側の、双方向ダブルベースバイポーラ接合トランジスタのベースを意味し、重力に対する当該ベースの位置を意味するように読まれてはならない。

【0025】

“下部ベース”は、第１の側とは反対側のトランジスタのバルク領域の第２の側の、双方向ダブルベースバイポーラ接合トランジスタのベースを意味し、重力に対する当該ベースの位置を意味するように読まれてはならない。

【0026】

“上部コレクタ－エミッタ”は、トランジスタのバルク領域の第１の側の、双方向ダブルベースバイポーラ接合トランジスタのコレクタ－エミッタを意味し、重力に対する当該コレクタ－エミッタの位置を意味するように読まれてはならない。

【0027】

“下部コレクタ－エミッタ”は、第１の側とは反対側のトランジスタのバルク領域の第２の側の、双方向ダブルベースバイポーラ接合トランジスタのコレクタ－エミッタを意味し、重力に対する当該コレクタ－エミッタの位置を意味するように読まれてはならない。

【0028】

トランジスタの“［ベース］に電荷キャリアを注入する”又はトランジスタの“［ベース］（例えば、上部ベース、下部ベース）への電荷キャリアの注入”は、トランジスタの同じ側のコレクタ－エミッタに直接的に結合する（例えば、トランジスタを通じて）ことを含まない。

【0029】

トランジスタの“［ベース］から電荷キャリアを引き抜く”又はトランジスタの“［ベース］（例えば、上部ベース、下部ベース）からの電荷キャリアの引き抜き”は、そのベースをトランジスタの同じ側のコレクタ－エミッタに直接的に結合する（例えば、トランジスタを通じて）ことを含まない。

【0030】

用語“入力”及び“出力”は、名詞として使用されるとき、接続（例えば、電気、ソフトウェア）を指し、動作を必要とする動詞として読まれてはならない。例えば、タイマ回路はクロック出力を画成し得る。当該タイマ回路例は、クロック出力上にクロック信号を生成又は駆動するとし得る。ハードウェアにて（例えば、半導体基板上に）直接的に実装されるシステムにおいて、これらの“入力”及び“出力”は電気接続を規定する。ソフトウェアにて実装されるシステムでは、これらの“入力”及び“出力”は、それぞれ、機能を実行する命令によって読み取られる又は書き込まれるパラメータを規定する。

【0031】

“コントローラ”は単独で又は組み合わさって、入力を読み取って該入力に応じた出力を駆動するように構成された、個々の回路コンポーネント、特定用途向け集積回路（ＡＳＩＣ）、制御ソフトウェアを有するマイクロコントローラ、縮小命令セットコンピューティング（ＲＩＳＣ）、デジタル信号プロセッサ（ＤＳＰ）、制御ソフトウェアを有するプロセッサ、プログラマブルロジックデバイス（ＰＬＤ）、又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を意味する。

【0032】

以下の説明は、本発明の様々な実施形態に向けられる。これらの実施形態のうちの１つ以上が好適であることがあるが、開示される実施形態は、請求項を含む本開示の範囲を限定するものとして解釈されたり、その他の方法で使用されたりすべきでない。さらに、当業者が理解することには、以下の説明は広範な応用を有し、いずれの実施形態の説明も、単にその実施形態を例示しようとするものであり、請求項を含む本開示の範囲がその実施形態に限定されることを暗に示す意図はない。

【0033】

様々な例が、双方向ダブルベースバイポーラ接合トランジスタ（Ｂ－ＴＲＡＮ）を動作させる方法及びシステムに向けられる。特に、様々な例は、ベータ効果によって引き起こされる上部コレクタ－エミッタと下部コレクタ－エミッタとの間（及びその逆）のブレイクダウン電圧の低下が低減又は排除され、且つ３端子トランジスタのターンオフと比較してシャットオフ時間が短縮されるように、Ｂ－ＴＲＡＮを動作させることに向けられる。より具体的には、トランジスタオンモードの間、Ｂ－ＴＲＡＮは、例えば上部コレクタ－エミッタから下部コレクタ－エミッタへ、負荷電流を導通し、制御信号が状態を変化させることに応答して、最初に、負荷電流が、Ｂ－ＴＲＡＮの阻止電圧よりも低いブレイクダウン電圧を持つ下部メインＦＥＴによって遮断（インタラプト）される。負荷電流を遮断することは、Ｂ－ＴＲＡＮを通る負荷電流の一部を下部ベースへと転流させる（転流される部分をシャットオフ電流と呼ぶ）。シャットオフ電流は、上部コレクタ－エミッタと下部ベースとの間のＰＮ接合を逆バイアスし、それ故に、Ｂ－ＴＲＡＮを通る電流フローを迅速に阻止する。その後、印加電圧がＢ－ＴＲＡＮによって阻止される。逆極性の印加電圧によって生じる逆方向の（例えば、下部コレクタ－エミッタから上部コレクタ－エミッタへの）負荷電流は、同様に、最初に上部メインＦＥＴによって遮断され、次いでＢ－ＴＲＡＮによって阻止され得る。本明細書は、最初に、読者を方向付けるためにＢ－ＴＲＡＮの例を参照する。

【0034】

図１は、Ｂ－ＴＲＡＮの一例の立断面図を示している。特に、図１は、上面又は上側１０２と下面又は下側１０４とを有するＢ－ＴＲＡＮ１００を示している。“上”及び“下”という指定は、恣意的なものであり、単に説明の便宜のために使用される。上側１０２は、下側１０４とは反対の方向に向く。言い換えると、上側１０２に垂直な外向きポインティングベクトル（このベクトルは特に図示されていない）は、下側１０４に垂直な外向きポインティングベクトル（このベクトルは特に図示されていない）に対して反対方向を指す。

【0035】

上側１０２は、ドリフト領域又はバルク基板１０８とジャンクションを形成する複数のコレクタ－エミッタコンタクト領域１０６を含む。上側１０２は更に、コレクタ－エミッタコンタクト領域１０６の間に配置された複数のベースコンタクト領域１１０を画成する。これらのコレクタ－エミッタコンタクト領域１０６が共に結合されて、上部コレクタ－エミッタ１１２を形成する。これらのベースコンタクト領域１１０が共に結合されて上部ベース１１４を形成する。同様に、下側１０４は、バルク基板１０８とジャンクションを形成する複数のコレクタ－エミッタコンタクト領域１１６を含む。下側１０４は更に、下側のコレクタ－エミッタコンタクト領域１０６の間に配置された複数のベースコンタクト領域１１８を画成する。これらのコレクタ－エミッタコンタクト領域１１６が共に結合されて、下部コレクタ－エミッタ１２０を形成する。これら下側のベースコンタクト領域１１８が共に結合されて下部ベース１２２を形成する。

【0036】

この例のＢ－ＴＲＡＮ１００はＮＰＮ構造であり、故に、コレクタ－エミッタコンタクト領域１０６及び１１６はＮ型であり、ベースコンタクト領域１１０及び１１８はＰ型である。この例の系では、浅いＮ＋領域が、コレクタ－エミッタコンタクト領域１０６及び１１６からそれぞれのコレクタ－エミッタ１１２及び１２０へのオーミックコンタクトを提供している。また、この例の系では、浅いＰ＋コンタクトドーピングが、ベースコンタクト領域１１０及び１１８からそれぞれのベース１１４及び１２２へのオーミックコンタクトを提供している。この例では、オプションの誘電体充填トレンチ１２４が、ベースコンタクト領域とコレクタ－エミッタコンタクト領域との間の横方向の分離を提供している。なお、ＰＮＰ型Ｂ－ＴＲＡＮデバイスも企図されるが、説明を必要以上に長くしないよう、ＰＮＰ型Ｂ－ＴＲＡＮデバイスを具体的に示すことはしない。

【0037】

この例のケースでは、上側１０２に関連する様々な構造及びドーピングを、下側１０４に関連する様々な構造及びドーピングの鏡像としている。しかしながら、一部のケースにおいて、上側１０２に関連する様々な構造及びドーピングは、下側１０４の様々な構造及びドーピングとは異なる時に構築され、従って、これら２つの側の間で、構造及びドーピングに、製造公差に起因する僅かな違いが存在し得るが、そのようなものは、双方向ダブルベースバイポーラ接合トランジスタとしてのデバイスの動作に悪影響を及ぼすものではない。Ｂ－ＴＲＡＮデバイス例の動作を説明するため、本明細書は、次に、Ｂ－ＴＲＡＮデバイスのモデル例を、単純化したドライバ回路と共に参照する。

【0038】

図２は、Ｂ－ＴＲＡＮの一モデルを有するスイッチアセンブリ例の電気回路図を、概念的なドライバ回路の単純化した電気回路図と共に示している。特に、図２は、Ｂ－ＴＲＡＮのモデル２００を、Ｂ－ＴＲＡＮの上側用のドライバ部分２０２及びＢ－ＴＲＡＮの下側用のドライバ部分２０４と共に示している。先ず、モデル２００を参照するに、モデル例２００は、上部コレクタ－エミッタ１１２及び上部ベース１１４（図２では、上部ベース１１４を左側に示しているが）を画成している。ドライバ部分２０２は、上部コレクタ－エミッタ１１２及び上部ベース１１４に結合されている。モデル例２００は更に、下部コレクタ－エミッタ１２０及び下部ベース１２２（図２では、下部ベース１２２を右側に示しているが）を画成している。ドライバ部分２０４は、下部コレクタ－エミッタ１２０及び下部ベース１２２に結合されている。

【0039】

内部に、モデル例２００は、上部コレクタ－エミッタ１１２に結合されたエミッタＥ１、下部コレクタ－エミッタ１２０に結合されたコレクタＣ１、及び上部ベース１１４を画成するベースＢ１を有する第１のＮＰＮトランジスタ２０６を有する。モデル例２００は更に、下部コレクタ－エミッタ１２０に結合されたエミッタＥ２、上部コレクタ－エミッタ１１２に結合されたコレクタＣ２、及び下部ベース１２２を画成するベースＢ２を有する第２のＮＰＮトランジスタ２０８を有する。ベースＢ１及びＢ２は、バルク基板のドリフト領域を表す直列抵抗２１０及び２１２によって共に結合されており、直列抵抗２１０及び２１２は、それらの間にノード２１４を画成する。ノード２１４と上部コレクタ－エミッタ１１２との間にダイオード２１６が結合されており、ダイオード２１６は、上部コレクタ－エミッタ１１２と下部ベース１２２との間のＰＮ接合を表す。同様に、ノード２１４と下部コレクタ－エミッタ１２０との間にダイオード２１８が結合されており、ダイオード２１８は、下部コレクタ－エミッタ１２０と上部ベース１１４との間のＰＮ接合を表す。

【0040】

モデル２００の外部では、最初に上部ドライバ部分２０２を参照するに、電気制御式スイッチ２２２（以下、上部メインスイッチ２２２）が、上部コレクタ－エミッタ１１２に結合された第１のリード、及び上部端子２２４に結合されてそれを画成する第２のリードを有している。上部メインスイッチ例２２２は、オープン構成すなわち非導通構成にある単極単投スイッチとして示されているが、実際には、上部メインスイッチ２２２はＦＥＴとし得る。従って、上部メインスイッチ２２２が導通しているとき、上部コレクタ－エミッタ１１２が上部端子２２４に結合される。別の電気制御式スイッチ２２６（以下、単に、スイッチ２２６）が、上部端子２２４に結合された第１のリード、及び上部ベース１１４に結合された第２のリードを有している。スイッチ例２２６は、オープン構成すなわち非導通構成にある単極単投スイッチとして示されているが、実際には、スイッチ２２６はＦＥＴとし得る。従って、スイッチ２２６が導通しているとき、上部ベース１１４が上部端子２２４に結合される。ドライバ部分例２０２は更に、バッテリとして例示されている電荷キャリア源２２８を有している。電荷キャリア源２２８は、上部端子２２４に結合された負リードを有する。別の電気制御式スイッチ２３０（以下、単に、スイッチ２３０）が、電荷キャリア源２２８の正端子に結合された第１のリード、及び上部ベース１１４に結合された第２のリードを有している。スイッチ例２３０は単極単投スイッチとして示されているが、実際には、スイッチ２３０はＦＥＴとし得る。従って、スイッチ２３０が導通しているとき、電荷キャリア源２２８が上部端子２２４と上部ベース１１４との間に結合される。

【0041】

次に、下部ドライバ部分２０４を参照するに、電気制御式スイッチ２３２（以下、下部メインスイッチ２３２）が、下部コレクタ－エミッタ１２０に結合された第１のリード、及び下部端子２３４に結合されてそれを画成する第２のリードを有している。下部メインスイッチ例２３２は、オープン構成すなわち非導通構成にある単極単投スイッチとして示されているが、実際には、下部メインスイッチ２３２はＦＥＴとし得る。従って、下部メインスイッチ２３２が導通しているとき、下部コレクタ－エミッタ１２０が下部端子２３４に結合される。別の電気制御式スイッチ２３６（以下、単に、スイッチ２３６）が、下部端子２３４に結合された第１のリード、及び下部ベース１２２に結合された第２のリードを有している。スイッチ例２３６は、オープン構成すなわち非導通構成にある単極単投スイッチとして示されているが、実際には、スイッチ２３６はＦＥＴとし得る。従って、スイッチ２３６が導通しているとき、下部ベース１２２が下部端子２３４に結合される。ドライバ部分例２０４は更に、バッテリとして例示されている電荷キャリア源２３８を有している。電荷キャリア源２３８は、下部端子２３４に結合された負リードを有する。別の電気制御式スイッチ２４０（以下、単に、スイッチ２４０）が、電荷キャリア源２３８の正端子に結合された第１のリード、及び下部ベース１２２に結合された第２のリードを有している。スイッチ例２４０は単極単投スイッチとして示されているが、実際には、スイッチ２４０はＦＥＴとし得る。従って、スイッチ２４０が導通しているとき、電荷キャリア源２３８が下部端子２３４と下部ベース１２２との間に結合される。

【0042】

図３は、Ｂ－ＴＲＡＮが非導通であって電流フローを阻止しているモードにおけるスイッチアセンブリ例を示している。非導通であるスイッチは開回路として示され、導通であるスイッチは電気短絡として示されている。特に、上部端子２２４を正極性とした、上部端子２２４と下部端子２３４とにわたる外部印加電圧を考える。図３に示す構成では、上部メインスイッチ２２２が、下部ドライバ部分２０４内のスイッチ２３６とともに導通であり、残り全てのスイッチが非導通である。上部メインスイッチ２２２が導通であると、上部端子２２４が上部コレクタ－エミッタ１１２に結合される。スイッチ２３６が導通であると、下部ベース１２２が下部端子２３４に結合される。図示の構成では、モデル２００のダイオード２１６として示されるＰＮ接合が逆バイアスされる。また、下部コレクタ－エミッタ１２０及び上部ベース１１４の両方が電気的にフローティングにされる。従って、Ｂ－ＴＲＡＮは印加電圧の極性に対して非導通であり、Ｂ－ＴＲＡＮを通る電流は存在せず、故に、Ｂ－ＴＲＡＮは、上部コレクタ－エミッタ１１２と下部ベース１２２との間に形成されたＰＮ接合によって印加電圧（例えば、上部端子２２４から下部端子２３４まで１２００Ｖ）を阻止している。従って、図３の構成は非導通モード又はオフモードとして参照され得る。

【0043】

次に、Ｂ－ＴＲＡＮが導通にされることを考える。図４は、オプションのダイオードオンモードに構成されたスイッチアセンブリ例を示している。特に、図３のオフモードから、最初に、図示の極性にある外部印加電圧でＢ－ＴＲＡＮを導通させるために、下部メインスイッチ２３２が導通にされ、スイッチ２２６が導通にされ、且つスイッチ２３６が非導通にされる。上部メインスイッチ２２２はダイオードオンモードにおいて導通であってもよいし非導通であってもよい。図示の構成では、ダイオード２１６によって示される上部ＰＮ接合はバイパスされ、ダイオード２１８によって示される下部ＰＮ接合は順バイアスされる。従って、上部端子２２４から上部ベース１１４を通って下部コレクタ－エミッタ１２０に電流が流れる。使用されるとき、ダイオードオンモードは、所定の期間（例えば、両端を含めて約１マイクロ秒（μｓ）から５μｓ）だけ続き得る。図示の構成において、順方向電圧降下は比較的低い。一例において、順方向電圧降下は、約２００Ａ／ｃｍ^２の電流密度で約１．０Ｖである。しかしながら、順方向電圧降下は、もっと低くなることができる。

【0044】

図５は、導通に構成されたスイッチアセンブリ例を示している。ダイオードオンモードが使用される場合、Ｂ－ＴＲＡＮを横切る順方向電圧降下を更に低下させるために、スイッチ２２６が非導通にされ、スイッチ２３０が導通にされる。ダイオードオンモードが省略される場合には、オフモード（図３）から、スイッチ２３６が非導通にされ、下部メインスイッチ２３２が導通にされ、スイッチ２３０が導通にされ、上部メインスイッチ２２２は導通のままである。図示の構成では、電荷キャリア源２２８が上部端子２２４と上部ベース１１４との間に結合される。その結果、上部ベース１１４の電圧が、上部コレクタ－エミッタ１１２の電圧よりも高く駆動される。下部ベース１２２は電気的にフローティングにされるが、下部ベース１２２は、Ｂ－ＴＲＡＮのドリフト領域を介して内部で接続されており、従って、下部ベース１２２は、（電荷キャリア源２２８の電圧例に依存して）上部コレクタ－エミッタ１１２の電圧よりも高く駆動され得る。従って、モデル２００のトランジスタ例の両方が部分的又は完全に導通し、この構成を導通モード又はトランジスタオンモードと呼ぶ。この構成では、電荷キャリア源２２８によって上部ベース１１４に電荷キャリア（ここでは正孔）が注入される。ドリフト領域内の追加の正孔がドリフト領域の導電率を高め、それが、Ｂ－ＴＲＡＮデバイスにわたる順方向電圧降下を低下させる。一例において、上部コレクタ－エミッタ１１２と上部ベース１１４との間に（例えば、電荷キャリア源２２８によって）両端を含めて約０．７Ｖから約１．０Ｖの印加電圧をかけると、順方向電圧降下は、両端を含めて約０．１Ｖと０．２Ｖとの間まで低減され得る。次に、Ｂ－ＴＲＡＮを非導通にする関連技術の方法、及び該関連技術の方法の潜在的な欠点について説明する。

【0045】

図６は、トランジスタターンオフに構成された関連技術のスイッチアセンブリを示している。特に、図６は、上述したモデル２００と、２つの外部スイッチ６００及び６０２とを示している。関連技術のシステムでは、スイッチ６００が選択的に上部ベース１１４を上部コレクタ－エミッタ１１２に直接結合し、上部コレクタ－エミッタ１１２が上部端子を画成する。スイッチ６０２が選択的に、下部ベース１２２を下部コレクタ－エミッタ１２０に直接結合し、下部コレクタ－エミッタ１２０が下部端子を画成する。従って、図示の極性を持つ印加電圧例では、トランジスタターンオフは、上部ベース１１４をフローティングにし、下部ベース１２２を下部コレクタ－エミッタ１２０に直接結合することによって達成される。故に、Ｂ－ＴＲＡＮを非導通にすることは、ダイオード２１６として示される上部ＰＮ接合が逆バイアスされることになるまで、下部ベース１２２及び下部コレクタ－エミッタ１２０を通して電荷キャリアを排出することによって達成される。斯くしてＢ－ＴＲＡＮを非導通にすることを、トランジスタターンオフとして参照し得る。

【0046】

図示の構成によってＢ－ＴＲＡＮをトランジスタターンオフに遷移させることは、電流が漸近的に０に近づくので、長い“テール”を有し得るプロセスであり、従って、ごく僅かではない量の時間を要する。すなわち、関連技術の技法を用いてＢ－ＴＲＡＮを流れる電流が０に達するまでの時間の量は、Ｂ－ＴＲＡＮを流れる負荷電流の量、印加電圧の大きさ、及び下部ベース１２２によってドリフト領域から電荷キャリアがどれだけ迅速に排出されるかに依存し得る。例えば、シミュレーションに基づけば、１００Ａの電流を担持する完全な導通から非導通への遷移は、図６に示す構成を用いると約６μｓかかり得る。遷移時間を短縮するために、関連技術では、例えば、ある期間にわたってスイッチ６００及び６０２の両方が導通する構成を用いるなど、様々な技術が実装され得るが、そのような技術は遷移時間を短縮し得る一方で、遷移中に依然として電流“テール”が存在する。

【0047】

また、関連技術において図６に示すようにトランジスタターンオフを実施することは、ブレイクダウン電圧を低下させ得る。特に、スイッチ例６０２が導通として示され、それ故に下部ベース１２２を下部コレクタ－エミッタに直接結合しているが、実際には、スイッチ６０２は、例えばＦＥＴなどのトランジスタであるとし得る。よく設計及び構築されたＦＥＴであっても、完全な導通状態において非ゼロの電圧降下（例えば、０．１Ｖと０．３Ｖの間）を持つことになる。さらに、スイッチ６０２を含め、Ｂ－ＴＲＡＮと外部ドライバ回路との間の電気接続は各々、小さいがゼロではない抵抗を持つ。その結果、例の下部ベース１２２及び下部コレクタ－エミッタ１２０が同じ電位を持つのではなく、下部ベース１２２が下部コレクタ－エミッタ１２０よりも高い電位を担持し得る。下部ベース１２２上のこの高めの電位が、Ｂ－ＴＲＡＮのベータと組み合わさって、リーク電流を増加させ、上部コレクタ－エミッタ１１２から下部コレクタ－エミッタ１２０までのＢ－ＴＲＡＮのブレイクダウン電圧を低下させる。この低めのブレイクダウン電圧は、Ｂ－ＴＲＡＮの温度が上昇するにつれて更に低くなり得る。

【0048】

さらには、多くの場合、上部コレクタ－エミッタ１１２から下部コレクタ－エミッタ１２０へと運ばれる負荷電流例は、負荷自体が誘導性であるために（例えば、モータ）、若しくはＢ－ＴＲＡＮに関連する様々な接続の誘導性効果のために、又はこれらの両方のために、性質的に誘導性であり得る。図６に示すような関連技術のスイッチアセンブリは、誘導性負荷の存在下で非導通に遷移することに難しさを有し得る。別の言い方をすれば、下部ベース１２２と下部コレクタ－エミッタ１２０との間の非ゼロの電位差が、外部の誘導性負荷と組み合わさって、Ｂ－ＴＲＡＮを、非導通に遷移するのが非常に遅いものにし、より高い誘導電流での一部ケースでは、Ｂ－ＴＲＡＮを、非導通に遷移できないものにしてしまい得る。

【0049】

上述の問題は、上部メインスイッチ及び下部メインスイッチの使用によって、スイッチアセンブリ例において少なくとも部分的に対処される。図５に手短に戻ると、再び図５は、トランジスタオンモードに構成された例示的なスイッチアセンブリを示している。すなわち、印加電圧の極性例では、負荷電流が、上部端子２２４から上部メインスイッチ２２２を通って上部コレクタ－エミッタ１１２に、そしてＢ－ＴＲＡＮを通って、そして下部コレクタ－エミッタ１２０から下部メインスイッチ２３２を通って下部端子２３４へと導かれる。システム例において、遮断（インタラプト）信号又は制御信号（更に後述する）の状態の変化に基づいて、Ｂ－ＴＲＡＮを非導通にすることは、上部メインスイッチ又は下部メインスイッチのうちの一方によって電流フローを遮断することを伴う。図５の印加電圧の極性例では、下部メインスイッチ２３２によって電流が遮断される。

【0050】

図３に戻る。一部の例によれば、スイッチアセンブリを導通モード又はトランジスタオンモード（図５に示す）から図３の非導通モード又はオフモードに遷移させることは、図３の構成を再び実現することを伴い得る。すなわち、一部の例において、トランジスタオンモード（図５に示す）からオフモードに遷移することは、直接的に図３の構成を再び実現することを伴い得る。特に、スイッチアセンブリを非導通にすることは、スイッチ２３０を非導通にし、下部メインスイッチ２３２を非導通にし、スイッチ２３６を導通にし、且つ上部メインスイッチ２２２を導通のままにすることを有し得る。スイッチ２３０を非導通にすることは、上部ベース１１４を介した電荷キャリアの注入を止める。下部メインスイッチ２３２を開くこと又は非導通にすることは、下部コレクタ－エミッタ１２０から下部端子２３４への負荷電流を遮断する。さらに、下部メインスイッチ２３２を非導通にすることは、負荷電流の一部を、下部ベース１２２及びスイッチ２３６を流れるように転流させる。負荷電流の転流される部分（すなわち、シャットオフ電流）は、上部コレクタ－エミッタ１１２と下部ベース１２２との間のダイオード２１６として示されるＰＮ接合が逆バイアスされることになるまで短期間だけ流れ、そして、電流は実質的にゼロまで減少する。ダイオード２１６として示されるＰＮ接合が逆バイアスされると、システム例は、Ｂ－ＴＲＡＮによって上部端子２２４から下部端子２３４への電流を阻止する。斯くしてＢ－ＴＲＡＮを非導通にすることをダイオードターンオフと称し、これはトランジスタターンオフよりも有意に速い。他のケースにおいて、スイッチアセンブリを導通から非導通に遷移させることは、オプションのプレターンオフモードの使用によって行われてもよい。

【0051】

ダイオードターンオフを使用することは幾つかの利点を有し得るが、必ずしも全ての利点が全てのケースで存在するわけではない。特に、トランジスタターンオフよりも速いことに加えて、ダイオードターンオフのブレイクダウン電圧は、トランジスタターンオフよりも高い。また、温度が上昇するにつれて、ダイオードのブレイクダウン電圧が上昇する。さらに、誘導性負荷の下で、ダイオードターンオフは、トランジスタターンオフよりも高い電圧及び電流をターンオフ中に阻止することができる。

【0052】

図７は、オプションのプレターンオフモードに構成されたスイッチアセンブリ例を示している。一部の例において、Ｂ－ＴＲＡＮを非導通にする最初のプロセス（例えば、１２００Ｖデバイスの完全ターンオフの約０．１μｓ－５μｓ前）は、スイッチ２２６及び２３６を導通にし、スイッチ２３０を非導通にし、且つ上部メインスイッチ２２２及び下部メインスイッチ２３２を導通のままにすることを伴い得る。スイッチ２３０を非導通にし、且つスイッチ２２６を導通にすることは、電荷キャリア源２２８からの電荷キャリアの注入を停止させる。さらに、スイッチ２３６を導通にすることが、ドリフト領域からの電流排出又は流出を引き起こす。その結果、これらの作用がドリフト領域から電荷キャリアを減少させ及び／又は除去し、Ｂ－ＴＲＡＮを飽和状態から外し、順方向電圧降下を増加させる。この構成をプレターンオフモードとして参照する。一例において、プレターンオフモードでは、上部コレクタ－エミッタ１１２から下部コレクタ－エミッタ１２０までの順方向電圧降下が、両端を含めて約０．９Ｖと３Ｖとの間まで上昇し得る。次いで、Ｂ－ＴＲＡＮ例は、この極性例に対して、図３のオフモードを再び実現することによって完全に非導通にされ得る。プレターンオフモードを実装することは、（例えば、図５の構成を図３の構成に直接変化させることと比較して）スイッチアセンブリをオフモードに遷移させるための時間の量を更にさらに減少させる。

【0053】

図３－図５及び図７に関する例は、外部印加電圧が上部端子２２４において正の極性を持つ状況に関するものである。しかしながら、このＢ－ＴＲＡＮ例は対称なデバイスであり、そして、図示の極性例でＢ－ＴＲＡＮを流れる電流をどのように制御するのかをもはや理解しており、反対方向における電流の制御も直接的にそれに従う。そのような反対方向の電流の状況では、電荷キャリア源２２８とスイッチ２３０ではなく、電荷キャリア源２３８とスイッチ２４０が使用されることになる。

【0054】

図８は、スイッチアセンブリ例の、部分的に電気回路図である、部分ブロック図を示している。特に、スイッチアセンブリ例８００は、Ｂ－ＴＲＡＮ１００及びドライバ８０２を有する。Ｂ－ＴＲＡＮ１００は、ＮＰＮ構成をしており、２つのエミッタ及び２つのベースを持つ回路記号例で示されている。この回路記号は、上部コレクタ－エミッタ１１２、上部ベース１１４、下部コレクタ－エミッタ１２０、及び下部ベース１２２を示している。上部コレクタ－エミッタ１１２は、スイッチアセンブリ８００の上部端子２２４に結合されている。下部コレクタ－エミッタ１２０は、スイッチアセンブリ８００の下部端子２３４に結合されている。ドライバ例８０２が、上部ベース１１４に結合された上部ベース端子８０８、上部コレクタ－エミッタ１１２に結合された上部導通端子８１０、下部ベース１２２に結合された下部ベース端子８１２、及び下部コレクタ－エミッタ１２０に結合された下部導通端子８１４を画成している。

【0055】

ドライバ例８０２は更に、コントローラ８１６、電気アイソレータ８１８、及び絶縁変圧器８２０を含んでいる。Ｂ－ＴＲＡＮ１００を様々な導通及び非導通モードに置くために、ドライバ例８０２は、複数の電気制御式スイッチ及び電荷キャリア源を含む。特に、ドライバ８０２は、その第１のリードを上部端子２２４に結合させ、第２のリードを上部ベース１１４に結合させ、且つ制御入力をコントローラ８１６に結合させたスイッチ２２６を含んでいる。先と同様に、スイッチ例２２６は単極単投スイッチとして示されているが、実際には、スイッチ２２６はＦＥＴとすることができ、制御入力はＦＥＴのゲートである。従って、スイッチ２２６がその制御入力のアサートによって導通にされるとき、上部ベース１１４が上部端子２２４に結合される。

【0056】

ドライバ８０２は更に、バッテリとして例示されている電荷キャリア源８２２を有している。電荷キャリア源８２２は、負リードを上部端子２２４に結合させている。別の電気制御式スイッチ８２４（以下、単に、スイッチ８２４）が、第１のリードを電荷キャリア源８２２の正端子に結合させ、第２のリードを上部ベース１１４に結合させ、且つ制御入力をコントローラ８１６に結合させている。スイッチ例８２４も単極単投スイッチとして示されているが、実際には、スイッチ８２４は、ＦＥＴのゲートを制御入力とするＦＥＴとし得る。従って、スイッチ８２４が導通しているとき、電荷キャリア源８２２が上部端子２２４と上部ベース１１４との間に結合される。ドライバ８０２は更に、バッテリとして例示されている別の電荷キャリア源８２６を有している。電荷キャリア源８２６は、負リードを上部端子２２４に結合させている。別の電気制御式スイッチ８２８（以下、単に、スイッチ８２８）が、第１のリードを電荷キャリア源８２６の正端子に結合させ、第２のリードを上部ベース１１４に結合させ、且つ制御入力をコントローラ８１６に結合させている。スイッチ例８２８も単極単投スイッチとして示されているが、実際には、スイッチ８２８は、ＦＥＴのゲートを制御入力とするＦＥＴとし得る。従って、スイッチ８２８が導通しているとき、電荷キャリア源８２６が上部端子２２４と上部ベース１１４との間に結合される。電荷キャリア源８２２及び８２６は、単独で又は組み合わせにて、図２の電荷キャリア源例２２８とし得る。

【0057】

ドライバ８０２は更に、上部端子２２４に結合された第１のリードと、上部コレクタ－エミッタ１１２に結合された上部導通端子８１０を画成する第２のリードと、コントローラ８１６に結合された制御入力とを有する上部メインスイッチ２２２を有する。前述のように、上部メインスイッチ例２２２は単極単投スイッチとして示されているが、実際には、上部メインスイッチ２２２は、ＦＥＴのゲートを制御入力とするＦＥＴとし得る。従って、上部メインスイッチ２２２が、例えばその制御入力のアサートによってなどで導通にされるとき、上部端子２２４が上部コレクタ－エミッタ１１２に結合される。

【0058】

次に、Ｂ－ＴＲＡＮ１００の下側を参照するに、ドライバ例８０２は更に、第１のリードを下部端子２３４に結合させ、第２のリードを下部ベース１２２に結合させ、且つ制御入力をコントローラ８１６に結合させたスイッチ２３６を含んでいる。スイッチ例２３６は単極単投スイッチとして示されているが、実際には、スイッチ２３６はＦＥＴとすることができ、制御入力はＦＥＴのゲートである。従って、スイッチ２３６がその制御入力のアサートによって導通にされるとき、下部ベース１２２が下部端子２３４に結合される。

【0059】

ドライバ８０２は更に、バッテリとして例示されている電荷キャリア源８３０を有している。電荷キャリア源８３０は、負リードを下部端子２３４に結合させている。別の電気制御式スイッチ８３２（以下、単に、スイッチ８３２）が、第１のリードを電荷キャリア源８３０の正端子に結合させ、第２のリードを下部ベース１２２に結合させ、且つ制御入力をコントローラ８１６に結合させている。スイッチ例８３２は単極単投スイッチとして示されているが、実際には、スイッチ８３２は、ＦＥＴのゲートを制御入力とするＦＥＴとし得る。従って、スイッチ８３２が導通しているとき、電荷キャリア源８３０が下部端子２３４と下部ベース１２２との間に結合される。ドライバ８０２は更に、バッテリとして例示されている別の電荷キャリア源８３４を有している。電荷キャリア源８３４は、負リードを下部端子２３４に結合させている。別の電気制御式スイッチ８３６（以下、単に、スイッチ８３６）が、第１のリードを電荷キャリア源８３４の正端子に結合させ、第２のリードを下部ベース１２２に結合させ、且つ制御入力をコントローラ８１６に結合させている。スイッチ例８３６は単極単投スイッチとして示されているが、実際には、スイッチ８３６は、ＦＥＴのゲートを制御入力とするＦＥＴとし得る。従って、スイッチ８３６が導通しているとき、電荷キャリア源８３４が下部端子２３４と下部ベース１２２との間に結合される。電荷キャリア源８３０及び８３４は、単独で又は組み合わせにて、図２の電荷キャリア源例２３８とし得る。

【0060】

ドライバ８０２は更に、下部端子２３４に結合された第１のリードと、下部コレクタ－エミッタ１２０に結合された下部導通端子８１４を画成する第２のリードと、コントローラ８１６に結合された制御入力とを有する下部メインスイッチ２３２を有する。前述のように、下部メインスイッチ例２３２は単極単投スイッチとして示されているが、実際には、下部メインスイッチ２３２は、ＦＥＴのゲートを制御入力とするＦＥＴとし得る。従って、下部メインスイッチ２３２が、例えばその制御入力のアサートによってなどで導通しているとき、下部端子２３４が下部コレクタ－エミッタ１２０に結合される。

【0061】

コントローラ８１６は、制御入力８３８及び８４０と、それぞれ、スイッチ２２２、８２８、８２４、２２６、２３６、８３２、８３６、及び２３２の制御入力に結合された制御出力８４２、８４４、８４６、８４８、８５０、８５２、及び８５４とを画成する。制御入力８３８がアサートされるとき、コントローラ８１６は、上部端子２２４から下部端子２３４への導通のためにＢ－ＴＲＡＮ１００を構成する（例えば、図４又は図５）ように設計及び構築される。逆に、制御入力８３８がデアサートされるとき、コントローラ８１６は、上部端子２２４から下部端子２３４への電流フローを阻止するようにＢ－ＴＲＡＮ１００を構成する（例えば、図３のオフモード）よう設計及び構築される。同様に、制御入力８４０がアサートされるとき、コントローラ８１６は、下部端子２３４から上部端子２２４への導通のためにＢ－ＴＲＡＮ１００を構成するように設計及び構築される。逆に、制御入力８４０がデアサートされるとき、コントローラ８１６は、下部端子２３４から上部端子２２４への電流フローを阻止するようにＢ－ＴＲＡＮ１００を構成するよう設計及び構築される。制御入力８３８及び８４０が両方ともアサートされるとき、コントローラ８１６は、両方向への電流フローのためにＢ－ＴＲＡＮ１００を構成し（例えば、ＡＣブレーカサービス）、制御入力８３８及び８４０が両方ともデアサートされるとき、コントローラ８１６は、両方向で電流フローを阻止する。

【0062】

一部のケースにおいて、Ｂ－ＴＲＡＮ１００が非導通にある構成は、印加電圧の極性に依存する。従って、コントローラ例８１６は更に、印加極性を指し示すブールインジケーションを受信する極性入力８５６を画成し得る。ドライバ例８０２では、比較器８５８が、第１の入力を上部端子２２４に結合させ（バブル“Ａ”で示された接続）、且つ第２の入力を下部端子２３４に結合させている。比較器８５８は、極性入力８５６に結合された比較出力を画成している。図８は、それぞれの導通端子に直接結合された第１及び第２の入力を示しているが、実際には、非導通時にＢ－ＴＲＡＮ１００にかかる電圧は大きい（例えば、１２００Ｖ）ことができ、従って、第１及び第２の入力の各々は、それぞれの分圧回路を介してそれぞれの導通端子に結合され得る。より更なるケースでは、印加極性は、スイッチアセンブリ８００の外部のシステム及び装置によって決定されてもよく、ブール信号が電気アイソレータ８１８を横切って制御入力８５６に送られる。

【0063】

Ｂ－ＴＲＡＮ１００を非導通から導通に遷移させ、次いで非導通に戻すことは、多段階プロセスとし得る。多段階プロセスを実装するため、コントローラ８１６は、制御入力８３８及び８４０を読み取り、極性入力８５６を読み取って、Ｂ－ＴＲＡＮ１００のモード遷移を実施するための制御出力を駆動するように構成された、個々の回路コンポーネント、特定用途向け集積回路（ＡＳＩＣ）、制御ソフトウェアを有するマイクロコントローラ、縮小命令セットコンピューティング（ＲＩＳＣ）、デジタル信号プロセッサ（ＤＳＰ）、制御ソフトウェアを有するプロセッサ、プログラマブルロジックデバイス（ＰＬＤ）、若しくはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及び／又は組み合わせとし得る。

【0064】

システム例において、スイッチアセンブリ８００は電気的にフローティングにされる。スイッチアセンブリ８００の電気ドメインで制御入力８３８及び８４０を受信するために、ドライバ例８０２は電気アイソレータ８１８を実装している。電気アイソレータ例８１８は、例えば光カプラ又は静電容量式絶縁デバイスなどの、任意の好適形態をとり得る。電気アイソレータ８１８の正確な性質にかかわらず、電気アイソレータ８１８の制御入力８６０及び８６２に、外部制御信号（例えば、ブール信号）が結合され得る。そして、電気アイソレータ８１８が、それらの制御信号をスイッチアセンブリ８００の電気ドメインへと通過させる。この例において、外部制御信号は通されて、コントローラ８１６の制御入力８３８及び８４０になる。

【0065】

次に、絶縁変圧器８２０を参照する。スイッチアセンブリ８００内の様々なデバイスが動作電力を使用し得る。例えば、コントローラ８１６は、Ｂ－ＴＲＡＮの様々な動作モードの実現を可能にするためにバス電圧及び電力を使用し得る。また、システム内の電荷キャリア源は、実際には、スイッチング電力コンバータの形態の個別の電圧源として、あるいは、やはりスイッチング電力コンバータを用いて実装される個別の電流源として実装され得る。電荷キャリア源を実装するスイッチング電力コンバータは、バス電圧及び電力を使用し得る。絶縁変圧器８２０は、スイッチアセンブリ８００の電気ドメイン内に動作電力を提供するために設けられる。外部システム（具体的には図示せず）が、絶縁変圧器８２０の一次リード８６４及び８６６間に交流信号（例えば、１５ＶＡＣ）を提供し得る。絶縁変圧器８２０は、二次リード８６８及び８７０上にＡＣ電圧を生成する。絶縁変圧器８２０の二次側のＡＣ電圧がＡＣ－ＤＣ電力コンバータ８７２に提供され、それが、ＡＣ電圧を整流し、コモン８７４に対するバス電圧Ｖ_ＢＵＳ（例えば、３．３Ｖ、５Ｖ、１２Ｖ）によって電力を提供し得る。ＡＣ－ＤＣ電力コンバータ８７２によって提供される電力は、スイッチアセンブリ８００の様々なコンポーネントによって使用され得る。他のケースでは、複数の絶縁変圧器が存在してもよい（例えば、Ｂ－ＴＲＡＮの各側に１つ）。より更には、複数の二次巻線を有する単一の絶縁変圧器が使用されてもよい。次に、スイッチアセンブリ８００の文脈にてＢ－ＴＲＡＮ１００を導通及び／又は非導通にするための構成例を説明する。

【0066】

一例として、印加電圧が上部端子２２４上で正の極性を持つ状況を考える。さらに、電気アイソレータ８１８に与えられる制御入力８６０がデアサートされ、従って、コントローラ８１６の制御入力８３８に与えられる制御信号がデアサートされるとする。デアサートされた状態の制御入力８３８に基づいて、コントローラ８１６は、印加された極性（例えば、極性入力８５６を通じてコントローラ８１６によって読み取られる）を考慮に入れて、Ｂ－ＴＲＡＮ１００をオフモードに置くように設計及び構成される。従って、この構成例において、上部メインスイッチ２２２は導通であり、スイッチ２３６は導通である。一部の例において、スイッチ２２２及び２３６は、それぞれ、制御出力８４２及び８５０をコントローラ８１６がアサートすることによって導通にされる。しかしながら、他のケースでは、更に詳細に後述するように、スイッチ２２２及び２３６は、内部ボディダイオードを備えたＦＥＴとして実装される。従って、上部メインスイッチ２２２の導電性は、最初は少なくとも、上部メインスイッチ２２２を実装するＦＥＴのボディダイオードを印加電圧が順バイアスすることに基づき得る。同様に、スイッチ２３６の導電性は、最初は少なくとも、スイッチ２３６を実装するＦＥＴのボディダイオードを印加電圧が順バイアスすることに基づき得る。その結果、コントローラ８１６は、印加される電圧の想定される極性に対して電流阻止を達成するために積極的な行動をとる必要は必ずしもない。同様の構成及び／又は動作が、逆極性の電流を阻止するように構成されるときに下部メインスイッチ２３２及びスイッチ２２６について存在し得る。

【0067】

上部端子２２４において正の極性である構成例をなおも考えるに、次に、電気アイソレータ８１８の制御入力８６０に与えられる制御信号がアサートされ、従って、コントローラ８１６の制御入力８３８に与えられる制御信号がアサートされるとする。このアサートに基づいて、スイッチアセンブリ例８００では、コントローラ８１６は、先ず、制御出力８４２をアサートし（上部メインスイッチ２２２を導通にし）、制御出力８５４をアサートし（下部メインスイッチ２３２を導通にし）、制御出力８５０をデアサートし（スイッチ２３６を非導通にし）、且つ制御出力８４８をアサートする（スイッチ２２６を導通にする）ことによって、Ｂ－ＴＲＡＮ１００をオプションのダイオードオンモードに置くように設計及び構成され得る。スイッチ２２６を導通させることは、上部端子２２４を上部ベース１１４に結合させる。この構成は、Ｂ－ＴＲＡＮ１００を流れる電流を生じさせ、順方向電圧降下はダイオードオンモードに相応する。使用されるとき、ダイオードオンモードは、所定の期間（例えば、約０．１μｓから５μｓ）だけ続き得る。コントローラ８１６は、次いで、上部ベース１１４に電荷キャリアを注入することによって、Ｂ－ＴＲＡＮをトランジスタオンモードに置くように設計及び構成され得る。ダイオードオンモードからトランジスタオンモードへの遷移に際し、コントローラ８１６は、制御出力８４８をデアサートし（スイッチ２２６を非導通にし）、そして、スイッチ２２６が非導通となることを確実にするのに十分な量の時間の後に、制御出力８４６をアサートする（スイッチ８２４を導通にする）ように設計及び構成され得る。ダイオードオンモードを実施しない場合には（すなわち、図３のオフモードからの場合）、コントローラ８１６は、制御出力８４２をアサートし（上部メインスイッチ２２２を導通にし）、制御出力８５４をアサートし（下部メインスイッチ２３２を導通にし）、制御出力８５０をデアサートし（スイッチ２３６を非導通にし）、且つ制御出力８４６をアサートする（スイッチ８２４を導通にする）ように設計及び構成され得る。とにかく、スイッチ８２４を導通させることは、電荷キャリア源８２２を上部コレクタ－エミッタ１１２と上部ベース１１４との間に結合する。一部のシステム例において、電荷キャリア源８２２は、上部コレクタ－エミッタ１１２と上部ベース１１４とを横切って印加される、約１．０Ｖの制御された電圧を生成し、これが、上部ベース１１４に流れ込む電流を生じさせる。この構成において、上部ベース１１４に電荷キャリアを注入することは、Ｂ－ＴＲＡＮ１００のドリフト領域内の電荷キャリアの数を増加させ、それがＢ－ＴＲＡＮ１００を飽和状態に駆動する。

【0068】

第２の電荷キャリア源８２６及び関係するスイッチ８２８は、異なるスイッチアセンブリ８００において異なる機能を実行するために使用され得る。例えば、電荷キャリア源８２６によって生成される電圧は、電荷キャリア源８２２によって生成される電圧よりも高くすることができ、従って、非導通から完全導通までのスイッチング時間を短縮するために、電荷キャリア源８２６は所定の期間にわたって上部ベース１１４に結合されることができ、その後、全体的な効率を高めるために（例えば、スイッチアセンブリ８００によって使用されるエネルギーを考慮して）、電荷キャリアの注入は電荷キャリア源８２２に移り得る。

【0069】

より更なる他のケースにおいて、電荷キャリア源８２６によって生成される電圧は、電荷キャリア源８２２によって生成される電圧より低くてもよく、導通から非導通へと移ることに付随するスイッチング損失を低減されるために、次の遷移より所定の時間だけ前に、スイッチアセンブリ例８００は、電荷キャリア源８２６を用いた電荷キャリアの注入に遷移してもよく、これは、Ｂ－ＴＲＡＮ１００にわたる順方向電圧降下を増加させ得るが、次の遷移におけるスイッチング損失を低減させ得る。

【0070】

図８に関して説明した動作例は、上部端子２２４に正の極性を持つ印加電圧例についてであった。しかしながら、繰り返しとなるが、Ｂ－ＴＲＡＮ例１００は対称なデバイスであり、もはや、どのようにしてＢ－ＴＲＡＮ１００を様々な導通及び非導通状態に構成するのかを理解しており、反対方向における電流フローの制御も直接的にそれに従う。

【0071】

図８のスイッチアセンブリ８００は、電荷キャリアの２つの注入モードのために、各側に結合される別個の独立した電荷キャリア源を利用する。例えば、上側は、例示として電荷キャリア源８２２及び電荷キャリア源８２６を使用し、下側は、例示として電荷キャリア源８３０及び８３４を使用する。しかしながら、他のケースでは、Ｂ－ＴＲＡＮ１００の各側は、各側に１つで、単一であるが可変の電荷キャリア源を使用して注入キャリアを駆動してもよい。

【0072】

図９は、スイッチアセンブリ例の部分電気回路図を示している。特に、図９は、Ｂ－ＴＲＡＮ例１００と、ドライバ例８０２の一部とを示している。ドライバ８０２は、同様に、絶縁変圧器、ＡＣ－ＤＣ電力コンバータ、電気アイソレータ、コントローラ、及び比較器を有し得るが、それらのコンポーネントは、図９の簡略表記からは省略されている。説明の目的で、上側１０２について、図９は、スイッチ２２２、８２４、２２６、及び８２８、並びに電荷キャリア源例８２２及び８２６を示している。下側１０４について、図９は、スイッチ２３２、８３２、２３６、及び８３６、並びに電荷キャリア源例８３０及び８３４を示している。

【0073】

上で示唆したように、これらのスイッチのうち多くはＦＥＴとして実装される。図９のスイッチアセンブリ例において、上部メインスイッチ２２２は、上部端子２２４に結合されたソースと、上部コレクタ－エミッタ１１２に結合されたドレインと、制御入力を画成するゲートと、ソースとドレインとの間に結合されたボディダイオードと、を有するＦＥＴとして示されている。印加電圧が上部端子２２４上で正の極性を持つとき、ボディダイオードは順バイアスされ、故に、（コントローラ８１６（図８）によるアクションなしで）上部メインスイッチ２２２を導通させる。Ｂ－ＴＲＡＮ１００の導通状態の間、印加される極性にかかわらず、コントローラ８１６は、ゲートを駆動して該ＦＥＴを導通させ、全体的な電圧降下を低下させる。ケース例において、上部メインスイッチ２２２を実装するのに使用されるＦＥＴは、Ｂ－ＴＲＡＮ１００が６００Ｖ以上、一部のケースでは約１２００Ｖ、のブレイクダウン電圧を持ち得ることにかかわらず、１００Ｖ以下、一部のケースでは約８０Ｖ、のブレイクダウン電圧を持つことができる。

【0074】

スイッチ例２２６は、一対の背中合わせのＦＥＴとして示されている。特に、スイッチ２２６は、ソースが上部端子２２４に結合された第１のＦＥＴ、及びソースが上部ベース１１４に結合された第２のＦＥＴとして示されており、これらのＦＥＴのドレインは共に結合されている。これらのＦＥＴのゲートは、個別にコントローラ８１６（図８）に結合されてもよいし、あるいは、これらのゲートは共に結合されて単一ユニットとしてコントローラ８１６によって駆動されてもよい。これらのＦＥＴは各々、ボディダイオードを有し、図示の構成では、これらボディダイオードのカソードが共に結合されている。背中合わせのＦＥＴを有することは、ボディダイオードの存在にかかわらず、双方向の電流阻止、及び双方向の電流フローを可能にする。例えば、スイッチ２２６は、オプションのダイオードオンモード（図４）の間に導通であることができ、ダイオードオンモードにおいて、上部端子２２４に正の極性では、電流が上部端子２２４からスイッチ２２６を通って上部ベース１１４に流れ得る。しかしながら、トランジスタオンモードの間、スイッチ２２６は、（例えば、他のデバイスが電荷キャリアを注入することを可能にするために）非導通である必要があり得る。従って、上部端子２２４上に正の極性では、ゲートがデアサートされるとき、背中合わせのＦＥＴは、第１のＦＥＴのボディダイオードが順バイアスされるにもかかわらず電流フローを阻止する。正の極性が下部端子２３４にある状況でも、スイッチ２２６は、トランジスタオフモードへの遷移の際及びトランジスタオフモードの間、導通であることができる。例えば、トランジスタオフモードへの遷移におけるシャットオフ電流は、トランジスタオフモードにおけるリーク電流とともに、スイッチ２２６によって運ばれ得る。

【0075】

同様に、スイッチ８２４は、一対の背中合わせのＦＥＴとして示されている。特に、スイッチ８２４は、ソースが電荷キャリア源８２２に結合されたＦＥＴ９００、及びソースが上部ベース１１４に結合されたＦＥＴ９０２として示されており、ＦＥＴ９００及び９０２のドレインは共に結合されている。ＦＥＴ９００及び９０２のゲートは、個別にコントローラ８１６（図８）に結合されてもよいし、あるいは、これらのゲートは共に結合されて単一ユニットとしてコントローラ８１６によって駆動されてもよい。ＦＥＴ９００及び９０２は各々、ボディダイオードを有し、図示の構成では、これらボディダイオードのカソードが共に結合されている。背中合わせのＦＥＴを有することは、ボディダイオードの存在にかかわらず、双方向の電流阻止、及び双方向の電流フローを可能にする。上部端子２２４上を正の極性として、トランジスタオンモードは、電荷キャリア源８２２がＦＥＴ９００及び９０２を介して上部ベース１１４に電荷キャリアを注入することで実現され得る。他のモードにおいて、電荷キャリア源８２２から上部ベース１１４への電流フローは、ＦＥＴ９００のボディダイオードが電荷キャリア源８２２によって順バイアスされ得ることにもかかわらず、ＦＥＴ９０２によって阻止され得る。

【0076】

ケース例において、抵抗９０４及び９０６が、スイッチ８２４がスイッチ２２６及びスイッチ２３０（図２）の両方の機能を果たすことを可能にする。すなわち、電荷キャリア源８２２を用いて電荷キャリアを上部ベース１１４に注入するとき、スイッチ８２４はスイッチ２３０の機能を果たす。しかしながら、スイッチ例８２４のＦＥＴ９０２が、抵抗９０４及び９０６とともに、スイッチ８２４がスイッチ２２６の機能を果たすことも可能にする。例えば、正の極性が下部端子２３４上にあり且つ上部メインスイッチ２２２が非導通であるとき、シャットオフ電流が、ＦＥＴ９０２のボディダイオードを通り、ＦＥＴ９００と並列の抵抗９０４を通り、そして電荷キャリア源９２２と並列の抵抗９０６を通って流れ得る。最終的にコントローラ８１６（図８）がスイッチ２２６を導通にし得るが、この状況例では、ＦＥＴ９０２のボディダイオードが、シャットオフ電流を作り出す転流と同時に導通するので、タイミング制約がよりいっそう寛容である。

【0077】

スイッチ８２４並びに抵抗９０４及び９０６（及び下側１０４のスイッチ８３２に関する対応する抵抗９０８及び９１０）をなおも考えるに、ボディダイオードを用いて電源投入セーフモードを可能にし得る。すなわち、抵抗９０４及び９０６は、スイッチアセンブリ８００の電源投入時の競合状態が、Ｂ－ＴＲＡＮ１００を介した不慮の導通を引き起こさないことを確実にする。特に、スイッチアセンブリ８００は、システム全体内で結合された上部端子２２４及び下部端子２３４を有することができる。ＡＣ－ＤＣ電力コンバータ８７２（図８）が電源投入され終わる前、及び／又はコントローラ８１６が動作状態にブートストラップする機会を有することになった前に、いずれかの極性でも、上部端子２２４と下部端子２３４にわたって電圧が現れ得る。一例として、コントローラ８１６が動作可能になる前に正の極性が上部端子２２４に現れる電源投入状態を考える。このような状況で、上部メインスイッチ２２２を実装するＦＥＴのボディダイオードが導通する。さらに、スイッチ８３２のＦＥＴ９１２のボディダイオードが順バイアスされることになって、シャットオフ電流及び／又はリーク電流を下部ベース１２２から下部端子２３４に流れさせる。同様の構成が、下部端子２３４に正の極性が現れるときに生じる。従って、コントローラ８１６による制御がなくても、Ｂ－ＴＲＡＮ１００は、上部端子２２４と下部端子２３４との間に印加される電圧の極性にかかわらず非導通セーフモードに入る。

【0078】

スイッチ８２８は、上部ベース１１４に結合されたソースと、電荷キャリア源８２６の正のリードに結合されたドレインと、制御入力を画成するゲートと、ソースとドレインとの間に結合されたボディダイオードとを有する単一のＦＥＴとして示されている。上述のように、電荷キャリア源８２６は、Ｂ－ＴＲＡＮ１００が導通に遷移するときに所定の期間にわたって使用され得る。電荷キャリア源８２６に付随する電圧が、ＦＥＴ自体が非導通であるときにＦＥＴのボディダイオードを逆バイアスされたままにすることができ、故に、スイッチ８２８に関しては背中合わせのＦＥＴは必要とされないとし得る。

【0079】

図９は更に、下部メインスイッチ２３２を、下部端子２３４に結合されたソースと、下部コレクタ－エミッタ１２０に結合されたドレインと、制御入力を画成するゲートと、ソースとドレインとの間に結合されたボディダイオードと、を有するＦＥＴとして示している。印加電圧が下部端子２３４上で正の極性を持つとき、ボディダイオードは順バイアスされ、故に、（コントローラ８１６（図８）によるアクションなしで）下部メインスイッチ２３２を導通させる。Ｂ－ＴＲＡＮ１００の導通状態の間、印加される極性にかかわらず、コントローラ８１６は、ゲートを駆動して該ＦＥＴを導通させ、全体的な電圧降下を低下させる。ケース例において、下部メインスイッチ２３２を実装するのに使用されるＦＥＴは、Ｂ－ＴＲＡＮ１００が６００Ｖ以上、一部のケースでは約１２００Ｖ、のブレイクダウン電圧を持ち得ることにかかわらず、１００Ｖ以下、一部のケースでは約８０Ｖ、のブレイクダウン電圧を持つことができる。

【0080】

スイッチ２２６と同様に、スイッチ２３６は、背中合わせのＦＥＴとして実装され得る。また、同様に、スイッチ８３２は、背中合わせのＦＥＴとして実装され得る。スイッチ２３６及び８３２の動作の説明は、印加電圧の極性を考慮に入れて、スイッチ２２６及び８２４の説明と重複するものであり、説明を必要以上に長くしないよう、ここで再び繰り返すことはしない。同様に、スイッチ８２８に関して説明したのと同じ理由で単一のＦＥＴとして例示されているスイッチ８３６に電荷キャリア源８３４が付随する。

【0081】

様々なスイッチが、図９に示されるようなボディダイオードを備えたＦＥＴとして実装されるとき、コントローラ８１６（図８）によって状態遷移がいっそう容易且つ迅速に実施され得る。一例として、正の極性が上部端子２２４上にあり、且つトランジスタオンモードに構成されたＢ－ＴＲＡＮ１００をドライバ８０２が有することを考える。このような状況では、上部メインスイッチ２２２は導通であり、スイッチ８２４は導通であり、下部メインスイッチ２３２は導通であり、残りのスイッチは非導通である。ここで、Ｂ－ＴＲＡＮ１００を非導通にするコマンド（例えば、制御入力８３８（図８）のデアサート）をドライバ８０２が受信することを考える。スイッチが図示のようにＦＥＴとして実装されるとき、トランジスタオフモードを実装するようにドライバ８０２を構成することは、コントローラ８１６（図８）が全てのＦＥＴの全てのゲートをデアサートすることを伴い得る。上部メインスイッチ２２２は、ボディダイオードが順バイアスされて導通していることに基づいて導通のままとなる。下部メインスイッチ２３２は電流フローを遮断し、そのボディダイオードは逆バイアスされる。下部メインスイッチ２３２を用いて電流フロー（例えば、１００Ａ）を遮断するが、下部メインスイッチ２３２は、より高い電圧を阻止する主たるデバイスではなく、Ｂ－ＴＲＡＮ１００がそのタスクを実行する。従って、下部メインスイッチ２３２は、１００Ｖ以下、一部のケースで約８０Ｖ、のブレイクダウン電圧を持てば十分である。電流フローの遮断は、シャットオフ電流を、スイッチ８３２のＦＥＴ９１２のボディダイオードと抵抗９０８及び９１０とを通って流れるように転流させる。状況例におけるある時点で、コントローラ８１６は、スイッチ２３６を導通にして、抵抗９０８及び９１０を通る電流を減少させ得るが、そのようなことは厳に必要とされるわけではない。

【0082】

再びトランジスタオンモードからオフモードへの遷移を、やはり上部端子２２４で正の極性の状況例において考える。コントローラ８１６（図８）が、Ｂ－ＴＲＡＮ１００を導通から非導通に遷移させるとき、図９のシステム例は、ＦＥＴ９１４として例示されるスイッチ及び電荷キャリア源９１６によって上部ベース１１４を通じて電荷キャリアを引き抜き得る。特に、コントローラ８１６がトランジスタオンモードからオフモードに遷移するとき、コントローラ８１６は、ＦＥＴ９１４のゲートのアサートによって中間ステップを実施して、該ＦＥＴを導通させ、及び故に、電荷キャリア源９１６を上部ベース１１４と上部端子２２４との間に結合するように設計及び構成され得る。この極性の電荷キャリア源９１６は、上部ベース１１４を介してドリフト領域から電荷キャリアを引き抜き、それが、例えばプレターンオフモードを実施する（図７）又は上部ベース１１４を電気的にフローティングにする場合よりも高速な非導通への遷移を可能にする。順方向電圧降下の傾きに関して言えば、この極性例の電荷キャリア源９１６は、順方向電圧降下の上方傾斜を増加させ、それがスイッチング時間を短縮し、ひいては、スイッチング損失を減少させる。ケース例において、電荷キャリア源９１６は電圧源（例えば、両端を含めて５．０Ｖと１５Ｖとの間であり、１２Ｖとして例示している）とすることができ、電荷キャリアを引き抜くことは、導通状態からオフモードに遷移するための時間を、両端を含めて約０．５μｓと２μｓとの間だけ短縮し得る。ダイオード９１８は、ドライバ８０２のこの経路を介した上部ベース１１４への逆の電流フローの阻止を確実にする。遷移時間における同様の減少が、正の極性が下部端子２３４上にある状況に対して、ＦＥＴ９２０、電荷キャリア源９２２、及びダイオード９２４によって達成され得る。

【0083】

より更なる他のケースにおいて、トランジスタオンモードからオフモードへの遷移中に、ＦＥＴ９１４及びＦＥＴ９２０の両方が導通にされてもよく、従って、電荷キャリア源９１６及び９２２の両方が電荷キャリアを引き抜く。ＦＥＴ９１４及び９２０の両方が導通する期間は、両端を含めて約０．５μｓと２μｓとの間の比較的短い期間とし得る。さらには、端子２２４及び２３４間に印加される極性とは無関係に、遷移の一部としてＦＥＴ９１４及び９２０の一方のみが導通にされてもよい。

【0084】

図１０は、少なくとも一部の実施形態に従った方法を示している。特に、当該方法は、開始し（ブロック１０００）、第１の負荷電流を、パワーモジュールの上部端子からトランジスタの上部コレクタ－エミッタに、そしてトランジスタを通して、そしてパワーモジュールの下部コレクタ－エミッタから下部端子へと導通させ（ブロック１００２）、次いで、第１の遮断信号のアサートに応答して、下部メインＦＥＴを開くことによって、下部コレクタ－エミッタから下部端子への第１の負荷電流を遮断し、それにより、トランジスタの下部ベースを介して下部端子へと第１のシャットオフ電流を転流させ（ブロック１００４）、そして、トランジスタによって上部端子から下部端子への電流を阻止する（ブロック１００６）ことを有する。この例は更に、第２の負荷電流を、パワーモジュールの下部端子からトランジスタの下部コレクタ－エミッタに、そしてトランジスタを通して、そして上部コレクタ－エミッタから上部端子へと導通させ（ブロック１００８）、次いで、第２の遮断信号のアサートに応答して、上部メインＦＥＴを開くことによって、上部コレクタ－エミッタから上部端子への第２の負荷電流を遮断し、それにより、上部ベースを介して上部端子へと第２のシャットオフ電流を転流させ（ブロック１０１０）、そして、トランジスタによって下部端子から上部端子への電流を阻止する（ブロック１０１２）ことを有し得る。その後、当該方法は終了する（ブロック１０１４）。

【0085】

図１１は、Ｂ－ＴＲＡＮを導通から非導通に遷移させるための過渡時間のプロットを示している。特に、図１１は、ここでの例のダイオードターンオフの幾つかの実装を、対応する関連技術の３端子又はトランジスタターンオフの例とともに一緒にプロットしている。縦軸は、アンペア単位でのＢ－ＴＲＡＮを流れる負荷電流であり、横軸は、任意の開始時間からのマイクロ秒単位での過渡時間である。これら様々なプロットは、スイッチアセンブリコントローラ電流を抵抗負荷に流して、シミュレーションプログラム（例えば、テクノロジーコンピュータ支援設計（ＴＣＡＤ）プログラム）を使用して作成されたものである。プロット例１１００は、例えば、トランジスタオンモード（図５）から直接的にオフモード（図３）に遷移するなど、プレターンオフモードを使用しないダイオードターンオフの過渡時間を示している。また、プロット１１００では、遷移が恣意的な時間３０μｓで始まっており、従って、１００Ａの電流例から実質的にゼロの電流までの過渡時間は、約３μｓ（すなわち、３０μｓの点と３３μｓの点との間）で生じている。対照的に、プロット１１０２は、例えば、導通モードから非導通モードに遷移する（図６）など、プレターンオフモードを使用しない関連技術のトランジスタターンオフについての過渡時間を示している。前述のように、プロット１１０２では、遷移が恣意的な時間３０μｓで始まっており、従って、１００Ａの電流例から実質的にゼロの電流までの過渡時間は、ここでのケース例の２倍の長さである約６μｓで生じている。

【0086】

プロット１１００によって示されるダイオードターンオフについての過渡時間は、繰り返しとなるが、いかなるプレターンオフも用いていない。しかしながら、過渡時間は、トランジスタオンモード（例えば、図５）とオフモード（例えば、図３）との間でのプレターンオフモード（例えば、図７）の実装によって更に短くされ得る。例えば、プロット１１０４は、５μｓのプレターンオフモードを用いたダイオードターンオフについての過渡時間を示している。すなわち、システム例において、スイッチアセンブリは、オフモード（図３）に遷移する前に、トランジスタオンモード（図５）から、約５μｓの間プレターンオフモード（図７）に遷移することができる。すなわち、トランジスタオンモード（図５）から、スイッチアセンブリは、図１１の横軸の水平時間スケールの約２５μｓの点でプレターンオフモード（図７）を実施する。上述したように、プレターンオフモードは、Ｂ－ＴＲＡＮのドリフト領域から電荷キャリアを排出することができ、故に、デバイスの飽和状態を減じさせることができるが、図示されるように、Ｂ－ＴＲＡＮを通る電流の量は僅かにしか減少しない。約３０μｓの点で、スイッチアセンブリ例はオフモード（図３）に遷移し、プロット１１０４は、その遷移に関連する過渡時間を示している。従って、プレターンオフモード（図７）を使用することは、過渡時間（図３のオフモードの実施から測定される）を１μｓ未満にし得る。対照的に、プロット１１０６によって示されるように、５μｓの継続時間を持つプレターンオフを実施しても、トランジスタターンオフは、３μｓより少し短いところまでしか短縮されることができない。

【0087】

より短い過渡時間を持つことは、それらの利点の全てが各実装に存在する必要はないが幾つかの利点を有し得る。例えば、ダイオードターンオフのいっそう短い過渡事象により、トランジスタターンオフと比較してスイッチング損失が低減され得る。ダイオードターンオフ（プレターンオフなし）でのスイッチング損失をトランジスタターンオフ（プレターンオフなし）と比較すると、スイッチング損失が半分に削減され得る。より短い過渡時間はまた、高められた周波数が望まれる状況において、より高い周波数での動作を可能にする。

【0088】

上部メインスイッチ及び下部メインスイッチは各々、完全に導通であるときに対応する電圧降下を持つが、パワーＦＥＴとして実装されるとき、順方向電圧降下は小さく（例えば、０．０１Ｖから０．１Ｖ）、関連するＢ－ＴＲＡＮの順方向電圧降下（例えば、０．２Ｖから０．６Ｖ）と比較して多くのケースで無視できる。また、留意されたいことには、導通から非導通への遷移中に正の極性とは反対側のベースを流れるシャットオフ電流は、負荷電流にほぼ等しいピーク電流を持ち得るが、ベース領域及び接続は、長期間にわたって全負荷電流を扱うように設計されなくてもよく、本明細書の発明者がシミュレーションを通じて見出したことには、シャットオフ電流の過渡特性（例えば、１μｓから３μｓ）を所与として、負荷電流に等しいピークを持つシャットオフ電流であってもデバイスの動作に悪影響を及ぼすことはない。

【0089】

図面中の電気接続の多くが、介在デバイスを持たない直接的な結合として示されているが、上の説明ではそのように明示的に述べられていない。そうとはいえ、この段落が、請求項において電気接続を、図面に示されている介在デバイスのない電気接続に関する“直接結合”として参照するための先行根拠としての役割を果たす。また、この段落は、トランジスタを介してコレクタ－エミッタに電気的に接続されるベースが“直接的に結合される”として参照され得ることを否定するものではない。

【0090】

上の説明は、本発明の原理及び様々な実施形態の例示であることを意図している。上の開示が十分に理解されることで、当業者には数多く変形及び変更が明らかになる。そのような全ての変形及び変更を包含するように以下の請求項が解釈されることが意図される。

【図1】