▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-06
(54)【発明の名称】二重磁気トンネル接合デバイス
(51)【国際特許分類】
H10B 61/00 20230101AFI20240730BHJP
H10N 50/80 20230101ALI20240730BHJP
【ＦＩ】
H10B61/00
H10N50/80 Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024502498
(86)(22)【出願日】2022-07-27
(85)【翻訳文提出日】2024-01-16
(86)【国際出願番号】 EP2022071056
(87)【国際公開番号】W WO2023012006
(87)【国際公開日】2023-02-09
(31)【優先権主張番号】17/394,752
(32)【優先日】2021-08-05
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】ハシェミ、ポウヤ
(72)【発明者】
【氏名】コタンドラマン、チャンドラセカラ
(72)【発明者】
【氏名】マーチャック、ナタン
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA03
4M119BB01
4M119CC05
4M119DD05
4M119DD09
4M119DD10
4M119GG01
4M119JJ04
4M119JJ12
4M119JJ13
4M119JJ14
5F092AA04
5F092AB07
5F092AC12
5F092AD25
5F092BB23
5F092BB36
5F092BB43
5F092BC08
5F092CA03
5F092CA08
5F092CA09
(57)【要約】
底部磁気トンネル接合スタックと、底部磁気トンネル接合スタック上のスピン伝導層と、スピン伝導層上の頂部磁気トンネル接合スタックと、頂部磁気トンネル接合スタックの側面およびスピン伝導層の頂面の一部上の第１の誘電体スペーサと、第１のスペーサ上の第２の誘電体スペーサとを含む、２つのスペーサを有する二重磁気トンネル接合デバイスの構造を提供するための手法である。二重磁気トンネル・デバイスは、底部磁気トンネル接合スタックの幅よりも小さい幅を有する頂部磁気トンネル接合スタックを含む。
【特許請求の範囲】
【請求項1】
二重磁気トンネル接合デバイスであって、底部磁気トンネル接合スタックと、
前記底部磁気トンネル接合スタック上のスピン伝導層と、
前記スピン伝導層上の頂部磁気トンネル接合スタックであり、前記頂部磁気トンネル接合スタックの幅が前記底部磁気トンネル接合スタックの幅よりも小さい、前記頂部磁気トンネル接合スタックと、
前記頂部磁気トンネル接合スタックの側面および前記スピン伝導層の頂面の一部上の第１の誘電体スペーサと、
前記第１の誘電体スペーサ上の第２の誘電体スペーサと、
を備える、二重磁気トンネル接合デバイス。
【請求項2】
前記頂部磁気トンネル接合スタック上のエッチ・ストップ層と、前記エッチ・ストップ層上の金属ハードマスク層であって、封止誘電体が前記エッチ・ストップ層および前記金属ハードマスク層上にある、前記金属ハードマスク層と、
前記底部磁気トンネル接合スタックの側面、前記スピン伝導層の側面の底部部分、前記第１のスペーサの側面の底部部分、および前記第２の誘電体スペーサの側面を取り囲む封止誘電体と、
をさらに備える、請求項１に記載の二重磁気トンネル接合デバイス。
【請求項3】
前記底部磁気トンネル接合スタックの側面が、前記第１の誘電体スペーサの底部部分および前記第２の誘電体スペーサの底部部分の下にある前記スピン伝導層の少なくとも一部によって覆われ、前記底部磁気トンネル接合スタックがビア上に存在する、請求項１に記載の二重磁気トンネル接合デバイス。
【請求項4】
前記スピン伝導層の表面の幅が前記頂部磁気トンネル接合スタックの底面の幅と少なくとも実質的に同じであり、前記スピン伝導層の底面の幅が前記底部磁気トンネル接合スタックの頂面の幅と少なくとも実質的に同じである、請求項１に記載の二重磁気トンネル接合デバイス。
【請求項5】
前記第２の誘電体スペーサが原子番号の高い金属材料で構成されている、請求項１に記載の二重磁気トンネル接合デバイス。
【請求項6】
前記第２の誘電体スペーサがタンタル、パラジウム、または窒化タンタルのうちの１つを含む、請求項５に記載の二重磁気トンネル接合デバイス。
【請求項7】
前記第２の誘電体スペーサがカーボンダイヤモンド材料で構成されている、請求項１に記載の二重磁気トンネル接合デバイス。
【請求項8】
前記第１の誘電体スペーサが窒化シリコン、酸化アルミニウム、酸化チタン、酸化シリコン、窒化ホウ素、および窒化シリコン・ホウ素炭化物で構成された群から選択された少なくとも１つの材料を含む、請求項１に記載の二重磁気トンネル接合デバイス。
【請求項9】
前記第２の誘電体スペーサの底部部分が前記第１の誘電体スペーサの頂面の底部部分に存在する、請求項１に記載の二重磁気トンネル接合デバイス。
【請求項10】
前記第２の誘電体スペーサが前記底部磁気トンネル接合スタックの限界直径を保護する、請求項１に記載の二重磁気トンネル接合デバイス。
【請求項11】
前記第２の誘電体スペーサが前記底部磁気トンネル接合スタック上の前記スピン伝導層の側壁を保護する、請求項１に記載の二重磁気トンネル接合デバイス。
【請求項12】
前記金属ハードマスク、前記第１の誘電体スペーサ、前記第２の誘電体スペーサ、および前記封止誘電体の上のライナと、前記ライナの上のビット線と、
をさらに備える、請求項２に記載の二重磁気トンネル接合デバイス。
【請求項13】
二重磁気トンネル接合デバイスを形成する方法であって、後工程半導体構造体の金属層の部分上のビア誘電体内にビアを形成することと、
前記ビアおよび前記ビア誘電体上に二重磁気トンネル接合デバイス用の材料層のスタックを堆積させることと、
前記材料層のスタックの頂部部分上のハードマスクおよび有機マスクの一部をパターニングして、選択的にエッチングすることと、
前記材料層のスタック内のエッチ・ストップ層、頂部磁気トンネル接合、およびスピン伝導層の頂部部分それぞれの一部をエッチングすることと、
前記後工程半導体構造体の上に第１のスペーサ材料を堆積させることと、
前記第１のスペーサ材料の上に第２のスペーサ材料を堆積させることと、
前記第２のスペーサ材料の下にない前記第１のスペーサ材料の水平部分、および前記第２のスペーサ材料の水平部分を除去することと、
前記二重磁気トンネル接合デバイス用の前記材料層のスタック内の前記スピン伝導層、底部磁気トンネル接合の一部、および前記ビア誘電体の表面の一部を除去することであって、前記除去された部分が前記第２のスペーサの側壁によって保護されていない、前記除去することと、
含む、方法。
【請求項14】
前記後工程半導体構造体の金属層の前記部分上の前記ビア誘電体内に前記ビアを形成することが、パターニングされた頂部磁気トンネル接合および前記ハードマスクである前記後工程半導体構造体をさらに含む、請求項１３に記載の方法。
【請求項15】
前記後工程半導体構造体の上に前記第１のスペーサ材料を堆積させることが、前記第１のスペーサ材料の部分エッチングを行うことをさらに含む、請求項１３に記載の方法。
【請求項16】
前記二重磁気トンネル接合用の前記材料層のスタックが、前記底部磁気トンネル接合と、前記底部磁気トンネル接合上の前記スピン伝導層と、前記スピン伝導層上の前記頂部磁気トンネル接合と、ハードマスクの下のエッチ・ストップと、を含む、請求項１３に記載の方法。
【請求項17】
前記後工程半導体構造体の上に封止誘電体を堆積させることと、前記後工程半導体構造体の上に第１の層間誘電体を堆積させることと、
ハードマスク層、前記第２のスペーサ、前記第１のスペーサ、および前記第１の層間誘電体の頂部部分を除去するための化学機械研磨を行い、ＭＲＡＭスタックの一部を除去して、ＭＲＡＭピラーを形成することと、
第２の層間誘電体を堆積させることと、
ビット線を形成することであって、前記ビット線がライナを含む、前記ビット線を形成することと、
をさらに含む、請求項１３に記載の方法。
【請求項18】
前記材料層のスタック内の前記エッチ・ストップ層、前記頂部磁気トンネル接合、および前記スピン伝導層の頂部部分それぞれの前記一部をエッチングすることが、パターニング後に残る前記ハードマスクをマスクとして使用することと、イオン・ビーム・エッチング・プロセスまたは反応性イオン・エッチング・プロセスのうちの１つもしくは複数を使用して、前記エッチ・ストップ層、前記頂部磁気トンネル接合、および前記スピン伝導層の頂部部分それぞれの前記一部をエッチングすることと、をさらに含む、請求項１３に記載の方法。
【請求項19】
イオン・ビーム・エッチング・プロセスまたは反応性イオン・エッチング・プロセスのうちの１つもしくは複数および前記第２のスペーサ材料を使用して、前記第１のスペーサ、前記スピン伝導層、前記底部磁気トンネル接合の一部、および前記ビア誘電体の前記表面の前記一部を除去することにより、前記底部磁気トンネル接合よりも小さい前記頂部磁気トンネル接合が作成される、請求項１３に記載の方法。
【請求項20】
前記二重磁気トンネル接合デバイス用の前記材料層のスタック内の前記スピン伝導層、前記底部磁気トンネル接合の一部、および前記ビア誘電体の前記表面の前記一部を除去することが、制御されたインシトゥ酸化プロセスまたはエア・ブレイク・プロセスのうちの１つを行うことをさらに含む、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、半導体メモリ・デバイス技術の分野に関し、より詳細には、磁気抵抗ランダム・アクセス・メモリ・デバイスに関する。
【背景技術】
【0002】
従来のＭＲＡＭデバイスは、磁性（例えば、強磁性）層が中間の非磁性トンネル障壁層によって分離された磁気トンネル接合（ＭＴＪ）構造を含む。デジタル情報は、メモリ素子に記憶することができ、磁化ベクトルの方向によって表すことができる。ＭＴＪに印加される電圧に応じて、磁気メモリ素子は、異なる抵抗値を示し、ＭＲＡＭデバイスが磁気メモリ素子に記憶された情報を提供できるようにする。ＭＲＡＭ技術は、ＭＲＡＭデバイス内に垂直方向に整列した２つのＭＴＪを含むように進化している。頂部ＭＴＪよりも幅が広い底部ＭＴＪを有する二重ＭＴＪ（ＤＭＴＪ）は、ＭＲＡＭデバイスに二重スピン電流ソーシング（ＤＳＴＴ）を提供する。
【発明の概要】
【0003】
本発明の一態様は、底部磁気トンネル接合スタックと、底部磁気トンネル接合スタック上のスピン伝導層と、スピン伝導層上の頂部磁気トンネル接合スタックと、頂部磁気トンネル接合スタックの側面およびスピン伝導層の頂面の一部上の第１の誘電体スペーサと、第１の誘電体スペーサ上の第２の誘電体スペーサと、を含む二重磁気トンネル接合デバイスを備える。二重磁気トンネル・デバイスは、底部磁気トンネル接合スタックの幅よりも小さい幅を有する頂部磁気トンネル接合スタックを含む。
【0004】
本発明の別の態様は、後工程半導体構造体の金属層の部分上のビア誘電体内にビアを形成することと、ビアおよびビア誘電体上に二重磁気トンネル接合デバイス用の材料層のスタックを堆積させることとを含む、二重磁気トンネル接合デバイスを形成する方法を含む。本方法は、材料層のスタックの頂部部分上のハードマスクおよび有機マスクの一部をパターニングして、選択的にエッチングすることを含む。本方法は、イオン・ビーム・エッチング・プロセスおよび反応性イオン・エッチング・プロセスのうちの１つまたは複数を使用して、材料層のスタック内のエッチ・ストップ層、頂部磁気トンネル接合、およびスピン伝導層の頂部部分それぞれの一部をエッチングすることを含む。本方法は、後工程半導体構造体の上に第１のスペーサ材料を堆積させることと、第１のスペーサ材料の上に第２のスペーサ材料を堆積させることとを含む。さらに、本方法は、第１のスペーサ材料および第２のスペーサ材料の水平部分を除去することを含む。本方法は、イオン・ビーム・エッチング・プロセスおよび反応性イオン・エッチング・プロセスのうちの１つまたは複数を使用して、第１のスペーサ、二重磁気トンネル接合デバイス用の材料層のスタック内のスピン伝導層、底部磁気トンネル接合の一部、およびビア誘電体の表面の一部を除去することを含み、除去された部分は、第２のスペーサの側壁によって保護されない。
【0005】
本発明の様々な実施形態の上記および他の態様、特徴、および利点は、添付の図面と併せて以下の説明からより明らかになるであろう。
【図面の簡単な説明】
【0006】
【図1】本発明の一実施形態による、金属層上にビアを形成した後の構造体の断面図である。
【図2】本発明の一実施形態による、二重ＭＴＪ用の材料層のスタックを堆積した後の構造体の断面図である。
【図3】本発明の一実施形態による、材料層のスタックのハードマスク層をエッチングした後の構造体の断面図である。
【図4】本発明の一実施形態による、材料層のスタックの一部を除去して頂部ＭＴＪを形成した後の構造体の断面図である。
【図5】本発明の一実施形態による、半導体構造体の頂面の上に第１のスペーサを堆積させた後の構造体の断面図である。
【図6】本発明の一実施形態による、第１のスペーサの頂部部分を除去した後の構造体の断面図である。
【図7】本発明の一実施形態による、第１のスペーサ上に第２のスペーサを堆積させた後の構造体の断面図である。
【図8】本発明の一実施形態による、第１および第２のスペーサの水平部分を除去した後の構造体の断面図である。
【図9】本発明の一実施形態による、底部ＭＴＪおよびビア誘電体材料の一部をエッチングした後の構造体の断面図である。
【図10】本発明の一実施形態による、半導体構造体の上に封止誘電体層を堆積した後の構造体の断面図である。
【図11】本発明の一実施形態による、化学機械研磨（ＣＭＰ）後の構造体の断面図である。
【図12】本発明の一実施形態による、二重ＭＴＪの上にビット線を形成した後の構造体の断面図である。
【発明を実施するための形態】
【0007】
磁気トンネル接合（「ＭＴＪ」）を使用する磁気抵抗ランダム・アクセス・メモリ（「ＭＲＡＭ」）デバイスは、既存の組み込みＤＲＡＭ技術に取って代わる１つの選択肢である。ＭＲＡＭは、不揮発性メモリである。本発明の実施形態は、現在のＭＲＡＭ ＭＴＪ構造が比較的低速であり、組み込みＤＲＡＭに匹敵するＭＴＪ書き込みターゲット速度（約５ｎｓ）に達する唯一の方法が二重磁気トンネル接合（「ＤＭＴＪ」）を用いることであると認識している。ＤＭＴＪデバイスは、一般に、書き込み電流を２分の１に低減する。
【0008】
本発明の実施形態は、一部のＤＭＴＪデバイスにおいて、ワイド・ベースを有する改良されたＤＭＴＪデバイスが使用され、頂部ＭＴＪスタックおよび底部ＭＴＪスタックが同様の限界寸法（「ＣＤ」）を有する標準的なＤＭＴＪに両方ともが関連付けられている面積抵抗（「ＲＡ」）ペナルティおよび磁気抵抗（「ＭＲ」）ペナルティの両方を排除することによって、ＭＴＪのスイッチング効率を向上させることを認識している。本発明の実施形態は、ワイド・ベースを有する改良されたＤＭＴＪが、頂部ＭＴＪスタックよりも幅が広い底部ＭＴＪスタックを使用して作成されることを認識している。本発明の実施形態は、頂部ＭＴＪスタックよりも幅が広い底部ＭＴＪスタックを有する改良されたＤＭＴＪデバイスが、二重スピン電流ソーシング（「ＤＳＴＴ」）の利点を提供することを認識している。ワイド・ベースの改良されたＤＭＴＪデバイスでは、底部バリア層は、比較的高いＲＡを有することができる。ワイド・ベースを有する改良されたＤＭＴＪデバイスは、非磁性（「ＮＭ」）金属層におけるスピン拡散輸送を活用し、底部バリア層を通る電荷電流密度の低減を達成することができる。底部ＮＭ層は、アニーリング・プロセス中に追加のホウ素ドレイン導管として働くこともできる。ワイド・ベースを有する一部の改良されたＤＭＴＪデバイスでは、２つのＭＴＪスタック間に非磁性スピン導体が使用される（例えば、Ｃｕ、ＣｕＮ、Ａｇ、ＡｇＳｎなど）。これらの改良されたＤＭＴＪデバイスの製造中、スタックの完全性を確保し、酸化またはＣＭＰなどのエクスシトゥ（ex-situ）プロセスで起こり得るスピン・コンダクタンスの予期せぬ損失を回避するために、インシトゥ（in-situ）スタック堆積プロセスが望まれる。
【0009】
本発明の実施形態は、ワイド・ベースの改良されたＤＭＴＪデバイスの底部層のパターニングおよびエッチング中に、様々な問題が生じ得ることを認識している。本発明の実施形態は、ワイド・ベースの改良されたＤＭＴＪデバイスのパターニングおよびエッチング中に、スペーサの浸食が発生し、底部ＭＴＪスタックの幅が減少する可能性があることを認識している。本発明の実施形態は、ワイド・ベースの改良されたＤＭＴＪ上にスペーサを形成する際に使用されるＳｉＮなどの典型的なスペーサ材料が、ワイド・ベースの改良されたＤＭＴＪを形成するために使用されるエッチング・プロセス中に浸食され、その結果、底部ＭＴＪスタックの幅が減少する可能性があることを認識している。底部ＭＴＪスタックの幅が減少すると、底部ＭＴＪスタックのＣＤが減少し、面積抵抗（「ＲＡ」）ペナルティおよび磁気抵抗（「ＭＲ」）の両方が増加することによって、スイッチング効率が悪影響を受ける。さらに、本発明の実施形態は、場合によっては、ＳｉＮスペーサの微細構造または組成あるいはその両方のばらつきに起因してスペーサの浸食が不均一になり、その結果、底部ＭＴＪスタックの形状が不均一または非対称になり、ワイド・ベースの改良されたＤＭＴＪデバイスの性能に悪影響を及ぼすことを認識している。
【0010】
本発明の実施形態は、ワイド・ベースの改良されたＤＭＴＪデバイスを形成するために使用されるエッチング・プロセス中に、スピン伝導層側壁の小さな部分が、スペーサの浸食に起因して攻撃または除去される可能性があることを認識している。不注意なエッチングまたは意図しないスピン伝導層の除去は、非効率的なスピン伝導を引き起こす。加えて、本発明の実施形態は、場合によっては、スピン伝導層がエッチング・プロセス中にスペーサによって適切に保護されない場合、スピン伝導層からの銅または銅－ニッケルの押出し（extrusion）が起こる可能性があることを認識している。後工程（ＢＥＯＬ）においてこれらが他の層に押し出されると、ＢＥＯＬの信頼性が潜在的に低下する。これらの理由から、本発明の実施形態は、幅の広い非磁性ベースの改良されたＤＭＴＪ形成中にスピン伝導層および底部ＭＴＪスタックにより良い保護を提供することが望ましいことを認識している。本発明の実施形態は、底部ＭＴＪスタックおよびスピン伝導層により良い保護を提供する新しいスペーサ材料を有する新しい半導体構造体が、幅の広い非磁性ベースの改良されたＤＭＴＪの性能に有益であることを認識している。
【0011】
本発明の実施形態は、エッチング・プロセス中に底部ＭＴＪスタックおよびスピン伝導層を保護することができる材料で構成された第２のスペーサを追加することによって、エッチング・プロセス中に底部ＭＴＪスタックおよびスピン伝導層を保護する半導体構造体、および半導体構造体を形成する方法を提供する。本発明の実施形態は、ＩＢＥまたはＲＩＥエッチング・プロセスに対してより耐性のある材料で構成された第２のスペーサを提供する。本発明の実施形態は、第１のスペーサの上に第２のスペーサを形成する。第１のスペーサは、ＳｉＮのような従来のスペーサ材料で構成することができる。一般に、本発明の実施形態は、第１のスペーサの材料よりも低いエッチング速度を有する第２のスペーサを提供する。本発明の実施形態は、金属材料、または原子番号の高い金属との金属化合物材料で構成された第２のスペーサを使用する。
【0012】
第２のスペーサは、第１のスペーサの上に堆積および形成され、本発明の実施形態における底部ＭＴＪスタックおよびスピン伝導層にさらなる保護を提供する。第２のスペーサは、第１のスペーサ、底部ＭＴＪスタック、およびスピン伝導層の浸食を防止または低減する。そうすることで、第２のスペーサの追加により、幅の広い非磁性ベースの改良されたＤＭＴＪ内にＣＤ底部ＭＴＪスタックが維持される。頂部ＭＴＪスタックと比較して底部ＭＴＪスタックのＣＤの幅をより広く作成および維持することにより、同じサイズの頂部ＭＴＪおよび底部ＭＴＪを有するＤＭＴＪにおいて発生する面積抵抗（「ＲＡ」）ペナルティおよび磁気抵抗（「ＭＲ」）ペナルティを低減または排除する。本発明の実施形態は、ワイド・ベースの改良されたＤＭＴＪデバイス上に第２のスペーサを形成する材料および方法を含む。
【0013】
特許請求される構造体および方法の詳細な実施形態が、本明細書に開示される。本明細書に示され、開示される構造体は、半導体チップの後工程の半導体構造体である。以下に記載される方法ステップは、半導体デバイスなどの集積回路を製造するための完全なプロセス・フローを形成するものではない。本実施形態は、磁気テープ・ヘッドのために当技術分野で現在使用されている集積回路製造技術とともに実施され得て、一般的に実施されているプロセス・ステップのうち、記載された実施形態の理解に必要なものだけが含まれている。図は、製造後のＭＲＡＭデバイスの断面部分を表し、縮尺通りに描かれていないが、代わりに、記載された実施形態の特徴を説明するように描かれている。本明細書に開示される特定の構造的および機能的詳細は、限定するものとして解釈されるべきではなく、単に、本開示の方法および構造を様々に用いることを当業者に教示するための代表的な基礎として解釈されるべきである。説明において、よく知られている特徴および技術の詳細は、提示された実施形態を不必要に曖昧にすることを避けるために省略されることがある。
【0014】
本明細書における「一実施形態」、「他の実施形態」、「別の実施形態」、「ある実施形態」などへの言及は、説明される実施形態が特定の特徴、構造、または特性を含み得るが、すべての実施形態が必ずしも特定の特徴、構造、または特性を含むとは限らないことを示す。さらに、そのような熟語は、必ずしも同じ実施形態を指すものではない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性に影響を与えることは当業者の知識の範囲内であることが理解される。
【0015】
以下の説明の目的のために、用語「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」、およびそれらの派生語は、図面において配向されるように、開示された構造および方法に関するものとする。「上にある（overlying）」、「上に（atop）」、「上方に（over）」、「上に（on）」、「上に位置する（positioned on）」または「の上に位置する（positioned atop）」という用語は、第１の要素が第２の要素上に存在し、界面構造などの介在要素が第１の要素と第２の要素との間に存在し得ることを意味する。「直接接触」という用語は、第１の要素および第２の要素が、２つの要素の界面においていかなる中間の導電層、絶縁層、または半導体層もなしに接続されることを意味する。
【0016】
本発明の実施形態の提示を不明瞭にしないために、以下の詳細な説明では、当技術分野で知られている処理ステップ、材料、または動作のうちのいくつかは、提示および例示のために組み合わされている場合があり、いくつかの事例では、詳細に説明されていない場合がある。加えて、簡潔にし、本発明の要素の特有の特徴に焦点を維持するために、先に議論された材料、プロセス、および構造の説明は、後続の図に関して繰り返されない場合がある。他の事例では、既知の一部の処理ステップまたは動作は説明されないことがある。以下の説明は、むしろ、本発明の様々な実施形態の特有の特徴または要素に焦点を当てていることを理解されたい。
【0017】
一般に、半導体チップを形成するために使用される様々なプロセスは、４つの一般的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィに分類される。堆積は、ウエハ上に材料を成長させ、コーティングし、またはその他の方法で転写する任意のプロセスである。利用可能な技術としては、とりわけ、物理的気相堆積（「ＰＶＤ」）、化学気相堆積（「ＣＶＤ」）、電気化学堆積（「ＥＣＤ」）、分子線エピタキシ（「ＭＢＥ」）、およびより最近では原子層堆積（「ＡＬＤ」）が挙げられるが、これらに限定されない。別の堆積技術は、プラズマ化学気相堆積（「ＰＥＣＶＤ」）であり、これは、プラズマのエネルギーを使用して、普通ならば従来のＣＶＤに関連付けられたより高い温度が必要とされるウエハ表面での反応を誘発するプロセスである。ＰＥＣＶＤ堆積中のエネルギー・イオン衝撃も、膜の電気的および機械的特性を改善することができる。
【0018】
半導体リソグラフィとは、半導体基板上に３次元レリーフ像またはパターンを形成し、その後そのパターンを基板に転写することである。半導体リソグラフィでは、パターンは、フォトレジストと呼ばれる感光性ポリマによって形成される。リソグラフィまたはフォトリソグラフィによって作成されたパターンは、典型的には、後続のエッチング・プロセス中に半導体構造体の選択された表面および部分を画定または保護するために使用される。
【0019】
除去とは、エッチングまたは化学機械平坦化（「ＣＭＰ」）などの、ウエハから材料を除去するあらゆるプロセスである。エッチング・プロセスの例としては、湿式（例えば、化学）または乾式エッチング・プロセスが挙げられる。除去プロセスまたは乾式エッチング・プロセスの一例は、イオン・ビーム・エッチング（「ＩＢＥ」）である。一般に、ＩＢＥ（またはミリング）とは、遠隔のブロード・ビーム・イオン／プラズマ源を利用して、物理的不活性ガス手段または化学反応性ガス手段あるいはその両方によって基板材料を除去する乾式プラズマ・エッチング法を指す。他の乾式プラズマ・エッチング技術と同様に、ＩＢＥは、エッチング速度、異方性、選択性、均一性、アスペクト比、および基板損傷の最小化などの利点を有する。乾式エッチング・プロセスの別の例は、反応性イオン・エッチング（「ＲＩＥ」）である。一般に、ＲＩＥは、化学反応性プラズマを使用して、ウエハ上に堆積させた材料を除去する。ＲＩＥプラズマからの高エネルギー・イオンは、ウエハ表面を攻撃し、表面材料と反応して表面材料を除去する。
【0020】
本発明の実施形態の実施態様は、様々な形態をとることができ、例示的な実施態様の詳細は、図を参照して後で説明される。次に、図面を参照して本発明を詳細に説明する。
【0021】
図１は、本発明の一実施形態による、Ｍｘ１０２上にビア１０４を形成した後の構造体１００の断面図である。図示されるように、図１は、誘電体１０１、Ｍｘ１０２、ビア１０４、およびビア誘電体１０６を含む。Ｍｘ１０２は、半導体基板（図示せず）の上方の金属層である。Ｍｘ１０２は、中間工程（ＭＯＬ）の金属層またはＢＥＯＬの金属層とすることができる。例えば、Ｍｘ１０２は、Ｍ２金属層またはＭ３金属層の線もしくはコンタクトなどの、Ｍ２またはＭ３金属層の一部とすることができる。
【0022】
Ｍｘ１０２は、Ｃｕ、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、またはこれらの組合せで構成されてもよいが、これらに限定されない。図示されるように、誘電体１０１は、Ｍｘ１０２を取り囲んでいる。誘電体１０１は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＢＣＮ、低κ誘電体材料、窒素ドープ・バリア低κ材料（ＮＢＬＯＫ）、または任意の他の適切な誘電体材料などの誘電体材料で構成されてもよいが、これらに限定されない。Ｍｘ１０２および誘電体１０１は、半導体製造用の既知の金属および誘電体材料の堆積、平坦化（任意）、およびエッチング・プロセスを使用して堆積および形成することができる。
【0023】
誘電体１０１およびＭｘ１０２の上にビア誘電体１０６を堆積させる。ビア誘電体１０６は、誘電体１０１の誘電体材料と同じまたは異なる誘電体材料とすることができる。ビア誘電体１０６は、既知のフォトリソグラフィでパターニングされ、例えば、ＲＩＥプロセスを使用してエッチングされて、ビア１０４を形成することができる。ビア誘電体１０６およびＭｘ１０２の露出部分の上に金属層を堆積させる。ＣＶＤプロセス、ＰＶＤプロセス、およびＡＬＤプロセスのうちの１つまたは複数を使用して、金属層を堆積させることができる。ビア１０４を形成する金属層は、タングステン（Ｗ）、銅（Ｃｕ）、窒化タンタル（ＴａＮ）、Ｔａ、チタン（Ｔｉ）、ＴｉＮ、ＴｉＯＣＮ、またはＴａＯＮのうちの１つまたは複数で構成され得る。
【0024】
金属堆積の後、ＣＭＰを行って、構造体１００の表面を平坦化し、ビア１０４を形成することができる。ＣＭＰは、ビア誘電体１０６の頂面より上の余分な金属を除去する。図１に示されるように、Ｗなどの堆積させた金属の一部は、ビア誘電体１０６内に残ってビア１０４を形成する。
【0025】
図２は、本発明の一実施形態による二重ＭＴＪ用の材料層のスタックを堆積させた後の構造体２００の断面図である。図示されるように、図２は、図１の要素と、底部ＭＴＪスタック２０４、スピン伝導層（ＳＣＬ）２０８、頂部ＭＴＪスタック２１０、エッチ・ストップ２１４、ハードマスク（ＨＭ）２１６、および誘電体／有機ハードマスク（ＨＭ）２１８で構成された二重ＭＴＪ用の材料層のスタックと、を含む。当業者に知られているように、他の実施形態では、より多くの材料層、より少ない材料層、または異なる材料層が、二重ＭＴＪ用の材料層のスタックを構成することができる。一部の実施形態では、誘電体／有機ＨＭ２１８は、有機マスクまたはフォトレジストである。一部の実施形態では、頂部ＭＴＪスタック２１０の上にキャップ層を堆積させてもよい。従来のＭＲＡＭ材料および堆積プロセスを使用して、材料層のスタックの各層を、構造体２００において、底部ＭＴＪスタック２０４から開始して、ＳＣＬ２０８が続き、次いで、頂部ＭＴＪスタック２１０、エッチ・ストップ２１４、ＨＭ２１６、および誘電体／有機ＨＭ２１８と順次堆積させる。例えば、材料層のスタックの各層は、ＡＬＤ、ＰＥＣＶＤ、ＰＶＤ、または別の適切な堆積プロセスによって堆積させることができる。
【0026】
様々な実施形態では、底部ＭＴＪスタック２０４および頂部ＭＴＪスタック２１０はそれぞれ、参照層、第１のトンネル障壁層、第１の自由層、金属スペーサ層、第２の自由層、および第２のトンネル障壁層を含む。一般に、ＭＴＪスタック（すなわち、底部ＭＴＪスタック２０４および頂部ＭＴＪスタック２１０）に関して、情報は、参照層の磁気配向に関連して（本明細書でさらに詳細に説明する）自由層膜の磁気配向に記憶される。参照層は、単一の層であっても、複数の層であってもよい。一実施形態では、ＭＴＪスタックの参照層は、合成反強磁性（「ＳＡＦ」）層である。一部の実施形態では、ＭＴＪスタックの参照層には、複数の副層（例えば、２０以上の副層）が含まれる。
【0027】
ＭＴＪスタックのいずれかの形成において、第１のトンネル障壁層が参照層の上に形成される。一実施形態では、第１のトンネル障壁層は、２つの導電性材料間の薄い絶縁層などの障壁である。電子（または準粒子）は、量子トンネリングのプロセスによってトンネル障壁を通過する。様々な実施形態では、第１のトンネル障壁層は、ＭｇＯまたは別の適切なトンネル障壁材料で構成された少なくとも１つの副層を含む。
【0028】
自由層は、第１のトンネル障壁層に隣接し、参照層に対向する磁化自由層である。磁化自由層は、反転可能な磁気モーメントまたは磁化を有する。第２のトンネル障壁層は、自由層上に形成される。一部の実施形態では、第２のトンネル障壁は、第１のトンネル障壁層と同じ材料（例えば、ＭｇＯ）で構成された最外層の副層（または何らかの他の副層）を含む。
【0029】
当業者に知られているように、底部ＭＴＪスタック２０４または頂部ＭＴＪスタック２１０のいずれかにおいて、層のそれぞれは、任意の数の副層を含むことができ、追加の層を含むことができ、または他の例では一部の層を省略することができ、あるいはその組合せを含むことができる。さらに、層または副層あるいはその両方の組成は、底部ＭＴＪスタック２０４と頂部ＭＴＪスタック２１０とで異なっていてもよい。一部の実施形態では、底部ＭＴＪスタック２０４および頂部ＭＴＪスタック２１０は、自己整合パターニング・プロセスによって形成される。
【0030】
図２に示されるように、エッチ・ストップ２１４が頂部ＭＴＪスタック２１０上に形成されている。エッチ・ストップ２１４は、ルテニウム（Ｒｕ）で構成され得るが、これに限定されない。一部の実施形態では、キャップ層（図示せず）が頂部ＭＴＪスタック２１０とエッチ・ストップ２１４との間に形成される。
【0031】
ＨＭ２１６は、金属ハードマスク材料を使用してエッチ・ストップ２１４上に形成することができる。例えば、ＨＭ２１６は、Ｗ、ＴａＮまたはＴｉＮで構成されてもよいが、これらの材料に限定されない。ＨＭ２１６の金属材料は、ＭＲＡＭデバイスで使用される任意の適切な頂部電極金属とすることができる。誘電体／有機ＨＭ２１８は、ＨＭ２１６上に形成することができる。有機／誘電体ＨＭ２１８は、有機平坦化層（「ＯＰＬ」）材料、フォトレジスト材料、ＳｉＮｘ、またはＳｉＯｘで構成されてもよく、ここで、ｘは、窒素または酸素の原子の数をそれぞれ示す。
【0032】
図３は、本発明の一実施形態による、ＨＭ２１６および誘電体／有機ＨＭ２１８をエッチングした後の構造体３００の断面図である。ＨＭ２１６および誘電体／有機ＨＭ２１８は、例えば、リソグラフィによってパターニングされ、ＲＩＥを使用してエッチングされてもよい。図示されるように、ＨＭ２１６および誘電体／有機ＨＭ２１８がエッチングされて、ＨＭ２１６および誘電体／有機誘電体／有機ＨＭ２１８のピラーを形成する。残留するＨＭ２１６および誘電体／有機ＨＭ２１８で形成されたピラーの幅は、１０～５００ｎｍの範囲とすることができるが、この範囲に限定されない。
【0033】
図４は、本発明の一実施形態による、材料層のスタックの一部を除去して頂部ＭＴＪスタック２１０を形成した後の構造体４００の断面図である。図示されるように、図４は、誘電体／有機ＨＭ２１８と、ＳＣＬ２０８、頂部電極スタック２１０、エッチ・ストップ２１４、およびＨＭ２１６のそれぞれの一部とを除去した後の図３の要素を含む。
【0034】
ＩＢＥ、ＲＩＥ、またはＩＢＥとＲＩＥの組合せを使用して、エッチ・ストップ２１４、頂部スタック２１０、およびＳＣＬ２０８のそれぞれの一部を除去することができる。一部の実施形態では、誘電体／有機ＨＭ２１８は、エッチング後に除去される、ＨＭ２１６の上のレジスト材料またはＯＰＬである。エッチ・ストップ２１４、頂部ＭＴＪスタック２１０、およびＳＣＬ２０８のエッチングは、ＳＣＬ２０８の頂部部分の中にまで及ぶことができる。図４に示されるように、エッチング・プロセスは、ＳＣＬ２０８の頂部付近で停止している。図４に示されるように、ＳＣＬ２０８の頂面の一部は、ＳＣＬ２０８が頂部ＭＴＪスタック２１０に当接する付近で湾曲し、または湾曲した断面プロファイルを有する。一部の実施形態では、ＩＢＥまたはＲＩＥあるいはその両方を使用するエッチング・プロセスは、ＳＣＬ２０８の頂面で停止し、頂部ＭＴＪスタック２１０の垂直側面を露出させたままにする。これらの実施形態では、エッチング・パラメータ（例えば、エッチング角度、エッチング時間、エッチング・エネルギーなど）を変更することによって、頂部ＭＴＪスタック２１０の周りのＳＣＬ２０８の頂面は、図４に示す曲面ではなく平坦になる。
【0035】
製造プロセスのこの段階において、図４に示されるように、頂部ＭＴＪスタック２１０の限界寸法（ＣＤ）は、底部ＭＴＪスタック２０４の限界寸法よりも小さい。さらに、ＳＣＬ２０８のＣＤは、ＳＣＬ２０８の層の厚さ全体にわたって徐々に変化する。ＳＣＬ２０８の層は、底部ＭＴＪスタック２０４の頂部に残る。
【0036】
図４は、ＨＭ２１６、エッチ・ストップ２１４、および頂部ＭＴＪスタック２１０の組合せに対して、かなり一貫した（すなわち、少なくとも実質的にＳＣＬ２０８に達するまで）傾斜を有するテーパ形状を示す。しかしながら、他の実施形態では、ＨＭ２１６、エッチ・ストップ２１４、および頂部ＭＴＪスタック２１０の側面または側壁は、垂直（またはほぼ垂直）のプロファイルを有することを理解されたい。底部ＭＴＪスタック２０４の水平面、または半導体基板（図示せず）の表面に対する、ＨＭ２１６、エッチ・ストップ２１４、および頂部ＭＴＪスタック２１０の側壁の傾斜または角度は、７０度から９０度まで変化し得るが、これらの角度またはこの傾斜に限定されない。
【0037】
頂部ＭＴＪスタック２１０をパターニングした後、制御されたインシトゥ酸化またはエア・ブレイクなどの任意選択のプロセスが行われてもよい。制御されたインシトゥ酸化は、ウエハ（例えば、構造体４００）を、例えば１ｍＴｏｒｒ～５００Ｔｏｒｒの固定された酸素圧に曝すプロセスとすることができる。エア・ブレイクは、ウエハがエッチング・チャンバから取り出されて空気に曝されるエクスシトゥ・プロセスである。制御されたインシトゥ酸化およびエア・ブレイクにより、頂部トンネル障壁の周囲での金属再堆積に関連付けられたＭＲＡＭセルの部分的な短絡故障を低減することができる。
【0038】
図５は、本発明の一実施形態による、構造体４００の頂面の上に第１のスペーサ４０４を堆積させた後の構造体５００の断面図である。図示されるように、図５は、図４の要素と第１のスペーサ４０４とを含む。第１のスペーサ４０４の堆積前に、任意選択のプラズマ・プロセス前処理を使用することができる。例えば、プラズマ前処理は、プラズマ中の酸素、水素、窒素、またはこれらの元素の組合せ（すなわち、ＮＨ３）のうちの１つまたは複数を使用して行われる。第１のスペーサ４０４は、ＰＶＤ、ＡＬＤ、またはＰＥＣＶＤによって堆積させることができるが、これらに限定されない。第１のスペーサ４０４は、ＳｉＮ、Ｓｉ、Ｔｉ、またはＡｌの酸化物（すなわち、ＳｉＯｘ、ＴｉＯｘ、またはＡＬＯｘ）、窒化ホウ素（ＢＮ）、またはＳｉＢＣＮで構成されてもよいが、これらに限定されない。
【0039】
図６は、本発明の一実施形態による、第１のスペーサ４０４の頂部部分を除去した後の構造体６００の断面図である。図示されるように、図６は、第１のスペーサ４０４を部分エッチングした後の図５の要素を含む。例えば、低角度ＩＢＥ、ＲＩＥ、または低角度ＩＢＥとＲＩＥの組合せを使用して、第１のスペーサ４０４の一部が、ＨＭ２１６の傾斜した側面の周囲から、ＨＭ２１６の頂部の上方の第１のスペーサ４０４の頂面から、ならびにＳＣＬ２０８の上方およびＳＣＬ２０８上の第１のスペーサ４０４の頂面から除去される。図示されるように、低角度ＩＢＥまたはＲＩＥあるいはその組合せを用いた部分エッチングの後、第１のスペーサ４０４の層は、ＳＣＬ２０８の上、頂部ＭＴＪスタック２１０の周囲、エッチ・ストップ２１４、ＨＭ２１６の周囲およびＨＭ２１６上に残る。部分エッチング後の第１のスペーサ４０４の厚さは、５～１００ｎｍの範囲とすることができるが、この範囲に限定されない。
【0040】
図７は、本発明の一実施形態による、第１のスペーサ４０４の残留部分に第２のスペーサ７０７を堆積させた後の構造体７００の断面図である。様々な実施形態では、第２のスペーサ７０７は、低角度ＩＢＥまたはＲＩＥにおいて、エッチング速度が第１のスペーサ４０４の材料よりも低い材料で構成されている。第２のスペーサ７０７は、Ｔａ、パラジウム（Ｐｄ）などの１つまたは複数の原子番号の高い金属、ＴａＮなどの原子番号の高い金属を含有する金属化合物、またはダイヤモンド（炭素）などの硬質材料で構成され得るが、これらに限定されない。第１のスペーサ４０４の上にある第２のスペーサ７０７は、後のエッチング・プロセス中にＳＣＬ２０８および底部ＭＴＪスタック２０４にさらなる保護を提供する。このようにして、第２のスペーサ７０７は、例えば、第１のスペーサ４０４のエッチングが第１のスペーサ４０４の微細構造または組成の変化に起因して不均一な場合に、底部ＭＴＪスタック２０４の直径の減少、底部ＭＴＪスタック２０４の非対称性を防止する。ＳＣＬ２０８の一部が攻撃または除去され得るＳＣＬ２０８の不均一なエッチングは、スピン伝導の非効率をもたらす。ＡＬＤまたはＰＥＣＶＤを使用して第２のスペーサ７０７の層を第１のスペーサ４０４上に堆積させることができるが、これらの堆積プロセスに限定されない。第２のスペーサ７０７の厚さは、５～３０ｎｍの範囲とすることができるが、この範囲に限定されない。
【0041】
図８は、本発明の一実施形態による、第２のスペーサ７０７および第１のスペーサ４０４の水平部分を除去した後の構造体８００の断面図である。様々な実施形態では、低角度ＩＢＥプロセスまたはＲＩＥプロセスあるいはその両方のうちの１つまたは複数を使用して、第２のスペーサ７０７および第１のスペーサ４０４の水平部分が、ＳＣＬ２０８の水平頂面の一部にわたって除去される。一部の実施形態では、第２のスペーサ７０７および第１のスペーサ４０４の水平部分を除去するためにＩＢＥとＲＩＥの組合せが使用される。
【0042】
図示されるように、第２のスペーサ７０７および第１のスペーサ４０４の側面または側壁は傾斜しており、ＨＭ２１６、エッチ・ストップ２１４、および頂部ＭＴＪスタック２１０の側壁と本質的にまたはほぼ平行である。第２のスペーサ７０７の水平部分を除去した後、第１のスペーサ４０４の小さな水平部分が第２のスペーサ７０７の底部の下に残る。第１のスペーサ４０４の小さな水平部分は、ＳＣＬ２０８の頂部部分に当接している。第２のスペーサ７０７は、（例えば、短絡を防止するために）第１のスペーサ４０４によってＳＣＬ２０８の水平面または曲面から分離されている。図示されるように、ＨＭ２１６の頂部部分は、エッチング後に露出している。第２のスペーサ７０７および第１のスペーサ４０４の頂面の円錐状の形状または角度は、使用されるエッチング・プロセスおよびエッチング・プロセス・パラメータに応じて変化することがある。場合によっては、第１のスペーサ４０４の頂面に窪みまたはディップが生じることがある（図示せず）。図８に示されるように、第１のスペーサ４０４および第２のスペーサ７０７は、頂部ＭＴＪスタック２１０の側面、エッチ・ストップ２１４、ＨＭ２１６の大部分、ＳＣＬ２０８の湾曲部分、および場合によっては、ＳＣＬ２０８の湾曲部分に隣接するＳＣＬ２０８の小さな水平頂面を覆う。
【0043】
図９は、本発明の一実施形態による、底部ＭＴＪスタック２０４の一部およびビア誘電体１０６の一部を除去する別のエッチング・プロセス後の構造体９００の断面図である。図示されるように、図９は、図８の要素を含み、第１のスペーサ４０４の残留部分によって覆われていないＳＣＬ２０８のいくつかの頂部部分が除去され、ＳＣＬ２０８の除去された部分の下にある底部ＭＴＪスタック２０４の一部も除去され、底部ＭＴＪスタック２０４の残留底部エッジに隣接するビア誘電体１０６の頂部部分も除去され得る。
【0044】
様々な実施形態では、構造体９００は、低角度ＩＢＥまたはＲＩＥプロセスの一方もしくは両方を使用して第１のスペーサ４０４の下にないＳＣＬ２０８の露出部分、底部ＭＴＪスタック２０４の部分、およびビア誘電体１０６の頂部部分を除去することによって形成される。エッチング・プロセスの後、構造体９００は、ピラーの頂部にＨＭ２１６の円錐形ピラーを含み、ＨＭ２１６の下にエッチ・ストップ２１４を有し、エッチ・ストップ２１４の下に頂部ＭＴＪスタック２１０を有し、第１のスペーサ４０４および頂部ＭＴＪスタック２１０の下にＳＣＬ２０８の残留部分を有し、ＳＣＬ２０８の残留部分の下に残留する底部ＭＴＪスタック２０４を有する。第１のスペーサ４０４は、ＳＣＬ２０８の側面および湾曲した頂面と、頂部ＭＴＪスタック２１０、エッチ・ストップ２１４、およびＨＭ２１６のそれぞれの側面とを覆う。第２スペーサ７０７は、第１スペーサ４０４の側壁を覆う。エッチング後、第２のスペーサ７０７の層は、第１のスペーサ４０４の側面の一部を覆い、第１のスペーサ４０４によってＳＣＬ２０８の湾曲したエッジ部分から分離される。図９に示されるように、底部ＭＴＪスタック２０４は、頂部ＭＴＪ２１０よりも大きい。
【0045】
様々な実施形態では、構造体９００は、第１のスペーサ４０４の下にないＳＣＬ２０８の露出部分、底部ＭＴＪスタック２０４の部分、およびビア誘電体１０６の頂部部分を除去するために、低角度ＩＢＥまたはＲＩＥプロセスのうちの１つもしくは組合せを使用して形成される。エッチング・プロセスの後、構造体９００は、ピラーの頂部にＨＭ２１６の円錐形ピラーを含み、ＨＭ２１６の下にエッチ・ストップ２１４を有し、エッチ・ストップ２１４の下に頂部ＭＴＪスタック２１０を有し、第１のスペーサ４０４および頂部ＭＴＪスタック２１０の下にＳＣＬ２０８の残留部分を有し、ＳＣＬ２０８の残留部分の下に残留底部ＭＴＪスタック２０４を有する。第１のスペーサ４０４は、ＳＣＬ２０８の側面および湾曲した頂面と、頂部ＭＴＪスタック２１０、エッチ・ストップ２１４、およびＨＭ２１６のそれぞれの側面とを覆う。第２スペーサ７０７は、第１スペーサ４０４の側壁を覆う。エッチング後、第２のスペーサ７０７の層は、第１のスペーサ４０４の側面の一部を覆い、第１のスペーサ４０４によってＳＣＬ２０８の湾曲したエッジ部分から分離される。
【0046】
エッチング・プロセスの後、底部ＭＴＪスタック２０４の残留部分の側壁およびＳＣＬ２０８の湾曲した頂面の部分の外側側壁は、第２のスペーサ７０７の側壁または外側表面および第１のスペーサ４０４の底部側壁と平行であり、円錐形のピラー（例えば、ＤＭＴＪを有するＭＲＡＭピラー）を形成する。
【0047】
図９に示されるように、ＨＭ２１６、エッチ・ストップ２１４、頂部ＭＴＪスタック２１０、ＳＣＬ２０８、および底部ＭＴＪスタック２０４のそれぞれの頂面は、各層の底面よりも小さい（例えば、底部ＭＴＪスタック２０４の頂部は、底部ＭＴＪスタック２０４の底部よりも小さい）。層の頂部と各層の底部の差の大きさは、様々なエッチング・プロセス・パラメータに応じて変化し得る（例えば、ＩＢＥエッチング角度またはエッチング時間は、円錐形のピラーの側面の傾斜に影響を及ぼす）。例えば、円錐形の側面は、垂直またはほぼ垂直であってもよく、または他の実施例では、半導体基板（図示せず）の水平な頂面に対して８０度の角度を形成してもよい。
【0048】
前述したように、図９の円錐形のピラーは、ＭＲＡＭピラーとしても知られている場合があり、本例では、２つのＭＴＪ（すなわち、底部ＭＴＪスタック２０４および頂部ＭＴＪスタック２１０）と、ＳＣＬ２０８と、エッチ・ストップ２１４と、ＨＭ２１６とで構成され、ＭＲＡＭピラーの大部分の側壁は、第１のスペーサ４０４と、第１のスペーサ４０４を覆って保護する第２のスペーサ７０７とによって覆われている。前述したように、円錐形のピラーの側面の角度は、他の例では異なっていてもよい。図９に示されるように、円錐形ピラーまたはＭＲＡＭピラーの側面または側壁には、ＨＭ２１６の小さな部分、第１のスペーサ４０４の一部、第２のスペーサ７０７の頂部および側面、ＳＣＬ２０８の側面の薄い部分、および底部ＭＴＪスタック２０４の側面または側壁が含まれる。図１～図９に関して説明した方法を用いて構造体９００を形成すると、底部ＭＴＪスタック２０４は、頂部ＭＴＪスタック２１０よりも幅が広くなる。図９に関して説明したエッチング・プロセス中、底部ＭＴＪスタック２１０は、第２のスペーサ７０７と第１のスペーサ４０４の下で保護されたままである。特に、ＴａＮのようなＩＢＥ／ＲＩＥエッチング耐性材料で形成された第２のスペーサ７０７は、第１のスペーサ４０４と底部ＭＴＪスタック２１０の両方を保護することができる。第２のスペーサ７０７にエッチング耐性材料を使用することで、底部ＭＴＪスタック２１０の幅または限界直径が維持される。ＩＢＥ／ＲＩＥエッチング耐性とすることができ、またはＩＢＥもしくはＲＩＥに対するエッチングを遅くすることができる材料を第２のスペーサ７０７に使用することによって、底部ＭＴＪスタック２１０のＣＤが保護される。第２のスペーサ７０７にエッチング耐性を使用することは、より多くのスピンを頂部自由層に注入する（funneling）ことを可能にする、対称的で幅のより広い底部ＭＴＪスタック２１０を維持するのに役立つ。加えて、第２のスペーサ７０７は、ＩＢＥまたはＲＩＥあるいはその両方のプロセス中の攻撃または押出しの形成あるいはその両方からＳＣＬ２０８を保護することができる。ＳＣＬ２０８を不注意なエッチングまたは攻撃から保護することで、効率的なスピン伝導が維持される。前述したように、ＳＣＬ２０８の押出しを防止することで、ＢＥＯＬの信頼性が向上する。
【0049】
底部ＭＴＪスタック２０４をパターニングした後、制御されたインシトゥ酸化またはエア・ブレイクなどの任意選択のプロセスが行われてもよい。制御されたインシトゥ酸化は、ウエハ（例えば、構造体９００）を、例えば１ｍＴｏｒｒ～５００Ｔｏｒｒの固定された酸素圧に曝すプロセスとすることができる。エア・ブレイクは、ウエハがエッチング・チャンバから取り出されて空気に曝されるエクスシトゥ・プロセスである。制御されたインシトゥ酸化およびエア・ブレイクにより、頂部トンネル障壁の周囲での金属再堆積に関連付けられたＭＲＡＭセルの部分的な短絡故障を低減することができる。
【0050】
図１０は、本発明の一実施形態による、構造体９００の上に封止誘電体８０６を堆積させた後の構造体１０００の断面図である。図示されるように、図１０は、図９の要素と、封止誘電体８０６と、層間誘電体（ＩＬＤ）８０８とを含む。封止誘電体８０６は、ＰＶＤ、ＡＬＤ、またはＰＥＣＶＤによって堆積させることができるが、これらに限定されない。封止誘電体８０６は、ＡＬＯｘ、ＴｉＯｘ、ＳｉＯｘ、ＢＮ、ＳＩＮ、またはＳｉＢＣＮで構成されてもよいが、これらに限定されない。第１のスペーサ４０４の堆積前に、任意選択のプラズマ・プロセス前処理を使用することができる。例えば、プラズマ前処理は、プラズマ中の酸素、水素、もしくは窒素プラズマ、またはこれらの元素の組合せ（すなわち、ＮＨ３）のうちの１つまたは複数を使用して行うことができる。封止誘電体８０６は、ビア誘電体１０６、底部ＭＴＪスタック２０４、ＳＣＬ２０８、第１のスペーサ４０４の露出面、第２のスペーサ７０７の側面および頂部、ならびにＨＭ２１６上に堆積させることができる。封止誘電体８０６の堆積後、封止誘電体８０６上にＩＬＤ８０８の層を堆積させ、ＭＲＡＭピラーに隣接する領域またはトレンチを充填する。ＩＬＤ８０８は、様々な実施形態において、円錐形のピラーのＨＭ２１６の上方に延在する。
【0051】
図１１は、本発明の一実施形態によるＣＭＰ後の構造体１１００の断面図である。ＣＭＰは、ＩＬＤ８０８、封止誘電体８０６、ＨＭ２１６、第１のスペーサ４０４、および第２のスペーサ７０７の頂部部分を除去することによって、構造体１１００の頂面を平坦化する。ＣＭＰ後、円錐形ピラーまたはＭＲＡＭピラーの頂部は平坦になる。円錐形ピラーの平坦な頂部は、ＨＭ２１６、第１のスペーサ４０４、第２のスペーサ７０７、封止誘電体８０６、およびＩＬＤ８０８の頂部部分を露出させる。
【0052】
図１２は、本発明の一実施形態による、図１１のＣＭＰプロセスによって形成された平坦化された円錐形のピラーの頂部の上にビット線９０２を形成した後の構造体１２００の断面図である。図示されるように、図１２は、図１１の要素と、ＩＬＤ９０８によって取り囲まれたライナ９０５を有するビット線９０２とを含む。図１１に示される構造体１１００の上にＩＬＤ９０８の層を堆積させる。ＩＬＤ９０８は、フォトリソグラフィを使用してパターニングされ、例えば、ＲＩＥまたは別の適切なＩＬＤエッチング・プロセスを使用してエッチングされ得る。
【0053】
ＩＬＤ９０８をエッチングした後、タンタル－窒素合金、チタン－窒素合金、またはタンタル－アルミニウム－窒素合金などのライナ材料の層を、既知のライナ堆積プロセス（例えば、ＡＬＤまたはＰＥＣＶＤ）によって堆積させることができるが、これらに限定されない。ライナ９０５は、ＩＬＤ９０８の上、ならびにＨＭ２１６、第１のスペーサ４０４、第２のスペーサ７０７、封止誘電体８０６、および封止誘電体８０６の頂面に隣接するＩＬＤ８０８の一部の露出した頂面に堆積させることができる。ライナ９０５を堆積させた後、ビット線９０２用の導電性材料または金属の層をライナ９０５の上に堆積させる。ビット線９０２の材料は、Ｔａ、ＴａＮ、またはＣｕを含むことができるが、これらに限定されない。ＣＭＰを行って、ＩＬＤ９０８の頂面から余分なライナ９０５およびビット線９０２の材料を除去する。ＣＭＰ後、ライナ９０５を有するビット線９０２が、頂部ＭＴＪスタック２１０の上のＨＭ２１６の上方に形成される。構造体１２００は、ビア１０４によってＭｘ１０２に接続された、頂部ＭＴＪスタック２１０よりもＣＤの幅が広い底部ＭＴＪスタック２０４を含む。幅がより広い底部ＭＴＪスタック２０４と幅がより狭い頂部ＭＴＪスタック２１０は、二重スペーサ・プロセスを使用してＭＲＡＭデバイス用のワイド・ベースＤＭＴＪを形成するためにＳＣＬ２０８によって分離される。二重スペーサ・プロセスは、ＳｉＮなどの従来のスペーサ材料で構成された第１のスペーサ４０４と、ＴａＮなどのエッチング耐性材料で構成された第２のスペーサ７０７とを使用する。二重スペーサ・プロセスは、構造体１２００に示されているワイド・ベースＤＭＴＪを形成するために使用される様々なエッチング・プロセス中に、第２のスペーサ７０７を使用して、第１のスペーサ４０４と、ＳＣＬ２０８および底部ＭＴＪスタック２０４のそれぞれとを保護することができる。
【0054】
要約すると、図１２に示された２つのスペーサを有するワイド・ベースＤＭＴＪ構造体を形成するための方法の一般的な説明は、図１～図１２に関して詳細に前述したステップを含む。他の実施形態では、プロセス、材料、またはプロセスの順序における１つまたは複数の変形形態が異なる。ステップは、誘電体材料である誘電体１０１内の金属層（例えば、Ｍｘ１０２）上にビア１０４を形成することと、ビアおよび誘電体材料上に二重ＭＴＪ用の材料層のスタックを堆積させることと、次いで、二重ＭＴＪ用の材料層のスタックの１つまたは複数の部分におけるハードマスク２１６の少なくとも一部をパターニングして、選択的にエッチングすることと、を含む。本方法は、二重ＭＴＪ用の材料層のスタック内のハードマスク２１６と、ＩＢＥまたはＲＩＥのうちの１つまたは複数とを使用して、二重ＭＴＪスタックの材料層のスタック内のエッチ・ストップ２１４、頂部ＭＴＪスタック２１０の一部、およびＳＣＬ２０８の頂部部分を選択的にエッチングすることと、ハードマスク２１６、エッチ・ストップ２１４、頂部ＭＴＪスタック２１０の残留部分の上および周囲、ならびにＳＣＬ２０８の上に、第１のスペーサ４０４用の第１のスペーサ材料を堆積させることと、を含む。第１のスペーサ４０４の部分的なエッチングが行われてもよい。第１のスペーサ４０４の上に第２のスペーサ７０７の堆積が行われる。第２のスペーサ７０７の水平部分、および第２のスペーサ７０７によって覆われていない第１のスペーサ４０４の水平部分のエッチングが行われる。ＳＣＬ２０８、底部ＭＴＪスタック２０４の一部、および第２のスペーサ７０７の下になく第１のスペーサ４０４の残留部分の下にないＩＬＤ１０６の頂部部分の除去が、エッチング・プロセス用のＩＢＥまたはＲＩＥのうちの１つもしくは複数を使用して行われる。既知のスペーサ堆積プロセスを用いて、ＩＬＤ１０６、底部ＭＴＪスタック２０４、ＳＣＬ２０８、第１のスペーサ４０４、第２のスペーサ７０７、およびハードマスク２１６の露出面に封止誘電体８０６の層を堆積させる。ＣＭＰを行って、封止誘電体８０６の頂部部分を除去し、ハードマスク２１６、第１のスペーサ４０４、および第２のスペーサ７０７の頂部部分を露出させることができる。ＩＬＤ８０８、第２のスペーサ７０７、第１のスペーサ４０４、およびハードマスク２１６の露出面にＩＬＤ９０８の層を堆積させることができる。封止誘電体８０６を選択的にエッチングすることができ、ＩＬＤ８０８および９０８、封止誘電体８０６、底部ＭＴＪスタック２０４、ＳＣＬ２０８、第１のスペーサ４０４、第２のスペーサ７０７、ならびにハードマスク２１６の露出した頂面の上に、ライナ９０５用の金属層を堆積させることができる。ハードマスク２１６、第１のスペーサ４０４、第２のスペーサ７０７、および封止誘電体８０６の露出した頂面に、ライナ９０５を有するビット線９０２を堆積させる。ＣＭＰは、ＩＬＤ９０８の頂面から余分なビット線金属を除去して、２つのスペーサを有する図１２に示されるワイド・ベースのＤＭＴＪ構造体を形成する。
【0055】
本発明の様々な実施形態の説明は、例示の目的で提示されてきたが、網羅的であることは意図されておらず、または開示された実施形態に限定されることは意図されていない。記載された実施形態の範囲から逸脱することなく、当業者には多くの修正形態および変形形態が明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の適用または技術的改善を最もよく説明するために、または当業者が本明細書に開示された実施形態を理解できるようにするために選択された。
【0056】
本明細書に記載される方法は、集積回路チップまたは半導体チップの製造において使用することができる。結果として得られる半導体チップは、生ウエハの形態で（すなわち、パッケージングされていない複数のチップを有する単一のウエハとして）、ベアダイとして、またはパッケージングされた形態で、製造業者によって配布され得る。後者の場合、半導体チップは、シングル・チップ・パッケージ（マザーボードまたは他のより高レベルのキャリアに取り付けられたリード線を有するプラスチック・キャリアなど）、あるいはマルチチップ・パッケージ（表面配線もしくは埋め込み配線のいずれかまたは両方を有するセラミック・キャリアなど）に実装される。いずれの場合も、半導体チップは、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品のいずれかの一部として、他の半導体チップ、ディスクリート回路素子、または他の信号処理デバイス、あるいはその組合せと一体化される。最終製品は、玩具および他のローエンド用途から、ディスプレイ、メモリ、キーボードまたは他の入力デバイス、および中央処理装置を有する高度なコンピュータ製品に及ぶ、半導体チップを含むあらゆる製品であり得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【国際調査報告】