▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-08
(54)【発明の名称】ハイブリッド高帯域幅メモリ
(51)【国際特許分類】
H10B 12/00 20230101AFI20240801BHJP
H01L 21/8234 20060101ALI20240801BHJP
【ＦＩ】
H10B12/00 671B
H10B12/00 621
H10B12/00 681Z
H01L27/088 H
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024503399
(86)(22)【出願日】2022-07-14
(85)【翻訳文提出日】2024-01-18
(86)【国際出願番号】 EP2022069807
(87)【国際公開番号】W WO2023025462
(87)【国際公開日】2023-03-02
(31)【優先権主張番号】17/410,499
(32)【優先日】2021-08-24
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ワン、ウェイ
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】レズニチェク、アレクサンダー
(72)【発明者】
【氏名】ウ、ヘン
【テーマコード（参考）】
5F048
5F083
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC01
5F048AC10
5F048BA01
5F048BB19
5F048BD01
5F048BD06
5F048BF07
5F048BF12
5F048BF16
5F048BG13
5F083AD04
5F083AD24
5F083GA30
5F083JA03
5F083JA05
5F083JA19
5F083JA37
5F083JA39
5F083JA40
5F083NA01
5F083PR03
5F083PR05
5F083PR21
5F083PR22
5F083ZA12
5F083ZA23
5F083ZA28
(57)【要約】
高帯域幅メモリが提供される。前記高帯域幅メモリは、ダイナミックランダムアクセスメモリデバイスの領域、前記ダイナミックランダムアクセスメモリデバイスの領域に隣接する不揮発性メモリデバイスの領域、及び前記ダイナミックランダムアクセスメモリデバイスの領域及び前記不揮発性メモリデバイスの領域の両方に隣接するロジックデバイスの領域を含む。
【特許請求の範囲】
【請求項1】
高帯域幅メモリであって、ダイナミックランダムアクセスメモリデバイスの領域；
前記ダイナミックランダムアクセスメモリデバイスの領域に隣接する不揮発性メモリデバイスの領域；及び
前記ダイナミックランダムアクセスメモリデバイスの領域及び前記不揮発性メモリデバイスの領域の両方に隣接するロジックデバイスの領域
を備えるメモリ。
【請求項2】
前記ロジックデバイスの領域を前記不揮発性メモリデバイスの領域から分離する保護スペーサ層を更に備える、請求項１に記載のメモリ。
【請求項3】
前記不揮発性メモリデバイスの領域は、頂部メモリ電極及び底部メモリ電極の間にメモリ材料層を含む、請求項１に記載のメモリ。
【請求項4】
前記不揮発性メモリデバイスの領域を前記ダイナミックランダムアクセスメモリデバイスの領域から絶縁する保護スペーサ層を更に備える、請求項１に記載のメモリ。
【請求項5】
前記保護スペーサ層は、オキシ炭化シリコン（ＳｉＯＣ）、炭化シリコン（ＳｉＣ）、窒化シリコン（ＳｉＮ）、窒化アルミニウム（ＡｌＮｘ）、及び酸化アルミニウム（ＡｌＯｘ）からなる群から選択される誘電体材料である、請求項４に記載のメモリ。
【請求項6】
前記ダイナミックランダムアクセスメモリデバイスの領域内のストレージノードコンタクトの上の底部キャパシタ電極層を更に備える、請求項１に記載のメモリ。
【請求項7】
前記ダイナミックランダムアクセスメモリデバイスの領域内の、前記底部キャパシタ電極層の上のキャパシタ誘電体層、及び前記キャパシタ誘電体層の上の頂部キャパシタ電極層を更に備える、請求項６に記載のメモリ。
【請求項8】
支持メッシュを更に備え、前記底部キャパシタ電極層は前記支持メッシュと接触している、請求項７に記載のメモリ。
【請求項9】
前記支持メッシュは、酸化シリコン（ＳｉＯ）、オキシ炭化シリコン（ＳｉＯＣ）、及び酸化アルミニウム（ＡｌＯｘ）からなる誘電体酸化物材料の群から選択される、請求項８に記載のメモリ。
【請求項10】
前記不揮発性メモリデバイスの領域を前記ダイナミックランダムアクセスメモリデバイスの領域から、及び前記ロジックデバイスの領域を前記ダイナミックランダムアクセスメモリデバイスの領域から、絶縁する保護スペーサ層を備える、請求項１に記載のメモリ。
【請求項11】
前記ロジックデバイスの領域及び前記不揮発性メモリデバイスの領域の上のカバー層を更に備え、前記カバー層は頂部メモリ電極及び底部メモリ電極の間のメモリ材料層の上にある、請求項１０に記載のメモリ。
【請求項12】
ダイの上にダイナミックランダムアクセスメモリデバイスの領域を形成する段階；前記ダイの上に前記ダイナミックランダムアクセスメモリデバイスの領域に隣接する不揮発性メモリデバイスの領域を形成する段階；
前記ダイの上に前記ダイナミックランダムアクセスメモリデバイスの領域及び前記不揮発性メモリデバイスの領域の両方に隣接するロジックデバイスの領域を形成する段階；及び
前記不揮発性メモリデバイスの領域を前記ダイナミックランダムアクセスメモリデバイスの領域から、及び前記ロジックデバイスの領域を前記ダイナミックランダムアクセスメモリデバイスの領域から、絶縁する保護スペーサ層を形成する段階
を備える、高帯域幅メモリを形成する方法。
【請求項13】
前記ダイナミックランダムアクセスメモリデバイスの領域の上に、下側モールド層、支持メッシュ、及び上側モールド層を形成する段階を更に備える、請求項１２に記載の方法。
【請求項14】
前記下側モールド層、支持メッシュ、及び上側モールド層の中に複数のトレンチを形成する段階、及び前記複数のトレンチの中に底部キャパシタ電極層を形成する段階を更に備え、前記底部キャパシタ電極層は前記支持メッシュと接触している、請求項１３に記載の方法。
【請求項15】
前記ダイナミックランダムアクセスメモリデバイスの領域において、前記底部キャパシタ電極層の上にキャパシタ誘電体層を、及び前記キャパシタ誘電体層の上に頂部キャパシタ電極層を形成する段階を更に備える、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は概して、メモリダイの上の不揮発性（ＮＶ）メモリとダイナミックランダムアクセスメモリ（ＤＲＡＭ）との集積に関し、より具体的には、人工知能（ＡＩ）システムにおけるハイブリッド高帯域幅メモリを形成する、デュアルステート及びマルチステートメモリに関する。
【背景技術】
【0002】
高帯域幅メモリ（ＨＢＭ）は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ダイをスタックすることによって、より高い帯域幅を有し得る。ＨＢＭは、電気的接続をルーティングするインタポーザを含み得る基板を介して、中央処理装置（ＣＰＵ）又はグラフィックス処理装置（ＧＰＵ）の上のメモリコントローラに接続され得る。ＨＢＭは、他のタイプのＤＲＡＭメモリと比較して、より幅が広いメモリバスを有し得、例えば、ＨＢＭはインタポーザを介してなされるバス接続を用いて、５１２チャネルバス、１０２４チャネルバス、２０４８チャネルバス、又は４０９６チャネルバスを有し得る。ＨＢＭの３Ｄスタックされたランダムアクセスメモリ（ＲＡＭ）は、シリコン貫通ビア（ＴＳＶ）を使用して、メモリダイ及びＣＰＵ／ＧＰＵを相互接続し得る。
【0003】
抵抗変化型メモリ（ＲｅＲＡＭ又はＲＲＡＭ（登録商標））は、ストレージデバイスの抵抗を変化させることで機能する不揮発性（ＮＶ）ランダムアクセスコンピュータメモリの一種である。相変化メモリ（ＰＣＭ）は、異なる電気抵抗値を有するアモルファス／結晶の相転移によって機能する不揮発性ランダムアクセスコンピュータメモリの一種である。
【発明の概要】
【0004】
本発明の１つの実施形態に係り、高帯域幅メモリが提供される。前記高帯域幅メモリは、ダイナミックランダムアクセスメモリデバイスの領域、前記ダイナミックランダムアクセスメモリデバイスの領域に隣接する不揮発性メモリデバイスの領域、及び前記ダイナミックランダムアクセスメモリデバイスの領域及び前記不揮発性メモリデバイスの領域の両方に隣接するロジックデバイスの領域を含む。
【0005】
本発明の別の実施形態に係り、高帯域幅メモリが提供される。前記高帯域幅メモリは、ダイナミックランダムアクセスメモリデバイスの領域、前記ダイナミックランダムアクセスメモリデバイスの領域に隣接する不揮発性メモリデバイスの領域、前記ダイナミックランダムアクセスメモリデバイスの領域及び前記不揮発性メモリデバイスの領域の両方に隣接するロジックデバイスの領域、及び、前記不揮発性メモリデバイスの領域を前記ダイナミックランダムアクセスメモリデバイスの領域から、及び前記ロジック領域を前記ダイナミックランダムアクセスメモリデバイスの領域から、絶縁する保護スペーサ層を含む。
【0006】
本発明の更に別の実施形態に係り、高帯域幅メモリを形成する方法が提供される。前記方法は、ダイの上にダイナミックランダムアクセスメモリデバイスの領域を形成する段階；前記ダイの上に前記ダイナミックランダムアクセスメモリデバイスの領域に隣接する不揮発性メモリデバイスの領域を形成する段階；前記ダイの上に前記ダイナミックランダムアクセスメモリデバイスの領域及び前記不揮発性メモリデバイスの領域の両方に隣接するロジックデバイスの領域を形成する段階；及び前記不揮発性メモリデバイスの領域を前記ダイナミックランダムアクセスメモリデバイスの領域から、及び前記ロジック領域を前記ダイナミックランダムアクセスメモリデバイスの領域から、絶縁する保護スペーサ層を形成する段階を含む。
【0007】
これらの特徴及び利点、及び他の特徴及び利点が、それらの例示的な実施形態の下記の詳細な説明から明らかになり、この詳細な説明は、添付図面に関連して読まれるべきものである。
【図面の簡単な説明】
【0008】
下記の説明は、好ましい実施形態の詳細を、下記の図面を参照して提供する。
【0009】
【図1】本発明の１つの実施形態に係る、集積された不揮発性デュアル／マルチステートメモリを有するスタックされた高帯域幅メモリデバイスを示す側断面図である。
【0010】
【図2】本発明の１つの実施形態に係る、不揮発性デュアル／マルチステートメモリアレイ及び周辺ロジックトランジスタと共に集積されたＤＲＡＭアレイの配置を有する高帯域幅メモリデバイスを示す上面図である。
【0011】
【図3】本発明の１つの実施形態に係る、スタックされた高帯域幅メモリデバイスのダイナミックランダムアクセスメモリデバイスの領域を示す側断面図である。
【0012】
【図4】本発明の１つの実施形態に係る、スタックされた高帯域幅メモリデバイスのロジックデバイスの領域を示す側断面図である。
【0013】
【図5】本発明の１つの実施形態に係る、スタックされた高帯域幅メモリデバイスの不揮発性デュアル／マルチステートメモリデバイスの領域を示す側断面図である。
【0014】
【図6】本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上に形成された第１層間誘電体（ＩＬＤ）層を示す側断面図である。
【0015】
【図7】本発明の１つの実施形態に係る、ロジックデバイスの領域の上の第１層間誘電体（ＩＬＤ）層及び、第１ＩＬＤ層における下側メタライゼーション層を示す側断面図である。
【0016】
【図8】本発明の１つの実施形態に係る、不揮発性デュアル／マルチステートメモリデバイスの領域の上の第１層間誘電体（ＩＬＤ）層、及び第１ＩＬＤ層における下側メタライゼーション層を示す側断面図である。
【0017】
【図9】本発明の１つの実施形態に係る、ロジックデバイスの領域の上の第１層間誘電体（ＩＬＤ）層の上方の第２層間誘電体（ＩＬＤ）層、及び第２ＩＬＤ層内の上側メタライゼーション層を示す側断面図である。
【0018】
【図10】本発明の１つの実施形態に係る、不揮発性デュアル／マルチステートメモリデバイスの領域の上の第１層間誘電体（ＩＬＤ）層の上方の第２層間誘電体（ＩＬＤ）層、及び第２ＩＬＤ層内の複数の不揮発性メモリデバイス及び上側メタライゼーション層を示す側断面図である。
【0019】
【図11】本発明の１つの実施形態に係る、スタックされた高帯域幅メモリデバイスのダイナミックランダムアクセスメモリデバイスの領域を示す側断面図である。
【0020】
【図12】本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上方に、キャッピング層の上に下側モールド層を、下側モールド層の上に支持メッシュを、及び支持メッシュの上に上側モールド層を、形成する段階を示す側断面図である。
【0021】
【図13】本発明の１つの実施形態に係る、ロジックデバイスの領域の上方に、キャッピング層の上に上側及び下側モールド層及び支持メッシュを形成する段階を示す側断面図である。
【0022】
【図14】本発明の１つの実施形態に係る、不揮発性メモリデバイスの領域の上方に、キャッピング層の上に上側及び下側モールド層及び支持メッシュを形成する段階を示す側断面図である。
【0023】
【図15】本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上方の、キャッピング層、上側及び下側モールド層、及び支持メッシュを通って形成された複数のトレンチを示す側断面図である。
【0024】
【図16】本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上方の、モールド層及び支持メッシュの側壁に接する複数のトレンチ内に形成された底部キャパシタ電極層を示す側断面図である。
【0025】
【図17】本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上方の、支持メッシュの上の上側モールド層の除去を示す側断面図である。
【0026】
【図18】本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上方に、底部キャパシタ電極層の上の、及び支持メッシュの上の犠牲ライナを形成する段階を示す側断面図である。
【0027】
【図19】本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上方の、トレンチ及び支持メッシュからの犠牲ライナの除去及び下側モールド層の除去を示す側断面図である。
【0028】
【図20】本発明の１つの実施形態に係る、不揮発性メモリデバイスの領域からの上側及び下側モールド層及び支持メッシュの除去を示す側断面図である。
【0029】
【図21】本発明の１つの実施形態に係る、底部キャパシタ電極層及び支持メッシュの表面の上のキャパシタ誘電体層の形成及び、キャパシタ誘電体層の上に形成された頂部キャパシタ電極層を示す側断面図である。
【0030】
【図22】本発明の１つの実施形態に係る、頂部キャパシタ電極層の上の充填層、充填層の上に形成されたキャパシタ頂部プレート、及びキャパシタ頂部プレートの上に形成されたメタライゼーション層を有する第２層間誘電体（ＩＬＤ）層の形成を示す側断面図である。
【0031】
【図23】本発明の１つの実施形態に係る、ロジックデバイスの領域の上方の、保護スペーサ層を通って形成されたメタライゼーション層を有する第２層間誘電体（ＩＬＤ）層を示す側断面図である。
【0032】
【図24】本発明の１つの実施形態に係る、不揮発性メモリデバイスの領域の上方の、キャッピング層の上に形成されたメタライゼーション層を有する第２層間誘電体（ＩＬＤ）層を示す側断面図である。
【発明を実施するための形態】
【0033】
本発明の実施形態は、同じダイの上にダイナミックランダムアクセスメモリと共に不揮発性デュアルステート／マルチステートメモリ構成要素を提供する。不揮発性デュアルステート／マルチステートメモリ構成要素とダイナミックランダムアクセスメモリとの組み合わせは、スタックされた高帯域幅メモリ（ＨＢＭ）を提供し得る。組み合わされた不揮発性デュアルステート／マルチステートメモリ及びダイナミックランダムアクセスメモリは、改善された計算性能を提供し、電力消費を低減し得る。改善された計算性能及び低減された電力消費は、離れたＤＲＡＭからのより少ないデータフェッチをもたらす、ニアメモリにおける計算を実行することによってもたらされ得る。
【0034】
本発明の実施形態は、人工知能（ＡＩ）システム用のハイブリッド高帯域幅メモリ（ＨＢＭ）を形成するデュアルステート及びマルチステートメモリも提供し得る。ニューラルネットワーク（ＮＮ）及び他のＡＩ計算のために、データがＨＢＭから取得され、ＧＰＵ／ＣＰＵによって計算が行われ得る。そのようなシステムの性能は、ＨＢＭ－ＧＰＵ帯域幅によって制限され得る。より幅が広いＨＢＭ内部帯域幅は、オフチップメモリ（例えば、ＤＲＡＭ）及びコンピュータ（例えば、ＧＰＵ／ＣＰＵ）コアの間でのより少ないデータ転送を提供する。処理ユニット（ＰＣＭ又はＲｅＲＡＭ）を各ＤＲＡＭダイへと集積することによって、計算は全てのＤＲＡＭダイの上に並列化され得、このことはＨＢＭ－ＧＰＵ／ＣＰＵ帯域幅の制約という制限を排除し、コンピュータ性能を改善する。ＨＢＭ内でデータをローカルに保つことは、システムのエネルギー効率をブーストし得、なぜならオフチップデータフェッチのエネルギーコストは、ローカルデータフェッチよりも高いからである。
【0035】
ＡＩ／ＮＮによって使用される低減された精度の演算において、メモリによって限定された動作は、計算用のマルチステートメモリを活用することによって改善され得る。
【0036】
本発明の実施形態は、同じダイの上にダイナミックランダムアクセスメモリと共に不揮発性デュアルステート／マルチステートメモリ構成要素を製造する方法も提供する。周辺ロジック（例えば、ＮＡＮＤ、ＮＯＲ、ＸＯＲ等）も、不揮発性デュアルステート／マルチステートメモリ及びダイナミックランダムアクセスメモリと同じダイの上に含まれ得る。
【0037】
本発明が応用され得る例示的な用途／使用は、限定されないが、高帯域幅メモリデバイス、人工知能システム、又はニューラルネットワークを含む。
【0038】
本発明の態様は、所与の例示的なアーキテクチャに関して説明されるが；しかしながら、他のアーキテクチャ、構造、基板材料及びプロセス特徴及び段階が本発明の態様の範囲内で変更され得ることを理解されたい。
【0039】
同様の番号が同じ又は類似の要素を表す図面をここで参照し、まず図１では、本発明の１つの実施形態に係る、集積された不揮発性デュアル／マルチステートメモリを有するスタックされた高帯域幅メモリデバイスの側断面図が示されている。
【0040】
１つ又は複数の実施形態において、スタックされた高帯域幅メモリデバイス１００は、パッケージ基板１１０の上に形成され得、ここでインタポーザ１２０はインタポーザはんだバンプ１２５を介してパッケージ基板１１０に取り付けられ、電気的に接続され得る。パッケージ基板１１０は、外界へ電気的に接続するために基板はんだバンプ１１５を有し得る。パッケージ基板は、中央処理装置（ＣＰＵ）又はグラフィックス処理装置（ＧＰＵ）基板であり得、インタポーザ１２０は取り付けられたダイの間で電気信号をルーティングし得る。
【0041】
様々な実施形態において、ロジックダイ１３０（例えばメモリコントローラ）は、ロジックダイはんだバンプ１３５を介してインタポーザ１２０に取り付けられ、電気的に接続され得る。様々な実施形態において、プロセッサダイ１４０（例えばＣＰＵ／ＧＰＵ／システムオンチップ）は、プロセッサダイはんだバンプ１４５を介してインタポーザ１２０に取り付けられ、パッケージ基板１１０に電気的に接続され得る。ロジックダイ１３０は、ロジックコントロールサポート、例えば、アドレス変換等を提供し得るロジックコントロールユニットであり得る。プロセッサダイ１４０は、プロセッサ機能、例えば、計算、メモリアクセス、及びソフトウェアコードを実行することを提供し得る。
【0042】
１つ又は複数の実施形態において、高帯域幅メモリ（ＨＢＭ）ダイ１５２、１５４、１５６、１５８のスタックは、ロジックダイ１３０の上に配置され得、ここで高帯域幅メモリ（ＨＢＭ）ダイ１５２、１５４、１５６、１５８は、シリコン貫通ビア１６６、１６８及びマイクロはんだバンプ１６５、１６７によって各隣接するＨＢＭダイに取り付けられ、それと電気的に相互接続され得る。ロジックダイ１３０に隣接するＨＢＭダイ１５２は、マイクロはんだバンプ１５１によってロジックダイ１３０に取り付けられ、それと電気的に接続され得る。
【0043】
１つ又は複数の実施形態において、各高帯域幅メモリ（ＨＢＭ）ダイ１５２、１５４、１５６、１５８は、複数の相変化メモリ（ＰＣＭ）及び／又は抵抗変化型メモリ（ＲｅＲＡＭ又はＲＲＡＭ）デバイスから構成され得る不揮発性デュアル／マルチステートメモリデバイス領域１７２、１７４、１７６、１７８を含み得る。高帯域幅メモリ（ＨＢＭ）ダイ１５２、１５４、１５６、１５８は、複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含み得、ここでＤＲＡＭデバイスの領域は不揮発性デュアル／マルチステートメモリデバイス領域１７２、１７４、１７６、１７８に隣接し得る。メモリは、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）であり得る。
【0044】
様々な実施形態において、ロジックダイ１３０は物理層（ＰＨＹ）構成要素１３７、１４７を介してプロセッサダイ１４０と相互接続され得、ここでＰＨＹ構成要素は物理層（ＰＨＹ）マイクロはんだバンプ１４９及びインタポーザ相互接続１２７を介してインタポーザ１２０に電気的に接続され得る。ＰＨＹ構成要素１３７、１４７は、通信媒体（例えば、金属線）を有するネットワークインターフェースコントローラとして機能して、高帯域幅メモリ及びプロセッサダイ１４０の間の通信を提供し得る。ＰＨＹは、リンク層構成要素（例えば、媒体アクセス制御（ＭＡＣ））を物理通信媒体へ接続し、そのような相互接続を経由してビットを伝送する手段を提供し得る。
【0045】
図２は、本発明の１つの実施形態に係る、不揮発性デュアル／マルチステートメモリアレイ及び周辺ロジックトランジスタと共に集積されたＤＲＡＭアレイの配置を有する高帯域幅メモリデバイスを示す上面図である。
【0046】
１つ又は複数の実施形態において、複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含む１つ又は複数のＤＲＡＭ領域２１０は、ＨＢＭメモリダイ１５２、１５４、１５６、１５８のスタックを形成し得るＨＢＭダイ１５０の上にあり得る。１つ又は複数の不揮発性メモリ領域２３０は、ＨＢＭダイ１５０の上にあり、ＤＲＡＭ領域２１０に隣接し得る。ロジック領域２２０は、ＨＢＭダイ１５０の上の１つ又は複数のＤＲＡＭ領域２１０及び１つ又は複数の不揮発性メモリ領域２３０に隣接し得る。ＤＲＡＭ領域２１０は、ＳＤＲＡＭを含むＤＲＡＭメモリアレイを含み得、不揮発性メモリ領域２３０は、不揮発性デュアル／マルチステートメモリアレイを含み得る。ロジック領域２２０は、周辺ロジックトランジスタを含み得、このことがメモリの機能を有効にし得る。周辺ロジックは、プリチャージ回路及びセンス増幅器等を提供し得、これらはビット線にセルストレージキャパシタを充電又は放電させ得る。ＤＲＡＭ領域２１０は、ロジック領域２２０によって分離された四半分の中に配置され得、不揮発性メモリ領域２３０は、ＤＲＡＭ四半分の各々の中に位置付けられ得る。
【0047】
図３は、本発明の１つの実施形態に係る、スタックされた高帯域幅メモリデバイスのダイナミックランダムアクセスメモリデバイスの領域を示す側断面図である。
【0048】
１つ又は複数の実施形態において、ＤＲＡＭ領域２１０は、ゲート構造３３０、３４０、及びゲート構造３３０、３４０の上方のゲートスペーサ／ゲートキャップ３５０を含む、複数のトランジスタデバイスを含み得る。様々な実施形態において、トランジスタデバイスはプレーナ型トランジスタ、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、ナノシートトランジスタ、ナノワイヤトランジスタ、及びそれらの組み合わせであり得る。トランジスタデバイスは、細長いゲート構造３３０の周囲にＵ字型チャネル３３５を有するＵ字型チャネルトランジスタデバイスであり、小さなデバイスフットプリント内でより大きなチャネル長をもたらし得る。Ｕ字型チャネルトランジスタデバイスのゲート構造３３０は、メモリアクセス動作のためのワード線として機能し得る。ビット線は、ビット線接点を通ってＵ字型チャネルトランジスタデバイスへ形成され得る。絶縁領域３２０は、トランジスタデバイスを絶縁し基板３１０の様々な領域を電気的に分離するために、基板の中に形成され得る。基板は、電子デバイスがその上に／その中に組み立てられ得る半導体材料であり得る。誘電体充填材３６０は、基板の上で絶縁のために隣接するトランジスタデバイスの間に形成され得、ここで誘電体充填材３６０は酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、ｌｏｗ－ｋ誘電体、又はそれらの組み合わせであり得る。ストレージノードコンタクト（ＳＮＣ）３７０は、ソース／ドレインコンタクト３７５へと形成されるビアであり得る。
【0049】
図４は、本発明の１つの実施形態に係る、スタックされた高帯域幅メモリデバイスのロジックデバイスの領域を示す側断面図である。
【0050】
１つ又は複数の実施形態において、ロジック領域２２０は、チャネルの上方のゲート３８０、及びゲート３８０の上のゲートスペーサ／誘電体キャップ３９０、誘電体充填材３６０及び基板へのソース／ドレインコンタクト４００を含むトランジスタデバイスを含み得る。様々な実施形態において、トランジスタデバイスはプレーナ型トランジスタ、ＦｉｎＦＥＴトランジスタ、ナノシートトランジスタ、ナノワイヤトランジスタ、及びそれらの組み合わせであり得る。
【0051】
図５は、本発明の１つの実施形態に係る、スタックされた高帯域幅メモリデバイスの不揮発性デュアル／マルチステートメモリデバイスの領域を示す側断面図である。
【0052】
１つ又は複数の実施形態において、不揮発性メモリ領域２３０は、ゲート４１０及びゲートスペーサ／誘電体キャップ４２０を含むトランジスタデバイスを含み得る。誘電体充填材３６０は、トランジスタの上に形成され得、ソース／ドレインコンタクト４３０は、誘電体充填材３６０を通ってトランジスタデバイスへと形成され得る。様々な実施形態において、トランジスタデバイスはプレーナ型トランジスタ、ＦｉｎＦＥＴトランジスタ、ナノシートトランジスタ、ナノワイヤトランジスタ、及びそれらの組み合わせであり得る。
【0053】
図６は、本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上に形成された第１層間誘電体（ＩＬＤ）層を示す側断面図である。
【0054】
１つ又は複数の実施形態において、第１層間誘電体（ＩＬＤ）層４４０は、ダイナミックランダムアクセスメモリデバイスの領域２１０の上に形成され得、ここで第１層間誘電体（ＩＬＤ）層４４０は、ブランケット堆積、例えば、化学気相成長（ＣＶＤ）又はプラズマ強化化学気相成長（ＰＥＣＶＤ）によって形成され得る。
【0055】
様々な実施形態において、第１層間誘電体（ＩＬＤ）層４４０は、限定されないが、炭素ドープされた酸化シリコン（ＳｉＯ：Ｃ、ＣＤＯ）、フッ素ドープされた酸化シリコン（ＳｉＯ：Ｆ）、多孔質二酸化シリコン（ｐ－ＳｉＯ２）、スピンオン誘電体材料（例えば、水素シルセスキオキサン、メチルシルセスキオキサン等）、３．９未満のｋ値を有する他の誘電体材料及びそれらの組み合わせを含む、ｌｏｗ－ｋ誘電体材料であり得る。
【0056】
様々な実施形態において、第１層間誘電体（ＩＬＤ）層４４０は、約４０ナノメートル（ｎｍ）～約５００ｎｍ、又は約６０ｎｍ～約１００ｎｍの範囲内の厚さを有し得るが、他の厚さも企図される。
【0057】
図７は、本発明の１つの実施形態に係る、ロジックデバイスの領域の上の第１層間誘電体（ＩＬＤ）層及び、第１ＩＬＤ層における下側メタライゼーション層を示す側断面図である。
【0058】
１つ又は複数の実施形態において、第１層間誘電体（ＩＬＤ）層４４０の一部４５０は、ロジックデバイスの領域２２０の上に形成され得、ここで第１層間誘電体（ＩＬＤ）層４４０の一部４５０は、ダイナミックランダムアクセスメモリデバイスの領域２１０の上に第１層間誘電体（ＩＬＤ）層４４０が形成されるのと同時にブランケット堆積によって形成され得る。ＩＬＤ層４４０は、ダイナミックランダムアクセスメモリデバイスの領域２１０、ロジックデバイスの領域２２０、及び不揮発性メモリ領域２３０の各々の上に、同時に、単一の堆積で形成され得る。
【0059】
様々な実施形態において、第１層間誘電体（ＩＬＤ）層４４０の一部４５０は、約４０ナノメートル（ｎｍ）～約５００ｎｍ、又は約６０ｎｍ～約１００ｎｍの範囲内の厚さを有し得るが、他の厚さも企図される。第１層間誘電体（ＩＬＤ）層４４０の一部４５０の厚さは、ダイナミックランダムアクセスメモリデバイスの領域２１０の上に形成された第１層間誘電体（ＩＬＤ）層４４０と同じ厚さを有し得る。
【0060】
様々な実施形態において、限定されないが、１つ又は複数の金属線４７０及び１つ又は複数のビア４６０を含む下側メタライゼーション層は、ロジックデバイスの領域の上の第１ＩＬＤ層４４０の一部４５０の中に形成され得、ここで金属線４７０及びビア４６０は、ダマシン又はデュアルダマシンタイプの堆積プロセスによって形成され得る。
【0061】
様々な実施形態において、金属線４７０及びビア４６０は、導電性金属、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、タンタル（Ｔａ）、及び／又は金属化合物、例えば、窒化チタン（ＴｉＮ）、炭化チタン（ＴｉＣ）、窒化タンタル（ＴａＮ）、炭化タンタル（ＴａＣ）、窒化タングステン（ＷＮ）、及びそれらの組み合わせから構成され得る。
【0062】
図８は、本発明の１つの実施形態に係る、不揮発性デュアル／マルチステートメモリデバイスの領域の上の第１層間誘電体（ＩＬＤ）層、及び第１ＩＬＤ層における下側メタライゼーション層を示す側断面図である。
【0063】
様々な実施形態において、限定されないが、１つ又は複数の金属線４９０及び１つ又は複数ビア４８０を含む下側メタライゼーション層は、不揮発性デュアル／マルチステートメモリデバイスの領域の上の第１ＩＬＤ層４４０の一部４５０の中に形成され得、ここで金属線４９０及びビア４８０は、ダマシン又はデュアルダマシンタイプの堆積プロセスによって形成され得る。
【0064】
様々な実施形態において、金属線４９０及びビア４８０は、導電性金属、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、タンタル（Ｔａ）、及び／又は金属化合物、例えば、窒化チタン（ＴｉＮ）、炭化チタン（ＴｉＣ）、窒化タンタル（ＴａＮ）、炭化タンタル（ＴａＣ）、窒化タングステン（ＷＮ）、及びそれらの組み合わせから構成され得る。
【0065】
図９は、本発明の１つの実施形態に係る、ロジックデバイスの領域の上の第１層間誘電体（ＩＬＤ）層の上方の第２層間誘電体（ＩＬＤ）層、及び第２ＩＬＤ層内の上側メタライゼーション層を示す側断面図である。
【0066】
様々な実施形態において、第２層間誘電体（ＩＬＤ）層４５５は、第１層間誘電体（ＩＬＤ）層４４０の一部４５０の上に形成され得、ここで第２層間誘電体（ＩＬＤ）層４５５は、ロジック領域２２０の上方にブランケット堆積によって形成され得る。第２層間誘電体（ＩＬＤ）層４５５は、金属線４７０の最上面を覆い得る。
【0067】
様々な実施形態において、限定されないが、１つ又は複数の金属線５１０及び１つ又は複数のビア５００を含む上側メタライゼーション層は、第２ＩＬＤ層４５５の中に形成され得、ここで金属線５１０及びビア５００は、ダマシン又はデュアルダマシンタイプ堆積プロセスによって形成され得る。
【0068】
様々な実施形態において、第２層間誘電体（ＩＬＤ）層４５５は、約４０ナノメートル（ｎｍ）～約５００ｎｍ、又は約６０ｎｍ～約１００ｎｍの範囲内の厚さを有し得るが、他の厚さも企図される。
【0069】
様々な実施形態において、第２層間誘電体（ＩＬＤ）層４５５はｌｏｗ－ｋ誘電体材料であり得、ここで第２層間誘電体（ＩＬＤ）層４５５は、第１層間誘電体（ＩＬＤ）層４４０及び第１層間誘電体（ＩＬＤ）層４４０の一部４５０と同じ誘電体材料であり得る。
【0070】
１つ又は複数の実施形態において、カバー層５２０は第２ＩＬＤ層４５５の上に形成され得、カバー層５２０はエッチングストップ層として機能し得る。カバー層５２０は、コンフォーマル堆積、例えば、原子層堆積（ＡＬＤ）又はプラズマ強化原子層堆積（ＰＥＡＬＤ）によって、金属線５１０及び第２ＩＬＤ層４５５の上に形成され得る。
【0071】
１つ又は複数の実施形態において、カバー層５２０は、例えばＳｉＣＯ、ＳｉＣ、ＳｉＮ等の誘電体層であり得る。
【0072】
様々な実施形態において、カバー層５２０は、約３ナノメートル（ｎｍ）～約６０ｎｍ、又は約１０ｎｍ～約３０ｎｍの範囲内の厚さを有し得るが、他の厚さも企図される。
【0073】
図１０は、本発明の１つの実施形態に係る、不揮発性デュアル／マルチステートメモリデバイスの領域の上の第１層間誘電体（ＩＬＤ）層の上方の第２層間誘電体（ＩＬＤ）層、及び第２ＩＬＤ層内の複数の不揮発性メモリデバイス及び上側メタライゼーション層を示す側断面図である。
【0074】
様々な実施形態において、第２層間誘電体（ＩＬＤ）層４５５は、不揮発性メモリ領域２３０の第１層間誘電体（ＩＬＤ）層４４０の一部４５０の上に形成され得、ここで第２層間誘電体（ＩＬＤ）層４５５は、不揮発性メモリ領域２３０の上方にブランケット堆積によって形成され得る。第２層間誘電体（ＩＬＤ）層４５５は、ビア４８０及び金属線４９０の最上面を覆い得る。
【0075】
様々な実施形態において、１つ又は複数の不揮発性メモリデバイスは、第２ＩＬＤ層４５５の中に形成され得、ここで不揮発性メモリデバイスは底部メモリ電極５３０、頂部メモリ電極５５０、及び頂部メモリ電極５５０及び底部メモリ電極５３０の間のメモリ材料層５４０を含み得る。様々な実施形態において、メモリ材料層５４０は、抵抗性メモリ材料又は相変化メモリ材料であり得る。
【0076】
様々な実施形態において、限定されないが、１つ又は複数の金属線５６０及び１つ又は複数のビアを含む上側メタライゼーション層は、第２ＩＬＤ層４５５の中に形成され得、ここで金属線５６０及びビアは、ダマシン又はデュアルダマシンタイプ堆積プロセスによって形成され得る。金属線５６０は、頂部メモリ電極５５０の上にありそれと電気的に接続しており、不揮発性メモリデバイスを追加の層及び／又は接点へと接続し得る。底部メモリ電極５３０は、不揮発性メモリデバイスを不揮発性メモリ領域２３０の中の１つ又は複数トランジスタデバイス４２０へと接続し得る。
【0077】
様々な実施形態において、第２層間誘電体（ＩＬＤ）層４５５は、約４０ナノメートル（ｎｍ）～約５００ｎｍ、又は約６０ｎｍ～約１００ｎｍの範囲内の厚さを有し得るが、他の厚さも企図される。
【0078】
１つ又は複数の実施形態において、カバー層５２０は、不揮発性メモリ領域２３０の上方の第２ＩＬＤ層４５５の上に形成され得、カバー層５２０はエッチングストップ層として機能し得る。
【0079】
図１１は、本発明の１つの実施形態に係る、スタックされた高帯域幅メモリデバイスのダイナミックランダムアクセスメモリデバイスの領域を示す側断面図である。
【0080】
様々な実施形態において、リソグラフィマスクは、ロジック領域２２０及び不揮発性メモリ領域２３０を保護するために使用され得、ＤＲＡＭ領域２１０の上方のカバー層５２０は除去される。第１ＩＬＤ層４４０及び第２ＩＬＤ層４５５は、選択的方向性エッチングを使用して除去され得、ここで第１ＩＬＤ層４４０及び第２ＩＬＤ層４５５は、同じ材料であり、同じエッチングプロセスを使用して同時に除去され得る。第１ＩＬＤ層４４０及び第２ＩＬＤ層４５５の除去は、誘電体充填材３６０及びストレージノードコンタクト（ＳＮＣ）３７０の最上面を露出し得る。
【0081】
図１２は、本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上方に、キャッピング層の上に下側モールド層を、下側モールド層の上に支持メッシュを、及び支持メッシュの上に上側モールド層を、形成する段階を示す側断面図である。
【0082】
１つ又は複数の実施形態において、保護スペーサ層５７０は、ＤＲＡＭ領域２１０の中の誘電体充填材３６０及び電気的接続３７０の最上面の上に形成され得、ここで保護スペーサ層５７０はコンフォーマル堆積（例えば、ＡＬＤ、ＰＥＡＬＤ）によって形成され得る。様々な実施形態において、保護スペーサ層５７０は、エッチングストップ層として機能し得る誘電体材料、例えば、ＳｉＯＣ、ＳｉＣ、ＳｉＮ、ＡｌＮｘ、ＡｌＯｘ等であり得る。保護スペーサ層５７０は、下にある誘電体充填材３６０を覆い得る。
【0083】
様々な実施形態において、保護スペーサ層５７０は、約３ナノメートル（ｎｍ）～約１００ｎｍ、又は約１０ｎｍ～約３０ｎｍの範囲内の厚さを有し得るが、他の厚さも企図される。
【0084】
１つ又は複数の実施形態において、下側モールド層５８０は、保護スペーサ層５７０の上に形成され得、ここでモールド層５８０はブランケット堆積によって形成され得る。様々な実施形態において、下側モールド層５８０は、保護スペーサ層５７０の材料とは異なる誘電体酸化物材料、例えば、ＳｉＯ、ＳｉＯＣ、ＡｌＯｘ等であり得、その結果下側モールド層５８０は、犠牲層として選択的に除去され得、一方で保護スペーサ層５７０はエッチングストップとして機能し、下にある層を保護する。
【0085】
様々な実施形態において、下側モールド層５８０は、約２００ｎｍ～約３０００ｎｍ、又は約４００ｎｍ～約１５００ｎｍの範囲内の厚さを有し得るが、他の厚さも企図される。
【0086】
１つ又は複数の実施形態において、支持メッシュ５９０は下側モールド層５８０の上に形成され得、ここで支持メッシュ５９０はブランケット堆積によって形成され得る。支持メッシュ５９０は、下側モールド層５８０の材料とは異なる誘電体酸化物材料、例えば、ＳｉＯ、ＳｉＯＣ、ＡｌＯｘ等であり得、その結果下側モールド層５８０は犠牲層として選択的に除去され得、一方で支持メッシュ５９０は残る。
【0087】
様々な実施形態において、支持メッシュ５９０は、約５ｎｍ～約１００ｎｍ、又は約１５ｎｍ～約５０ｎｍの範囲内の厚さを有し得るが、他の厚さも企図される。
【0088】
１つ又は複数の実施形態において、上側モールド層６００は、支持メッシュ５９０の上に形成され得、ここで上側モールド層６００はブランケット堆積によって形成され得る。上側モールド層６００は、支持メッシュ５９０の材料とは異なる誘電体酸化物材料、例えば、ＳｉＯ、ＳｉＯＣ、ＡｌＯｘ等であり得、そのため上側モールド層は選択的に除去され得る。上側モールド層６００は、下側モールド層５８０と同じ材料であり得る。
【0089】
様々な実施形態において、上側モールド層６００は、約１０ｎｍ～約１０００ｎｍ、又は約２０ｎｍ～約５００ｎｍの範囲内の厚さを有し得るが、他の厚さも企図される。
【0090】
図１３は、本発明の１つの実施形態に係る、ロジックデバイスの領域の上方に、キャッピング層の上の上側及び下側モールド層及び支持メッシュを形成する段階を示す側断面図である。
【0091】
様々な実施形態において、保護スペーサ層５７０は、ロジック領域２２０の中のカバー層５２０の上に形成され得、ここで保護スペーサ層５７０はコンフォーマル堆積（例えば、ＡＬＤ、ＰＥＡＬＤ）によって形成され得る。保護スペーサ層５７０は、第１層間誘電体（ＩＬＤ）層４４０の一部４５０及び第２層間誘電体（ＩＬＤ）層４５５の側面に沿って下に延び得る。様々な実施形態において、保護スペーサ層５７０は、エッチングストップ層として機能し得る誘電体材料であり得、ここで保護スペーサ層５７０はカバー層５２０及び下側モールド層５８０とは異なる誘電体材料であり得る。後続のプロセスにおいて、上側及び下側モールド層は、保護スペーサ層５７０によって完全に覆われているＩＬＤ層４５０及び４５５を損傷せずに、除去され得る。
【0092】
様々な実施形態において、下側モールド層５８０、支持メッシュ５９０及び上側モールド層６００は、様々な領域の中の保護スペーサ層５７０の上に形成され得る。
【0093】
図１４は、本発明の１つの実施形態に係る、不揮発性メモリデバイスの領域の上方に、キャッピング層の上に上側及び下側モールド層及び支持メッシュを形成する段階を示す側断面図である。
【0094】
様々な実施形態において、保護スペーサ層５７０は、不揮発性メモリ領域２３０の中のカバー層５２０の上に形成され得、ここで保護スペーサ層５７０はコンフォーマル堆積（例えば、ＡＬＤ、ＰＥＡＬＤ）によって形成され得る。保護スペーサ層５７０は、第１層間誘電体（ＩＬＤ）層４４０の一部４５０及び第２層間誘電体（ＩＬＤ）層４５５の側面に沿って下に延び得る。保護スペーサ層５７０は、不揮発性メモリデバイスの領域２３０を、ダイナミックランダムアクセスメモリデバイスの領域２１０から、及びロジック領域２２０から絶縁し得る。保護スペーサ層５７０はまた、ＤＲＡＭキャパシタ形成の最中の後続のプロセス段階の中でモールド層５８０、６００が除去されるとき、ＢＥＯＬ ｌｏｗ－ｋ誘電体層（４４０、４５５及び４５０）を損傷から保護し得る。
【0095】
様々な実施形態において、下側モールド層５８０、支持メッシュ５９０及び上側モールド層６００は、様々な領域の中の保護スペーサ層５７０の上に形成され得る。
【0096】
図１５は、本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上方の、キャッピング層、上側及び下側モールド層、及び支持メッシュを通って形成された複数のトレンチを示す側断面図である。
【0097】
１つ又は複数の実施形態において、複数のトレンチ６１０は、上側モールド層６００、支持メッシュ５９０、下側モールド層５８０及び保護スペーサ層５７０を通って形成され得、ここでトレンチ６１０はリソグラフィマスキング及びパターニング、及び選択的方向性エッチング、例えば、反応性イオンエッチング（ＲＩＥ）によって形成され得る。トレンチ６１０は、下にあるストレージノードコンタクト（ＳＮＣ）３７０の上方にあり、それと位置合わせされ得る。
【0098】
図１６は、本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上方のモールド層及び支持メッシュの側壁に接する、複数のトレンチ内に形成された底部キャパシタ電極層を示す側断面図である。
【0099】
１つ又は複数の実施形態において、底部キャパシタ電極層６２０は複数のトレンチ６１０の中に形成され得、ここで底部キャパシタ電極層６２０はコンフォーマル堆積によって形成され得る。底部キャパシタ電極層６２０は、上側モールド層６００、支持メッシュ５９０、下側モールド層５８０、及び保護スペーサ層５７０の側壁の上にあり得る。底部キャパシタ電極層６２０の一部は、まずＯＰＬのような犠牲材料をトレンチ６１０へと堆積し、続いてエッチングによって最上面の上方の電極層を除去し、続いてＯＰＬアッシングすることによって、上側モールド層６００の最上面から除去され得る。
【0100】
様々な実施形態において、底部キャパシタ電極層６２０は、限定されないが、金属、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、タンタル（Ｔａ）、及び／又は金属化合物、例えば、窒化チタン（ＴｉＮ）、炭化チタン（ＴｉＣ）、窒化タンタル（ＴａＮ）、炭化タンタル（ＴａＣ）、窒化タングステン（ＷＮ）、及びそれらの組み合わせを含む導電性材料であり得る。
【0101】
様々な実施形態において、底部キャパシタ電極層６２０は、約２ｎｍ～約５ｎｍ、又は約５ｎｍ～約１５ｎｍの範囲内の厚さを有し得るが、他の厚さも企図される。
【0102】
図１７は、本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上方の、支持メッシュの上の上側モールド層の除去を示す側断面図である。
【0103】
１つ又は複数の実施形態において、上側モールド層６００は、例えば、選択的等方性エッチング（例えば、ウェット化学エッチング）を使用して除去され得、ここで上側モールド層６００の除去は、支持メッシュ５９０の一部を露出させ得る。底部キャパシタ電極層６２０の上側セクションは、支持メッシュ５９０の上へ延び得、ここで底部キャパシタ電極層６２０の上側セクションは、支持メッシュ５９０の上に他の支持体なしで自立し得る。上側モールド層６００は、ロジック領域２２０及び不揮発性メモリ領域２３０から除去され得、ここで支持メッシュ５９０は露出され得る。
【0104】
図１８は、本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上方に、底部キャパシタ電極層の上の、及び支持メッシュの上の犠牲ライナを形成する段階を示す側断面図である。
【0105】
１つ又は複数の実施形態において、犠牲ライナ６３０は底部キャパシタ電極層６２０の上に、及びダイナミックランダムアクセスメモリデバイスの領域２１０の上方の支持メッシュ５９０の露出した表面の上に形成され得る。コンフォーマル層の厚さをＣＤ２の１／２より大きくなるように制御することによって、犠牲層６３０は、ＤＲＡＭ領域の中のメッシュ層の上のスペースをピンチオフし得る。犠牲ライナの後続の異方性エッチングは、ロジック及び不揮発性メモリ領域の中の犠牲ライナ６３０を除去し得る。これは、ＤＲＡＭ領域の中のメッシュ層を損傷せずに、ロジック及び不揮発性メモリ領域において露出したメッシュ層を除去することを可能にする。ＣＤ１＞ＣＤ２の場合のみ、コンフォーマルスペーサライナは、ＣＤ１をピンチオフせずにＣＤ２をピンチオフし得る。本プロセスは、ロジック及び不揮発性メモリ領域におけるメッシュを露出させるためのスペーサＲＩＥが後に続く、スペーサライナ堆積である。
【0106】
様々な実施形態において、犠牲ライナ６３０はａ－Ｓｉ、ａ－ＳｉＧｅ、ＡｌＯｘ等であり得る。
【0107】
様々な実施形態において、犠牲ライナ６３０は、約５ｎｍ～約５０ｎｍ、又は約１０ｎｍ～約２０ｎｍの範囲内の厚さを有し得るが、他の厚さも企図される。犠牲ライナ６３０の厚さは、底部キャパシタ電極層６２０の間のトレンチ６１０の下側セクションがピンチオフされることをもたらし得る。
【0108】
図１９は、本発明の１つの実施形態に係る、ダイナミックランダムアクセスメモリデバイスの領域の上方の、トレンチ及び支持メッシュからの犠牲ライナの除去及び下側モールド層の除去を示す側断面図である。
【0109】
１つ又は複数の実施形態において、犠牲ライナ６３０及び下側モールド層５８０は、例えば、選択的等方性エッチングを使用して除去され得る。下側モールド層５８０の除去は、支持メッシュ５９０及び保護スペーサ層５７０の間及び底部キャパシタ電極層６２０の側壁の間に隙間５８５を形成し得る。メッシュ層におけるいくつかの開口領域が形成され得、ここで犠牲ライナはピンチオフされず（図示せず）、そのためモールド層５８０は等方性エッチングプロセスの最中にアクセスされ得ることに留意されたい。
【0110】
図２０は、本発明の１つの実施形態に係る、不揮発性メモリデバイスの領域からの上側及び下側モールド層及び支持メッシュの除去を示す側断面図である。
【0111】
犠牲ライナ６３０及び下側モールド層５８０の除去は、不揮発性メモリ領域２３０の中の保護スペーサ層５７０を露出させ得る。
【0112】
図２１は、本発明の１つの実施形態に係る、底部キャパシタ電極層及び支持メッシュの表面の上のキャパシタ誘電体層の形成及び、キャパシタ誘電体層の上に形成された頂部キャパシタ電極層を示す側断面図である。
【0113】
１つ又は複数の実施形態において、キャパシタ誘電体層６４０は底部キャパシタ電極層６２０の上に形成され得、ここでキャパシタ誘電体層６４０はコンフォーマル堆積（例えば、ＡＬＤ、ＰＥＡＬＤ）によって形成され得る。
【0114】
誘電体層６４０用の材料の例は：Ａｌ２Ｏ３、ＺｒＯ２、Ｙ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＴｉＯｘ、ＢａＨｆＯ２、ＣｏＴｉＯｘ、ＳｒＴｉＯ３等を含む。
【0115】
様々な実施形態において、キャパシタ誘電体層６４０は、約１ナノメートル（ｎｍ）～約５０ｎｍ、又は約６ｎｍ～約２０ｎｍの範囲内の厚さを有し得るが、他の厚さも企図される。
【0116】
１つ又は複数の実施形態において、頂部キャパシタ電極層６５０はキャパシタ誘電体層６４０の上に形成され得、ここでキャパシタ誘電体層６４０はコンフォーマル堆積（例えば、ＡＬＤ、ＰＥＡＬＤ）によって形成され得る。頂部キャパシタ電極層６５０は、底部キャパシタ電極層６２０と同じ材料から構成され得る。
【0117】
様々な実施形態において、頂部キャパシタ電極層６５０は、約２ｎｍ～約５０ｎｍ、又は約３ｎｍ～約１５ｎｍの範囲内の厚さを有し得るが、他の厚さも企図される。キャパシタ誘電体層６４０及び頂部キャパシタ電極層６５０は、隙間５８５を頂部キャパシタ電極層６５０によって囲まれた状態にし得る。
【0118】
図２２は、本発明の１つの実施形態に係る、頂部キャパシタ電極層の上の充填層、充填層の上に形成されたキャパシタ頂部プレート、及びキャパシタ頂部プレートの上に形成されたメタライゼーション層を有する第２層間誘電体（ＩＬＤ）層の形成を示す側断面図である。
【0119】
１つ又は複数の実施形態において、充填層６６０は頂部キャパシタ電極層６５０の上に、及び隙間５８５の中に形成され得、ここで充填層６６０は、例えば、化学気相成長（ＣＶＤ）によって形成され、ポリ－Ｓｉ又はポリ－ＳｉＧｅを形成し得る。
【0120】
１つ又は複数の実施形態において、キャパシタ頂部プレート６７０は充填層６６０の上に形成され得、ここでキャパシタ頂部プレート６７０はＣＶＤ、ＡＬＤ、又はＰＶＤ金属堆積プロセスによって形成され得る。
【0121】
１つ又は複数の実施形態において、第２層間誘電体（ＩＬＤ）層６８０は、キャパシタ頂部プレート６７０の上に形成され、頂部金属線７００及び金属ビア６９０は第２層間誘電体（ＩＬＤ）層６８０の中に形成され得る。頂部金属線７００及び金属ビア６９０は、キャパシタ頂部プレート６７０へと電気的に接続され得る。
【0122】
図２３は、本発明の１つの実施形態に係る、ロジックデバイスの領域の上方の、保護スペーサ層を通って形成されたメタライゼーション層を有する第２層間誘電体（ＩＬＤ）層を示す側断面図である。
【0123】
１つ又は複数の実施形態において、ビア７２０及び金属線７３０を含むメタライゼーション層を有する第２層間誘電体（ＩＬＤ）層６８０の一部７１０は、ロジックデバイスの領域２２０の上方の保護スペーサ層５７０を通って形成され得る。
【0124】
図２４は、本発明の１つの実施形態に係る、不揮発性メモリデバイスの領域の上方の、キャッピング層の上に形成されたメタライゼーション層を有する第２層間誘電体（ＩＬＤ）層を示す側断面図である。
【0125】
１つ又は複数の実施形態において、ビア７４０及び金属線７５０を含むメタライゼーション層を有する第２層間誘電体（ＩＬＤ）層６８０の一部７１０は、不揮発性メモリの領域２３０の上方の保護スペーサ層５７０を通って形成され得る。
【0126】
本実施形態は、集積回路チップのための設計を含み得、これは、グラフィカルコンピュータプログラミング言語で作成され、（ディスク、テープ、物理ハードドライブ、又は記憶アクセスネットワーク内等の仮想ハードドライブ等の）コンピュータ記憶媒体内に記憶され得る。設計者がチップ又はチップを製造するために使用されるフォトリソグラフィマスクを製造しない場合、設計者は、結果として得られる設計を、物理的手段によって（例えば、設計を記憶する記憶媒体のコピーを提供することによって）、又は電子的に（例えば、インターネットを介して）、そのようなエンティティへ直接的又は間接的に伝送し得る。その後、記憶された設計は、典型的には、ウェハの上に形成される当該チップ設計の複数のコピーを含む、フォトリソグラフィマスクの製造のための適切なフォーマット（例えば、ＧＤＳＩＩ）へと変換される。フォトリソグラフィマスクは、エッチング又は他の方法で加工されるウェハの領域（及び／又はその上の層）を画定するために活用される。
【0127】
本明細書において説明されたような方法は、集積回路チップの製造において使用され得る。結果として得られる集積回路チップは、未加工ウェハの形態で（すなわち、複数のパッケージされていないチップを有する単一のウェハとして）、ベアダイとして、又はパッケージされた形態で、製造者によって分配され得る。後者の場合、チップは、（マザーボードに固着したリード線を有するプラスチックキャリア、又は他のより高いレベルのキャリア等の）単一チップパッケージにおいて、又は（表面相互接続又は埋め込み相互接続のいずれか又は両方を有するセラミックキャリア等の）マルチチップパッケージにおいて、取り付けられる。いずれの場合においても、チップは、次に、（ａ）マザーボード等の中間製品、又は（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子、及び／又は他の信号処理デバイスと集積される。最終製品は、玩具及び他のローエンドの応用形態から、ディスプレイ、キーボード、又は他の入力デバイス、及び中央処理装置を有する高度なコンピュータ製品に至る範囲で、集積回路チップを含む任意の製品であり得る。
【0128】
また、材料化合物は、列挙される元素、例えば、ＳｉＧｅの観点で説明されることも理解されたい。これらの化合物は、化合物内の元素の異なる比率を含み、例えば、ＳｉＧｅは、ＳｉｘＧｅ１－ｘを含み、ここでｘは１未満又はそれに等しい、等である。加えて、他の元素が化合物の中に含まれ、依然として本原理に従って機能し得る。追加の元素を有する化合物は、本明細書では合金と称される。
【0129】
「１つの実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」又は「１つの実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、及びそれらの他の変形への本明細書における言及は、実施形態に関連して説明される特定の特徴、構造、特性等が少なくとも１つの実施形態において含まれることを意味する。よって、本明細書全体にわたって様々な箇所に出現する、「１つの実施形態において（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」又は「１つの実施形態において（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」という語句、及び任意の他の変形の出現は、必ずしも全てが同じ実施形態に言及しているわけではない。
【0130】
次のもの、すなわち「／」、「及び／又は」、及び「のうちの少なくとも１つ」のうちのいずれかの使用は、例えば「Ａ／Ｂ」、「Ａ及び／又はＢ」、及び「Ａ及びＢのうちの少なくとも１つ」の場合において、第１の列挙される選択肢（Ａ）のみの選択、又は、第２の列挙される選択肢（Ｂ）のみの選択、又は、両方の選択肢（Ａ及びＢ）の選択を包含することが意図されることを理解されたい。１つの更なる例として、「Ａ、Ｂ、及び／又はＣ」、及び「Ａ、Ｂ、及びＣのうちの少なくとも１つ」の場合において、そのような言い回しは、第１の列挙される選択肢（Ａ）のみの選択、又は、第２の列挙される選択肢（Ｂ）のみの選択、又は、第３の列挙される選択肢（Ｃ）のみの選択、又は、第１及び第２の列挙される選択肢（Ａ及びＢ）のみの選択、又は、第１及び第３の列挙される選択肢（Ａ及びＣ）のみの選択、又は、第２及び第３の列挙される選択肢（Ｂ及びＣ）のみの選択、又は、３つの選択肢全て（Ａ及びＢ及びＣ）の選択を包含することが意図される。これは、当該技術分野及び関連技術分野における当業者によって容易に明らかであるように、列挙される多くの項目に対しても拡大することができる。
【0131】
本明細書で使用される用語は、特定の実施形態を説明することのみを目的とし、例示的な実施形態を限定することを意図するものではない。本明細書で使用される場合、文脈が別段明確に示さない限りは、単数形「１つの（ａ）」、「１つの（ａｎ）」及び「その（ｔｈｅ）」は、複数形も含むことが意図される。「備える／有する／含む（ｃｏｍｐｒｉｓｅｓ）」、「備える／有する／含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用される場合、記載された特徴、整数、段階、動作、要素、及び／又は構成要素の存在を指定するが、１つ又は複数の他の特徴、整数、段階、動作、要素、構成要素、及び／又はそれらの群の存在又は追加を除外しないことが更に理解されるであろう。
【0132】
「下（ｂｅｎｅａｔｈ）」、「下（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」及び同様のもののような空間的に相対的な用語は、本明細書において説明の簡便さのために使用され、ある要素又は特徴の別の要素又は特徴との関係を図において例示されている通りに説明し得る。空間的に相対的な用語は、図中で示される向きに加えて使用又は動作中のデバイスの様々な向きを包含することが意図されていることが理解されるであろう。例えば、図中のデバイスが裏返される場合、他の要素又は特徴の「下（ｂｅｌｏｗ）」又は「下（ｂｅｎｅａｔｈ）」として説明された要素は、当該他の要素又は特徴の「上（ａｂｏｖｅ）」の向きになる。したがって、用語「下」は、上及び下の向きの両方を包含し得る。デバイスは、（９０度又は他の向きに回転されて）別様の向きになり得、本明細書において使用される空間的に相対的な記述子は、それに応じて解釈され得る。更に、層が２つの層の「間（ｂｅｔｗｅｅｎ）」にあると称される場合、それは、２つの層の間の唯一の層であり得、又は１つ又は複数の介在する層もまた存在し得ることもまた理解されるであろう。
【0133】
第１（ｆｉｒｓｔ）、第２（ｓｅｃｏｎｄ）等の用語は、様々な要素を説明するために本明細書において使用され得るが、これら要素は、これら用語によって限定されるべきでないことが理解されるであろう。これらの用語は、ある要素を別の要素から区別するためにのみ使用される。したがって、下記で議論される第１要素は、本概念の範囲から逸脱することなく、第２要素と呼ばれる可能性がある。
【0134】
層、領域又は基板等の要素が、別の要素の「上に（ｏｎ）」又は「上方に（ｏｖｅｒ）」あると称される場合、それは直接当該別の要素の上にあり得、又は介在する要素もまた存在し得ることもまた理解されるであろう。対照的に、ある要素が別の要素の「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」ある又は当該別の要素の「直接上方に（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」あると称される場合、介在する要素の存在はない。ある要素が、別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」又は「連結される（ｃｏｕｐｌｅｄ）」と称される場合、それは当該別の要素に直接接続又は連結され得、又は介在する要素が存在し得ることもまた理解されるであろう。対照的に、ある要素が別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」又は「直接連結される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」と称される場合、介在する要素の存在はない。
【0135】
デバイス及びデバイスを製造する方法の好ましい実施形態（これらは例示の意図であって限定するものではない）が説明されたが、修正及び変形が、上記の教示に照らして当業者によってなされ得ることに留意されたい。本発明の範囲内で開示され、添付の特許請求の範囲により概要を示された特定の実施形態内では、変更がなされ得ることをこれより理解されたい。このように本発明の態様を、特許法により必要とされる詳細及び特定性と共に説明したが、何が特許請求され、特許証により保護されるように所望されるかは、添付の特許請求の範囲の中に記載される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【国際調査報告】