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特表2024-529669積層ＦＥＴデバイスのための最適化されたコンタクト抵抗
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-08
(54)【発明の名称】積層ＦＥＴデバイスのための最適化されたコンタクト抵抗
(51)【国際特許分類】
H01L 21/8234 20060101AFI20240801BHJP
H01L 21/8238 20060101ALI20240801BHJP
H01L 21/768 20060101ALI20240801BHJP
【ＦＩ】
H01L27/088 D
H01L27/088 E
H01L27/092 G
H01L27/092 F
H01L21/90 B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024508034
(86)(22)【出願日】2022-07-11
(85)【翻訳文提出日】2024-02-08
(86)【国際出願番号】 CN2022104830
(87)【国際公開番号】W WO2023020158
(87)【国際公開日】2023-02-23
(31)【優先権主張番号】17/404,628
(32)【優先日】2021-08-17
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】ウー、ヘン
(72)【発明者】
【氏名】チャン、ジンギュン
(72)【発明者】
【氏名】フロウギアー、ジュリアン
【テーマコード（参考）】
5F033
5F048
【Ｆターム（参考）】
5F033GG00
5F033GG01
5F033HH07
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5F033KK33
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5F033MM13
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5F048BD01
5F048BD06
5F048BF02
5F048BF06
5F048BF07
5F048BF15
5F048BF16
5F048BF17
5F048BG13
5F048CB01
5F048CB03
5F048CB04
5F048DA24
(57)【要約】
コンタクト抵抗を最適化するためにラップアラウンド・コンタクトを有する積層ＦＥＴデバイスおよびその形成技術が提供される。１つの態様において、積層ＦＥＴデバイスは、基板上のボトム・レベルＦＥＴと、ボトム・レベルＦＥＴの上に配設されたＩＬＤに存在する下側コンタクト・ビアと、下側コンタクト・ビアの上に存在するトップ・レベルＦＥＴと、トップ・レベルＦＥＴのソース／ドレイン領域に巻き付くトップ・レベルＦＥＴソース／ドレイン・コンタクトとを備え、下側コンタクト・ビアは、トップ・レベルＦＥＴソース／ドレイン・コンタクトを、ボトム・レベルＦＥＴのソース／ドレイン領域に接続する。垂直方向に位置合わせされていないとき、ローカル・インターコネクトを用いて、下側コンタクト・ビアのうちの所与の１つを、トップ・レベルＦＥＴソース／ドレイン・コンタクトのうちの所与の１つに接続することができる。積層ＦＥＴデバイスを形成する方法も提供される。
【特許請求の範囲】
【請求項1】
積層電界効果トランジスタ（ＦＥＴ）デバイスであって、基板上の少なくとも１つのボトム・レベルＦＥＴと、
前記少なくとも１つのボトム・レベルＦＥＴの上に配設された層間誘電体（ＩＬＤ）に存在する下側コンタクト・ビアと、
前記下側コンタクト・ビアの上に存在する少なくとも１つのトップ・レベルＦＥＴと、
前記少なくとも１つのトップ・レベルＦＥＴのソース／ドレイン領域に巻き付くトップ・レベルＦＥＴソース／ドレイン・コンタクトと、
を備え、
前記下側コンタクト・ビアは、前記トップ・レベルＦＥＴソース／ドレイン・コンタクトを、前記少なくとも１つのボトム・レベルＦＥＴのソース／ドレイン領域に接続する、積層ＦＥＴデバイス。
【請求項2】
前記トップ・レベルＦＥＴソース／ドレイン・コンタクトは、前記少なくとも１つのトップ・レベルＦＥＴの前記ソース／ドレイン領域の上部および少なくとも１つの側壁と直接接触している、請求項１に記載の積層ＦＥＴデバイス。
【請求項3】
前記トップ・レベルＦＥＴソース／ドレイン・コンタクトは、前記少なくとも１つのトップ・レベルＦＥＴの前記ソース／ドレイン領域の上部、底部および少なくとも１つの側壁と直接接触している、請求項１に記載の積層ＦＥＴデバイス。
【請求項4】
前記下側コンタクト・ビアは、前記少なくとも１つのトップ・レベルＦＥＴの底部から前記トップ・レベルＦＥＴソース／ドレイン・コンタクトに接続する、請求項１に記載の積層ＦＥＴデバイス。
【請求項5】
前記下側コンタクト・ビアのうちの所与の１つと、前記所与の下側コンタクト・ビアが接続される前記トップ・レベルＦＥＴソース／ドレイン・コンタクトのうちの所与の１つとは、垂直方向に位置合わせされていない、請求項１に記載の積層ＦＥＴデバイス。
【請求項6】
前記所与の下側コンタクト・ビアと、前記所与のトップ・レベルＦＥＴソース／ドレイン・コンタクトとの間のローカル・インターコネクトを更に備える、請求項５に記載の積層ＦＥＴデバイス。
【請求項7】
前記少なくとも１つのボトム・レベルＦＥＴの前記ソース／ドレイン領域の上に配設されたボトム・レベルＦＥＴソース／ドレイン・コンタクトを更に備える、請求項１に記載の積層ＦＥＴデバイス。
【請求項8】
前記下側コンタクト・ビアは、前記ボトム・レベルＦＥＴソース／ドレイン・コンタクトと直接接触している、請求項７に記載の積層ＦＥＴデバイス。
【請求項9】
ゲート・スペーサによって前記少なくとも１つのトップ・レベルＦＥＴの前記ソース／ドレイン領域からオフセットされた前記少なくとも１つのトップ・レベルＦＥＴのゲートを更に備え、前記トップ・レベルＦＥＴソース／ドレイン・コンタクトの上面は前記ゲートの上面の下にある、請求項１に記載の積層ＦＥＴデバイス。
【請求項10】
前記下側コンタクト・ビアのうちの少なくとも１つと直接接触した少なくとも１つの上側コンタクトを更に備える、請求項１に記載の積層ＦＥＴデバイス。
【請求項11】
基板上の少なくとも１つのボトム・レベルＦＥＴと、前記少なくとも１つのボトム・レベルＦＥＴの上に配設されたＩＬＤに存在する下側コンタクト・ビアおよびローカル・インターコネクトと、
前記下側コンタクト・ビアの上に存在する少なくとも１つのトップ・レベルＦＥＴと、
前記少なくとも１つのトップ・レベルＦＥＴのソース／ドレイン領域に巻き付くトップ・レベルＦＥＴソース／ドレイン・コンタクトと、
を備え、
前記下側コンタクト・ビアは、前記トップ・レベルＦＥＴソース／ドレイン・コンタクトを、前記少なくとも１つのボトム・レベルＦＥＴのソース／ドレイン領域に接続し、前記ローカル・インターコネクトの各々は、前記下側コンタクト・ビアのうちの所与の１つを前記トップ・レベルＦＥＴソース／ドレイン・コンタクトのうちの所与の１つに接続し、前記トップ・レベルＦＥＴソース／ドレイン・コンタクトの各々は、前記少なくとも１つのトップ・レベルＦＥＴの底部から、前記ローカル・インターコネクトのうちの１つまたは前記下側コンタクト・ビアのうちの１つのいずれかと直接接触している、
積層ＦＥＴデバイス。
【請求項12】
前記トップ・レベルＦＥＴソース／ドレイン・コンタクトは、前記少なくとも１つのトップ・レベルＦＥＴの前記ソース／ドレイン領域の上部および少なくとも１つの側壁と直接接触している、請求項１１に記載の積層ＦＥＴデバイス。
【請求項13】
前記トップ・レベルＦＥＴソース／ドレイン・コンタクトは、前記少なくとも１つのトップ・レベルＦＥＴの前記ソース／ドレイン領域の上部、底部および少なくとも１つの側壁と直接接触している、請求項１１に記載の積層ＦＥＴデバイス。
【請求項14】
前記少なくとも１つのボトム・レベルＦＥＴの前記ソース／ドレイン領域の上に配設されたボトム・レベルＦＥＴソース／ドレイン・コンタクトを更に備え、前記下側コンタクト・ビアは前記ボトム・レベルＦＥＴソース／ドレイン・コンタクトと直接接触している、請求項１１に記載の積層ＦＥＴデバイス。
【請求項15】
積層ＦＥＴデバイスを形成する方法であって、基板上に少なくとも１つのボトム・レベルＦＥＴを形成することと、
前記少なくとも１つのボトム・レベルＦＥＴの上にＩＬＤを堆積させることと、
ＩＬＤにおいて、前記少なくとも１つのボトム・レベルＦＥＴのソース／ドレイン領域に接続された下側コンタクト・ビアを形成することと、
前記下側コンタクト・ビアの上に犠牲コンタクトを形成することと、
前記犠牲コンタクトの上に少なくとも１つのトップ・レベルＦＥＴを形成することと、
前記犠牲コンタクトを除去し、前記犠牲コンタクトを、前記少なくとも１つのトップ・レベルＦＥＴのソース／ドレイン領域に巻き付くトップ・レベルＦＥＴソース／ドレイン・コンタクトと置き換えることと、
を含む、方法。
【請求項16】
前記トップ・レベルＦＥＴソース／ドレイン・コンタクトは、前記少なくとも１つのトップ・レベルＦＥＴの前記ソース／ドレイン領域の上部および少なくとも１つの側壁と直接接触している、請求項１５に記載の方法。
【請求項17】
前記トップ・レベルＦＥＴソース／ドレイン・コンタクトは、前記少なくとも１つのトップ・レベルＦＥＴの前記ソース／ドレイン領域の上部、底部および少なくとも１つの側壁と直接接触している、請求項１５に記載の方法。
【請求項18】
前記下側コンタクト・ビアのうちの所与の１つと、前記トップ・レベルＦＥＴソース／ドレイン・コンタクトのうちの所与の１つとは垂直方向に位置合わせされておらず、前記方法は、前記ＩＬＤにおいて、前記所与の下側コンタクト・ビアを前記所与のトップ・レベルＦＥＴソース／ドレイン・コンタクトに接続するローカル・インターコネクトを形成することを更に含む、請求項１５に記載の方法。
【請求項19】
前記少なくとも１つのボトム・レベルＦＥＴの前記ソース／ドレイン領域の上にボトム・レベルＦＥＴソース／ドレイン・コンタクトを形成することと、前記ＩＬＤにおいて、前記ボトム・レベルＦＥＴソース／ドレイン・コンタクトの上に、前記ボトム・レベルＦＥＴソース／ドレイン・コンタクトと直接接触して、前記下側コンタクト・ビアを形成することと、
を更に含む、請求項１５に記載の方法。
【請求項20】
前記下側コンタクト・ビアのうちの少なくとも１つと直接接触した少なくとも１つの上側コンタクト・ビアを形成することを更に含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層電解効果トランジスタ（ＦＥＴ）デバイス、より詳細には、コンタクト抵抗を最適化するためにラップアラウンド・コンタクトを有する積層ＦＥＴデバイスおよびその形成技術に関する。
【背景技術】
【0002】
積層を利用して、電界効果トランジスタ（ＦＥＴ）デバイスのフットプリント面積を低減することができる。積層デバイス設計では、少なくとも１つのＦＥＴが、少なくとも１つの他の相補型ＦＥＴの上に垂直に配置される。例えば、ｐ－チャネルＦＥＴ（ＰＦＥＴ）は、ｎ－チャネルＦＥＴ（ＮＦＥＴ）の上に積層させることができ、逆もまた同様である。
【0003】
しかしながら、このようにＦＥＴデバイスを積層させることは、クロス・レベル統合、すなわち、ボトム・レベルおよびトップ・レベル・デバイスを接続することを必要とし、これはいくらかの注目に値する課題を呈する可能性がある。例えば、クロス・レベル統合の一般的な手法は、ボトム・レベルよびトップ・レベル・デバイスの双方に上から下にアクセスすることを伴う。しかしながら、デバイスは互いに積層されているため、この手法は、通常、各デバイスに接続を適切にルーティングするために、デバイスにわたるインターコネクトの複雑なネットワークを形成することを伴う。これらのインターコネクト構成を形成することにより、製造の複雑度が増大し、製造コストが跳ね上がる可能性がある。さらに、ソース／ドレイン領域等のデバイス構成要素に上部からアクセスする結果として、コンタクト・エリアが制限され、このためコンタクト抵抗が増大する。
【0004】
したがって、より容易にかつ効果的に実施することができ、コンタクト抵抗を最適化する、改善されたクロス・レベル統合方式が望ましい。
【発明の概要】
【0005】
本発明は、コンタクト抵抗を最適化するためにラップアラウンド・コンタクトを有する積層電解効果トランジスタ（ＦＥＴ）デバイスおよびその形成技術を提供する。本発明の１つの態様において、積層ＦＥＴデバイスが提供される。積層ＦＥＴデバイスは、基板上の少なくとも１つのボトム・レベルＦＥＴと、少なくとも１つのボトム・レベルＦＥＴの上に配設された層間誘電体（ＩＬＤ）に存在する下側コンタクト・ビアと、下側コンタクト・ビアの上に存在する少なくとも１つのトップ・レベルＦＥＴと、少なくとも１つのトップ・レベルＦＥＴのソース／ドレイン領域に巻き付くトップ・レベルＦＥＴソース／ドレイン・コンタクトと、を備え、下側コンタクト・ビアは、トップ・レベルＦＥＴソース／ドレイン・コンタクトを、少なくとも１つのボトム・レベルＦＥＴのソース／ドレイン領域に接続する。
【0006】
本発明の別の態様において、別の積層ＦＥＴデバイスが提供される。積層ＦＥＴデバイスは、基板上の少なくとも１つのボトム・レベルＦＥＴと、少なくとも１つのボトム・レベルＦＥＴの上に配設されたＩＬＤに存在する下側コンタクト・ビアおよびローカル・インターコネクトと、下側コンタクト・ビアの上に存在する少なくとも１つのトップ・レベルＦＥＴと、少なくとも１つのトップ・レベルＦＥＴのソース／ドレイン領域に巻き付くトップ・レベルＦＥＴソース／ドレイン・コンタクトと、を備え、下側コンタクト・ビアは、トップ・レベルＦＥＴソース／ドレイン・コンタクトを、少なくとも１つのボトム・レベルＦＥＴのソース／ドレイン領域に接続し、ローカル・インターコネクトの各々は、下側コンタクト・ビアのうちの所与の１つを、トップ・レベルＦＥＴソース／ドレイン・コンタクトのうちの所与の１つに接続し、トップ・レベルＦＥＴソース／ドレイン・コンタクトの各々は、少なくとも１つのトップ・レベルＦＥＴの底部から、ローカル・インターコネクトのうちの１つまたは下側コンタクト・ビアのうちの１つのいずれかと直接接触している。
【0007】
本発明の更に別の態様において、積層ＦＥＴデバイスを形成する方法が提供される。方法は、基板上に少なくとも１つのボトム・レベルＦＥＴを形成することと、少なくとも１つのボトム・レベルＦＥＴの上にＩＬＤを堆積させることと、ＩＬＤにおいて、少なくとも１つのボトム・レベルＦＥＴのソース／ドレイン領域に接続された下側コンタクト・ビアを形成することと、下側コンタクト・ビアの上に犠牲コンタクトを形成することと、犠牲コンタクトの上に少なくとも１つのトップ・レベルＦＥＴを形成することと、犠牲コンタクトを除去し、犠牲コンタクトを、少なくとも１つのトップ・レベルＦＥＴのソース／ドレイン領域に巻き付くトップ・レベルＦＥＴソース／ドレイン・コンタクトと置き換えることと、を含む。
【0008】
以下の詳細な説明および図面を参照することにより、本発明、ならびに本発明の更なる特徴および利点のより完全な理解が得られるであろう。
【図面の簡単な説明】
【0009】
【図1】本発明の実施形態による、図に示すＸ－Ｘ’およびＹ－Ｙ’断面図の向きを示す、例示的なボトム・レベルＦＥＴの上面図である。
【図2A】本発明の実施形態による、基板にパターニングされた、ボトム・レベルＦＥＴのためのフィンと、フィンの上に形成されたゲートと、ゲートの両側に形成されたゲート・スペーサと、ゲート／ゲート・スペーサの両側のフィンに形成されたボトム・レベルＦＥＴのソース／ドレイン領域と、ソース／ドレイン領域の上に、ゲート／ゲート・スペーサを取り囲んで堆積された（第１の）層間誘電体（ＩＬＤ）と、ゲートの上に形成された誘電キャップとを示す、Ｘ－Ｘ’断面図である。
【図2B】本発明の実施形態による、基板にパターニングされた、ボトム・レベルＦＥＴのためのフィンと、フィンの基部に形成されたシャロー・トレンチ絶縁（ＳＴＩ）領域と、フィンに（ＳＴＩ領域上に）形成されたソース／ドレイン領域と、ソース／ドレイン領域上に堆積された第１のＩＬＤとを示す、Ｙ－Ｙ’断面図である。
【図3A】本発明の実施形態による、ボトム・レベルＦＥＴのソース／ドレイン領域上に、これと直接接触して形成された、ボトム・レベルＦＥＴのボトム・レベルＦＥＴソース／ドレイン・コンタクトを示すＸ－Ｘ’断面図である。
【図3B】本発明の実施形態による、ボトム・レベルＦＥＴのソース／ドレイン領域上に、これと直接接触して形成された、ボトム・レベルＦＥＴのボトム・レベルＦＥＴソース／ドレイン・コンタクトを示すＹ－Ｙ’断面図である。
【図4A】本発明の実施形態による、ボトム・レベルＦＥＴの上の第１のＩＬＤ上に堆積された（第２の）ＩＬＤと、第２のＩＬＤに形成された下側コンタクト・ビアおよび（双方向）ローカル・インターコネクトとを示すＸ－Ｘ’断面図である。
【図4B】本発明の実施形態による、ボトム・レベルＦＥＴの上の第１のＩＬＤ上に堆積された第２のＩＬＤと、第２のＩＬＤに形成された下側コンタクト・ビアおよび（双方向）ローカル・インターコネクトとを示すＹ－Ｙ’断面図である。
【図5A】本発明の実施形態による、第２のＩＬＤ上に、下側コンタクト・ビアおよびローカル・インターコネクトの上に堆積された犠牲層を示すＸ－Ｘ’断面図である。
【図5B】本発明の実施形態による、第２のＩＬＤ上に、下側コンタクト・ビアおよびローカル・インターコネクトの上に堆積された犠牲層を示すＹ－Ｙ’断面図である。
【図6A】本発明の実施形態による、パターニングされ、下側コンタクト・ビアおよびローカル・インターコネクトの上の複数の個々の犠牲コンタクトにされた犠牲層を示すＸ－Ｘ’断面図である。
【図6B】本発明の実施形態による、パターニングされ、下側コンタクト・ビアおよびローカル・インターコネクトの上の複数の個々の犠牲コンタクトにされた犠牲層を示すＹ－Ｙ’断面図である。
【図7A】本発明の実施形態による、第２のＩＬＤ上に下側コンタクト・ビア／ローカル・インターコネクトおよび犠牲コンタクトを覆って堆積された（第３の）ＩＬＤと、第３のＩＬＤ上に、下側コンタクト・ビア／ローカル・インターコネクトおよび犠牲コンタクトの上に形成されたトップ・レベルＦＥＴのチャネル層とを示すＸ－Ｘ’断面図である。
【図7B】本発明の実施形態による、第２のＩＬＤ上に下側コンタクト・ビア／ローカル・インターコネクトおよび犠牲コンタクトを覆って堆積された第３のＩＬＤと、第３のＩＬＤ上に、下側コンタクト・ビア／ローカル・インターコネクトおよび犠牲コンタクトの上に形成されたトップ・レベルＦＥＴのチャネル層とを示すＹ－Ｙ’断面図である。
【図8A】本発明の実施形態による、チャネル層の上に形成されたトップ・レベルＦＥＴのゲートと、ゲートの両側に形成されたゲート・スペーサと、トップ・レベルＦＥＴのゲート／ゲート・スペーサの両側のチャネル層に形成された、トップ・レベルＦＥＴのソース／ドレイン領域とを示すＸ－Ｘ’断面図である。
【図8B】本発明の実施形態による、犠牲コンタクトのうちの１つの上に形成された、トップ・レベルＦＥＴのソース／ドレイン領域のうちの１つを示すＹ－Ｙ’断面図である。
【図9A】本発明の実施形態による、第３のＩＬＤ上にトップ・レベルＦＥＴを覆って堆積された（第４の）ＩＬＤを示すＸ－Ｘ’断面図である。
【図9B】本発明の実施形態による、第３のＩＬＤ上にトップ・レベルＦＥＴを覆って堆積された第４のＩＬＤを示すＹ－Ｙ’断面図である。
【図10A】本発明の実施形態による、犠牲コンタクトの上の第３／第４のＩＬＤにパターニングされたビアを示すＸ－Ｘ’断面図である。
【図10B】本発明の実施形態による、犠牲コンタクトの上の第３／第４のＩＬＤにパターニングされたビアを示すＹ－Ｙ’断面図である。
【図11A】本発明の実施形態による、ビアと共に、トップ・レベルＦＥＴの選択ソース／ドレイン領域に少なくとも部分的に巻き付くギャップを形成するようにビアを通じて選択的に除去された犠牲コンタクトを示すＸ－Ｘ’断面図である。
【図11B】本発明の実施形態による、ビアと共に、トップ・レベルＦＥＴの選択ソース／ドレイン領域に少なくとも部分的に巻き付くギャップを形成するようにビアを通じて選択的に除去された犠牲コンタクトを示すＹ－Ｙ’断面図である。
【図12A】本発明の実施形態による、ギャップを拡張させる、実行された任意選択のプレクリーン（ｐｒｅ－ｃｌｅａｎ）・プロセスを示すＸ－Ｘ’断面図である。
【図12B】本発明の実施形態による、ギャップを拡張させる、実行された任意選択のプレクリーン・プロセスを示すＹ－Ｙ’断面図である。
【図13A】本発明の実施形態による、トップ・レベルＦＥＴのソース／ドレイン領域に巻き付き、トップ・レベルＦＥＴのソース／ドレイン領域の上部、底部および少なくとも１つの側壁に直接接触するギャップおよびビアに形成されたトップ・レベルＦＥＴのトップ・レベルＦＥＴソース／ドレイン・コンタクトと、下側コンタクト・ビアに直接接続する他のギャップおよびビアに形成された上側コンタクトとを示すＸ－Ｘ’断面図である。
【図13B】本発明の実施形態による、トップ・レベルＦＥＴのソース／ドレイン領域に巻き付き、トップ・レベルＦＥＴのソース／ドレイン領域の上部、底部および少なくとも１つの側壁に直接接触するギャップおよびビアに形成されたトップ・レベルＦＥＴのトップ・レベルＦＥＴソース／ドレイン・コンタクトを示すＹ－Ｙ’断面図である。
【図13C】本発明の実施形態により、プレクリーン・プロセスが実行されていない代替的な実施形態による、トップ・レベルＦＥＴのソース／ドレイン領域に巻き付き、トップ・レベルＦＥＴのソース／ドレイン領域の上部および少なくとも１つの側壁に直接接触するギャップおよびビアに形成されたトップ・レベルＦＥＴのトップ・レベルＦＥＴソース／ドレイン・コンタクトを示すＹ－Ｙ’断面図である。
【図14A】本発明の実施形態による、リセスを形成されたソース／ドレイン・コンタクトおよび上側コンタクト・ビアと、（リセスを形成された）ソース／ドレイン・コンタクトおよび、（リセスを形成された）上側コンタクト・ビアの上に堆積された（第５の）ＩＬＤとを示すＸ－Ｘ’断面図である。
【図14B】本発明の実施形態による、リセスを形成されたソース／ドレイン・コンタクトと、（リセスを形成された）ソース／ドレイン・コンタクトおよび（リセスを形成された）上側コンタクト・ビアの上に堆積された第５のＩＬＤとを示すＹ－Ｙ’断面図である。
【図15A】本発明の実施形態による、トップ・レベルのＦＥＴのソース／ドレイン領域のうちの少なくとも１つまたは上側コンタクト・ビアあるいはその両方に直接接触する、形成されたトップ・コンタクトを示すＸ－Ｘ’断面図である。
【図15B】本発明の実施形態による、トップ・レベルのＦＥＴのソース／ドレイン領域のうちの少なくとも１つまたは上側コンタクト・ビアあるいはその両方に直接接触する、形成されたトップ・コンタクトを示すＹ－Ｙ’断面図である。
【発明を実施するための形態】
【0010】
上記で強調したように、積層電界効果トランジスタ（ＦＥＴ）設計は、有利には、デバイスのフットプリント面積を低減する。これらの設計を用いて、少なくとも１つのＦＥＴ、すなわち、トップ・レベルＦＥＴが、少なくとも１つの他のＦＥＴ、すなわち、ボトム・レベルＦＥＴの上に垂直に配置される。しかしながら、積層デバイスのクロス・レベル統合に関連付けられたいくらかの注目すべき難題が存在する。これは、多くの場合、複雑な、上から下へのインターコネクト方式を伴い、これは、製造コストに増大につながり、結果として、デバイスにおける最適に及ばないコンタクト抵抗となる。
【0011】
有利には、本明細書には、底部からトップ・レベルＦＥＴへの直接接触が行われることを可能にし、それによりデバイス上の複雑なインターコネクトの必要性を排除する、ローカル・インターコネクト構造を有する積層ＦＥＴデバイスおよびその製造技術が提供される。ローカル・インターコネクト構造は「フレキシブル」であり、Ｘ方向またはＹ方向あるいはその両方（以下を参照）に双方向に延びることができることを意味する。したがって、このローカル・インターコネクト構造を利用して、互いに垂直方向に位置合わせされていないトップ・レベルおよびボトム・レベルＦＥＴの構成要素（ソース／ドレイン領域等）をリンク付けすることができる。
【0012】
注目すべきことに、このローカル・インターコネクト構造は、コンタクト・エリアを増大させ、これによりコンタクト抵抗を大幅に低減するラップアラウンド設計を有する。以下で詳細に説明されるように、このラップアラウンド設計は、ラップアラウンド・コンタクトが形成されることを可能にするために、製造中、トップ・レベルＦＥＴの（上部および側部と共に）底部にアクセスするために後に除去することができる犠牲材料の使用を活用する。
【0013】
ここで、本技術による積層ＦＥＴデバイスの例示的な製造方法が、図１～図１５を参照することによって説明される。図１は、後続の図面に示される断面図の向きを示す上面図である。すなわち、図１に示すように、例示的な実施形態によれば、ボトム・レベルＦＥＴは、第１の方向（この場合、Ｘ方向）に沿って延びる複数のフィン１０２を含むｆｉｎＦＥＴデバイスである。フィン１０２上に複数のゲート１０４が存在する。図１に示すように、ゲート１０４は、第１の／Ｘ方向に垂直な第２の方向（この場合、Ｙ方向）に沿って延びる。
【0014】
後続の図に示されることになるＸ－Ｘ’断面図は、ゲート１０４の各々を通じた、フィン１０２のうちの所与の１つに沿った切断部を示す。後続の図に示されることになるＹ－Ｙ’断面図は、フィン１０２の各々を通じた、ゲート１０４のうちの２つの間の切断部を示す。しかしながら、本技術は、プレーナ型ＦＥＴ、およびナノワイヤ／ナノシートＦＥＴ等の非プレーナ型ＦＥＴを含む任意のタイプの積層ＦＥＴデバイス設計により一般的に適用可能であり、ボトム・レベルＦＥＴのためのｆｉｎＦＥＴ設計の実施は、単に本技術を説明するための１つの例示的な非限定的例として用いられることに注目すべきである。
【0015】
このため、例示的な実施形態によれば、プロセスは、基板２０２における少なくとも１つのボトム・レベルＦＥＴについてフィン１０２をパターニングすることから開始する。図２Ａ（Ｘ－Ｘ’断面図）および図２Ｂ（Ｙ－Ｙ’断面図）を参照されたい。例示的な実施形態によれば、基板２０２は、バルク・シリコン（Ｓｉ）、バルク・ゲルマニウム（Ｇｅ）、バルク・シリコン・ゲルマニウム（ＳｉＧｅ）またはバルクＩＩＩ－Ｖ族半導体ウェハ、あるいはその組合せ等のバルク半導体ウェハである。代替的に、基板２０２は、半導体オン・インシュレータ型（ＳＯＩ）ウェハであってもよい。ＳＯＩウェハは、埋込み絶縁体によって、下にある基板から分離されたＳＯＩ層を含む。埋込み絶縁体が酸化物であるとき、これは本明細書において、埋込み酸化物またはＢＯＸとも呼ばれる。ＳＯＩ層は、Ｓｉ、Ｇｅ、ＳｉＧｅおよび／またはＩＩＩ－Ｖ属半導体等の任意の適切な半導体材料を含むことができる。さらに、基板２０２は、トランジスタ、ダイオード、キャパシタ、レジスタ、インターコネクト、配線等の予め構築された構造（図示せず）を既に有することができる。
【0016】
標準的なリソグラフィおよびエッチング技術を利用して、フィン１０２を基板２０２にパターニングすることができる。標準的なリソグラフィおよびエッチング技術では、パターニングされる特徴（この場合、フィン１０２）のフットプリントおよび位置でハードマスク（図示せず）をパターニングするために、リソグラフィ・スタック（図示せず）、例えば、フォトレジスト／有機平坦化層（ＯＰＬ）／反射防止被覆（ＡＲＣ）が用いられる。代替的に、ハードマスクは、限定ではないが、側壁イメージ転写（ＳＩＴ）、自己整合ダブル・パターニング（ＳＡＤＰ）、自己整合四重パターニング（ＳＡＱＰ）、および他の自己整合マルチ・パターニング（ＳＡＭＰ）を含む、他の好適な技術によって形成され得る。次に、エッチングを用いて、ハードマスクから下にある基板２０２へとフィン１０２のパターンを転写する。フィン・エッチングのために、反応性イオン・エッチング（ＲＩＥ）等の方向性（異方性）エッチング・プロセスを利用することができる。例えば図２Ａに示すように、パターニング時、フィン１０２は基板２０２を通って途中まで延びる。その後、シャロー・トレンチ絶縁（ＳＴＩ）領域２１４（図２Ｂを参照）が、誘電体堆積、化学機械研磨（ＣＭＰ）および誘電体リセスによってフィン１０２の基部に形成される。次にハードマスクが除去される。
【0017】
次に、ゲート１０４が、ボトム・レベルＦＥＴのチャネル領域としての役割を果たすことになるフィン１０２の部分の上に形成され、ゲート・スペーサ２０６が、ゲート１０４の両側に形成され、ボトム・レベルＦＥＴのソース／ドレイン領域２０８がゲート１０４／ゲート・スペーサ２０６の両側でフィン１０２に形成される。図２Ａに示すように、ゲート・スペーサ２０６は、ソース／ドレイン領域２０８をゲート１０４からオフセットする。
【0018】
拡大図２０４（図２Ａを参照）に示すように、例示的な実施形態によれば、ゲート１０４の各々は、ゲート誘電体１０４ａと、ゲート誘電体１０４ａの上に配設されたゲート導体１０４ｂとを備える。拡大図２０４には明示的に示されていないが、薄い（例えば、約０．３ｎｍ～約５ｎｍ）界面酸化物（例えば、窒素（Ｎ）、ゲルマニウム（Ｇｅ）等の他の化学元素を中に含み得る酸化シリコン（ＳｉＯｘ））をまずフィン１０２の露出面上に形成し、次に、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、または物理気相成長（ＰＶＤ）等のプロセスを用いて、ゲート誘電体１０４ａを界面酸化物の上に堆積させることができる。一般的に、本技術は、ゲート・ファースト・プロセスまたはゲート・ラスト・プロセスと併せて実施することができる。ゲート・ファースト・プロセスは、ソース／ドレイン領域２０８の配置前にチャネル領域上にゲート１０４を形成することを伴う。対照的に、ゲート・ラスト手法では、製造プロセスの早期にチャネル領域上に犠牲ゲート（図示せず）が形成される。「犠牲」という用語は、本明細書において用いられるとき、一般的に、製造中に全体的にまたは部分的に除去される構造を指す。次に、犠牲ゲートを用いて、チャネル領域の両端にソース／ドレイン領域２０８を配置する。次に、犠牲ゲートが除去され、この例においてゲート１０４によって示されるデバイスの最終（交換）ゲートと置き換えられる。交換ゲートが金属ゲートであるとき、これらは、本明細書において、交換金属ゲートまたはＲＭＧとも呼ばれる。ゲート・ラスト手法の注目すべき利点は、この手法が、最終的なゲート構成要素が、製造中に受ける温度上昇等の潜在的に損傷を与える条件に曝されることを阻止することである。特に重要なのは、ソース／ドレイン領域２０８の形成中に受けるもの等の温度上昇に曝されることにより損傷を受け得る高誘電率ゲート誘電体である。
【0019】
ゲート誘電体１０４ａに適した材料は、限定ではないが、二酸化シリコン（ＳｉＯ２）または高誘電率材料あるいはその両方を含む。「高誘電率」という用語は、本明細書において用いられるとき、ＳｉＯ２の比誘電率よりもはるかに高い比誘電率κを有する材料を指す（例えば、ＳｉＯ２の４とは異なり、酸化ハフニウム（ＨｆＯ２）では誘電率κ＝２５）。好適な高誘電率ゲート誘電体は、限定ではないが、ＨｆＯ２または酸化ランタン（Ｌａ２Ｏ３）あるいはその両方を含む。
【0020】
ゲート導体１０４ｂに好適な材料は、限定ではないが、ドープされたポリシリコンまたは少なくとも１つの仕事関数設定金属あるいはその両方を含む。好適なｎ型仕事関数設定金属は、限定ではないが、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、または、チタン・アルミナイド（ＴｉＡｌ）、チタン・アルミニウム・ニトライド（ＴｉＡｌＮ）、チタン・アルミニウム・カーバイド（ＴｉＡｌＣ）、タンタル・アルミナイド（ＴａＡｌ）、タンタル・アルミニウム・ニトライド（ＴａＡｌＮ）、もしくはタンタル・アルミニウム・カーバイド（ＴａＡｌＣ）、またはそれらの組合せ等の、アルミニウム（Ａｌ）含有合金、あるいはそれらの組合せを含む。好適なｐ型仕事関数設定金属は、限定ではないが、ＴｉＮ、ＴａＮ、またはタングステン（Ｗ）、あるいはそれらの組合せを含む。ＴｉＮおよびＴａＮは、ｐ型仕事関数設定金属として使用する場合、比較的厚い（例えば、約２ｎｍよりも厚い）。しかしながら、ゲート漏れ電流等の電気的特性を改善するために、ｎ型仕事関数設定スタックにおけるＡｌ含有合金の下で、非常に薄いＴｉＮまたはＴａＮ層（例えば、約２ナノメートル（ｎｍ）未満）を用いることもできる。このように、上記で与えた例示的なｎ型およびｐ型仕事関数設定金属には、或る程度の重なり合いが存在する。ゲート誘電体１０４ａの上にゲート導体１０４ｂを堆積させるために、ＣＶＤ、ＡＬＤ、蒸着、スパッタリングまたは電気化学めっき等のプロセスを利用することができる。ゲート・スペーサ２０６に好適な材料は、限定ではないが、ＳｉＯｘもしくはシリコン酸素カーボン（ＳｉＯＣ）、あるいはその組合せ等の酸化スペーサ材料、または、窒化シリコン（ＳｉＮ）、シリコン窒化シリコン・ボロン・カーボン（ＳｉＢＣＮ）もしくは窒化シリコン酸素カーボン（ＳｉＯＣＮ）あるいはその組合せ等の窒化スペーサ材料、あるいはその組合せを含む。
【0021】
例示的な実施形態によれば、ソース／ドレイン領域２０８は、エピタキシャルＳｉ、エピタキシャルＳｉＧｅ等の、イン・サイチュ・ドープした（すなわちドーパントが成長中に導入される）またはエクス・サイチュ・ドープした（例えば、ドーパントがイオン注入により導入される）エピタキシャル材料から形成される。好適なｎ型ドーパントは、限定ではないが、リン（Ｐ）またはヒ素（Ａｓ）あるいはその両方を含む。好適なｐ型ドーパントは、限定ではないが、ホウ素（Ｂ）を含む。
【0022】
次に、層間誘電体（ＩＬＤ）２１０が、ソース／ドレイン領域２０８の上に、ゲート１０４／ゲート・スペーサ２０６を取り囲んで堆積される。適切なＩＬＤ２１０材料は、限定ではないが、ＳｉＯｘおよび／または有機ケイ酸塩ガラス（ＳｉＣＯＨ）および／または、例えば２．７未満の誘電率κを有する超低誘電率層間誘電体（ＵＬＫ－ＩＬＤ）材料等の酸化物材料を含む。適切な超低誘電率誘電材料は、限定ではないが、多孔質有機ケイ酸塩ガラス（ｐＳｉＣＯＨ）を含む。ＩＬＤ２１０を堆積するためにＣＶＤ、ＡＬＤまたはＰＶＤ等のプロセスを用いることができる。
【0023】
図２Ａに示すように、ゲート１０４の上部はゲート・スペーサ２０６の上部の下にリセスを形成され、誘電キャップ２１２が（リセスを形成された）ゲート１０４の上に形成される。誘電キャップ２１２に好適な材料は、限定ではないが、ＳｉＯｘまたはＳｉＮあるいはその両方を含む。誘電キャップ２１２は、ソース／ドレイン領域２０８の上にソース／ドレイン・コンタクトを形成する間（以下を参照）、下にあるゲート１０４を保護する役割を果たす。
【0024】
図２Ｂを参照すると、シャロー・トレンチ絶縁（ＳＴＩ）領域２１４がフィン１０２の基部に形成されることを見て取ることができる。すなわち、フィン１０２のパターニング（上記を参照）に続いて、酸化物材料（本明細書において、包括的に「ＳＴＩ酸化物」とも呼ばれる）等の誘電体材料がフィン１０２間のギャップ内に堆積され、このギャップを充填し、次にこれが、フィン１０２を絶縁するＳＴＩ領域２１４を形成するようにリセスを形成される。図には明確に示されていないが、ＳＴＩ酸化物の前にライナ（例えば、熱酸化物または窒化シリコン（ＳｉＮ））を堆積させることができる。好適なＳＴＩ酸化物は、限定ではないが、ＳｉＯｘ等の酸化物低誘電率材料、またはｐＳｉＣＯＨ等の酸化物ＵＬＫ－ＩＬＤ材料、あるいはその両方を含む。ＳＴＩ酸化物を堆積させるために、ＣＶＤ、ＡＬＤ、またはＰＶＤ等のプロセスを用いることができる。次に、ＳＴＩ酸化物にリセスを形成するための酸化物選択性エッチングを利用することができる。上記で説明したように、次に、ソース／ドレイン領域２０８がフィン１０２に（ＳＴＩ領域２１４の上に）形成され、ＩＬＤ２１０がソース／ドレイン領域２０８の上に堆積される。
【0025】
次に、ボトム・レベルＦＥＴのソース／ドレイン・コンタクト３０２（本明細書において、「ボトム・レベルＦＥＴソース／ドレイン・コンタクト」とも呼ばれる）が、ソース／ドレイン領域２０８の上に、ソース／ドレイン領域２０８と直接接触して．形成される。図３Ａ（Ｘ－Ｘ’断面図）および図３Ｂ（Ｙ－Ｙ’断面図）を参照されたい。ボトム・レベルＦＥＴのソース／ドレイン・コンタクト３０２を形成するために、まず、標準的なリソグラフィおよびエッチング技術（上記を参照）を利用して、ＩＬＤ２１０において、ソース／ドレイン領域２０８の上にコンタクト・トレンチをパターニングする。点線３００を用いて、コンタクト・トレンチの概略を示す。次に、コンタクト金属またはコンタクト金属の組合せをコンタクト・トレンチ内に堆積して、コンタクト・トレンチ内にボトム・レベルＦＥＴのソース／ドレイン・コンタクト３０２を形成する。適切なコンタクト金属は、限定ではないが、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケル・プラチナ（ＮｉＰｔ）、銅（Ｃｕ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）またはタングステン（Ｗ）あるいはその組合せを含む。コンタクト・トレンチ内にコンタクト金属を堆積させるために、ＣＶＤ、ＡＬＤ、蒸着、スパッタリングまたは電気化学めっき等のプロセスを利用することができる。
【0026】
ボトム・レベルＦＥＴのソース／ドレイン・コンタクト３０２の形成に続いて、ゲート・スペーサ２０６／ＩＬＤ２１０および余分なコンタクト金属のリセス・エッチングを行ってゲート１０４の上部を露出させる。ＣＭＰ等のプロセスをリセス・エッチングのために利用することができる。図３Ａに示すように、このプロセスは、誘電キャップ２１２をゲート１０４の上から除去する。図３Ｂは、ＩＬＤ２１０において、ソース／ドレイン領域２０８（点線３００を参照）の上でコンタクト・トレンチをパターニングし、コンタクト・トレンチにおけるボトム・レベルＦＥＴのソース／ドレイン・コンタクト３０２を形成し、ＩＬＤ２１０および余分なコンタクト金属のリセスを形成する、上記で説明したプロセスを更に示す。
【0027】
次に、ＩＬＤ４０２がＩＬＤ２１０上に、ゲート１０４／ゲート・スペーサ２０６、ソース／ドレイン領域２０８、およびボトム・レベルＦＥＴのソース／ドレイン・コンタクト３０２の上に堆積される。図４Ａ（Ｘ－Ｘ’断面図）および図４Ｂ（Ｙ－Ｙ’断面図）を参照されたい。「第１」および「第２」という用語は、本明細書において、それぞれＩＬＤ２１０およびＩＬＤ４０２を指すときにも用いることができる。好適なＩＬＤ４０２材料は、限定ではないが、ＳｉＯｘもしくはＳｉＣＯＨあるいはその両方等の酸化物材料、またはｐＳｉＣＯＨ等のＵＬＫ－ＩＬＤ材料、あるいはその組合せを含む。ＩＬＤ４０２を堆積するためにＣＶＤ、ＡＬＤまたはＰＶＤ等のプロセスを用いることができる。堆積に続いて、ＣＭＰ等のプロセスを用いてＩＬＤ４０２を平坦化することができる。
【0028】
次に、ＩＬＤ４０２において下側コンタクト・ビア４０４およびローカル・インターコネクト４０６を形成するための標準的な金属化プロセスが利用される。図４Ａに示すように、下側コンタクト・ビア４０４は、下にある、ソース／ドレイン領域２０８の上のボトム・レベルＦＥＴのソース／ドレイン・コンタクト３０２の上に存在し、これと直接接触している。各ローカル・インターコネクト４０６は、下側コンタクト・ビア４０４のうちの所与の１つと直接接触している。後続の説明から明らかとなるように、ローカル・インターコネクト４０６は、トップ・レベルＦＥＴの底部への直接アクセスを可能にするために、下側コンタクト・ビア４０４を拡張する役割を果たす。有利には、ローカル・インターコネクト４０６の配置は、Ｘ方向およびＹ方向の双方（双方向性）におけるローカル・インターコネクト４０６の寸法が、必要に応じて、ボトムおよびトップ・レベルソース／ドレイン・コンタクトが互いに垂直方向に位置合わせされていない場合であっても、トップ・レベルＦＥＴの対応するソース／ドレイン・コンタクトにより、ボトム・レベルＦＥＴのソース／ドレイン・コンタクト３０２間の相互接続を可能にするように構成され得るという点で「フレキシブル」である。
【0029】
示す図の中で、下側コンタクト・ビア４０４およびローカル・インターコネクト４０６を含む様々な構造の配列を示すのに役立つために、ＹーＹ’切断部の向き（図４Ｂに示す）およびＸ－Ｘ’切断部の向き（図４Ａに示す）がそれぞれ図４および図４Ｂにおいてマーキングされる。描写を容易かつ明確にするために、これらの指定は残りの図面においてマーキングされない。しかしながら、ＹーＹ’切断部の向きおよびＸ－Ｘ’切断部の向きは、図４Ａおよび図４Ｂに示すものと同じであることを理解されたい。さらに、これらの指定に基づいて、図４Ａ（および後続のＸ－Ｘ’断面図）は、図４Ｂ（および後続のＹーＹ’断面図）と異なるローカル・インターコネクト４０６を示すことを認識されたい。すなわち、Ｘ－Ｘ’断面図に示すローカル・インターコネクト４０６は、（ゲート１０４にわたる）ゲート方向に延びるのに対し、Ｙ－Ｙ’断面図に示すローカル・インターコネクト４０６は、（フィン１０２にわたる）ゲート幅方向に延びる。
【0030】
単なる例として、ＩＬＤ４０２において下側コンタクト・ビア４０４およびローカル・インターコネクト４０６を形成するためのデュアル・ダマシン・プロセスを利用することができる。デュアル・ダマシン・プロセスでは、まず、標準的なリソグラフィおよびエッチング技術（上記を参照）を用いて、ＩＬＤ４０２に、トレンチおよびビア等の特徴をパターニングする。ここで、トレンチはビアの上に位置決めされる。トレンチがビアの前にパターニングされるとき、これはトレンチ・ファースト・プロセスと呼ばれる。逆に、ビアがトレンチの前にパターニングされるとき、これはビア・ファースト・プロセスと呼ばれる。次に、特徴（すなわち、トレンチおよび／またはビア）は、下側コンタクト・ビア４０４およびローカル・インターコネクト４０６を形成するように金属または金属の組み合わせを充填される。好適な金属は、限定ではないが、Ｃｕ、タングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、またはプラチナ（Ｐｔ）あるいはその組合せを含む。コンタクト金属は、蒸着、スパッタリング、または電気化学めっき等のプロセスを用いてトレンチまたはビアあるいはその両方内に堆積させることができる。堆積に続いて、ＣＭＰ等のプロセスを用いて金属の過剰部分を除去することができる。金属を堆積させる前に、バリア層（図示せず）をトレンチまたはビアあるいはその両方内に堆積させて、それらをライニングすることができる。そのようなバリア層の使用は、周囲のＩＬＤ４０２内への金属の拡散の防止を助ける。好適なバリア層材料は、限定ではないが、タンタル（Ｔａ）、ＴａＮ、チタン（Ｔｉ）、またはＴｉＮ、あるいはその組合せを含む。加えて、金属の堆積前に、シード層（図示せず）をトレンチまたはビアあるいはその両方内に堆積させて、それらをライニングすることができ、すなわち、トレンチまたはビアあるいはその両方内への金属のめっきが促進される。
【0031】
図４Ｂは、ＩＬＤ４０２に、下にある、ソース／ドレイン領域２０８の上のボトム・レベルＦＥＴのソース／ドレイン・コンタクト３０２に直接接触する下側コンタクト・ビア４０４を形成し、ＩＬＤ４０２にローカル・インターコネクト４０６を形成し、それによって各ローカル・インターコネクト４０６が下側コンタクト・ビア４０４のうちの所与の１つと直接接触するようにする上記のプロセスを更に示す。上記で強調したように、図４Ａおよび図４Ｂは、それぞれＸ方向およびＹ方向の双方における様々なローカル・インターコネクト４０６の寸法を、必要に応じて、トップ・レベルＦＥＴの対応するソース／ドレイン・コンタクトを用いてボトム・レベルＦＥＴのソース／ドレイン・コンタクト３０２間の相互接続を可能にするようにどのように構成することができるかを実証する。
【0032】
上記で強調したように、本明細書において、コンタクトがトップ・レベルＦＥＴのソース／ドレイン領域に巻き付く独自のコンタクト設計が利用される。以下で詳細に説明されるように、これらのラップアラウンド・コンタクトは、下側コンタクト・ビア４０４、またはローカル・インターコネクト４０６のうちの１つのいずれかに直接接触し、それによって、トップ・レベルＦＥＴに底部から直接アクセスすることを可能にする。ラップアラウンド・コンタクトを形成するために、まず、ＩＬＤ４０２上に、下側コンタクト・ビア４０４およびローカル・インターコネクト４０６の上に犠牲層５０２が堆積される。図５Ａ（Ｘ－Ｘ’断面図）および図５Ｂ（Ｙ－Ｙ’断面図）を参照されたい。
【0033】
犠牲層５０２の要件は、犠牲層５０２が、ＩＬＤ２１０、ＩＬＤ４０２、および下に形成される他のＩＬＤ層（すなわち、ＩＬＤ７０２、ＩＬＤ９０２等）に対し選択的なエッチングにより除去することができる材料から形成されることである。単なる例として、犠牲層５０２に好適な材料は、限定ではないが、アモルファス・シリコン（ａ－Ｓｉ）または酸化チタン（ＴｉＯｘ）あるいはその両方を含む。例えば、フッ素含有プラズマまたは塩素含有プラズマあるいはその両方を用いたエッチングを利用して、ＳｉＯｘ、ＳｉＮまたは他の誘電体あるいはその組合せに対しＴｉＯｘを選択的にエッチングすることができる。例えば、「Titanium Oxide Etch」と題する、Wang他に発行された米国特許第９，２８７，１３４号を参照されたい。犠牲層５０２を堆積するためにＣＶＤ、ＡＬＤまたはＰＶＤ等のプロセスを用いることができる。例示的な実施形態によれば、犠牲層５０２は、約２ナノメートル（ｎｍ）～約１０ｎｍの、およびその間の範囲の厚みまで堆積される。注目すべきことに、図５Ａおよび図５Ｂに示すように、犠牲層５０２は、ローカル・インターコネクト４０６、および下側コンタクト・ビア４０４のうちの１つまたは複数と直接接触して配設される。
【0034】
次に、標準的なリソグラフィおよびエッチング技術（上記を参照）を利用して、犠牲層５０２をパターニングし、下側コンタクト・ビア４０４およびローカル・インターコネクト４０６の上の複数の個々の犠牲コンタクト６０２にする。図６Ａ（Ｘ－Ｘ’断面図）および図６Ｂ（Ｙ－Ｙ’断面図）を参照されたい。以下に詳細に説明されるように、犠牲コンタクト６０２は、プロセスにおいて後に除去され、ｉ）（ローカル・インターコネクト４０６、または下側コンタクト・ビア４０４のうちの１つもしくは複数、あるいはその両方によってボトム・レベルＦＥＴのソース／ドレイン・コンタクト３０２に下で接続された）トップ・レベルＦＥＴのラップアラウンド・ソース／ドレイン・コンタクトと、ｉｉ）（下側コンタクト・ビア４０４のうちの１つまたは複数によってボトム・レベルＦＥＴのソース／ドレイン・コンタクト３０２に接続された）上側コンタクト・ビアとに置き換えられる。例えば、図６Ａに示すように、１つの例示的な実施形態において、犠牲コンタクト６０２は、ローカル・インターコネクト４０６の上に、および下側コンタクト・ビア４０４の各々の上に形成される。図６Ｂは、犠牲層５０２をパターニングし、下側コンタクト・ビア４０４およびローカル・インターコネクト４０６の上の複数の個々の犠牲コンタクト６０２にする上記で説明したプロセスを更に示す。
【0035】
次に、少なくとも１つのトップ・レベルＦＥＴが、ＩＬＤ４０２上に、下側コンタクト・ビア４０４／ローカル・インターコネクト４０６および犠牲コンタクト６０２の上に製造される。これを行うために、まず、ＩＬＤ７０２が、ＩＬＤ４０２上に、下側コンタクト・ビア４０４／ローカル・インターコネクト４０６および犠牲コンタクト６０２を覆って製造される。図７Ａ（Ｘ－Ｘ’断面図）および図７Ｂ（Ｙ－Ｙ’断面図）を参照されたい。「第３の」という用語は、本明細書において、ＩＬＤ７０２を参照するとき、これを「第１の」ＩＬＤ２１０および「第２の」ＩＬＤ４０２と区別するために用いることもできる。好適なＩＬＤ７０２材料は、限定ではないが、ＳｉＯｘもしくはＳｉＣＯＨあるいはその両方等の酸化物材料、またはｐＳｉＣＯＨ等のＵＬＫ－ＩＬＤ材料、あるいはその組合せを含む。ＩＬＤ７０２を堆積するためにＣＶＤ、ＡＬＤまたはＰＶＤ等のプロセスを用いることができる。堆積に続いて、ＣＭＰ等のプロセスを用いてＩＬＤ７０２を平坦化することができる。
【0036】
次に、トップ・レベルＦＥＴのチャネル層７０４が、ＩＬＤ７０２上に、下側コンタクト・ビア４０４／ローカル・インターコネクト４０６および犠牲コンタクト６０２の上に形成される。チャネル層７０４は半導体材料から形成される。チャネル層７０４に好適な半導体材料は、限定ではないが、Ｓｉ、Ｇｅ、ＳｉＧｅまたはＩＩＩ－Ｖ族半導体あるいはその組合せを含む。チャネル層７０４は、ＩＬＤ７０２上に複数の方式で形成することができる。例えば、チャネル層７０４は、薄膜トランジスタ（ＴＦＴ）プロセスを用いてＩＬＤ７０２上に形成することができ、それによって、半導体材料の層がＩＬＤ７０２の上面にコーティングされる。代替的に、チャネル層７０４は、ウェハ・ボンディング技術を用いてＩＬＤ７０２上に形成することができる。例えば、単なる例として、Ｓｉ基板は、トップ・デバイス製造のために、誘電体間ボンディング、それに続くＳｉシンニングを用いて、残りのＳｉ基板を残して現在のウェハにボンディングすることができる。ＴＦＴおよびウェハ・ボンディング・プロセスの両方が当該技術分野において既知であり、このため本明細書において更に詳細に説明されない。図７Ｂは、ＩＬＤ４０２上に、下側コンタクト・ビア４０４／ローカル・インターコネクト４０６および犠牲コンタクト６０２を覆ってＩＬＤ７０２を堆積させ、ＩＬＤ７０２上にトップ・レベルＦＥＴのチャネル層７０４を形成する、上記で説明したプロセスを更に示す。
【0037】
例示的な実施形態によれば、チャネル層７０４は、約１０オングストローム（Å）（１ｎｍ）～約５００Å（５０ｎｍ）およびその間の範囲の厚みを有し、トップ・レベルＦＥＴは、平坦な極薄型シリコン・オン・インシュレーター（ＵＴＳＯＩ）本体デバイスである。しかしながら、ボトム・レベルＦＥＴでは、本技術は、他のプレーナ型ＦＥＴ、およびｆｉｎＦＥＴ、ナノワイヤ／ナノシートＦＥＴ等の非プレーナ型ＦＥＴを含む任意のタイプのトップ・レベルＦＥＴ設計により一般的に適用可能であり、トップ・レベルＦＥＴのためのＵＴＳＯＩ ＦＥＴの実施は、単に本技術を説明するための１つの例示的な非限定的例として用いられることに注目すべきである。
【0038】
次に、ゲート８０２が、トップ・レベルＦＥＴのチャネル領域としての役割を果たすことになるチャネル層７０４の部分の上に形成され、ゲート・スペーサ８０４が、ゲート８０２の両側に形成され、トップ・レベルＦＥＴのソース／ドレイン領域８０６がゲート８０２／ゲート・スペーサ８０４の両側でチャネル層７０４に形成される。図８Ａ（Ｘ－Ｘ’断面図）および図８Ｂ（Ｙ－Ｙ’断面図）を参照されたい。図８Ａに示すように、ゲート・スペーサ８０４は、ソース／ドレイン領域８０６をゲート８０２からオフセットする。
【0039】
拡大図８００（図８Ａを参照）に示すように、例示的な実施形態によれば、ゲート８０２の各々は、ゲート誘電体８０２ａと、ゲート誘電体８０２ａの上に配設されたゲート導体８０２ｂとを備える。拡大図８００には明示的に示されていないが、薄い（例えば、約０．３ｎｍ～約５ｎｍ）界面酸化物（例えば、Ｎ、Ｇｅ等の他の化学元素を中に含み得るＳｉＯｘ）をまずチャネル層７０４上に形成し、次に、ＣＶＤ、ＡＬＤ、またはＰＶＤ等のプロセスを用いて、ゲート誘電体８０２ａを界面酸化物の上に堆積させることができる。
【0040】
ゲート誘電体８０２ａに適した材料は、限定ではないが、ＳｉＯ２、またはＨｆＯ２もしくはＬａ２Ｏ３あるいはその両方等の高誘電率材料、あるいはその組合せを含む。ゲート導体８０２ｂに好適な材料は、限定ではないが、ドープされたポリシリコンまたは少なくとも１つの仕事関数設定金属あるいはその両方を含む。上記で提供したように、好適なｎ型仕事関数設定金属は、限定ではないが、ＴｉＮ、ＴａＮ、または、ＴｉＡｌ、ＴｉＡｌＮ、ＴｉＡｌＣ、ＴａＡｌ、ＴａＡｌＮもしくはＴａＡｌＣ、あるいはその組合せ等のＡｌ含有合金、あるいはその組合せを含む。好適なｐ型仕事関数設定金属は、限定ではないが、ＴｉＮ、ＴａＮまたはＷ、あるいはその組合せを含む。上記で説明したように、ＴｉＮおよびＴａＮは、ｐ型仕事関数設定金属として使用する場合、比較的厚い（例えば、約２ｎｍよりも厚い）。しかしながら、ゲート漏れ電流等の電気的特性を改善するために、ｎ型仕事関数設定スタックにおけるＡｌ含有合金の下で、非常に薄いＴｉＮまたはＴａＮの層（例えば、約２ｎｍ未満）を用いることもできる。このように、上記で与えた例示的なｎ型およびｐ型仕事関数設定金属には、或る程度の重なり合いが存在する。ゲート誘電体８０２ａの上にゲート導体８０２ｂを堆積させるために、ＣＶＤ、ＡＬＤ、蒸着、スパッタリングまたは電気化学めっき等のプロセスを利用することができる。ゲート・スペーサ８０４に好適な材料は、限定ではないが、ＳｉＯｘもしくはＳｉＯＣ、あるいはその組合せ等の酸化スペーサ材料、または、ＳｉＮ、ＳｉＢＣＮもしくはＳｉＯＣＮあるいはその組合せ等の窒化スペーサ材料、あるいはその組合せを含む。
【0041】
例示的な実施形態によれば、ソース／ドレイン領域８０６は、エピタキシャルＳｉ、エピタキシャルＳｉＧｅ等の、イン・サイチュ（ｉｎ－ｓｉｔｕ）またはエクス・サイチュ（ｅｘ－ｓｉｔｕ）・ドープしたエピタキシャル材料から形成される。上記で提供したように、好適なｎ型ドーパントは、限定ではないが、ＰまたはＡｓあるいはその両方を含む。好適なｐ型ドーパントは、限定ではないが、Ｂを含む。
【0042】
図８Ａに示すように、ソース／ドレイン領域８０６のうちの少なくとも１つが犠牲コンタクト６０２の上に存在する。それに関して、図８Ｂは、犠牲コンタクト６０２の上に存在するソース／ドレイン領域８０６のうちの１つを示す。以下の図において、この（Ｙ－Ｙ’）観点は、トップ・レベルＦＥＴのソース／ドレイン・コンタクトのラップアラウンド特性を更に示す。上記で強調したように、トップ・レベルＦＥＴのこのラップアラウンド・ソース／ドレイン・コンタクトは、有利には、コンタクト・エリアを増大させ、コンタクト抵抗を大幅に減らす。図８Ａおよび図８Ｂに更に示すように、例示的な実施形態によれば、犠牲コンタクト６０２のうちの少なくとも別の１つは、ソース／ドレイン領域８０６のうちの１つの下に存在しない。以下で詳細に説明されるように、これらの他の犠牲コンタクト６０２を用いて、下側コンタクト・ビア４０４に直接接続された上側コンタクト・ビアを形成することができる。
【0043】
トップ・レベルＦＥＴの製造が完了すると、次にＩＬＤ９０２がＩＬＤ７０２上に堆積され、トップ・レベルＦＥＴを覆う。図９Ａ（Ｘ－Ｘ’断面図）および図９Ｂ（Ｙ－Ｙ’断面図）を参照されたい。「第４の」という用語は、本明細書において、ＩＬＤ９０２を参照するとき、これを「第１の」ＩＬＤ２１０、「第２の」ＩＬＤ４０２、および「第３の」ＩＬＤ７０２と区別するために用いることもできる。好適なＩＬＤ９０２材料は、限定ではないが、ＳｉＯｘもしくはＳｉＣＯＨあるいはその両方等の酸化物材料、またはｐＳｉＣＯＨ等のＵＬＫ－ＩＬＤ材料、あるいはその組合せを含む。ＩＬＤ９０２を堆積するためにＣＶＤ、ＡＬＤまたはＰＶＤ等のプロセスを用いることができる。堆積に続いて、ＣＭＰ等のプロセスを用いてＩＬＤ９０２を平坦化することができる。
【0044】
次に、標準的なリソグラフィおよびエッチング技術（上記を参照）を利用して、ＩＬＤ９０２およびＩＬＤ７０２において、犠牲コンタクト６０２の上にビア１００２をパターニングする。図１０Ａ（Ｘ－Ｘ’断面図）および図１０Ｂ（Ｙ－Ｙ’断面図）を参照されたい。上記で強調したように、ソース／ドレイン領域８０６のうちのいくつかが犠牲コンタクト６０２の上に存在するのに対し、他の犠牲コンタクト６０２は、任意選択で、ソース／ドレイン領域８０６のうちの１つの下に存在しない。前者の場合、ビア１００２は、ＩＬＤ９０２を通って、犠牲コンタクト６０２の上に存在するソース／ドレイン領域８０６まで延びる。後者の場合、ビア１００２は、ＩＬＤ９０２を通って犠牲コンタクト６０２まで延びる。図１０Ａを参照されたい。しかしながら、図１０Ｂに示すように、このラップアラウンド・ソース／ドレイン・コンタクトを形成するために、犠牲コンタクト６０２の少なくとも一部分がビア１００２の底部において露出するように、ビア１００２の少なくとも一部分が犠牲コンタクト６０２まで延びる必要がある。そのようにして、ビア１００２を通じて犠牲コンタクト６０２にアクセスし、犠牲コンタクト６０２を選択的に除去することができる。
【0045】
すなわち、次に犠牲コンタクト６０２はビア１００２を通じて選択的に除去される。図１１Ａ（Ｘ－Ｘ’断面図）および図１１Ｂ（Ｙ－Ｙ’断面図）を参照されたい。単なる例として、上記で説明したように、犠牲コンタクト６０２はＴｉＯｘから形成することができる。その場合、フッ素含有プラズマ・エッチングまたは塩素含有プラズマ・エッチングあるいはその両方を利用して、ＩＬＤ４０２、ＩＬＤ７０２等に対しＴｉＯｘ犠牲コンタクト６０２を選択的に除去することができる。図１１Ａおよび図１１Ｂに示すように、犠牲コンタクト６０２の除去により、ビア１００２と共に、トップ・レベルＦＥＴの選択ソース／ドレイン領域８０６に少なくとも部分的に巻き付くギャップ１１０２を提供する。
【0046】
図１１Ａおよび図１１Ｂに示すように、犠牲コンタクト６０２の除去に続いて、ギャップ１１０２とソース／ドレイン領域８０６との間に残るＩＬＤ７０２の部分が存在する。この残りのＩＬＤ７０２が、ラップアラウンド・コンタクトがソース／ドレイン領域８０６の（底）表面に直接接触することを阻止し得るが、ラップアラウンド・コンタクトは、依然として、ソース／ドレイン領域８０６の露出した側壁および上面の大部分へのアクセスを有する（以下を参照）。
【0047】
それにもかかわらず、コンタクト・エリアおよびコンタクト抵抗を最適化するために、ギャップ１１０２およびソース／ドレイン領域８０６を分離するＩＬＤ７０２を除去することが望ましい場合がある。このため、次に任意選択のプレクリーン・プロセスを実行することができる。図１２Ａ（Ｘ－Ｘ’断面図）および図１２Ｂ（Ｙ－Ｙ’断面図）を参照されたい。例えば、単なる例として、標準的なＳｉｃｏｎｉ（Ｒ）プロセスを利用して酸化物を選択的に除去することができる。図１２Ａおよび図１２Ｂに示すように、このプレクリーン・プロセスの実行によりギャップ１１０２を拡張させ、理想的には、ギャップ１１０２とソース／ドレイン領域８０６との間に残るＩＬＤ７０２を、存在する場合にもほとんど残さない。
【0048】
次に、トップ・レベルＦＥＴのソース／ドレイン・コンタクト１３０２（本明細書において、「トップ・レベルＦＥＴソース／ドレイン・コンタクト」とも呼ばれる）が、ギャップ１１０２およびビア１００２に形成される。図１３Ａ（Ｘ－Ｘ’断面図）および図１３Ｂ（Ｙ－Ｙ’断面図）を参照されたい。図１３Ａおよび図１３Ｂに示すように、ソース／ドレイン・コンタクト１３０２は、トップ・レベルＦＥＴのソース／ドレイン領域８０６に少なくとも部分的に巻き付く。例えば、この例示的な実施形態において、ソース／ドレイン・コンタクト１３０２は、トップ・レベルＦＥＴのソース／ドレイン領域８０６の上部および底部（図１３Ａを参照）ならびに少なくとも１つの側壁（図１３Ｂを参照）と直接接触している。上記で強調したように、このラップアラウンド・コンタクト構成は、コンタクト・エリアを増大させ、コンタクト抵抗を大幅に低減する。ソース／ドレイン領域８０６の下にいくらかのＩＬＤ７０２が残っている場合であっても（上記を参照）、ソース／ドレイン領域８０６の上部および側壁に沿って増大したコンタクト・エリアにより、コンタクト抵抗が大幅に改善することに注目すべきである。この代替的な構成は、以下で図１３Ｃの説明と併せて説明される。
【0049】
図１３Ａおよび図１３Ｂにも示すように、トップ・レベルＦＥＴのソース／ドレイン・コンタクト１３０２は、下にあるローカル・インターコネクト４０６と直接接触している（接続されているボトム・レベルＦＥＴのソース／ドレイン領域２０８とトップ・レベルＦＥＴのソース／ドレイン領域８０６とが垂直方向に位置合わせされておらず（すなわち、非位置合わせ）、このため下側コンタクト・ビア４０４およびソース／ドレイン・コンタクト１３０２が垂直方向に位置合わせされていない場合）か、または下にある下側コンタクト・ビア４０４と直接接触している（接続されているボトム・レベルＦＥＴのソース／ドレイン領域２０８とトップ・レベルＦＥＴのソース／ドレイン領域８０６とが垂直方向に位置合わせされている場合）かのいずれかである。
【0050】
ソース／ドレイン領域８０６のうちの１つの下に存在しないギャップ１１０２のうちの任意のものを、それらの対応するビア１００２と共に用いて、下側コンタクト・ビアに直接接続する上側コンタクト・ビア１３０４を形成する。図１３Ａおよび図１３Ｂを参照されたい。図１３Ａおよび図１３Ｂに示すように、上側コンタクト・ビア１３０４は、下にある下側コンタクト・ビア４０４と直接接触している。
【0051】
例示的な実施形態によれば、トップ・レベルＦＥＴのソース／ドレイン・コンタクト１３０２、および上側コンタクト・ビア１３０４は、シリサイド化プロセスを用いて形成され、それによって、ライナ１３０６がビア１００２およびギャップ１１０２内に堆積され、これらをライニングする。拡大図１３００’、１３００’’、１３００’’’および１３００’’’’を参照されたい。ライナに好適な材料は、限定ではないが、チタン（Ｔｉ）、ＴｉＮ、ニッケル（Ｎｉ）またはニッケル・プラチナ（ＮｉＰｔ）、あるいはその組合せを含む。ＣＶＤ、ＡＬＤまたはＰＶＤ等のプロセスを利用して、ライナ１３０６をビア１００２およびギャップ１１０２内に堆積することができる。次に、シリサイド化アニールを実行し、ライナ１３０６をソース／ドレイン領域８０６におけるエピタキシャル材料と反応させ、ライナ１３０６がソース／ドレイン領域８０６と接触するときはいつでもシリサイド１３０８を形成する（拡大図１３００’、１３００’’および１３００’’’’を参照）。ビア１００２の側壁、およびソース／ドレイン領域８０６の上／下のギャップ１１０２沿い（拡大図１３００’および１３００’’を参照）、ならびにソース／ドレイン領域８０６の上に存在しないビア１００２の底部および側壁ならびにギャップ１１０２沿い（拡大図１３００’’’を参照）を含む、他のどの場所においても、ライナ１３０６は未反応のままである。例示的な実施形態によれば、シリサイド化アニールは、約３００℃～約８５０℃およびその間の範囲の温度で行われる。
【0052】
シリサイド化に続いて、ライナ１３０６およびシリサイド１３０８（存在する場所）の上のビア１００２およびギャップ１１０２内に、低抵抗充填金属１３１０が堆積され、これらを充填する。好適な低抵抗充填金属１３１０は、限定ではないが、Ｃｕ、Ｃｏ、ＲｕまたはＷ、あるいはその組合せを含む。ＣＶＤ、ＡＬＤ、蒸着、スパッタリングまたは電気化学めっき等のプロセスを利用して、低抵抗充填金属１３１０をビア１００２およびギャップ１１０２内に堆積させることができる。堆積に続いて、ＣＭＰ等のプロセスを用いて過剰部分を除去することができる。
【0053】
上記で強調したように、任意選択のプレクリーンが実行されるか否かに依拠して、いくらかのＩＬＤ７０２がソース／ドレイン領域８０６の下に留まることが可能である。その場合、ソース／ドレイン・コンタクト１３０２が形成されるとき、上記で説明したように、ソース／ドレイン・コンタクト１３０２をソース／ドレイン領域８０６の底部から切り離すいくらかのＩＬＤ７０２が存在し得る。この代替的な構成は、図１３Ｃに示される。すなわち、図１３Ｃに示すように、ＩＬＤ７０２の銀が、ソース／ドレイン・コンタクト１３０２と、ソース／ドレイン領域８０６の底部との間に存在する。それにもかかわらず、このラップアラウンド・コンタクト設計では、依然として、ソース／ドレイン領域８０６の上部および少なくとも１つの側壁に沿ったコンタクト・エリアの量の増大が存在し、これにより、すなわち、コンタクトがソース／ドレインの上部のみから作製される従来の手法と比較して、コンタクト抵抗が大幅に改善する。
【0054】
後続の図面において、任意選択のプレクリーン・ステップが実行されること、ならびにソース／ドレイン・コンタクト１３０２が、トップ・レベルＦＥＴのソース／ドレイン領域８０６の上部、底部および少なくとも１つの側部に直接接触していることが仮定される。しかしながら、図１３Ｃに示す代替の構成も本明細書において企図される。プロセスの残りのステップは、これらの構造のいずれかと同じ方式で実行されることに注目すべきである。
【0055】
次に、ソース／ドレイン・コンタクト１３０２および上側コンタクト・ビア１３０４はリセスを形成され、ＩＬＤ１４０２が、（リセスを形成された）ソース／ドレイン・コンタクト１３０２および上側コンタクト・ビア１３０４の上に堆積される。図１４Ａ（Ｘ－Ｘ’断面図）および図１４Ｂ（Ｙ－Ｙ’断面図）を参照されたい。単なる例として、酸化物誘電体に対するコンタクト金属のエッチングについて選択的なドライ・エッチング・プロセスが利用される。「第５の」という用語は、本明細書において、ＩＬＤ１４０２を参照するとき、これを「第１の」ＩＬＤ２１０、「第２の」ＩＬＤ４０２、「第３の」ＩＬＤ７０２、および「第４の」ＩＬＤ９０２と区別するために用いることもできる。好適なＩＬＤ１４０２材料は、限定ではないが、ＳｉＯｘもしくはＳｉＣＯＨあるいはその両方等の酸化物材料、またはｐＳｉＣＯＨ等のＵＬＫ－ＩＬＤ材料、あるいはその組合せを含む。ＩＬＤ１４０２を堆積するためにＣＶＤ、ＡＬＤまたはＰＶＤ等のプロセスを用いることができる。堆積に続いて、ＣＭＰ等のプロセスを用いてＩＬＤ１４０２を平坦化することができる。
【0056】
図１４Ａおよび図１４Ｂに示すように、例示的な実施形態によれば、ソース／ドレイン・コンタクト１３０２および上側コンタクト・ビア１３０４は、トップ・レベルＦＥＴのゲート８０２およびゲート・スペーサ８０４の下でリセスを形成される。すなわち、ここで、ソース／ドレイン・コンタクト１３０２および上側コンタクト・ビア１３０４の双方の上面が、トップ・レベルＦＥＴのゲート８０２およびゲート・スペーサ８０４の上面の下にある。
【0057】
次に、ＩＬＤ９０２／ＩＬＤ１４０２においてトップ・コンタクト１５０２を形成するための標準的な金属化プロセスが利用される。図１５Ａ（Ｘ－Ｘ’断面図）および図１５Ｂ（Ｙ－Ｙ’断面図）を参照されたい。例示的な実施形態によれば、トップ・コンタクト１５０２のうちの少なくとも１つが、トップ・レベルＦＥＴのソース／ドレイン領域８０６のうちの少なくとも１つと直接接触している。着目すべきことに、（ラップアラウンド）ソース／ドレイン・コンタクト１３０２は、トップ・レベルＦＥＴの底部からソース／ドレイン領域８０６にアクセスする一方、トップ・コンタクト１５０２は上部からトップ・レベルＦＥＴの他のソース／ドレイン領域８０６にアクセスする。
【0058】
トップ・コンタクト１５０２のうちの少なくとも別の１つが上側コンタクト・ビア１３０４に直接接触している。上記で説明したように、上側コンタクト・ビア１３０４は、下にある下側コンタクト・ビア４０４と直接接触している。そして、下側コンタクト・ビア４０４は、下にある、ソース／ドレイン領域２０８の上のボトム・レベルＦＥＴのソース／ドレイン・コンタクト３０２と直接接触している。
【0059】
トップ・コンタクト１５０２を形成するために、まず、標準的なリソグラフィおよびエッチング技術（上記を参照）を用いて、ＩＬＤ９０２／ＩＬＤ１４０２にビア等の特徴をパターニングする。次に、特徴（すなわち、ビア）は、トップ・コンタクト１５０２を形成するように金属または金属の組み合わせを充填される。上記で提供されたように、好適な金属は、限定ではないが、Ｃｕ、Ｗ、Ｒｕ、Ｃｏ、ＮｉまたはＰｔ、あるいはその組合せを含む。コンタクト金属は、蒸着、スパッタリング、または電気化学めっき等のプロセスを用いてビア内に堆積させることができる。堆積に続いて、ＣＭＰ等のプロセスを用いて金属の過剰部分を除去することができる。金属を堆積させる前に、バリア層（図示せず）をビア内に堆積させて、ビアをライニングすることができる。そのようなバリア層の使用は、周囲のＩＬＤ９０２内への金属の拡散の防止を助ける。好適なバリア層材料は、限定ではないが、Ｔａ、ＴａＮ、Ｔｉ、またはＴｉＮ、あるいはその組合せを含む。加えて、金属の堆積前に、シード層（図示せず）をビア内に堆積させて、ビアをライニングすることができ、すなわち、ビア内への金属のめっきが促進される。
【0060】
本明細書において、本発明の例示的な実施形態が説明されたが、本発明はこれらの厳密な実施形態に限定されるものではなく、当業者によって、様々な他の変形および変更を、本発明の範囲から逸脱することなく行うことができることを理解されたい。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図13C】
【図14A】
【図14B】
【図15A】
【図15B】
【国際調査報告】