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特表2024-530302統合されたＰＣＭおよびＭＲＡＭを有するＡＩアクセラレータ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-16
(54)【発明の名称】統合されたＰＣＭおよびＭＲＡＭを有するＡＩアクセラレータ
(51)【国際特許分類】
H10B 61/00 20230101AFI20240808BHJP
H10N 70/00 20230101ALI20240808BHJP
H10B 63/10 20230101ALI20240808BHJP
H01L 29/82 20060101ALI20240808BHJP
H10N 52/00 20230101ALI20240808BHJP
【ＦＩ】
H10B61/00
H10N70/00 A
H10B63/10
H01L29/82 Z
H10N52/00 Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024513145
(86)(22)【出願日】2022-08-11
(85)【翻訳文提出日】2024-02-26
(86)【国際出願番号】 EP2022072546
(87)【国際公開番号】W WO2023025597
(87)【国際公開日】2023-03-02
(31)【優先権主張番号】17/412,776
(32)【優先日】2021-08-26
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】110000420
【氏名又は名称】弁理士法人ＭＩＰ
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】レズニチェク、アレクサンダー
(72)【発明者】
【氏名】ワン、ウェイ
(72)【発明者】
【氏名】リー、タオ
(72)【発明者】
【氏名】カン、ツン－シェン
【テーマコード（参考）】
4M119
5F083
5F092
【Ｆターム（参考）】
4M119AA11
4M119BB01
4M119JJ12
4M119JJ13
4M119KK04
5F083FZ10
5F083GA27
5F083JA60
5F083PR03
5F083PR07
5F083ZA14
5F092AC11
5F092EA04
5F092FA08
(57)【要約】
集積回路、システム、および相変化メモリと磁気抵抗ランダム・アクセス・メモリとをシステム中の同じ集積回路内に統合する方法。集積回路は、ＭＲＡＭおよびＰＣＭを含んでもよい。ＭＲＡＭは、ＭＲＡＭ下部電極、ＭＲＡＭスタック、およびＭＲＡＭ上部電極を含んでもよい。ＰＣＭは、ＭＲＡＭ下部電極よりも低い高さを有するＰＣＭ下部電極、相変化材料、およびＰＣＭ上部電極を含んでもよい。
【特許請求の範囲】
【請求項1】
演算ユニットに近接している集積回路であって、前記集積回路が、ＭＲＡＭであって、
ＭＲＡＭ下部電極、
ＭＲＡＭスタック、および
ＭＲＡＭ上部電極
を備える、前記ＭＲＡＭと、
ＰＣＭであって、
前記ＭＲＡＭ下部電極よりも低い高さを有する、ＰＣＭ下部電極、
相変化材料、および
ＰＣＭ上部電極
を備える、前記ＰＣＭと
を備えている、集積回路。
【請求項2】
前記ＭＲＡＭスタックが、固定板および自由板の複数の層を備え、各板が絶縁体スペーサによって隔てられている、請求項１に記載の集積回路。
【請求項3】
前記ＭＲＡＭが、前記ＭＲＡＭスタックの露出端部を保護する複数のスペーサをさらに備える、請求項１に記載の集積回路。
【請求項4】
前記ＭＲＡＭおよび前記ＰＣＭの上部部分に近接接続されたＢＥＯＬ相互接続と、前記ＭＲＡＭおよび前記ＰＣＭの下部部分に近接接続されたＭＯＬ接点と
をさらに備える、請求項１に記載の集積回路。
【請求項5】
前記ＭＲＡＭと前記ＰＣＭとが、前記集積回路の同じレベル内にある、請求項１に記載の集積回路。
【請求項6】
前記ＭＲＡＭが、複数のＭＲＡＭ下部電極、複数のＭＲＡＭスタック、および複数のＭＲＡＭ上部電極を備え、前記ＰＣＭが、複数のＰＣＭ下部電極、複数の相変化材料、および複数のＰＣＭ上部電極を備えている、請求項１に記載の集積回路。
【請求項7】
システムであって、集積回路であって、前記集積回路が、
ＭＲＡＭであって、
ＭＲＡＭ下部電極、および
ＭＲＡＭスタック
を備える、前記ＭＲＡＭと、
ＰＣＭであって、
前記ＭＲＡＭ下部電極よりも低い高さを有する、ＰＣＭ下部電極、および
相変化材料
を備える、前記ＰＣＭと
を備える、前記集積回路と、
前記集積回路と近接している演算ユニットと
を備えている、システム。
【請求項8】
前記ＭＲＡＭスタックが、固定板および自由板の複数の層を備え、各板が絶縁体スペーサによって隔てられている、請求項７に記載のシステム。
【請求項9】
前記ＭＲＡＭが、前記ＭＲＡＭスタックの露出端部を保護する複数のスペーサをさらに備える、請求項７に記載のシステム。
【請求項10】
前記演算ユニットが前記集積回路に近接接続されている、請求項７に記載のシステム。
【請求項11】
前記演算ユニットが論理モジュールである、請求項７に記載のシステム。
【請求項12】
前記システムがＡＩアクセラレータである、請求項７に記載のシステム。
【請求項13】
前記ＭＲＡＭが、複数のＭＲＡＭ下部電極および複数のＭＲＡＭスタックを備え、前記ＰＣＭが、複数のＰＣＭ下部電極および複数の相変化材料を備えている、請求項７に記載のシステム。
【請求項14】
集積回路を形成する方法であって、誘電体層の第１の部分に第１の下部電極を形成して、ＰＣＭ下部電極を作ることと、
前記誘電体層の第２の部分に第２の下部電極を形成して、ＭＲＡＭ下部電極を作ることであって、前記誘電体層の前記第２の部分は前記第１の部分と同じレベルにある、前記第２の下部電極を形成することと、
前記ＰＣＭ下部電極を凹化させることであって、前記凹化されたＰＣＭ下部電極は前記ＭＲＡＭ下部電極よりも低い高さを有する、前記凹化させることと、
前記ＭＲＡＭ下部電極に近接接続されたＭＲＡＭスタックを形成することと、
前記凹化されたＰＣＭ下部電極に近接接続された相変化材料を堆積することと
を含む、方法。
【請求項15】
前記凹化されたＰＣＭ下部電極の上に誘電体キャップを形成することと、前記ＭＲＡＭスタックを形成することであって、前記ＭＲＡＭスタックの第１の部分は前記誘電体キャップに近接接続され、前記ＭＲＡＭスタックの第２の部分は前記ＭＲＡＭ下部電極に近接接続される、前記ＭＲＡＭスタックを形成することと、
前記ＭＲＡＭスタックの前記第１の部分および前記第２の部分をパターニングすることと、
前記誘電体キャップを除去することと
をさらに含む、請求項１４に記載の方法。
【請求項16】
前記ＭＲＡＭスタックの前記第１の部分および前記第２の部分をパターニングすることが、前記ＭＲＡＭスタックの前記第１の部分を前記誘電体キャップから除去することと、
前記ＭＲＡＭスタックの前記第２の部分を凹化することと
を含む、請求項１５に記載の方法。
【請求項17】
前記ＰＣＭ下部電極を凹化する前に前記ＭＲＡＭ下部電極をマスクして、ＭＲＡＭマスクを作ることと、前記ＰＣＭ下部電極が凹化された後に前記ＭＲＡＭマスクを除去することと
をさらに含む、請求項１４に記載の方法。
【請求項18】
前記誘電体層の前記第１の部分および前記誘電体層の前記第２の部分を凹化することと、前記ＭＲＡＭスタックを形成する前に前記ＭＲＡＭ下部電極を凹化することと
をさらに含む、請求項１４に記載の方法。
【請求項19】
前記ＭＲＡＭ下部電極を前記凹化することが、前記ＰＣＭ下部電極を前記凹化することと同時である、請求項１８に記載の方法。
【請求項20】
前記ＰＣＭ下部電極が、イオン・ビーム・エッチングおよび等方性エッチングのうちの少なくとも一方を使用して凹化される、請求項１４に記載の方法。【発明の詳細な説明】
【技術分野】
【0001】
本開示は、相変化メモリに関し、より具体的には、相変化メモリと磁気抵抗ランダム・アクセス・メモリとをシステム内の同じ金属レベルで（すなわち、同じ集積回路内に）統合することに関する。
【背景技術】
【0002】
相変化メモリ（ＰＣＭ：phase change memory）は、不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ：non-volatile random access memory）である。ＰＣＭは、相変化材料（テルルを含有する合金など）を含有しており、熱を使用してＰＣＭの状態（例えば、結晶相と非晶相）を変化させることができる。相変化材料は２つの電極の間に配置されてもよく、相変化材料が結晶状態にあるとき、相変化材料は高い導電性および低い抵抗率を有して（これは論理１に対応する）、電流が相変化材料の中および電極間を高速に伝わることを可能にする。相変化材料が非晶質状態にあるとき、材料は、低い導電性および高い抵抗率を有して（これは論理０に対応する）、電流が相変化材料の中および電極間を高速に伝わることを阻止する。相変化材料の非晶質である部分と結晶質である部分とを制御することで、アナログ・コンピューティングで使用するための中間の導電性値を実現し得る。データは、この複数の状態の抵抗間の違いを使用して記憶される。ＰＣＭは、電力が取り除かれた場合／ときに状態が存続することができるので、不揮発性メモリであり、電力がないときでもＰＣＭがデータを保持することを可能にする。
【0003】
磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ：magnetoresistive random access memory）は、別の種類の不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）である。ＭＲＡＭは、磁気トンネル接合（ＭＴＪ：magnetic tunnel junction）構成によってデータを記憶する。磁気トンネル接合構成は、薄い絶縁体層で隔てられた２枚の強磁性板を含み、一方の板は永久磁石であり、第２の板は変化可能な磁化を有している。ＭＴＪ構成は電子トンネル効果を作り出し、電子が一方の板から他方の板にトンネルすることができる。トンネル効果の量がＭＴＪの抵抗を変化させ、データは、この抵抗の変化を使用してＭＲＡＭに記憶される。
【発明の概要】
【0004】
本発明は、集積回路、システム、および相変化メモリと磁気抵抗ランダム・アクセス・メモリとをシステム中の同じ集積回路内に統合する方法を提供する。集積回路は、ＭＲＡＭおよびＰＣＭを含んでもよい。ＭＲＡＭは、ＭＲＡＭ下部電極、ＭＲＡＭスタック、およびＭＲＡＭ上部電極を含んでもよい。ＰＣＭは、ＭＲＡＭ下部電極よりも低い高さを有するＰＣＭ下部電極、相変化材料、およびＰＣＭ上部電極を含んでもよい。
【0005】
システムは、集積回路を含んでもよい。集積回路は、ＭＲＡＭおよびＰＣＭを含んでもよい。ＭＲＡＭは、ＭＲＡＭ下部電極、およびＭＲＡＭスタックを含んでもよい。ＰＣＭは、ＭＲＡＭ下部電極よりも低い高さを有するＰＣＭ下部電極、および相変化材料を含んでもよい。集積回路はまた、集積回路に近接している演算ユニットを含んでもよい。
【0006】
集積回路を形成する方法は、誘電体層の第１の部分に第１の下部電極を形成して、ＰＣＭ下部電極を作ることを含んでもよい。方法はまた、誘電体層の第２の部分に第２の下部電極を形成して、ＭＲＡＭ下部電極を作ることを含んでもよく、誘電体層の第２の部分は第１の部分と同じレベルにある。方法はまた、ＰＣＭ下部電極を凹化させることを含んでもよく、凹化されたＰＣＭ下部電極はＭＲＡＭ下部電極よりも低い高さを有する。方法はまた、ＭＲＡＭ下部電極に近接接続されたＭＲＡＭスタックを形成することを含んでもよい。方法はまた、凹化されたＰＣＭ下部電極に近接接続された相変化材料を堆積することを含んでもよい。
【0007】
上記の概要は、本開示の各説明される実施形態やあらゆる実装を記載することは意図されていない。
【0008】
本願に含まれる図面は、本明細書に組み込まれ、その一部をなす。それらは本開示の実施形態を例示し、説明と併せて、本開示の原理を説明する役割を果たす。図面は、特定の実施形態を例示するに過ぎず、本開示を制限しない。
【図面の簡単な説明】
【0009】
【図1】いくつかの実施形態による、ＰＣＭとＭＲＡＭとを同じ集積回路内に有する、例示的なＡＩアクセラレータの概略図である。
【図2】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第１の中間ステップの概略図である。
【図3】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第２の中間ステップの概略図である。
【図4】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第３の中間ステップの概略図である。
【図5】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第４の中間ステップの概略図である。
【図6】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第５の中間ステップの概略図である。
【図7】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第６の中間ステップの概略図である。
【図8】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第７の中間ステップの概略図である。
【図9】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第８の中間ステップの概略図である。
【図10】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第９の中間ステップの概略図である。
【図11】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する形成された第１の例示的な集積回路の概略図である。
【図12】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第２の例示的な集積回路を形成する中間ステップの概略図である。
【図13】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第２の例示的な集積回路を形成する別の中間ステップの概略図である。
【図14】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第２の例示的な集積回路を形成する別の中間ステップの概略図である。
【図15】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する形成された第２の例示的な集積回路の概略図である。
【図16】いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する集積回路を形成するための例示的方法のフローチャートである。
【発明を実施するための形態】
【0010】
本発明は様々な変形例および代替形態が可能であるが、その具体的詳細は、例として図面に示されており、以下で詳細に説明される。しかし、その意図は本発明を説明される特定の実施形態に限定することではないことが理解されるべきである。むしろ、その意図は、本発明の思想および範囲に該当するすべての変形例、同等形態、および代替形態を包含することである。
【0011】
本開示の態様は、相変化メモリに関し、より具体的には、相変化メモリと磁気抵抗ランダム・アクセス・メモリとをシステム内の同じ金属レベルで統合することに関する。本開示は必ずしもそのような用途に制限されないが、本開示の様々な態様は、この文脈を使用した様々な例の説明を通じて理解されるであろう。
【0012】
人工知能（ＡＩ）ハードウェアでは、アクセラレータを使用してＡＩアプリケーションを高速化し、ＡＩアクセラレータでは、処理を高速化するために、処理の大半がメモリの近くまたは中あるいはその両方で行われる。メモリの近くまたは中あるいはその両方における処理に耐えるために、ＡＩアクセラレータ構成の中には、高密度メモリと不揮発性抵抗メモリの両方を含むものがある。高密度メモリは、個々のメモリ・チップ当たり多量のメモリを有し、それにより単一のメモリ・チップへのより多くの記憶を可能にする。一方、不揮発性抵抗メモリは、メモリの抵抗を変化させることを通じて、電力無しでデータを記憶することが可能である。高密度メモリと不揮発性抵抗メモリの両方を有することで、ＡＩアクセラレータは高いメモリ密度を有することが可能となり、同時に、電力の有無にかかわらずデータを記憶／維持することができる不揮発性メモリをも有する。
【0013】
不揮発性抵抗メモリの１つのタイプは相変化メモリ（ＰＣＭ）である。ＰＣＭは、相変化材料を間に挟んで下部電極および上部電極を含み得る。上記で述べたように、従来の相変化メモリ（ＰＣＭ）およびそれらの対応する相変化材料は、非晶質状態と結晶状態の２つの状態を有する。非晶質状態はＲＥＳＥＴ状態と称されることがあり、結晶状態はＳＥＴ状態と称されることがある。相変化材料を２つの状態間で切り替えるために、ＰＣＭは、ヒータ（下部電極または下部電極接点あるいはその両方と呼ばれることもある）も含むことがあり、ヒータは、ヒータを通じて相変化材料の中に電流パルスを送る。いくつかの実施形態では、ヒータは下部電極である。いくつかの実施形態では、ヒータは下部電極の上にパターニングされる。
【0014】
相変化材料が結晶状態にあるとき、ヒータは、短い高電流パルスを送って相変化材料を急速に加熱し、次いでそれを急冷または冷却することにより、材料を非晶質状態に変換させ得る。相変化材料が非晶質状態にあるとき、ヒータは、より長いがより低い電流のパルス（１つまたは複数）を送って、長い時間にわたって（材料を冷却することなく）相変化材料を結晶化温度まで加熱して、材料が結晶質になるのを可能にすることにより、材料を結晶状態に変換させ得る。
【0015】
（相変化メモリの）相変化材料が非晶質状態（または時折称されるようにＲＥＳＥＴ状態）にあるとき、相変化材料は、高い抵抗率および低い導電性（すなわち、高い電気抵抗率および低い電気伝導性）を有し得、電流は相変化材料を通って高速に伝わり得ない。代替として、相変化材料が結晶状態（または時折称されるようにＳＥＴ状態）にあるとき、相変化材料は、低い抵抗率および高い導電性（すなわち、低い電気抵抗率および高い電気伝導性）を有し得、電流は相変化材料を通って高速に伝わり得る。データは、この２つの状態（または相）の抵抗間の違いを使用して相変化メモリ（ＰＣＭ）に記憶され得る。例えば、各状態が２進値に対応してもよく、非晶質状態が０に対応し、結晶状態が１に対応する。ＰＣＭは、（他の種類のメモリと比べて）向上した速度、不揮発性の能力、より少ない電力要件などの多くの利点を有する。
【0016】
いくつかの例示的な高密度メモリには、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）および磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）があるが、ＭＲＡＭは、多くの場合ＤＲＡＭよりも高速であり、またＤＲＡＭよりも長い時間にわたって不揮発性である（すなわち、電力無しでデータを記憶することができる）。したがって、ＭＲＡＭは、ＤＲＡＭよりも有利であり得る。上記で述べたように、ＭＲＡＭは、２枚の強磁性板（永久磁石のある板（すなわち固定板）および変化可能な磁化を有する板（すなわち自由板））と、それら２枚の板を隔てる薄い絶縁体層とを有する、磁気トンネル接合（ＭＴＪ）構成を使用する。この構成は、電子が一方の板から他方の板にトンネルすることを可能にする。ＭＴＪおよびＭＲＡＭの抵抗の大きさは、２枚の板の間の電子トンネル効果の量に基づいて変化する。場合によっては、ＭＲＡＭは複数の層を含み、絶縁体層が、各永久磁石と、変化可能な磁化を有する各板とを隔てる。
【0017】
いくつかの実施形態では、層間の電子トンネル効果（および電流伝達）の量は、自由板の方向を変えることによって変化させてもよい。具体的には、自由板（１つまたは複数）は、その方向を（例えば磁場または分極電流を使用して）、固定板と同じ方向または異なる方向に変化させてもよい。自由板と固定板とが異なる方向を有するとき、それら層の間の電子トンネル効果の量はより少なくなり、２つの板の間により高い抵抗がある。自由板と固定板とが同じ方向にあるとき、それら層の間の電子トンネル効果の量はより多くなり、２つの板の間により低い抵抗がある。場合によっては、低い抵抗があるときに論理０が記憶され、高い抵抗があるときに論理１が記憶される。ＭＲＡＭには、より高速な読み出し／書き込み速度、電力無しでデータを記憶する能力（すなわち不揮発性の能力）、経時的なデータの劣化がないこと、および他の種類のメモリと比べて低い電力消費レベルを含む多くの利点がある。
【0018】
従来のＡＩアクセラレータでは、高密度メモリ（例えばＭＲＡＭ）と不揮発性抵抗メモリ（例えばＰＣＭ）とは、それらメモリを同じレベルに置くことを試みる場合に集積の課題があり得るため、ＡＩアクセラレータの異なるレベルに格納されることがある。この理由から、高密度メモリおよび不揮発性抵抗メモリのうちの少なくとも一方は、演算ユニットの非常に近くにはないことがある。しかし、高密度メモリを不揮発性抵抗メモリと、同じ金属レベルで統合することにより、高密度メモリを演算ユニットに近づけることが望ましいことがある。高密度メモリを演算ユニットの近くに有することは、処理への近接性が増すために、ＡＩアクセラレータの処理速度を向上させ、エネルギー消費を減らし得る。
【0019】
本開示は、集積回路、システム、および、相変化メモリ（ＰＣＭ）と磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）とを、システム内の同じ金属レベルで（すなわち、同じ集積回路内に）統合する方法を提供する。集積回路は、様々な電子コンポーネントを単一のチップ上に含む。高密度メモリ（例えばＭＲＡＭ）と不揮発性抵抗メモリ（例えばＰＣＭ）の両方を１つの集積回路に含めることにより、両方のメモリがＡＩアクセラレータ内で同じチップにあり、同じ金属レベルにあるようになる。このようにして、チップ／集積回路が、ＡＩアクセラレータ内で演算ユニットおよび処理に近接して位置することができ、それが、次いでＡＩアクセラレータの処理速度を向上させ、エネルギー消費を低減し得る。
【0020】
ここで図１を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭとを同じ集積回路内に有する、例示的なＡＩアクセラレータ１００が描かれている。ＡＩアクセラレータ１００は集積回路１６０を含み、集積回路１６０は、バック・エンド・オブ・ライン（ＢＥＯＬ）相互接続１１０と、ＰＣＭ１２０と、ＭＲＡＭ１３０と、ミドル・オブ・ライン（ＭＯＬ）接点１４０または下部ＢＥＯＬ相互接続１４０あるいはその両方のいずれかとを有する。ＡＩアクセラレータ１００は、ＰＣＭ１２０をその不揮発性抵抗メモリとして使用してもよく、ＭＲＡＭ１３０をその高密度メモリとして使用してもよい。集積回路では、相互接続を使用して、集積回路（集積回路１６０など）の様々な要素を配線で接続する。したがって、ＢＥＯＬ相互接続１４０は、ＰＣＭ１２０とＭＲＡＭ１３０を接続してもよく、ＰＣＭ１２０とＭＲＡＭ１３０の両方を集積回路１６０内の配線により相互接続してもよい。ＭＯＬ接点は、トランジスタ（または集積回路内の他のフロント・エンド・オブ・ライン（ＦＥＯＬ）コンポーネント）をＢＥＯＬ相互接続によって接続してもよい。集積回路１６０の具体的詳細に応じて、モジュール１４０は、下部ＢＥＯＬ相互接続、ＭＯＬ接点、または下部ＢＥＯＬ相互接続とＭＯＬ接点両方の組合せであってもよい。
【0021】
ＡＩアクセラレータ１００内の集積回路１６０は、ＢＥＯＬ相互接続１１０、ＰＣＭ１２０、ＭＲＡＭ１３０、およびＭＯＬ／下部ＢＥＯＬ相互接続１４０を含む。集積回路１６０に加えて、ＡＩアクセラレータ１００は、集積回路１６０に近接接続されている論理モジュール１５０を含む。本明細書で使用される場合、用語「近接接続される（proximately connected）」は、２つのコンポーネント間の接続を、それらコンポーネントのうち１つの残りとの関係で表す。例えば、ＭＯＬ／下部ＢＥＯＬ相互接続１４０が、論理モジュール１５０に近接接続されていると表されてもよく、集積回路１６０全体が、論理モジュール１５０に近接接続されていると表されてもよいが、ＢＥＯＬ相互接続１１０は、両者を隔てている複数のコンポーネントがあるため、論理モジュール１５０に近接接続されていない可能性がある。
【0022】
ＰＣＭ１２０とＭＲＡＭ１３０が集積回路１６０内で同じレベルにある状態で、ＰＣＭ１２０およびＭＲＡＭ１３０は、論理モジュール１５０の近接に接続される（集積回路１６０は論理モジュール１５０のすぐ隣にある（すなわち近接接続されている）ため）。ＰＣＭ１２０とＭＲＡＭ１３０とは、必要な配線（すなわち、ＢＥＯＬ相互接続１４０）または他の接点（すなわち、ＭＯＬ１４０）によってのみ論理モジュール１５０から隔てられてもよい。いくつかの実施形態では、論理モジュール１５０は、ＡＩアクセラレータ１００内の演算ユニット（または演算ユニットのうちの少なくとも１つ）であってもよい。したがって、集積回路１６０を論理モジュール１５０に近接接続された状態にすることで、ＰＣＭ１２０とＭＲＡＭ１３０の両方がＡＩアクセラレータ１００内で演算ユニットの非常に近くに位置し、それが次いでＡＩアクセラレータ１００の処理速度を向上させ、エネルギー消費を低減し得る。
【0023】
図２を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第１の中間ステップ２００の概略図が描かれている。中間ステップ２００は、場合によっては、集積回路１１００（図１１）を形成する際の中間ステップであってもよい。中間ステップ２００は、デバイスの上に層間誘電体（ＩＬＤ：interlayer dielectric）を堆積することを含んでもよい。層間誘電体は、本明細書においてＩＬＤスタックと称することがある。具体的には、中間ステップ２００は、デバイス２０２の上にＩＬＤスタック２０４（ＰＣＭ領域２１０に対応）を堆積し、ＩＬＤスタック２５４（ＭＲＡＭ領域２５０に対応）をパターニングすることを含んでもよい。各ＩＬＤスタック（２０４および２５４）は、デバイス２０２を集積回路の残りのコンポーネント（図示せず）から保護し、集積回路の残りのコンポーネントをデバイス２０２から保護するために使用される、ｌｏｗ－ｋ誘電体であってもよい。いくつかの実施形態では、ＩＬＤスタック２０４および２５４は、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、または任意の他のｌｏｗ－ｋ誘電体材料からなってもよい。
【0024】
いくつかの実施形態では、デバイス２０２は、集積回路がその上に形成されるＡＩアクセラレータの残りのデバイス・コンポーネントに相当してもよい。デバイス２０２は、場合によっては複数の個別のＡＩアクセラレータ・コンポーネントであってもよく、または他の場合には１つの同じＡＩアクセラレータ・コンポーネントであってもよい。例えば、デバイス２０２は、論理モジュール１５０（図１）であってもよい。他の場合には、デバイス２０２は、ＡＩアクセラレータの中の何らかの他の演算ユニット（または複数の演算ユニット）であってもよい。
【0025】
図３を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第２の中間ステップ３００の概略図が描かれている。中間ステップ３００は、場合によっては、集積回路１１００（図１１）を形成する際の中間ステップであってもよい。ＩＬＤスタック２０４および２５４が形成されたら、デバイス２０２を集積回路の残りのコンポーネントに接続するために、下部電極２２０ａ、２２０ｂ、２６０ａ、および２６０ｂがＩＬＤスタック２０４および２５４の中に形成されてもよい（例えば図４～図１１に描かれるように）。下部電極２２０ａおよび２２０ｂは、まとめて下部電極２２０と参照されることがあり、下部電極２６０ａおよび２６０ｂは、まとめて下部電極２６０と参照されることがある。
【0026】
いくつかの実施形態では、中間ステップ３００は、ＩＬＤスタック２０４および２５４に開口またはビアをエッチングし、次いで、各開口に下部電極材料を堆積するメタライゼーション工程を行うことを含む。ＭＲＡＭ領域２５０の下部電極２６０は、場合によっては、ＰＣＭ領域２１０の下部電極２２０よりも大きい幅を有してもよい。いくつかの実施形態では、下部電極２２０および２６０は、銅、タングステン、窒化チタン（ＴｉＮ）等の１つまたは複数の金属材料からなる。
【0027】
図４を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第３の中間ステップ４００の概略図が描かれている。中間ステップ４００は、場合によっては、集積回路１１００（図１１）を形成する際の中間ステップであってもよい。中間ステップ４００は、最初に、ＭＲＡＭ領域２５０の下部電極２６０を凹化から保護するために下部電極２６０およびＭＲＡＭ領域２５０をマスクすることを含んでもよい。いくつかの実施形態では、図４に描かれるように、マスク材料は、有機プラナリゼーション層（ＯＰＬ：organic planarization layer）２６２であってもよいが、任意の適するマスク材料が使用されてもよい。ＭＲＡＭ領域２５０および下部電極２６０が（マスク材料を通じて）凹化から保護された状態になったら、中間ステップ４００は続いて下部電極を凹化してもよい。下部電極２６０はマスクされているので、下部電極２２０が凹化される唯一の下部電極である。いくつかの実施形態では、下部電極２２０は、反応性イオン・エッチング（ＲＩＥ）、または任意の他のエッチング法あるいはその両方を使用して凹化されてもよい。ＭＲＡＭ領域２５０をマスクし、下部電極２２０だけを凹化することにより、ＰＣＭ領域２１０（およびその結果得られるＰＣＭ）は、ＭＲＡＭ領域２５０の下部電極２６０と比較して低い高さの下部電極２２０を有する。より簡単に言うと、下部電極２２０は下部電極２６０よりも背が低い。これは、後の中間ステップ（本明細書にさらに述べられる）で下部電極２２０を保護するのを助ける。
【0028】
図５を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第４の中間ステップ５００の概略図が描かれている。中間ステップ５００は、場合によっては、集積回路１１００（図１１）を形成する際の中間ステップであってもよい。中間ステップ５００は、下部電極２２０の上に誘電体キャップ（２２２ａおよび２２２ｂ）を形成することを含む。誘電体キャップ２２２ａおよび２２２ｂは、まとめて誘電体キャップ２２２と参照されることがある。誘電体キャップ２２２を形成するために、誘電体材料を下部電極２２０の上に堆積させて、中間ステップ４００で下部電極２２０を凹化することによって作られた開口を埋めてもよい。場合によっては、誘電体キャップ２２２は、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、または任意の他の誘電体材料からなってもよい。
【0029】
中間ステップ５００は、ＯＰＬ２６２を除去することも含んでもよい。下部電極２２０のエッチングは中間ステップ４００で完了しているので、ＯＰＬ２６２は、ＭＲＡＭ部分２５０の下部電極２６０をマスクするためにはもう必要とされない可能性があり、下部電極２６０の上部部分が露出され得るように除去されてもよい。誘電体キャップ２２２の形成と、ＯＰＬ２６２の除去は、同時に行われる必要はない可能性があるが、両動作は中間ステップ５００の一部として行われてもよい。より簡単に言うと、ＯＰＬ２６２の除去と誘電体キャップ２２２の形成は両方とも、図４と図６との間で行われる。
【0030】
次いで図６を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第５の中間ステップ６００の概略図が描かれている。中間ステップ６００は、場合によっては、集積回路１１００（図１１）を形成する際の中間ステップであってもよい。中間ステップ６００は、ＭＲＡＭスタック２２５および２６５ならびにハード・マスク（ＨＭ）２２８および２６８を堆積することを含む。本明細書に述べられるように、ＭＲＡＭは、永久磁石板（本明細書では固定板と称される）および変化可能な磁化を有する板（本明細書では自由板と称される）、ならびに各自由板と各固定板とを隔てる絶縁体層を含む。これら板および絶縁体は、ＭＲＡＭスタック２２５および２６５を形成するように積層されてもよい。言い方を変えると、各ＭＲＡＭスタック２２５および２６５は、自由板、固定板の層、およびそれら２枚の板を隔てる絶縁体層を備える。例えば、ＭＲＡＭスタックは、自由板、絶縁体層、固定板、絶縁体層、自由板、絶縁体層、固定板、絶縁体層等を含み得る。ＭＲＡＭスタックは通例はＭＲＡＭの一部に過ぎないが、場合によっては、ＰＣＭ領域２１０とＭＲＡＭ領域２５０が同じ集積回路の一部であるので、ＭＲＡＭスタック（２２５および２６５）は、中間ステップ６００においてＰＣＭ領域２１０とＭＲＡＭ領域２５０の両方に堆積される。
【0031】
ＭＲＡＭスタック２２５および２６５がそれぞれＰＣＭ領域２１０およびＭＲＡＭ領域２５０に堆積されたら、中間ステップ６００は、ハード・マスク（ＨＭ）２２８および２６８を各領域（２１０および２５０）に堆積することも含んでもよい。ハード・マスクは、エッチング工程から材料を保護するために使用されてもよい。ＨＭの利益は本明細書にさらに述べられる。いくつかの実施形態では、ＨＭ２２８および２６８は、ケイ素（Ｓｉ）を含んでもよい。
【0032】
図７を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第６の中間ステップ７００の概略図が描かれている。中間ステップ７００は、場合によっては、集積回路１１００（図１１）を形成する際の中間ステップであってもよい。中間ステップ７００は、ＰＣＭ領域２１０およびＭＲＡＭ領域２５０をパターニングすることを含む。いくつかの実施形態では、パターニングは、イオン・ビーム・エッチなどのエッチングによって行われ、これは、イオン・ビーム・エッチが、ＨＭ２６８およびＭＲＡＭスタック２６５をエッチングして貫通するのに十分に強い高エネルギーのビームであるためである。例えば、イオン・ビーム・エッチ（または他の形態のエッチング）は、ＰＣＭ領域２１０全体をエッチングしてもよく、また、ＭＲＡＭスタック２６５ａおよび２６５ｂならびにＨＭ２６８ａおよび２６８ｂだけが、先に堆積されたＭＲＡＭスタック２６５およびＨＭ２６８から残るように、ＭＲＡＭ領域２５０をエッチングしてもよい。さらに、ＩＬＤスタック２０４とＩＬＤスタック２５４の両方が、パターニングを通じてわずかに凹化されてもよい。
【0033】
場合によっては、下部電極２２０または２６０あるいはその両方がイオン・ビーム・エッチによってエッチングされた場合、それがバック・スパッタリングを生じさせる可能性があり、金属の小さい破片がＰＣＭ領域２１０またはＭＲＡＭ領域２５０あるいはその両方の中に飛ぶ可能性がある。これは、ＰＣＭ領域２１０またはＭＲＡＭ領域２５０のいずれかあるいはその両方への損傷を引き起こし得る。場合によっては、金属がＭＲＡＭスタック２６５ａまたはＭＲＡＭスタック２６５ｂあるいはその両方の中に留まる可能性がある（それがＭＲＡＭスタック２６５ａまたは２６５ｂあるいはその両方の機能を損なう）ため、ＭＲＡＭ領域２５０がバック・スパッタリングによって無効にされる／破壊される可能性がある。したがって、（特にＰＣＭ領域２１０からの）バック・スパッタリングを防止するために、誘電体キャップ２２２が中間ステップ５００で堆積された。具体的には、中間ステップ４００では下部電極２２０を凹化しており、その結果、下部電極２２０は下部電極２６０よりも低い高さを有している。この高さは、中間ステップ７００で行われるエッチングよりも低くなるように、十分に低い必要があり得る。次いで、中間ステップ５００が、下部電極２２０の上に誘電体キャップ２２２を堆積した。これらの誘電体キャップは、中間ステップ７００の間に、凹化された下部電極２２０をエッチングおよびイオン・ビーム・エッチから保護し得る。このようにして、イオン・ビーム・エッチは、ＩＬＤスタック２０４および誘電体キャップ２２２（集積回路のＰＣＭ領域２１０部分にある）とだけ接触し得、バック・スパッタリングは発生しない可能性がある。
【0034】
集積回路のＭＲＡＭ領域２５０では、イオン・ビーム・エッチは、下部電極２６０の周囲をエッチングし、それらと接触しない可能性がある。これは、下部電極２６０への損傷ならびに下部電極２６０からのバック・スパッタリングを防止するのを助け得る。イオン・ビーム・エッチは、ＭＲＡＭスタック２６５ａおよび２６５ｂからの少量の金属と接触し得るが、ＭＲＡＭスタック２６５ａおよび２６５ｂは、自由板、固定板の層、および絶縁体層を含んでいるので、イオン・ビーム・エッチは、下部電極２６０よりもはるかに少ない量の金属と接触し得、この少量の金属からのバック・スパッタリングは、ＰＣＭ領域２１０またはＭＲＡＭ領域２５０あるいはその両方の中で損傷を引き起こすには十分でない可能性がある。
【0035】
次いで図８を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第７の中間ステップ８００の概略図が描かれている。中間ステップ８００は、場合によっては、集積回路１１００（図１１）を形成する際の中間ステップであってもよい。中間ステップ８００は、最初に、ＰＣＭ領域２１０とＭＲＡＭ領域２５０の両方の上に誘電体スペーサを堆積することを含んでもよい。この誘電体スペーサは、最終的に誘電体スペーサ２７０ａ、２７０ｂ、２７２ａおよび２７２ｂ（下記でさらに述べられる）になってもよく、ＭＲＡＭスタック２６５の側壁を、例えばその後の工程から保護するために使用されてもよい。例えば、スペーサは、ＭＲＡＭ領域２５０およびＭＲＡＭスタック２６５を、今後のエッチング、外部コンポーネントからの熱への曝露等から保護してもよい。堆積されたスペーサのうち余分な部分（すなわち、スペーサのうち、スペーサ２７０ａ、２７０ｂ、２７２ａ、および２７２ｂでない部分）は除去されてもよい。これは、堆積されたスペーサの水平方向部分すべてを除去してもよく、スペーサ２７０ａ、２７０ｂ、２７２ａ、および２７２ｂ（それぞれまとめてスペーサ２７０および２７２と参照される）だけを残してもよい。いくつかの実施形態では、余分なスペーサは、異方性スペーサＲＩＥによって除去されてもよい。
【0036】
余分なスペーサが除去されたら、ＩＬＤスタック２０４および２５４が凹化されてもよく、誘電体キャップ２２２が除去されてもよい。下部電極２２０は、もうイオン・ビーム・エッチングから保護される必要がない可能性があり、したがって、誘電体キャップ２２２はもう必要とされない可能性があり、除去されてもよい。場合によっては、ＩＬＤスタック２０４は、下部電極２２０と均一の高さになるように凹化されてもよい。さらに、ＩＬＤスタック２５４の部分（すなわち、ＭＲＡＭスタック２６５およびＨＭ２６８を支持していない部分）も、ＩＬＤスタック２０４と同じ高さまで凹化されてもよい。場合によっては、ＩＬＤスタック２０４および２５４の凹化および誘電体キャップ２２２の除去は、反応性イオン・エッチング（ＲＩＥ：reactive ion etching）を使用して行われてもよい。場合によっては、誘電体キャップ２２２は、オーバーエッチングによってエッチングされて除去されてもよい。
【0037】
図９を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第８の中間ステップ９００の概略図が描かれている。中間ステップ９００は、場合によっては、集積回路１１００（図１１）を形成する際の中間ステップであってもよい。中間ステップ９００は、ＧＳＴ２３０および２８０を堆積することを含んでもよい。ＧＳＴは、ゲルマニウム－アンチモン－テルル（またはＧｅ２Ｓｂ２Ｔｅ５、本明細書ではＧＳＴと称される）であり、これはＰＣＭで使用される例示的な相変化材料である。ＧＳＴは、結晶相から非晶相に、およびその反対に変化することができ、これはデータを記憶するためにＰＣＭにおいて非常に重要である。ＧＳＴ２３０および２８０が図９に描かれているが、ＧｅＴｅ／Ｓｂ２Ｔｅ３などの他の相変化材料または他の代替の材料がここで使用されてもよい。
【0038】
ＧＳＴ２３０および２８０はＰＣＭのみで使用される（したがって、集積回路のＰＣＭ領域２１０内でのみ必要とされる）が、ＰＣＭ２１０とＭＲＡＭ２５０は同じ集積回路の一部なので、ＧＳＴ（２３０および２８０）は、集積回路のＰＣＭ領域２１０とＭＲＡＭ領域２５０の両方に堆積され得る。これは、相変化材料をＰＣＭ領域２１０だけに堆積することが実現可能でない使用事例において有益であり得る。
【0039】
図１０を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第１の例示的な集積回路を形成する第９の中間ステップ１０００の概略図が描かれている。中間ステップ１０００は、場合によっては、集積回路１１００（図１１）を形成する際の中間ステップであってもよい。中間ステップ１０００は、集積回路のＭＲＡＭ領域２５０からＧＳＴ２８０を完全に除去すること、ならびに集積回路のＰＣＭ領域２１０上のＧＳＴ２３０をパターニングすることを含んでもよい。上記で述べたように、ＧＳＴは、ＰＣＭで使用されることがあるが、ＭＲＡＭでは使用されないことがある。したがって、ＧＳＴ２８０は、集積回路のＭＲＡＭ部分２５０では必要とされない。ＧＳＴ２８０を除去するために、ＧＳＴ２８０は、パターニングされる、またはエッチングされて除去される、あるいはその両方が行われてもよい。例えば、ＲＩＥを使用してＧＳＴ２８０を除去してもよい。スペーサ２７０および２７２は、ＭＲＡＭスタック２６５をエッチングから保護し得る。加えて、ＧＳＴ２３０は、ＧＳＴ２３０ａおよび２３０ｂ（下部電極２２０の上にあるＧＳＴの部分）だけが残るようにＧＳＴ２３０のいくつかの部分を除去するために、パターニングまたはエッチングされるかあるいはその両方が行われてもよい（例えばここでもＲＩＥにより）。
【0040】
中間ステップ１０００は、ＧＳＴ２３０ａおよび２３０ｂの上にハード・マスク（ＨＭ）２３５ａおよび２３５ｂを堆積することも含んでもよい。ＨＭ２３５ａおよび２３５ｂ（まとめてＨＭ２３５と参照される）は、場合によっては、ＨＭ２６８と同様または同じである、あるいはその両方であってもよい。いくつかの実施形態では、ＨＭ２３５ａおよび２３５ｂは、ＧＳＴ２３０ａおよび２３０ｂがエッチングされた後に、ＧＳＴ２３０ａおよび２３０ｂの上に堆積されてもよい。いくつかの実施形態では、ＨＭ２３５は、ＧＳＴ２３０の上に単一の層として堆積されてもよく（図９に描かれるように）、次いで、パターニングまたはエッチングされるかあるいはその両方が行われてもよく、同時にＧＳＴ２３０もエッチング／パターニングされている（例えば、ＨＭ２６８を伴う中間動作７００（図７）と同様）。
【0041】
図１１を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する形成された集積回路１１００の概略図が描かれている。集積回路１１００の形成を終了するために、上部電極が下部電極ごとに形成されてもよい。例えば、上部電極２４０ａは下部電極２２０ａに対応してもよく、上部電極２４０ｂは下部電極２２０ｂに対応してもよく、上部電極２９０ａは下部電極２６０ａに対応してもよく、上部電極２９０ｂは下部電極２６０ｂに対応してもよい。場合によっては、電流が、各下部電極（２２０ａ、２２０ｂ、２６０ａ、および２６０ｂ）とそれに対応する上部電極（２４０ａ、２４０ｂ、２９０ａ、および２９０ｂ）との間に伝達されてもよく、熱を発生させてもよい。
【0042】
集積回路１１００のＰＣＭ部分２１０では、下部電極２２０と上部電極２４０との間に伝達される電流が、熱を発生させてもよく、どのようにデータがＰＣＭに記憶され、どのようにＰＣＭが動作するかに相当する、ＧＳＴ２３０の相を変化させてもよい。
【0043】
集積回路１１００のＭＲＡＭ部分２５０では、下部電極２６０と上部電極２９０との間に伝達される電流は、ＭＲＡＭスタック２６５を通って伝わる。本明細書に述べられるように、各ＭＲＡＭスタックは、自由板（変化可能な磁化を有する板）と固定板（永久磁石のある板）の層を含み、各層が薄い絶縁体層によって隔てられている。ＭＲＡＭスタック２６５を通って伝わる電流は、自由板と固定板との間に電子トンネル効果を形成し、自由板の方向が変更されることで、下部電極２６０と上部電極２９０の間の電子トンネル効果および電流伝達の量を変えることができる。変化する量の電子トンネル効果と電流伝達を通じて、データがＭＲＡＭ２５０に記憶され得る（そしてＭＲＡＭ２５０が動作し得る）（上記でさらに述べられている）。
【0044】
集積回路１１００を完全に形成するために、誘電体２４５および２９５が、それぞれＰＣＭ２１０およびＭＲＡＭ２５０に対応して堆積されてもよい。いくつかの実施形態では、誘電体２４５および２９５が形成され、次いで、誘電体２４５および２９５が形成された後に、上部電極２４０がパターニングおよびメタライゼーションによって形成される。いくつかの実施形態では、誘電体２４５および２９５は層間誘電体（ＩＬＤ）である。誘電体２４５および２９５は、上部電極２４０および２９０からの電流および熱が、集積回路１１００の他のコンポーネントまたはＡＩアクセラレータの他のエリア（図示せず）あるいはその両方に伝達するのを防ぐ電気絶縁体の役割を果たしてもよい。
【0045】
集積回路１１００は、ＰＣＭ２１０とＭＲＡＭ２５０の両方が同じ集積回路１１００の中に（および集積回路１１００内で同じレベルに）ある、集積回路の断面図を与え得る。いくつかの実施形態では、集積回路１１００は集積回路１６０（図１）に対応し、ＰＣＭ２１０はＰＣＭ１２０（図１）に対応し、ＭＲＡＭ２５０はＭＲＡＭ１３０（図１）に対応する。ＰＣＭ２１０とＭＲＡＭ２５０を同じレベル内および同じ集積回路内に有することは、ＰＣＭ２１０とＭＲＡＭ２５０の両方がいずれの演算ユニット（ＡＩアクセラレータ（ＡＩアクセラレータ１００（図１）など）内の論理モジュール１５０（図１）など）に対しても近接性を有することを可能にし得る。
【0046】
集積回路１１００は、２つの下部電極２２０、２つのＧＳＴ２３０、２つのＨＭ２３５、および２つの上部電極２４０のあるＰＣＭ２１０を描いているが、任意の数の下部電極２２０、ＧＳＴ２３０、ＨＭ２３５、および上部電極２４０がＰＣＭ２１０に含まれてもよい。同様に、ＭＲＡＭ２５０は、２つの下部電極２６０、２つのＭＲＡＭスタック２６５、２つのＨＭ２６８、および２つの上部電極２９０を有するものと描かれているが、ＭＲＡＭ２５０は、任意の数の下部電極２６０、ＭＲＡＭスタック２６５、ＨＭ２６８、および上部電極２９０を含んでもよい。
【0047】
次いで図１２を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第２の例示的な集積回路を形成する中間ステップ１２００が描かれている。中間ステップ１２００および１３００（図１３）は、集積回路を形成する代替の方法であってもよく、集積回路１５００（図１５）は、ＰＣＭとＭＲＡＭが集積回路内の同じレベルにある集積回路の代替実施形態であってもよい。中間ステップ１２００は、場合によっては、集積回路１５００を形成する際の中間ステップであってもよい。いくつかの実施形態では、集積回路１５００を形成する際の第１および第２の中間ステップは、第１の中間ステップ２００（図２）および第２の中間ステップ３００（図３）と同じであってもよく、第３の中間ステップ１２００が第２の中間ステップ３００の後に続いてもよい。
【0048】
中間ステップ１２００では、ＩＬＤスタック１２０４および１２５４がデバイス１２０２の上に堆積され（中間動作２００（図２）と同じ／同様の方法で）、下部電極１２２０ａ、１２２０ｂ、１２６０ａ、および１２６０ｂが形成される（中間動作３００（図３）と同じ／同様の方法で）と、ＩＬＤスタック１２０４および１２５４が凹化されてもよい。これは、ＯＰＬ２６２（図４）などのマスク動作の一部の必要をなくし得、それが、集積回路を形成するための費用および材料を低減する助けとなり得る。いくつかの実施形態では、ＩＬＤスタック１２０４および１２５４は、エッチング（ＲＩＥなど）を介して縮小されてもよい。
【0049】
図１３を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第２の例示的な集積回路を形成する中間ステップ１３００が描かれている。中間ステップ１３００は、場合によっては、集積回路１５００を形成する際の中間ステップであってもよい。中間ステップ１３００は、下部電極１２２０および１２６０のいくつかの部分を除去することを含んでもよい。下部電極１２２０は、それらがＩＬＤスタック１２０４と一直線になるようにエッチングされてもよい。しかし、集積回路のＭＲＡＭ部分１２５０では、下部電極１２６０の一部は、ＩＬＤスタック１２５４の上に露出したままである必要があり得る。したがって、下部電極１２６０は、下部電極１２６０のうちＩＬＤスタック１２５４よりも上にある部分が、下部電極１２６０のうち露出していない部分よりも小さい幅になるように、エッチングされてもよい。いくつかの実施形態では、下部電極１２２０および１２５０のエッチングは、等方性エッチングを使用して実行されてもよい。
【0050】
ＭＲＡＭスタック（ＭＲＡＭスタック１２６５（図１５）など）の堆積の前に下部電極１２２０および１２５０を凹化することにより、バック・スパッタリングがＰＣＭ１２１０またはＭＲＡＭ１２５０あるいはその両方への損傷を引き起こす最小のリスクからゼロのリスクとなり得る。前の実施形態（図７など）においてバック・スパッタリングによって引き起こされる損傷の主要なリスクは、下部電極が、ＭＲＡＭスタックが堆積された後にエッチングされた場合に、下部電極からの金属が飛んでＭＲＡＭスタックに当たり、損傷を引き起こし、恐らくはＭＲＡＭスタックの動作性を損ない得るというものであった。しかし、中間動作１３００では、下部電極１２２０および１２６０に対して行われるエッチングは、ＭＲＡＭスタックの堆積よりも前に行われ、したがって、バック・スパッタリングによって損傷を与えるＭＲＡＭスタックが存在しない。下部電極１２２０および１２６０をエッチングすることによって引き起こされるバック・スパッタリングは、他の下部電極（１２２０もしくは１２６０あるいはその両方）またはＩＬＤスタック１２０４もしくは１２５４あるいはその両方のいずれかに当たる可能性があるが、これはＰＣＭ１２１０またはＭＲＡＭ１２５０あるいはその両方に対する損傷は引き起こさない可能性がある。
【0051】
図１４を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する第２の例示的な集積回路を形成する別の中間ステップが描かれている。中間ステップ１４００は、場合によっては、集積回路１５００を形成する際の中間ステップであってもよい。中間ステップ１４００は、ＩＬＤスタックの追加的な層をＰＣＭ領域１２１０とＭＲＡＭ領域１２５０の両方の上に堆積することを含んでもよい。これは、それぞれＩＬＤスタック１２０４ｂおよびＩＬＤスタック１２５４ｂとして描かれている。図１４では、ＩＬＤスタックのうち前に堆積された部分（図１２で説明された）が、ＩＬＤスタック１２０４ａおよび１２５４ａとして描かれている。図１４は、ＩＬＤスタック１２０４ａおよび１２０４ｂを別々の層として描き、ＩＬＤスタック１２５４ａおよび１２５４ｂを別々の層として描いているが、これらのスタックは、同じ材料からなってもよく、単一のＩＬＤスタック１２０４および単一のＩＬＤスタック１２５４として共に統合されてもよい。層は、図１４において、どのようにそれらの層が堆積されるのかを実証するのを助けるために別々に描かれている。
【0052】
下部電極が１２２０および１２６０が凹化されてエッチングされ、ＩＬＤスタック１２０４および１２５４の追加部分が堆積されたら、集積回路１５００（図１５）は、中間ステップ６００～１０００（図６～図１０）で述べられたのと同じまたは同様のあるいはその両方の方法を使用して形成を終了してもよい。例えば、ＩＬＤスタック１２０４および１２５４は、中間ステップ７００（図７）と同様に、（例えば、イオン・ビーム・エッチにより）パターニングされ、凹化されてもよい。しかし、集積回路１５００（図１５）では、下部電極１２２０がすでに凹化されており、イオン・ビーム・エッチの間にバック・スパッタリングを引き起こす危険性がない可能性があるため、下部電極１２２０は、（例えば誘電体キャップ２２２（図７）で）キャップされる必要がない可能性がある。
【0053】
次いで図１５を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する形成された集積回路１５００の概略図が描かれている。集積回路１１００（図１１）と同様に、集積回路１５００は、ＰＣＭ１２１０およびＭＲＡＭ１２５０を同じ集積回路１５００の中に（および集積回路１５００内の同じレベルに）含む。集積回路１５００のＰＣＭ部分１２１０は、ＩＬＤスタック１２０４、下部電極１２２０、ＧＳＴ１２３０ａおよび１２３０ｂ、ＨＭ１２３５ａおよび１２３５ｂ、上部電極１２４０ａおよび１２４０ｂ、ならびに誘電体１２４０を含む。集積回路１５００のＭＲＡＭ部分１２５０は、ＩＬＤスタック１２５４、下部電極１２６０、ＭＲＡＭスタック１２６５ａおよび１２６５ｂ、スペーサ１２７０ａ、１２７０ｂ、１２７２ａ、および１２７２ｂ、ＨＭ１２６８ａおよび１２６８ｂ、上部電極１２９０ａおよび１２９０ｂ、ならびに誘電体１２９５を含む。集積回路１５００のコンポーネントは、集積回路１１００（図１１）のコンポーネントと同様または同じあるいはその両方であってもよく、同様のまたは同じあるいはその両方である機能を有してもよい。
【0054】
図１６を参照すると、いくつかの実施形態による、ＰＣＭとＭＲＡＭの両方を有する集積回路（集積回路１１００（図１１）または集積回路１５００（図１５）など）を形成する方法１６００が描かれている。図１６は動作をある順番で描いているが、これらの動作は、代替の順番で実行されてもよく、または同時に／ほぼ同時に実行されてもよく、あるいはその両方であってもよい。
【0055】
方法１６００は、誘電体層を堆積する動作１６１０を含む。いくつかの実施形態では、誘電体層は、ＩＬＤスタックであってもよい。動作１６１０は、場合によっては、中間ステップ２００（図２）に対応してもよい。
【0056】
方法１６００はまた、誘電体層の第１の部分に１つまたは複数の下部電極を形成し、誘電体層の第２の部分の上に下部電極を形成する動作１６１５を含む。１つまたは複数の下部電極を形成することは、少なくとも誘電体層の第１の部分に第１の開口および誘電体層の第２の部分に第２の開口をパターニングすることを含んでもよい。各開口は、次いで、メタライゼーション工程を通じて金属で充填されてもよく、したがって各開口内に下部電極を形成する。誘電体層の第１の部分は、集積回路のＰＣＭ部分と一致してもよく、誘電体層の第２の部分は、集積回路のＭＲＡＭ部分と一致してもよい。集積回路の各部分（ＰＣＭおよびＭＲＡＭ）は、少なくとも１つの下部電極を含んでもよい。集積回路のＰＣＭ領域内の下部電極（１つまたは複数）は、ＰＣＭ下部電極（１つまたは複数）と称されることがあり、集積回路のＭＲＡＭ領域内の下部電極（１つまたは複数）は、ＭＲＡＭ下部電極（１つまたは複数）と称されることがある。いくつかの実施形態では、動作１６１５は、中間ステップ３００（図３）に対応してもよい。
【0057】
方法１６００は、ＰＣＭ下部電極（１つまたは複数）を凹化する動作１６２０を含む。凹化されたＰＣＭ下部電極（１つまたは複数）は、ＭＲＡＭ下部電極（１つまたは複数）よりも低い高さを有してもよい。これは、エッチングされている間のＰＣＭ下部電極（１つまたは複数）からのバック・スパッタリングを防止する助けとなり得る。いくつかの実施形態では、ＰＣＭ下部電極（１つまたは複数）は、中間ステップ４００（図４）と同様に凹化されてもよく、ＭＲＡＭ下部電極をエッチング／凹化から保護するために、マスク（ＯＰＬ２６２など）がＭＲＡＭ下部電極（１つまたは複数）の上に設置されてもよい。マスクは、ＰＣＭ下部電極（１つまたは複数）が凹化された後に除去されてもよい。場合によっては、例えば集積回路１１００（図１１）を形成するとき、凹化されたＰＣＭ下部電極（１つまたは複数）は誘電体でキャップされてもよい。誘電体キャップは、凹化されたＰＣＭ下部電極を今後のエッチングから保護し得、バック・スパッタリングを防止し得る。
【0058】
いくつかの実施形態では、ＰＣＭ下部電極（１つまたは複数）は、中間ステップ１３００（図１３）と同様に凹化されてもよい。場合によっては、誘電体層（１つまたは複数）（ＩＬＤ層１２０４および１２５４（図１３）など）は、エッチングの前に凹化されてもよく、その後、ＰＣＭ下部電極（１つまたは複数）とＭＲＡＭ下部電極（１つまたは複数）の両方が（例えば同時に）凹化されてもよい。
【0059】
方法１６００は、ＭＲＡＭ下部電極上にＭＲＡＭスタックを形成する動作１６２５を含む。本明細書に述べられるように、ＭＲＡＭスタックは、自由板と固定板の複数の層を含んでもよく、各板が薄い絶縁体層によって隔てられている。場合によっては、ＭＲＡＭスタックは、ＭＲＡＭ下部電極（１つまたは複数）の上だけに堆積されて（例えばそれに近接接続されて）よい。場合によっては、中間動作６００（図６）において述べたように、ＭＲＡＭスタックは、ＭＲＡＭ電極（１つまたは複数）とＰＣＭ電極（１つまたは複数）の両方の上に堆積されるが、後にＰＣＭ電極（１つまたは複数）から除去されてもよい。場合によっては、ハード・マスクがＭＲＡＭスタックの上に堆積される（動作６００（図６）と同様）。ハード・マスクは、場合によっては、ＭＲＡＭとＰＣＭの両方に堆積されてもよい。いくつかの実施形態では、ＭＲＡＭスタックを形成することは、ＭＲＡＭスタックを堆積し、パターニングして、ＭＲＡＭ下部電極の上にＭＲＡＭピラーを形成することを含んでもよい。ＭＲＡＭスタックおよびＭＲＡＭハード・マスクは、本明細書に述べられるように、集積回路のＰＣＭ部分から除去されてもよい。これは、場合によっては、ＰＣＭ下部電極（１つまたは複数）の上にまだ誘電体キャップがある間に行われてもよい。
【0060】
方法１６００は、ＭＲＡＭスタックの露出側部にＭＲＡＭスペーサを堆積する動作１６３０を含む。スペーサは、ＭＲＡＭスタックを損傷または露出あるいはその両方から保護するのを助け得る。いくつかの実施形態では、スペーサは、中間ステップ８００（図８）において述べたように堆積されてもよい。場合によっては、これらのスペーサは、ＭＲＡＭスタックをその後の工程から保護するために、ＭＲＡＭスタックが堆積された後に非常に迅速に堆積されてもよい。
【0061】
方法１６００は、ＰＣＭ下部電極上に相変化材料を堆積する動作１６３５を含む。場合によっては、相変化材料（ＧＳＴなど）は、ＰＣＭ下部電極（１つまたは複数）の上だけに堆積されて（例えばそれに近接接続されて）よい。場合によっては、中間動作９００（図９）において述べたように、相変化材料は、集積回路のＰＣＭ下部電極（１つまたは複数）とＭＲＡＭ部分の両方に堆積されてもよいが、後に集積回路のＭＲＡＭ部分から除去されてもよい。いくつかの実施形態では、相変化材料は、ＰＣＭ領域とＭＲＡＭ領域の両方に堆積されてもよく、その後、ＰＣＭ領域ではパターニングされ、ＭＲＡＭ領域では完全に除去されてもよい。この結果、ＰＣＭ領域ではトリミングされた相変化材料となり、ＭＲＡＭ領域には相変化材料が存在しなくなり得る。いくつかの実施形態では、ハード・マスクが相変化材料の上に堆積される（すなわち、それに近接接続される）。これは、相変化材料のいくつかの部分のパターニングおよび除去の前に行われてもよい。これらの場合、ハード・マスクは、相変化材料と共にＭＲＡＭ部分から除去されてもよく、ＰＣＭピラーを形成するために（ＰＣＭ部分の）相変化材料と共にパターニングされてもよい。
【0062】
方法１６００は、相変化材料上およびＭＲＡＭスタック上に上部電極を形成する動作１６４０を含む。相変化材料の上の上部電極（１つまたは複数）は、ＰＣＭ上部電極と称されることがあり、ＭＲＡＭスタックの上の上部電極は、ＭＲＡＭ上部電極と称されることがある。ＰＣＭ上部電極は相変化材料に近接接続されてもよく、ＭＲＡＭ上部電極はＭＲＡＭスタックに近接接続されてもよい。
【0063】
本発明は、任意の可能な技術的詳細の統合レベルにあるシステム、方法等であってもよい。図のフローチャートおよびブロック図は、本発明のいくつかの実施形態による、システム、方法、およびコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能、および動作を例示する。これに関して、フローチャートまたはブロック図内の各ブロックは、モジュール、セグメント、または命令の一部を表し得、それは、指定される論理機能（１つまたは複数）を実施するための１つまたは複数の実行可能命令を含む。一部の代替実装形態では、ブロックに記される機能は、図に記される順序から外れて行われてもよい。例えば、連続して示される２つのブロックが、実際には実質的に同時に実行されてもよく、またはそれらブロックは、時に、関与する機能に応じて逆の順序で実行されてもよい。また、ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方の中のブロックの組合せは、指定される機能を行うか、または特殊目的ハードウェアとコンピュータ命令との組合せを動作させるもしくは実施する、特殊目的のハードウェア・ベース・システムによって実施され得ることに気づかれよう。
【0064】
本開示の様々な実施形態の説明は、例示の目的で提示されたが、網羅的である、または開示される実施形態に制限されることは意図されない。記載された実施形態の範囲および思想から逸脱することなく、多くの変更および変形が当業者に明らかとなろう。本明細書で使用される用語は、実施形態の原理、実際的な応用、もしくは市場に見られる技術に対する技術的向上を最も良く説明するために、または当業者が本明細書に開示される実施形態を理解できるようにするために選択されたものである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【国際調査報告】