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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-01-24
(54)【発明の名称】集積回路内のディフュージョンブレイクにおける配線
(51)【国際特許分類】
H10D 89/10 20250101AFI20250117BHJP
【ＦＩ】
H01L21/82 B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024541618
(86)(22)【出願日】2023-01-12
(85)【翻訳文提出日】2024-07-10
(86)【国際出願番号】 US2023010685
(87)【国際公開番号】W WO2023137112
(87)【国際公開日】2023-07-20
(31)【優先権主張番号】17/647,938
(32)【優先日】2022-01-13
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】000219967
【氏名又は名称】東京エレクトロン株式会社
(71)【出願人】
【識別番号】514028776
【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド
(74)【代理人】
【識別番号】110004381
【氏名又は名称】弁理士法人ＩＴＯＨ
(72)【発明者】
【氏名】リーブマン，ラーズ
(72)【発明者】
【氏名】スミス，ジェフリー
(72)【発明者】
【氏名】チャネモウゲーム，ダニエル
(72)【発明者】
【氏名】ガトウィン，ポール
【テーマコード（参考）】
5F064
【Ｆターム（参考）】
5F064AA04
5F064EE32
5F064EE33
5F064EE34
5F064EE35
5F064EE56
(57)【要約】
半導体デバイスは、基板内に配設される第１の３次元（３Ｄ）トランジスタと、第１の３Ｄトランジスタと平行に配向される第２の３Ｄトランジスタとを含み、第１の３Ｄトランジスタ及び第２の３Ｄトランジスタは複数のトランジスタのサブセットである。デバイスは、第２の３Ｄトランジスタを第１の３Ｄトランジスタから横方向に分離する領域内に配設されるディフュージョンブレイクトレンチを含み、ディフュージョンブレイクトレンチは横方向に沿って延在する長さを有する。デバイスは、ディフュージョンブレイクトレンチを充填するディフュージョンブレイクワイヤを含み、ディフュージョンブレイクワイヤは、垂直方向に沿った高さを有し、複数のトランジスタのゲートは、ディフュージョンブレイクワイヤとは異なる導電性材料から作製される。
【特許請求の範囲】
【請求項1】
半導体デバイスであって、基板内に配設される第１の３次元（３Ｄ）トランジスタ及び前記第１の３Ｄトランジスタと平行に配向される第２の３Ｄトランジスタであって、前記第１の３Ｄトランジスタ及び前記第２の３Ｄトランジスタは複数のトランジスタのサブセットである、第１の３Ｄトランジスタ及び第２の３Ｄトランジスタと、
前記第２の３Ｄトランジスタを前記第１の３Ｄトランジスタから横方向に分離する領域内に配設されるディフュージョンブレイクトレンチであって、横方向に沿って延在する長さを有する、ディフュージョンブレイクトレンチと、
前記ディフュージョンブレイクトレンチを充填するディフュージョンブレイクワイヤであって、前記ディフュージョンブレイクワイヤは、垂直方向に沿った高さを有し、前記複数のトランジスタのゲートは、前記ディフュージョンブレイクワイヤとは異なる導電性材料から作製される、ディフュージョンブレイクワイヤと、を備える、半導体デバイス。
【請求項2】
前記第１の３Ｄトランジスタは、第１のナノワイヤトランジスタ（ＮＷＴ）を備え、前記第２の３Ｄトランジスタは、基板内に配設される前記第１のＮＷＴと平行に配向される第２のＮＷＴを備え、前記第１のＮＷＴ及び前記第２のＮＷＴは、垂直方向に沿って積層される複数のナノワイヤを備える、請求項１に記載の半導体デバイス。
【請求項3】
前記第１の３Ｄトランジスタは、第１のナノシートトランジスタ（ＮＴ）を備え、前記第２の３Ｄトランジスタは、基板内に配設される前記第１のＮＴと平行に配向される第２のＮＴを備え、前記第１のＮＴ及び前記第２のＮＴは、垂直方向に沿って積層される複数のナノシートを備える、請求項１に記載の半導体デバイス。
【請求項4】
前記第１の３Ｄトランジスタは、第１の相補型電界効果トランジスタ（ＣＦＥＴ）を備え、前記第２の３Ｄトランジスタは、基板内に配設される前記第１のＣＦＥＴと平行に配向される第２のＣＦＥＴを備え、前記第１のＣＦＥＴは前記第１のＮＴを備え、前記第２のＣＦＥＴは前記第２のＮＴを備える、請求項３に記載の半導体デバイス。
【請求項5】
前記ディフュージョンブレイクワイヤは、絶縁外側ライナと、
前記絶縁外側ライナによって前記第１の３Ｄトランジスタ及び前記第２の３Ｄトランジスタから電気的に絶縁される導電性コアと、を備える、請求項１に記載の半導体デバイス。
【請求項6】
前記ディフュージョンブレイクワイヤは、絶縁外側ライナと、
前記絶縁外側ライナによって前記第１の３Ｄトランジスタ及び前記第２の３Ｄトランジスタから電気的に絶縁される第１の導電性コアと、
前記絶縁外側ライナによって前記第１の３Ｄトランジスタから電気的に絶縁される第２の導電性コアと、
前記第１の導電性コアと前記第２の導電性コアとの間の絶縁層であって、前記第１の導電性コアを前記第２の導電性コアから電気的に絶縁する、絶縁層と、を備える、請求項１に記載の半導体デバイス。
【請求項7】
半導体デバイスを形成する方法であって、第１の領域内に第１の３次元（３Ｄ）トランジスタを形成し、第２の領域内に前記第１の３Ｄトランジスタと平行に配向される第２の３Ｄトランジスタを形成することと、
前記第２の３Ｄトランジスタと前記第１の３Ｄトランジスタとの間にディフュージョンブレイクトレンチを形成することであって、前記ディフュージョンブレイクトレンチは第１の横方向に沿って延在する、ことと、
前記ディフュージョンブレイクトレンチを充填することによってディフュージョンブレイクワイヤを形成することであって、前記ディフュージョンブレイクワイヤは垂直方向に沿った高さを有し、前記ディフュージョンブレイクトレンチを充填することは、導電性コアを形成することを含み、前記第１及び前記第２の３Ｄトランジスタのゲートは、前記ディフュージョンブレイクワイヤとは異なる導電性材料から作製される、ことと、を含む、方法。
【請求項8】
前記第１の３Ｄトランジスタは、第１のナノワイヤトランジスタ（ＮＷＴ）を備え、前記第２の３Ｄトランジスタは、基板内に配設される前記第１のＮＷＴと平行に配向される第２のＮＷＴを備え、前記第１のＮＷＴ及び前記第２のＮＷＴは、垂直方向に沿って積層される複数のナノワイヤを備える、請求項７に記載の方法。
【請求項9】
前記ディフュージョンブレイクトレンチを充填することは、絶縁層によって前記導電性コアから分離される更なる導電性コアを形成することを更に含む、請求項７に記載の方法。
【請求項10】
前記第１の３Ｄトランジスタは、第１のナノシートトランジスタ（ＮＴ）を備え、前記第２の３Ｄトランジスタは、基板内に配設される前記第１のＮＴと平行に配向される第２のＮＴを備え、前記第１のＮＴ及び前記第２のＮＴは、垂直方向に沿って積層されるナノシートのスタックを備える、請求項７に記載の方法。
【請求項11】
前記第１の３Ｄトランジスタは、第１の相補型電界効果トランジスタ（ＣＦＥＴ）を備え、前記第２の３Ｄトランジスタは、基板内に配設される前記第１のＣＦＥＴと平行に配向される第２のＣＦＥＴを備え、前記第１のＣＦＥＴは前記第１のＮＴを備え、前記第２のＣＦＥＴは前記第２のＮＴを備える、請求項１０に記載の方法。
【請求項12】
前記ディフュージョンブレイクトレンチを形成することは、前記基板の上にＮＴダミー構造を形成することであって、前記ＮＴダミー構造は、前記ナノシートのスタックの一部分を取り囲む犠牲ＮＴゲート構造を備える、ことと、
前記犠牲ＮＴゲート構造をエッチングして、前記ナノシートのスタックの一部分を曝露させることと、
前記ナノシートのスタックの曝露部分をエッチングすることと、を含む、請求項１０に記載の方法。
【請求項13】
前記導電性コアに物理的に接続される垂直ピラーを形成し、前記垂直ピラーを前記ディフュージョンブレイクワイヤの上の配線レベルに結合することを更に含む、請求項１０に記載の方法。
【請求項14】
前記第１のＮＴのＳ／Ｄ領域に接続されるＳ／Ｄ相互接続ラインに前記導電性コアを物理的に接続するワイヤブリッジを形成することを更に含む、請求項１０に記載の方法。
【請求項15】
半導体デバイスであって、基板内に配設される第１の３次元（３Ｄ）トランジスタと、
前記基板内に配設される第１の回路部品と、
第１の横方向に沿って延在する長さを有するディフュージョンブレイクトレンチと、
前記ディフュージョンブレイクトレンチ内に配設されるディフュージョンブレイクワイヤであって、
絶縁外側ライナと、
前記第１の３Ｄトランジスタの電極及び前記第１の回路部品の電極に電気的に結合される第１の導電性コアと、を備えるディフュージョンブレイクワイヤと、を備える、半導体デバイス。
【請求項16】
前記第１の３Ｄトランジスタは、第１のナノワイヤトランジスタ（ＮＷＴ）を備え、第２の３Ｄトランジスタは、基板内に配設される前記第１のＮＷＴと平行に配向される第２のＮＷＴを備え、前記第１のＮＷＴ及び前記第２のＮＷＴは、垂直方向に沿って積層される複数のナノワイヤを備える、請求項１５に記載の半導体デバイス。
【請求項17】
前記第１の導電性コアは、垂直に導電する第１のピラーに物理的に接続され、前記第１のピラーは、前記ディフュージョンブレイクワイヤの上の配線レベルに接続される、請求項１５に記載の半導体デバイス。
【請求項18】
前記第１の３Ｄトランジスタは、第１のナノシートトランジスタ（ＮＴ）を備え、第２の３Ｄトランジスタは、基板内に配設される前記第１のＮＴと平行に配向される第２のＮＴを備え、前記第１のＮＴ及び前記第２のＮＴは、垂直方向に沿って積層される複数のナノシートを備える、請求項１５に記載の半導体デバイス。
【請求項19】
前記第１の３Ｄトランジスタは、第１の相補型電界効果トランジスタ（ＣＦＥＴ）を備え、前記第２の３Ｄトランジスタは、基板内に配設される前記第１のＣＦＥＴと平行に配向される第２のＣＦＥＴを備え、前記第１のＣＦＥＴは前記第１のＮＴを備え、前記第２のＣＦＥＴは前記第２のＮＴを備える、請求項１８に記載の半導体デバイス。
【請求項20】
前記第１のＣＦＥＴは、第１のＳ／Ｄ相互接続ラインに接続される第１のＳ／Ｄ領域を備える第１のゲートオールアラウンド電界効果トランジスタ（ＧＡＡＦＥＴ）と、第２のＳ／Ｄ相互接続ラインに接続される第２のＳ／Ｄ領域を備える第２のＧＡＡＦＥＴとの垂直スタックを備える、請求項１９に記載の半導体デバイス。【発明の詳細な説明】
【技術分野】
【0001】
関連出願
本願は、２０２２年１月１３日出願の、「ＷＩＲＩＮＧ ＩＮ ＤＩＦＦＵＳＩＯＮ ＢＲＥＡＫＳ ＩＮ ＡＮ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ」と題する米国非仮特許出願第１７／６４７，９３８号明細書に対する優先権を主張し、その開示の全てを引用して本明細書中に明示的に組み込む。
本願は、２０２２年１月１３日出願の、「ＷＩＲＩＮＧ ＩＮ ＤＩＦＦＵＳＩＯＮ ＢＲＥＡＫＳ ＩＮ ＡＮ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ」と題する米国非仮特許出願第１７／６４７，９３８号明細書に対する優先権を主張し、その開示の全てを引用して本明細書中に明示的に組み込む。
【0002】
技術分野
本発明は、一般に、集積回路に関し、特定の実施形態において、集積回路内のディフュージョンブレイクにおける配線に関する。
本発明は、一般に、集積回路に関し、特定の実施形態において、集積回路内のディフュージョンブレイクにおける配線に関する。
【背景技術】
【0003】
一般に、集積回路（ＩＣ）は、基板の上方に誘電体、金属、及び半導体の層を順次堆積及びパターニングして、モノリシック構造体内に金属線及びビアによって接続される電子コンポーネントのネットワークを形成することによって製造される。従来、マルチパターニング及び極端紫外線（ＥＵＶ）リソグラフィ等のフォトリソグラフィにおける革新により、新しい技術ノード毎にフィーチャサイズを縮小することを可能にし、ＩＣのコストを低減し、機能を増加させるよう実装密度がほぼ２倍になった。寸法スケーリングに伴う電界の増加により、スイッチング速度、漏れ電力、及び信頼性の制約内において電界効果トランジスタ（ＦＥＴ）を小型化することは困難である。最近では、価値ある電力－性能－面積－コスト（ＰＰＡＣ）向上を達成することは、３次元（３Ｄ）ＦＥＴ構造の使用を伴う。３Ｄ ＦＥＴ構造は、ＦｉｎＦＥＴから、ゲートオールアラウンドＦＥＴ（ＧＡＡＦＥＴ）へ、そして相補型ＦＥＴ（ＣＦＥＴ）へと進化してきており、ＣＦＥＴは、例えばｎ型ＦＥＴの上にｐ型ＦＥＴを垂直に積層した１対のＦＥＴである。ＦｉｎＦＥＴは、垂直に突出する薄いフィン形状の半導体チャネルを取り囲む層状の高誘電率金属ゲート（ＨＫＭＧ）を有する一方で、ＧＡＡＦＥＴ構造は、垂直に隣接するナノシート間の空間を充填し、スタックの２つの垂直側面に沿って接続するよう取り囲む共有ＨＫＭＧゲートを有する薄い半導体ナノシート又はナノワイヤの垂直スタックである。ＣＦＥＴの３Ｄアーキテクチャは、２つのトランジスタを垂直に積み重ねることによって、デバイスフットプリントを更に低減する。しかし、その成果を十分に発揮するため、３Ｄデバイスを効率的に配線する革新が必要とされる。
【発明の概要】
【0004】
半導体デバイスは、基板内に配設される第１の３次元（３Ｄ）トランジスタと、第１の３Ｄトランジスタと平行に配向される第２の３Ｄトランジスタと、を含み、第１の３Ｄトランジスタ及び第２の３Ｄトランジスタは複数のトランジスタのサブセットである。本デバイスは、第２の３Ｄトランジスタを第１の３Ｄトランジスタから横方向に分離する領域内に配設されるディフュージョンブレイクトレンチを含み、ディフュージョンブレイクトレンチは横方向に沿って延在する長さを有する。本デバイスは、ディフュージョンブレイクトレンチを充填するディフュージョンブレイクワイヤを含み、ディフュージョンブレイクワイヤは、垂直方向に沿った高さを有し、複数のトランジスタのゲートは、ディフュージョンブレイクワイヤとは異なる導電性材料から作製される。
【0005】
半導体デバイスを形成する方法は、第１の領域内に第１の３次元（３Ｄ）トランジスタを形成し、第２の領域内に第１の３Ｄトランジスタと平行に配向される第２の３Ｄトランジスタを形成することを含む。本方法は、第２の３Ｄトランジスタと第１の３Ｄトランジスタとの間にディフュージョンブレイクトレンチを形成することであって、ディフュージョンブレイクトレンチは第１の横方向に沿って延在する、ことを含む。本方法は、ディフュージョンブレイクトレンチを充填することによってディフュージョンブレイクワイヤを形成することであって、ディフュージョンブレイクワイヤは垂直方向に沿った高さを有し、ディフュージョンブレイクトレンチを充填することは、導電性コアを形成することを含み、第１及び第２のトランジスタのゲートは、ディフュージョンブレイクワイヤとは異なる導電性材料から作製される、ことを含む。
【0006】
半導体デバイスは、基板内に配設される第１の３次元（３Ｄ）トランジスタと、基板内に配設される第１の回路部品と、第１の横方向に沿って延在する長さを有するディフュージョンブレイクトレンチと、ディフュージョンブレイクトレンチ内に配設されるディフュージョンブレイクワイヤと、を含む。ディフュージョンブレイクワイヤは、絶縁外側ライナと、第１の導電性コアと、を含み、第１の導電性コアは、第１の３Ｄトランジスタの電極及び第１の回路部品の電極に電気的に結合される。
【図面の簡単な説明】
【0007】
本発明及びその利点をより完全に理解されるよう、添付図面と合わせて以下の説明を参照されたい。
【0008】
【図1】幾つかの実施形態による、簡略化された標準セルの２つのレイアウトの概略図である。
【図2A】幾つかの実施形態による、ＣＦＥＴ及びディフュージョンブレイクワイヤの斜視図である。
【図2B】幾つかの実施形態による、ＣＦＥＴ及びディフュージョンブレイクワイヤの斜視図である。
【図4A】一実施形態による、簡略化された標準セルの平面図及びそれぞれの断面図である。
【図4B】一実施形態による、簡略化された標準セルの平面図及びそれぞれの断面図である。
【図5A】一実施形態による、標準セルレイアウトを示す図である。
【図5B】一実施形態による、標準セルレイアウトを示す図である。
【発明を実施するための形態】
【0009】
本開示は、３次元（３Ｄ）トランジスタを備える隣接するディフュージョンエリア間に形成されるディフュージョンブレイクの線に沿って通るディフュージョンブレイクワイヤと称するワイヤを形成するための構造及び方法の実施形態を説明する。本開示で説明する特定の例示的な実施形態は、相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）集積回路（ＩＣ）技術においてナノシートトランジスタ（ＮＴ）を用いる発明概念を示している。ＮＴにおいて、チャネルは、ゲート構造がナノシートを取り囲む半導体ナノシートのスタックの一部である。ゲートの両側の自己整合半導体ソース／ドレイン（Ｓ／Ｄ）領域は、ナノシートの同じスタックから形成される。ディフュージョンエリアは、破断のないナノシートスタックによって物理的に接続されるＮＴチャネル及びＳ／Ｄ領域の連続的なアクティブエリアを指す。ディフュージョンエリアを形成した後、様々な実施形態において、以下で更に詳細に説明するように、隣接するディフュージョンエリア間の領域からナノシートスタックを除去することによって、長いディフュージョンエリアを別々のディフュージョンエリアの列に分割するよう、ディフュージョンブレイクが形成される。本開示において、ＮＴトランジスタは、下部ＧＡＡＦＥＴ及び上部ＧＡＡＦＥＴの垂直スタックを備えるゲートオールアラウンドＦＥＴ（ＧＡＡＦＥＴ）又は相補型ＦＥＴ（ＣＦＥＴ）であってもよい。ＧＡＡＦＥＴチャネルは、背景技術の欄で述べたように、ナノワイヤ又はナノシートを備えてもよい。ナノシートの代わりにチャネル領域としてナノワイヤを有するＧＡＡＦＥＴ及びＣＦＥＴは、ＮＴと類似しており、ナノワイヤトランジスタ（ＮＷＴ）と称してもよい。
【0010】
ＣＦＥＴの概念は、幾つかのトランジスタを垂直に積み重ねることによって、トランジスタのパッキング密度を増加させることである。ディフュージョンブレイクワイヤの例示的な実施形態は、ｎ型及びｐ型ＧＡＡＦＥＴの垂直スタックを含むＣＦＥＴ構造との関連において説明する。ディフュージョンブレイクワイヤは、２つのＧＡＡＦＥＴのスタックを備えるＣＦＥＴ構造を用いる相補型金属酸化膜半導体（ＣＭＯＳ）デジタル論理ＩＣ技術に対して説明したが、本発明の態様は、他の種類の３Ｄアーキテクチャを有する能動素子、例えば、ＦｉｎＦＥＴ、ＧＡＡＦＥＴ、又はトランジスタのより大きいスタックを有するＣＦＥＴを用いる技術に適用されてもよい。本開示において、ＣＦＥＴは、第１のトランジスタ及び第２のトランジスタの垂直スタックを備えるため、各ＣＦＥＴチャネル、Ｓ／Ｄ、及びゲート構造は、それぞれの第１及び第２のチャネル、Ｓ／Ｄ、及びゲート構造を備える。
【0011】
標準セルライブラリ内の標準セルは、マイクロエレクトロニクス設計における組み合わせ及び順序論理機能を提供する。デジタルＩＣにおいて論理機能を実装するための標準セルライブラリの標準セルのレイアウトは、多くの場合、ディフュージョンエリアの行と、ディフュージョンブレイクの列と、行に交差し、横切るゲート構造とを備える。
【0012】
以下でより詳細に説明するように、本願において説明する実施形態は、論理標準セルのスケーリングを可能にする。より詳細には、様々な実施形態は、セル高さを低減することによって、デジタル論理設計内のトランジスタ密度を増加させる。標準セル論理設計におけるセル高さは、配線トラックの数、即ち、トランジスタを互いに、並びに入力ピン及び出力ピンに接続するようルーティングするために利用可能な最小ピッチ配線トラックの数で表される。例えば、同じセル幅を維持しながらセル高さを７Ｔから３．５Ｔに減少させることは、約５０％の面積スケーリング又は密度の倍増に相当する。配線トラックのためのスペースが減少することにより、トランジスタ間で電力供給ライン及び信号をルーティングする際の困難さが増大する。実施形態は、積極的にスケーリングされた低トラック高さの論理セルにおける配線混雑を克服するのに役立つ新規の接続性と共に、セル高さの低減を達成する。この新規の接続性は、部分的には、ディフュージョンブレイク内の無駄なスペースを追加の配線層として利用することによって達成される。従って、実施形態は、配線が制限された標準セルの更なるスケーリングを可能にする。
【0013】
最初に、図１の標準セルレイアウトを用いて、ディフュージョンブレイクワイヤの一実施形態を説明する。図２Ａ～２Ｂ、３Ｄ、３Ｅ、及び４～５を用いて、金属相互接続として用いられるディフュージョンブレイクワイヤを有するＣＦＥＴの構造的な実施形態を説明する。デバイスを形成する実施形態の方法を、図３Ａ～３Ｅを用いて説明する。
【0014】
図１は、簡略化した標準セルの２つのレイアウトの略図を示している。第１のレイアウト１０１Ａは、２トランジスタフットプリントを有するＣＦＥＴ技術のためのものであり、第２のレイアウト１０１Ｂは、１トランジスタフットプリントを有するＧＡＡＦＥＴ技術のためのものである。標準セルの境界は破線の矩形で示されている。同じ番号を有する参照番号は、同様のエンティティを指し、Ａで終わるものは第１のレイアウト１０１Ａを指し、Ｂで終わるものは第２のレイアウト１０１Ｂを指す。
【0015】
図１において簡略化された標準セルのレイアウト１０１Ａ及び１０１Ｂのそれぞれは、３列のゲート構造１０３Ａ／１０３Ｂ及び３列のディフュージョンブレイクを備える６つの柱状トラックを示し、ディフュージョンブレイクラインは２種類、非導電性ディフュージョンブレイクライン１０５Ａ／１０５Ｂ及びディフュージョンブレイクワイヤ１１２Ａ／１１２Ｂのものである。以下で更に詳細に説明するように、ディフュージョンブレイクワイヤは、ディフュージョンブレイクワイヤを電子部品の電極又は他のワイヤに接続するために電気接点が形成される導電性材料を備える。対照的に、非導電性ディフュージョンブレイクラインは、全て絶縁材料で作られる。第１のレイアウト１０１Ａは、１行のＣＦＥＴを示し、各ＣＦＥＴは、ｎ型及びｐ型ＧＡＡＦＥＴのスタックである。対照的に、１トランジスタフットプリントＧＡＡＦＥＴ技術のための第２のレイアウト１０１Ｂは、同じ数のトランジスタに対して２行、例えば、図１においてそれぞれｎ－ＧＡＡＦＥＴ及びｐ－ＧＡＡＦＥＴと記されるｎ型に対する１行とｐ型ＧＡＡＦＥＴに対する１行とを有する。図１に示すように、各行は、ディフュージョンブレイク１０５Ａ／１０５Ｂによってセグメントに分割され、各セグメントは、それぞれの行の１つのディフュージョンエリア１１１Ａ／１１１Ｂである。第１のレイアウト１０１Ａ及び第２のレイアウト１０１Ｂに示す標準セルは、ディフュージョンエリア１１１Ａ／１１１Ｂの各行において２つのディフュージョンエリア１１１Ａ／１１１Ｂを有する。ゲート構造１０３Ａ／１０３Ｂとディフュージョンエリア１１１Ａ／１１１Ｂとの間の各交点において、ゲート構造１０３Ａ／１０３Ｂに共通するディフュージョンエリア１１１Ａ／１１１Ｂの一部は、トランジスタチャネルエリア１０７Ａ／１０７Ｂ（図１において点線Ｘで示す）である。ディフュージョンエリア１１１Ａ／１１１Ｂの残りの部分は、Ｓ／Ｄ１０９Ａ／１０９Ｂを備える。各ディフュージョンエリア１１１Ａ／１１１Ｂは、少なくとも１つのトランジスタチャネル１０７Ａ／１０７Ｂと、２つのＳ／Ｄ１０９Ａ／１０９Ｂとを有する。しかし、ディフュージョンエリア１１１Ａ／１１１Ｂは、隣接するチャネルエリア１０７Ａ／１０７Ｂ間にＳ／Ｄ１０９Ａ／１０９Ｂを有する複数のチャネルエリア１０７Ａ／１０７Ｂを生成する複数の交差ゲート構造１０３Ａ／１０３Ｂを有してもよい。
【0016】
ディフュージョンブレイクのラインは、ディフュージョンカットエッチングを用いて、列方向に沿ってディフュージョンブレイクトレンチを形成することによって作成されてもよく、各トレンチは、多くの場合、以下で更に詳細に説明するように、ディフュージョンエリアの幾つかの行を通り抜ける。その後、ディフュージョンブレイクトレンチのうちの幾つかは、絶縁材料で選択的に充填されて、非導電性ディフュージョンブレイクライン１０５Ａ／１０５Ｂを形成する一方で、他のディフュージョンブレイクトレンチは、選択的に充填されて、ディフュージョンブレイクワイヤ１１２Ａ／１１２Ｂを形成する。ディフュージョンブレイクワイヤ１１２Ａ／１１２Ｂは、以下で更に詳細に説明するように、それぞれのディフュージョンブレイクトレンチの側壁及び底壁に沿って形成される絶縁外側ライナによって隣接するディフュージョンエリアから絶縁される導電性コアを含む。幾つかの実施形態において、ディフュージョンブレイクワイヤ１１２Ａ／１１２Ｂは、第１の導電性コアと、第１の導電性コアの下の第２の導電性コアと、第２の導電性コアを第１の導電性コアから絶縁する絶縁層とを備える垂直スタックを含んでもよい。電気的接続が、垂直方向及び横方向のコネクタを用いてディフュージョンブレイクワイヤ１１２Ａ／１１２Ｂの導電性コアに対して行われてもよい。これらのコネクタを介して、導電性コアは、トランジスタ電極に結合され、ＩＣのマルチレベル相互接続システムにも結合されてもよい。従って、ディフュージョンブレイクワイヤ１１２Ａ／１１２Ｂは、追加のルーティングトラックとして利用され、高度なデジタルＣＭＯＳ ＩＣのために設計される積極的にスケーリングされた標準セルにおける配線混雑を緩和するという利点を提供してもよい。
【0017】
単一トランジスタフットプリント（例えば、ＦｉｎＦＥＴ及びＧＡＡＦＥＴ）からＣＦＥＴの積層トランジスタ概念への３次元（３Ｄ）トランジスタアーキテクチャの進化は、トランジスタのパッキング密度を増加させたが、それは、標準セルにおける配線混雑を悪化させる。通常、標準セルにおいて、トランジスタの上の最も低い配線レベルのバックエンドオブライン（ＢＥＯＬ）金属相互接続ラインは、ゲートに対して垂直に通り、異なる列におけるトランジスタ間の信号及び電力供給をルーティングするために用いられる。ＣＭＯＳデジタル論理技術の面積効率及びパッキング密度の１つの尺度は、標準セルレイアウトのセル高さである。セル高さは、トランジスタゲートに平行なセル寸法であり、例えば、図１における第１のレイアウト１０１Ａ及び第２のレイアウト１０１Ｂそれぞれのセル高さＨＡ及びＨＢである。上述したように、セル高さは、信号、電力供給、及び接地をルーティングするために利用可能な金属相互接続の配線トラックの最小ピッチの倍数として表される。従って、セル密度を増加させることによってデジタルＩＣの機能当たりのコストを低減するようセル高さを低くする努力は、ルーティングのための配線トラックの数を圧迫する。
【0018】
ＦｉｎＦＥＴ（最も広く用いられている３Ｄトランジスタアーキテクチャ）を有する論理ＩＣ設計は、セル高さを低減するようトランジスタ当たりのより少ないフィンを用いてもよく、これは、トランジスタの総駆動電流を復元するのを助けるよう、より高いフィンへと技術を推し進める。ＧＡＡＦＥＴ構造は、ナノシートの垂直スタックにおいて平行チャネルを用い、従って、ＣＭＯＳ ＧＡＡＦＥＴ技術におけるセル高さは、ゲートに平行なスタック幅を縮小することにより低減されてもよい。縮小するスタック幅によるトランジスタ駆動の損失は、ＧＡＡＦＥＴ技術に、フィン高さの増加と同様に、総駆動電流を回収するようスタックにおけるナノシートの数を増加させることを強制する。しかし、セル高さの限られたスケーリングは、高いアスペクト比フィン間隔及び多数の背の高いスタックを取り囲むＧＡＡＦＥＴゲート構造に関連する処理の複雑さ及び寄生Ｓ／Ｄ抵抗の増加のために、背の高いフィン又はＧＡＡＦＥＴを有するＦｉｎＦＥＴを用いて達成されてもよい。
【0019】
トランジスタを積層するＣＦＥＴの概念は、図１における第１のレイアウト１０１Ａと第２のレイアウト１０１Ｂとの比較から見て取れるように、セル内のディフュージョンエリアの行数を削減することによってセル高さを著しく低減する機会を提供する。上で説明したように、積極的にスケーリングされた標準セルの大幅に低減されたセル高さは、また、トランジスタを回路ネットワークに接続するために利用可能なディフュージョンエリアの行に平行な配線トラックの数における同様の大幅な低減を意味する。幾つかのＩＣ技術は、埋設された電力ラインのためのトランジスタの下の基板の一部において追加の相互接続レベルを提供する一方で、配線混雑に対する更なる緩和が、本開示で説明するように、ゲート構造の列に平行なルーティングトラックとしてディフュージョンブレイクワイヤ１１２Ａ／１１２Ｂの実施形態を用いることによって得られてもよい。
【0020】
図２Ａ及び２Ｂは、ＣＦＥＴ２００及びディフュージョンブレイクワイヤ２１０の斜視図を示している。図２Ａにおいて、ディフュージョンブレイクワイヤの位置は、ＣＦＥＴ２００をより明確に見るために破線の矩形ブロックによって示されており、図２Ｂにおいて、ディフュージョンブレイクワイヤ２１０は、ディフュージョンブレイクワイヤ２１０の導電性コアへの電気接続を行う垂直及び横方向コネクタとして、第１の導電性ピラー２３０及び横方向の第２のワイヤブリッジ２３２（第１及び第２のワイヤブリッジは、以下で更に詳細に説明する）と共に、実線の矩形ブロックとして示されている。
【0021】
図２Ａに示すＣＦＥＴ２００は、第１のトランジスタ２００Ａ及び第２のトランジスタ２００Ｂのスタックである。この実施例において、第１のトランジスタ２００Ａ及び第２のトランジスタ２００ＢはＧＡＡＦＥＴであり、各ＧＡＡＦＥＴは、４つのナノシートのスタックのうちの２つのナノシートを備える。一般に、トランジスタは、任意の種類のものであってもよいが、具体的には、この実施形態において、第１のトランジスタ２００Ａは、ｐ型ＧＡＡＦＥＴであってもよく、第２のトランジスタ２００Ｂは、底部の２つのナノシートを備えるｎ型ＧＡＡＦＥＴであってもよい。他の幾つかの実施形態において、各トランジスタのためのナノシートの数は、等しくなくてもよく、２以外の幾つかの数であってもよい。
【0022】
ゲート構造２０２は、４つのナノシートを取り囲むＣＦＥＴチャネルを形成し、スタックを超えて延在する。ゲート構造２０２によって覆われるナノシートの一部であるＣＦＥＴチャネルは、図２Ａ及び２Ｂにおいて見えていない。第１のトランジスタ２００Ａの第１のチャネルは、ゲート構造２０２に埋設される上部の２つのナノシートの一部を備え、第２のチャネルは、下部の２つのナノシートの同様の部分を備える。ゲート構造２０２に平行なナノシートスタックの横方向寸法は、ディフュージョンエリアの幅ＷＤである（図２Ａにおいて両方向矢印によって示す）。この実施例において、ゲート構造２０２は、１対の積層トランジスタ間で共有される。しかし、スプリットゲートＣＦＥＴ構造が用いられてもよいことは言うまでもない。スプリットゲートＣＦＥＴ構造において、スプリットゲートＣＦＥＴの積層トランジスタのそれぞれのゲート電極は、独立して付勢されてもよい。
【0023】
ＣＦＥＴチャネルの外側のゲートの下から延在するナノシートの一部は、図２Ａに示すＣＦＥＴ Ｓ／Ｄ２０８である。ＣＦＥＴ Ｓ／Ｄ２０８は、ゲート構造２０２の２つの対向する側面に沿って１対のＳ／Ｄ領域を有し、合計で４つのＳ／Ｄ領域を有する。図２Ａにおいて、第１のトランジスタ２００Ａのナノシートを備える第１の（上部）Ｓ／Ｄ領域２０４と、第２のトランジスタ２００Ｂのナノシートを備える第２の（下部）Ｓ／Ｄ領域２０６とが、ゲート構造２０２の一方の側において見えている。
【0024】
ＣＦＥＴ Ｓ／Ｄ２０８は、４つのＳ／Ｄ相互接続ラインを構築するよう構成されてもよく、各ラインはそれぞれのＳ／Ｄ領域に接続する。図２Ａ及び２Ｂにおいて、第１の（上部）Ｓ／Ｄ相互接続ライン２２４（第１のＳ／Ｄ領域２０４に接続される）及び第２の（下部）Ｓ／Ｄ相互接続ライン２２６（第２の（下部）Ｓ／Ｄ領域２０６に接続される）は、ゲート構造２０２の一方の側に沿って平行に通っている。第１の（上部）Ｓ／Ｄ相互接続ライン２２４及び第２の（下部）Ｓ／Ｄ相互接続ライン２２６等のＳ／Ｄ相互接続ラインは、ＣＦＥＴの列に沿って隣接するＣＦＥＴ Ｓ／Ｄ領域を直接結合するようローカル相互接続トラックとして用いられてもよい。
【0025】
Ｓ／Ｄ相互接続ラインはまた、垂直導電性コネクタを用いてＢＥＯＬ金属相互接続システムに結合され、それによって、様々な他の回路部品の電極に結合されてもよい。例えば、図２ＡにおけるＣＦＥＴ２００の斜視図は、第１の（上部）Ｓ／Ｄ相互接続ライン２２４と、第１の（上部）Ｓ／Ｄ相互接続ライン２２４の上の配線レベルの金属相互接続ライン２２０との間の接続を提供する第２の導電性ピラー２２２を示している。第２の導電性ピラー２２２よりも高い、図２Ａにおける第３の導電性ピラー２１４は、第２の（下部）Ｓ／Ｄ相互接続ライン２２６を金属相互接続ライン２２０に接続する。Ｓ／Ｄ相互接続ライン（例えば、第１の（上部）Ｓ／Ｄ相互接続ライン２２４及び第２の（下部）Ｓ／Ｄ相互接続ライン２２６）は、それぞれのＳ／Ｄ領域（例えば、第１の（上部）Ｓ／Ｄ領域２０４及び第２の（下部）Ｓ／Ｄ領域２０６）に接続されるため、Ｓ／Ｄ相互接続ラインを金属相互接続ライン（例えば、金属相互接続ライン２２０）に接続する導電性ピラーは、Ｓ／Ｄコンタクトと見なされてもよい。
【0026】
この実施形態において、金属相互接続ライン２２０は、ＣＦＥＴ２００の上の最も低い相互接続レベルのワイヤである。ＣＦＥＴ２００の上の最も低い相互接続レベルの金属相互接続ライン２２０は、通常、トランジスタゲートに対して垂直に配向されて、標準セルの異なる列におけるトランジスタ間の信号及び電力供給のルーティングを容易にする。標準セルの異なる行におけるトランジスタ間の信号のルーティングの多くは、ゲート構造２０２のメタルゲート電極と、第１の（上部）及び第２の（下部）Ｓ／Ｄ相互接続ライン２２４及び２２６とにより達成されてもよい。ディフュージョンブレイクワイヤ２１０は、ゲート構造２０２並びに第１の（上部）及び第２の（下部）Ｓ／Ｄ相互接続ライン２２４及び２２６と同じ方向に沿った更に別のルーティングトラックを提供する。
【0027】
図２Ｂは、ディフュージョンブレイクワイヤ２１０及びゲート構造２０２への接続を行うコネクタを示している。ディフュージョンブレイクワイヤ２１０は、ＣＦＥＴ２００のゲート構造２０２に平行に形成されるディフュージョンブレイクラインに配設される。図２Ｂに示すように、第１の導電性ピラー２３０は、ディフュージョンブレイクワイヤ２１０の導電性コアとディフュージョンブレイクワイヤ２１０の上の金属相互接続ライン２２０との間の電気接続を提供する。ゲート構造２０２は、ゲートコンタクト２３６と称する別の垂直導電ピラーを介して、ゲート構造２０２の上の別の金属相互接続ライン２２０に接続される。
【0028】
ディフュージョンブレイクワイヤ２１０の上面を介して電気接続を行う第１の導電性ピラー２３０等の垂直コネクタに加えて、横方向の電気接続が、ディフュージョンブレイクワイヤ２１０の側壁を介してディフュージョンブレイクワイヤ２１０の導電性コアに対して行われてもよい。横方向コネクタは、ディフュージョンブレイクワイヤ２１０の導電性コアと、隣接するＳ／Ｄ相互接続ラインとの間の横方向導電性ワイヤブリッジであってもよい。ＣＦＥＴ２００等のＣＦＥＴ構造は、２つの異なる垂直位置に第１の（上部）Ｓ／Ｄ相互接続ライン２２４及び第２の（下部）Ｓ／Ｄ相互接続ライン２２６を提供するため、ディフュージョンブレイクワイヤ２１０の１つの側壁を介して接続するそれぞれの第１のワイヤブリッジ及び第２のワイヤブリッジが存在してもよい。第２のワイヤブリッジ２３２は、図２Ｂにおいて、ディフュージョンブレイクワイヤ２１０の導電性コアを第２の（下部）Ｓ／Ｄ相互接続ライン２２６に接続して示されている。
【0029】
図２Ｂに示す第２のワイヤブリッジ２３２等の第２のワイヤブリッジは、ディフュージョンブレイクワイヤの導電性コアが、第１の導電性コアの下に形成される第２の導電性コアと、２つの導電性コアを互いに電気的に絶縁する絶縁層とを備える垂直スタックである実施形態において特に有用である。２階層ディフュージョンブレイクワイヤの第２の導電性コアはまた、２階層ディフュージョンブレイクワイヤの下側部分への接続を行う導電性ピラー（第４の導電性ピラーと称する）を用いて回路部品の電極に結合されてもよい。第４の導電性ピラーは、２階層ディフュージョンブレイクワイヤの第２の（下部）導電性コアの上面を曝露するよう、２階層ディフュージョンブレイクワイヤの上側部分の下に延在する深孔内に形成されてもよい。深孔は、第４の導電性ピラーを形成するよう充填されてもよく、ここで充填物は内部導体を含む。内部導体は、外側絶縁ジャケットによって、２階層ディフュージョンブレイクワイヤの第１の（上部）導電性コアの任意の隣接部分から絶縁されてもよい。
【0030】
幾つかの実施形態において、ＩＣ技術がトランジスタの下の基板の一部に（例えば、埋設電力ラインのための）相互接続レベルを提供する場合、ディフュージョンブレイクワイヤ（例えば、ディフュージョンブレイクワイヤ２１０）の底壁を介して電気接続を行う導電性ピラーを製造することが可能であってもよい。
【0031】
ＣＦＥＴを用いてデジタルＣＭＯＳ技術のための標準セルにおけるディフュージョンブレイクワイヤ、例えば、図１に示す簡略化された標準セルレイアウト（第１のレイアウト１０１Ａ）におけるディフュージョンブレイクワイヤ１１２Ａを形成する方法を、図３Ａ～３Ｄを参照して説明する。図３Ｅは、図３Ｄに示す簡略化された標準セルの代替断面図を示している。図３Ａ～３Ｅにおける垂直断面は、図１の一点鎖線によって示す切取線３Ａ～３Ｅに沿った第１のレイアウト１０１Ａを有する簡略化された標準セル３００のものである。
【0032】
図２Ａ及び２Ｂを参照して上で説明したように、実施例のＣＦＥＴは、ｎ型ＧＡＡＦＥＴの上のｐ型ＧＡＡＦＥＴの垂直スタックである。ＣＦＥＴチャネルは、４つのナノシートのナノシートスタックを備え、上部の２つのナノシートはｐ型ＧＡＡＦＥＴを形成するために用いられ、下部の２つのナノシートはｎ型ＧＡＡＦＥＴのために用いられる。ＣＦＥＴは、置換メタルゲート（ＲＭＧ）法を用いて製造される。ＲＭＧ法において、ＣＦＥＴチャネル、ＣＦＥＴ Ｓ／Ｄ、及びＣＦＥＴ Ｓ／Ｄ相互接続構造（図２Ａ及び２Ｂを参照して上で説明した）を備えるＣＦＥＴダミー構造が、犠牲（又はダミー）ＣＦＥＴゲート構造と共に最初に形成される。ダミーＣＦＥＴ構造は、プリメタル誘電体（ＰＭＤ）層と称する絶縁層内に嵌め込まれる。犠牲ＣＦＥＴゲート構造は、その後除去され、ＨＫＭＧゲートスタックと称する、高ｋゲート誘電体層及びメタルゲート電極を備えるゲートスタックで置き換えられて、ＣＦＥＴゲート構造を形成する。
【0033】
犠牲ゲート構造を備えるＣＦＥＴダミー構造は、後にアクティブトランジスタを形成するだけではなく、以下で更に説明するように、後に充填されてディフュージョンブレイクワイヤを形成してもよいディフュージョンブレイクトレンチを形成するためにも形成される。
【0034】
図３Ａは、図１に示した第１のレイアウト１０１Ａにおいて示す簡略化された標準セル３００の断面図を示している。図３Ａに示す断面図は、ＣＦＥＴダミー構造が形成され、ＰＭＤ層３０８内に埋め込まれた後の製造段階におけるセルの垂直構造を示している。ＣＦＥＴ Ｓ／Ｄ相互接続構造（図２Ａ及び２Ｂを参照して説明する）は、明確にするために図示していない。
【0035】
図３Ａに示すように、ＣＦＥＴナノシートスタックは、断面の平面に垂直な方向にも延在する４つのナノシートを有する。ナノシートスタックは、ナノシートスタック３０５のラインを形成するようパターニングされている。ナノシートスタック３０５のラインのナノシート３０４は、ｐ型ＧＡＡＦＥＴ（ＣＦＥＴの第１のトランジスタ）を形成するために用いられてもよい２つの上部ナノシートであり、２つの下部ナノシートは、ｎ型ＧＡＡＦＥＴ（ＣＦＥＴの第２のトランジスタ）を形成するために用いられてもよい。犠牲ゲート構造３０２は、ナノシートスタック３０５のナノシート３０４及び３０５が犠牲ゲート構造３０２内に埋設されていることを示すよう、半透明の形状として図３Ａに描かれている。犠牲ゲート構造３０２は、例えば、薄い酸化シリコン層と、酸化シリコン層の上に形成される多結晶又はアモルファスシリコン層とを備えてもよい。
【0036】
図３Ｂにおいて、犠牲ゲート構造３０２は除去されており、犠牲ゲート構造３０２の高さ寸法と同様の深さ寸法を有するトレンチ３１０がＰＭＤ層３０８に形成されている。犠牲ゲート構造３０２は、トレンチ３１０内部のナノシート３０４及び３０６を曝露させるよう、選択的エッチング化学を用いて除去されている。犠牲ゲート構造３０２が除去された後、パターン化されたディフュージョンカットエッチングが、選択されたトレンチ３１０上で実行されてもよい。
【0037】
図３Ｃは、選択されたトレンチから曝露したナノシート３０４及び３０６を除去してディフュージョンブレイクトレンチ３２０を形成するために、パターン化されたエッチングマスクを用いてディフュージョンカットエッチングが実行された後の、簡略化された標準セル３００の垂直構造を示している。ディフュージョンブレイクトレンチ３２０は、上述したように、ナノシートスタック３０５のラインを、ＣＦＥＴのためのディフュージョンエリアであるラインセグメントに分割する。以下で更に説明するように、その後、ディフュージョンブレイクトレンチ３２０の一部を絶縁材料で充填して、非導電性のディフュージョンブレイクラインを形成してもよい。残りのディフュージョンブレイクトレンチ３２０は、導電性ディフュージョンブレイクワイヤを形成するために用いられる。ディフュージョンブレイクワイヤの導電性コアは、犠牲ゲート構造３０２を除去することによって空けられた領域に形成されるため、ディフュージョンブレイクワイヤの寸法形状は、それぞれの犠牲ゲート構造の形状と一致することに留意されたい。
【0038】
図３Ｄにおいて、ディフュージョンエリア内のトレンチ３１０及び隣接するディフュージョンエリア間のディフュージョンブレイクトレンチ３２０は充填され、エッチバックされている。ディフュージョンエリア内のトレンチ３１０は、図３Ｄに示すように、ＨＫＭＧゲートスタックで選択的に充填され、エッチバックされて、ＣＦＥＴゲート構造３５０を形成する。簡略化された標準セル３００の２つの端部に位置する２つのディフュージョンブレイクトレンチ３２０は、絶縁材料（例えば、酸化シリコン）で選択的に充填され、エッチバックプロセスを用いて平坦化されて、２つの非導電性ディフュージョンブレイクライン３３０を形成している。
【0039】
簡略化された標準セル３００における残りのディフュージョンブレイクトレンチ３２０は、ディフュージョンブレイクワイヤ３４０を形成するために用いられている。図３Ｄに示すように、絶縁外側ライナ３４２は、ディフュージョンブレイクトレンチ３２０の側壁及び底壁に沿って形成されている。ディフュージョンブレイクトレンチ３２０の残りは、導電性材料で充填されて、導電性コア３４４を形成する。絶縁外側ライナ３４２は、酸化シリコン又は窒化シリコン等の誘電体材料を備えてもよく、導電性コア３４４の導電性材料は、金属材料、例えば、タングステン、チタン、窒化チタン、タンタル、窒化タンタル、アルミニウム、金属合金、及び金属シリサイドを備えてもよい。
【0040】
ディフュージョンブレイクワイヤ３４０が形成された後、図２Ａ及び２Ｂを参照して上で説明したように、ディフュージョンブレイクワイヤをトランジスタ及び他の回路部品の電極に接続するよう、垂直コネクタ及び横方向コネクタが形成されてもよい。他の回路部品は、ダイオード及びトランジスタを含む能動素子と、キャパシタ、インダクタ、及び抵抗器を含む受動素子とを含んでもよい。トランジスタゲート及びディフュージョンブレイクワイヤの両方が、犠牲ゲート構造によって空けられたトレンチ内に形成されることに留意されたい。従って、図２Ｂにおけるディフュージョンブレイクワイヤ２１０（図３Ｄ及び３Ｅにおけるディフュージョンブレイクワイヤ３４０及び３６０も同様）の高さＨＤＢＷ（両方向矢印で示す）は、図２Ｂにおけるゲート構造２０２（図３Ｄ及び３Ｅにおけるゲート構造３５０も同様）の高さＨＧ（図２Ｂにおいて別の両方向矢印で示す）と略同じである。高さの類似性は、第１の導電性ピラー２３０及びゲートコンタクト２３６を形成するために同じ処理を用いるという利点を提供する可能性がある。
【0041】
図３Ｅは、図３Ｄにおけるディフュージョンブレイクワイヤ３６０の１階層導電性構造とは異なる２階層導電性構造を有するディフュージョンブレイクワイヤ３４０の別の実施形態を示している。図３Ｅに示すように、ディフュージョンブレイクワイヤ３６０の絶縁外側ライナ３６２は、図３Ｄにおけるディフュージョンブレイクワイヤ３４０の絶縁外側ライナ３４２と同様である。しかし、ディフュージョンブレイクワイヤ３４０（図３Ｄに示す）とは異なり、ディフュージョンブレイクワイヤ３６０は、絶縁外側ライナ３６２に加えて、第１の導電性コア３６４と、第２の導電性コア３６６と、第１の導電性コア３６４と第２の導電性コア３６６との間の絶縁層３６８とを有する。垂直導電ピラー及び横方向導電ワイヤブリッジを用いてディフュージョンブレイクワイヤ３６０の２階層導電性コアを接続することは、図２Ｂを参照して上で説明した。ディフュージョンブレイクワイヤ３４０の２階層導電性構造のためにＰＭＤ階層３０８にトレンチ３１０及びディフュージョンブレイクトレンチ３２０を形成するよう実行される処理は、図３Ａ～３Ｃを参照して上で説明したように、ディフュージョンブレイクワイヤ３６０を形成するために用いられるものと同様であってもよい。図３Ｅに示すように、２階層導電性構造の上部導体は第１の導電性コア３６４であり、下部導体は第２の導電性コア３６６である。ディフュージョンブレイクトレンチ３２０は、第１の導電性コア３６４を備える上位階層を形成する前に、第２の導電性コア３６６を備える下位階層を順次形成するために、マルチステッププロセスを用いて充填されてもよい。
【0042】
図４Ａ～４Ｂは、簡略化された標準セル３７０の平面図及びそれぞれの断面図を参照して、ディフュージョンブレイクワイヤに対する垂直方向及び横方向の接続を示している。標準セル３７０は、図１における第１のレイアウト１０１Ａ及び図３Ａ～３Ｅにおける標準セル３００の断面図を参照して説明した簡略化された標準セルと同様である。
【0043】
図２Ｂを参照して上述したように、垂直方向に導電する導電性ピラー及び横方向に導電するワイヤブリッジを形成して、ディフュージョンブレイクワイヤの導電性コアの上面及び側壁にそれぞれ電気接続を行ってもよい。第１のワイヤブリッジはディフュージョンブレイクワイヤの上側部分に接触し、第２のワイヤブリッジはディフュージョンブレイクワイヤの下側部分に接触する。第１の導電性ピラーは、１階層ディフュージョンブレイクワイヤ内の導体又は２階層ディフュージョンブレイクワイヤの上部導体である第１の導電性コアの上面に接触する。上述のように、より高い第４の導電性ピラーは、２階層ディフュージョンブレイクワイヤ内の下部導体である第２の導電性コアの上面に接触する。
【0044】
図４Ａ及び４Ｂにおける標準セル３７０の断面図は、図３Ｄ及び３Ｅに示す標準セル３００の断面図から始まっている。図３Ｄ及び３Ｅと同様に、図４Ａ及び４Ｂも、ナノシートスタック３０５の１つの行と、２つの非導電性ディフュージョンブレイクライン３３０、３つのＣＦＥＴゲート構造３５０、及び１つのディフュージョンブレイクワイヤを備える６つの列とを有する簡略化された標準セル３７０を示している。
【0045】
図４Ａは、絶縁外側ライナ３４２によって絶縁される第１の導電性コア３４４を有する１階層ディフュージョンブレイクワイヤ３４０を示している。図４Ａにおける第１の導電性ピラー３７４は、第１の導電性コア３４４の上面に接触して示されている。
【0046】
図４Ｂは、絶縁外側ライナ３６２によって絶縁される第２の導電性コア３６６と、第４の導電性ピラー３８０とを有する２階層ディフュージョンブレイクワイヤ３６０を示している。第４の導電性ピラー３８０は、内部導体３８４及び外側絶縁ジャケット３８２を備える。図４Ｂにおける第４の導電性ピラー３８０の内部導体３８４は、第２の導電性コア３６６の上面に接触して示されている。
【0047】
また、図３Ｄ及び３Ｅと同様に、第１の（上部）及び第２の（下部）Ｓ／Ｄ相互接続ラインを含む（図２Ａ及び２Ｂを参照して説明した）完全なＣＦＥＴ Ｓ／Ｄ相互接続構造は、明確にするために図４Ａ及び４Ｂには示していない。Ｓ／Ｄ相互接続ラインは、図５Ａ～５Ｃにおいて示す、より複雑な標準セルレイアウト４００において以下で更に示す。
【0048】
図３Ｄに示す標準セル３００の構造に加えて、図４Ａ及び４Ｂは、標準セル３７０内の金属相互接続ライン３７２、第１の導電性ピラー３７４、第４の導電性ピラー３８０、層間誘電体（ＩＬＤ）層３９０内に埋設されるゲートコンタクト３７６、及び第２のワイヤブリッジ３７８を示している。図２Ｂにおける第２の（下部）Ｓ／Ｄ相互接続ライン２２６及び第２のワイヤブリッジ２３２と同様に、第２のワイヤブリッジ３７８は、一端において、図４Ａにおける１階層ディフュージョンブレイクワイヤ３４０の第１の導電性コア３４４の下側部分に、及び図４Ｂにおける２階層ディフュージョンブレイクワイヤ３６０の第２の（下部）導電性コアに物理的に接続される。反対側の端部は、ディフュージョンブレイクワイヤ３４０の左側に引き出された第１のＣＦＥＴ（図４Ａ及び４ＢにおいてＣＦＥＴ１として示す）のナノシート３０６から始まるそれぞれの第２の（下部）Ｓ／Ｄ相互接続ライン（図示せず）に接続される。第１の導電性ピラー３７４及び第４の導電性ピラー３８０の下端は、それぞれ、１階層ディフュージョンブレイクワイヤ３４０の第１の導電性コア３４４の上面及び２階層ディフュージョンブレイクワイヤ３６０の第２の導電性コア３６６の上面に物理的に接続される。第１の導電性ピラー３７４及び第４の導電性ピラー３８０の上端は、金属相互接続ライン３７２の底面と物理的接続を行う。第４の導電性ピラー３８０は、第４の導電性ピラー３８０と２階層ディフュージョンブレイクワイヤ３６０の隣接する第１の（上部）導電性コアとの間の意図しない電気的短絡を防止するよう、外側絶縁ジャケット３８２によって囲まれてもよい。（第１の導電性コア３６４は図３Ｅに示しているが、図４Ｂにおいて見えてはいない）。金属相互接続ライン３７２は、ゲートコンタクト３７６の上端に接続される。ゲートコンタクト３７６の下端は、第２のＣＦＥＴ（図４Ａ及び４ＢにおいてＣＦＥＴ２として示す）のＣＦＥＴゲート構造３５０の共通ゲートに物理的に接続される。ＣＦＥＴ１の第２のＳ／Ｄ領域（ナノシート３０６を備える下部Ｓ／Ｄ領域）とＣＦＥＴ２のＣＦＥＴゲート構造３５０との間にディフュージョンブレイクワイヤ３４０を介して確立される導電性信号経路は、図４Ａ及び４Ｂにおいて破線で示している。
【0049】
図５Ａ～５Ｃは、実施例の２階層ディフュージョンブレイクワイヤ４３０への接続によって達成されるルーティング能力の向上を実証する実施例の標準セルレイアウト４００を示している。明確にするために、図５Ａ及び５Ｂにおけるレイアウト図から電力供給ラインが削除されていることに留意されたい。同じ標準セルレイアウト４００を図５Ａ～５Ｃに示している。図５Ａは、２階層ディフュージョンブレイクワイヤ４３０の第１の（上部）導電性コアにより行われる接続を示し、図５Ｂは、２階層ディフュージョンブレイクワイヤ４３０の第２の（下部）導電性コアにより行われる接続を示している。図５Ｃは、２階層ディフュージョンブレイクワイヤ４３０の第１の導電性コア５６４を接続する第１の導電性ピラー４２４と、２階層ディフュージョンブレイクワイヤ４３０の第２の導電性コア５６６をディフュージョンブレイクワイヤ４３０の上の最も低い相互接続レベルの金属相互接続ライン４２０に接続する第４の導電性ピラー４２７とを示す２階層ディフュージョンブレイクワイヤ４３０の断面図を示している。
【0050】
図５Ａ及び５Ｂに示す様々な描かれた層は、互いに垂直に描かれたゲート構造４１２及びディフュージョンエリア４１０を含む。トランジスタチャネル４１４は、ゲート構造４１２とディフュージョンエリア４１０との交点に形成される。２つの非導電性ディフュージョンブレイクライン４０２が、同じ行に沿って配置されてもよい隣接する標準セルから標準セルを隔離するよう、標準セルレイアウト４００の２つの端部に引かれている。第１（上部）及び第２（下部）のＳ／Ｄ相互接続ライン４０４及び４０８は、ゲート構造４１２に対して平行に引かれている。上で説明したように、Ｓ／Ｄ相互接続ライン４０４及び４０８は、それぞれのディフュージョンエリア４１０に物理的に接続される。金属相互接続ライン４２０は、Ｓ／Ｄ相互接続ライン４０４及び４０８に対して垂直に引かれている。金属相互接続ライン４２０への垂直接続は、導電性ピラーによって行われる。標準セルレイアウト４００における種々の導電性ピラーは、ゲート構造４１２に接続するゲートコンタクト４２１と、２階層ディフュージョンブレイクワイヤ４３０の第１の（上部）導電性コア及び第２の（下部）導電性コアにそれぞれ接続する第１及び第４の導電性ピラー４２４及び４２７とを含む。幾つかの実施形態において、ゲートコンタクト４２１及び第１の導電性ピラー４２４は、同時に形成されてもよい。第２及び第３の導電性ピラー４０６及び４２６は、金属相互接続ライン４２０を第１（上部）及び第２（下部）のＳ／Ｄ相互接続ライン４０４及び４０８にそれぞれ接続する。標準セルレイアウト４００は、第１の（上部）Ｓ／Ｄ相互接続ライン４０４を２階層ディフュージョンブレイクワイヤ４３０の第１の導電性コアに接続するために第１の横方向ブリッジを用いていないが、第２の横方向ブリッジ４２８が、第２の（下部）Ｓ／Ｄ相互接続ライン４０８を２階層ディフュージョンブレイクワイヤ４３０の第２の（下部）導電性コアに接続して引かれている。
【0051】
接続経路は、金属相互接続ライン４２０を備える行に平行な横方向セグメントと、第１の（上部）及び第２の（下部）Ｓ／Ｄ相互接続ライン４０４及び４０８を備える列に平行な横方向セグメントとについて、実線によって示している。点線は、ディフュージョンブレイクワイヤ４３０を備える列に平行な横方向セグメント、又は第２の（下部）横方向ブリッジ４２８を備える行に平行な横方向セグメントを示すために用いられている。実線の円は、第１の４２４、第２の４０６、第３の４２６、若しくは第４の４２７導電性ピラー、又はゲートコンタクト４２１を備える垂直セグメントを示す。
【0052】
図５Ａは、（第１のＣＦＥＴ Ｔ１のそれぞれのＳ／Ｄ領域に接続される）第１の（上部）Ｓ／Ｄ相互接続ライン４０４が、第２及び第３のＣＦＥＴ Ｔ２及びＴ３の第１の（上部）Ｓ／Ｄ相互接続ライン４０４と、第４のＣＦＥＴ Ｔ４の下部Ｓ／Ｄ相互接続ライン４０８とに結合するようルーティングされることを示している。ＣＦＥＴ Ｔ１の第１の（上部）Ｓ／Ｄ相互接続ライン４０４から開始して、信号は、第２の導電性ピラー４０６を用いて金属相互接続ライン４２０に接続してもよい。第１の導電性ピラー４２４は、信号を金属相互接続ライン４２０から２階層ディフュージョンブレイクワイヤ４３０の第１の（上部）導電性コアに接続する。別の第１の導電性ピラー４２４は、信号をディフュージョンブレイクワイヤ４３０の第１の導電性コアから別の金属相互接続ライン４２０に接続する。この金属相互接続ライン４２０は、信号を、第２の導電性ピラー４０６を用いて第２及び第３のＣＦＥＴ Ｔ２及びＴ３の第１の（上部）Ｓ／Ｄ相互接続ライン４０４に、並びに、第３の導電性ピラー４２６を用いて第４のＣＦＥＴ Ｔ４の第２の（下部）Ｓ／Ｄ相互接続ライン４０８に分配する。
【0053】
図５Ｂは、ディフュージョンブレイクワイヤ４３０の第２の導電性コアに接続される第３のＣＦＥＴ Ｔ３の下部Ｓ／Ｄ相互接続ラインを示している。信号は、第４の導電性ピラー４２７を用いて、ディフュージョンブレイクワイヤ４３０の第２の導電性コアから金属相互接続ライン４２０に接続してもよい。信号は、金属相互接続ライン４２０から第５のＣＦＥＴ Ｔ５の第２の（下部）Ｓ／Ｄ相互接続ライン４０８に結合してもよい。
【0054】
標準セルレイアウト４００における２階層ディフュージョンブレイクワイヤ４３０の断面図を図５Ｃに示す。それぞれのレイアウト４００の一部は、図５Ｂからコピーされ、参照として図５Ｃの右側に表示する。左側の断面図は、絶縁層５６８によって互いに絶縁される第１（上部）及び第２（下部）の導電性コア５６４及び５６８を備える２階層ディフュージョンブレイクワイヤ４３０を示す。ディフュージョンブレイクワイヤ４３０は、ＰＭＤ層５０８に嵌め込まれているのが見て取れる。
【0055】
図５Ｃに示すように、２つの第１の導電性ピラー４２４は、２階層ディフュージョンブレイクワイヤ４３０の第１の導電性コア５６４を、ディフュージョンブレイクワイヤ４３０の上の最も低い相互接続レベルの金属相互接続ライン４２０に接続している。導電性ピラーは、ＩＬＤ層５９０に埋設される。図５Ｃの断面図は、更に、（レイアウト４００から見て取れるように）２階層ディフュージョンブレイクワイヤ４３０の第２の導電性コア５６６を標準セル境界のエッジ近傍の金属相互接続ライン４２０に接続する１つの第４の導電性ピラー４２７を含む。上述したように、第４の導電性ピラー４２７は、内部導体５８４及び外側絶縁ジャケット５８４を備える。内部導体５８４は、真上の相互接続ライン４２０と第２の導電性コア５６６との間の垂直接続を形成する。外側絶縁ジャケット５８４は、内部導体５８４を隣接する第１の導電性コア５６４から絶縁する。
【0056】
図５Ａ～５Ｃによって示す実施例は、本開示において説明する実施形態が、積極的にスケーリングされた標準論理セルにおける配線混雑の幾つかを緩和するよう、どのように適用されてもよいかを示している。
【0057】
ここで、本発明の例示的な実施形態を要約する。他の実施形態も、本明細書の全体及び本明細書に添付する特許請求の範囲から理解され得る。
【0058】
実施例１．半導体デバイスであって、第１の３次元（３Ｄ）トランジスタ及び基板内に配設される第１の３Ｄトランジスタと平行に配向される第２の３Ｄトランジスタであって、第１の３Ｄトランジスタ及び第２の３Ｄトランジスタは複数のトランジスタのサブセットである、第１の３Ｄトランジスタ及び第２の３Ｄトランジスタと、第２の３Ｄトランジスタを第１の３Ｄトランジスタから横方向に分離する領域内に配設されるディフュージョンブレイクトレンチであって、横方向に沿って延在する長さを有する、ディフュージョンブレイクトレンチと、ディフュージョンブレイクトレンチを充填するディフュージョンブレイクワイヤであって、ディフュージョンブレイクワイヤは、垂直方向に沿った高さを有し、複数のトランジスタのゲートは、ディフュージョンブレイクワイヤとは異なる導電性材料から作製される、ディフュージョンブレイクワイヤと、を含む、半導体デバイス。
【0059】
実施例２．第１の３Ｄトランジスタは、第１のナノワイヤトランジスタ（ＮＷＴ）を含み、第２の３Ｄトランジスタは、基板内に配設される第１のＮＷＴと平行に配向される第２のＮＷＴを含み、第１のＮＷＴ及び第２のＮＷＴは、垂直方向に沿って積層される複数のナノワイヤを含む、実施例１のデバイス。
【0060】
実施例３．第１の３Ｄトランジスタは、第１のナノシートトランジスタ（ＮＴ）を含み、第２の３Ｄトランジスタは、基板内に配設される第１のＮＴと平行に配向される第２のＮＴを含み、第１のＮＴ及び第２のＮＴは、垂直方向に沿って積層される複数のナノシートを含む、実施例１又は２のうちの１つのデバイス。
【0061】
実施例４．第１の３Ｄトランジスタは、第１の相補型電界効果トランジスタ（ＣＦＥＴ）を含み、第２の３Ｄトランジスタは、基板内に配設される第１のＣＦＥＴと平行に配向される第２のＣＦＥＴを含み、第１のＣＦＥＴは第１のＮＴを含み、第２のＣＦＥＴは第２のＮＴを含む、実施例１～３のうちの１つのデバイス。
【0062】
実施例５．ディフュージョンブレイクワイヤは、絶縁外側ライナと、外側ライナによって第１の３Ｄトランジスタ及び第２の３Ｄトランジスタから電気的に絶縁される導電性コアと、を含む、実施例１～４のうちの１つの半導体デバイス。
【0063】
実施例６．ディフュージョンブレイクワイヤは、絶縁外側ライナと、外側ライナによって第１の３Ｄトランジスタ及び第２の３Ｄトランジスタから電気的に絶縁される第１の導電性コアと、外側ライナによって第１の３Ｄトランジスタから電気的に絶縁される第２の導電性コアと、第１の導電性コアと第２の導電性コアとの間の絶縁層であって、第１の導電性コアを第２の導電性コアから電気的に絶縁する、絶縁層と、を含む、実施例１～５のうちの１つの半導体デバイス。
【0064】
実施例７．半導体デバイスを形成する方法であって、第１の領域内に第１の３次元（３Ｄ）トランジスタを形成し、第２の領域内に第１の３Ｄトランジスタと平行に配向される第２の３Ｄトランジスタを形成することと、第２の３Ｄトランジスタと第１の３Ｄトランジスタとの間にディフュージョンブレイクトレンチを形成することであって、ディフュージョンブレイクトレンチは第１の横方向に沿って延在する、ことと、ディフュージョンブレイクトレンチを充填することによってディフュージョンブレイクワイヤを形成することであって、ディフュージョンブレイクワイヤは垂直方向に沿った高さを有し、ディフュージョンブレイクトレンチを充填することは、導電性コアを形成することを含み、第１及び第２のトランジスタのゲートは、ディフュージョンブレイクワイヤとは異なる導電性材料から作製される、ことと、を含む、方法。
【0065】
実施例８．第１の３Ｄトランジスタは、第１のナノワイヤトランジスタ（ＮＷＴ）を含み、第２の３Ｄトランジスタは、基板内に配設される第１のＮＷＴと平行に配向される第２のＮＷＴを含み、第１のＮＷＴ及び第２のＮＷＴは、垂直方向に沿って積層される複数のナノワイヤを含む、実施例７の方法。
【0066】
実施例９．ディフュージョンブレイクトレンチを充填することは、更に、絶縁層によって導電性コアから分離される更なる導電性コアを形成することを含む、実施例７又は８のうちの１つの方法。
【0067】
実施例１０．第１の３Ｄトランジスタは、第１のナノシートトランジスタ（ＮＴ）を含み、第２の３Ｄトランジスタは、基板内に配設される第１のＮＴと平行に配向される第２のＮＴを含み、第１のＮＴ及び第２のＮＴは、垂直方向に沿って積層されるナノシートのスタックを含む、実施例７～９のうちの１つの方法。
【0068】
実施例１１．第１の３Ｄトランジスタは、第１の相補型電界効果トランジスタ（ＣＦＥＴ）を含み、第２の３Ｄトランジスタは、基板内に配設される第１のＣＦＥＴと平行に配向される第２のＣＦＥＴを含み、第１のＣＦＥＴは第１のＮＴを含み、第２のＣＦＥＴは第２のＮＴを含む、実施例７～１０のうちの１つの方法。
【0069】
実施例１２．ディフュージョンブレイクトレンチを形成することは、基板の上にＮＴダミー構造を形成することであって、ＮＴダミー構造は、ナノシートのスタックの一部分を取り囲む犠牲ＮＴゲート構造を含む、ことと、犠牲ＮＴゲート構造をエッチングして、ナノシートのスタックの部分を曝露させることと、ナノシートのスタックの曝露部分をエッチングすることと、を含む、実施例７～１１のうちの１つの方法。
【0070】
実施例１３．更に、導電性コアに物理的に接続される垂直ピラーを形成し、ピラーをディフュージョンブレイクワイヤの上の配線レベルに結合することを含む、実施例７～１２のうちの１つの方法。
【0071】
実施例１４．更に、第１のＮＴのＳ／Ｄ領域に接続されるＳ／Ｄ相互接続ラインに導電性コアを物理的に接続するワイヤブリッジを形成することを含む、実施例７～１３のうちの１つの方法。
【0072】
実施例１５．ディフュージョンブレイクトレンチを形成することは、互いに平行に配向される複数のＮＴダミー構造を形成することであって、複数のＮＴダミー構造のそれぞれは、犠牲ＮＴゲート構造と、ナノシートのスタックを含むＮＴチャネルと、ＮＴソース／ドレイン（Ｓ／Ｄ）と、ＮＴ Ｓ／Ｄ相互接続構造とを含み、犠牲ＮＴゲート構造はＮＴチャネルの各ナノシートを取り囲む、ことと、複数のＮＴダミー構造をプリメタル誘電体（ＰＭＤ）層に嵌め込むことであって、嵌め込みは犠牲ＮＴゲート構造の曝露面を含む、ことと、犠牲ＮＴゲート構造を選択的に除去することであって、選択的除去は、複数のトレンチを形成し、トレンチ内側の複数のＮＴチャネルを曝露させる、ことと、パターン化されたエッチマスクを用いて選択される複数のトレンチのサブセットから曝露されたＮＴチャネルを除去することであって、各選択されたトレンチから曝露されたＮＴチャネルを除去することは、第１の横方向に沿ってそれぞれのディフュージョンブレイクトレンチを形成する、ことと、を含む、逐次プロセスフローを実行することを含む、実施例７～１４のうちの１つの方法。
【0073】
実施例１６．複数のＮＴダミー構造を形成することは、ナノシートのスタックをパターニングして、第１の横方向に対して垂直な第２の横方向に沿って延在するナノシートスタックの複数の平行ラインを形成することと、ナノシートスタックのラインの一部を埋設する複数の平行な犠牲ゲート構造を形成することであって、複数の犠牲ゲート構造の各犠牲ゲート構造は、第１の横方向に沿って延在する長さを有する、ことと、犠牲ゲート構造の外側に延在するナノシートスタックのラインの一部を含む複数のＮＴ Ｓ／Ｄを形成することと、それぞれのＳ／Ｄ相互接続ラインを形成するようＳ／Ｄの領域を構成することによって、複数のＮＴ Ｓ／Ｄ相互接続構造を形成することと、を含む、実施例７～１５のうちの１つの方法。
【0074】
実施例１７．半導体デバイスであって、基板内に配設される第１の３次元（３Ｄ）と、基板内に配設される第１の回路部品と、第１の横方向に沿って延在する長さを有するディフュージョンブレイクトレンチと、ディフュージョンブレイクトレンチ内に配設されるディフュージョンブレイクワイヤであって、絶縁外側ライナと、第１の３Ｄトランジスタの電極及び第１の回路部品の電極に電気的に結合される第１の導電性コアと、を含むディフュージョンブレイクワイヤと、を含む、半導体デバイス。
【0075】
実施例１８．第１の３Ｄトランジスタは、第１のナノワイヤトランジスタ（ＮＷＴ）を含み、第２の３Ｄトランジスタは、基板内に配設される第１のＮＷＴと平行に配向される第２のＮＷＴを含み、第１のＮＷＴ及び第２のＮＷＴは、垂直方向に沿って積層される複数のナノワイヤを含む、実施例１７のデバイス。
【0076】
実施例１９．第１の回路部品は、第２の３Ｄトランジスタである、実施例１７又は１８のうちの１つの半導体デバイス。
【0077】
実施例２０．第１の導電性コアは、垂直に導電する第１のピラーに物理的に接続され、第１のピラーは、ディフュージョンブレイクワイヤの上の配線レベルに接続される、実施例１７～１９のうちの１つの半導体デバイス。
【0078】
実施例２１．第１の３Ｄトランジスタは、第１のナノシートトランジスタ（ＮＴ）を含み、第２の３Ｄトランジスタは、基板内に配設される第１のＮＴと平行に配向される第２のＮＴを含み、第１のＮＴ及び第２のＮＴは、垂直方向に沿って積層される複数のナノシートを含む、実施例１７～２０のうちの１つのデバイス。
【0079】
実施例２２．第１の３Ｄトランジスタは、第１の相補型電界効果トランジスタ（ＣＦＥＴ）を含み、第２の３Ｄトランジスタは、基板内に配設される第１のＣＦＥＴと平行に配向される第２のＣＦＥＴを含み、第１のＣＦＥＴは第１のＮＴを含み、第２のＣＦＥＴは第２のＮＴを含む、実施例１７～２１のうちの１つのデバイス。
【0080】
実施例２３．第１のＣＦＥＴは、第１のＳ／Ｄ相互接続ラインに接続される第１のＳ／Ｄ領域を含む第１のゲートオールアラウンド電界効果トランジスタ（ＧＡＡＦＥＴ）と、第２のＳ／Ｄ相互接続ラインに接続される第２のＳ／Ｄ領域を含む第２のＧＡＡＦＥＴとの垂直スタックを含む、実施例１７～２２のうちの１つの半導体デバイス。
【0081】
実施例２４．更に、第１のワイヤブリッジを含み、第１のワイヤブリッジは、第１の導電性コアを第１のＳ／Ｄ相互接続ラインに物理的に接続し、第１のＣＦＥＴは、ディフュージョンブレイクワイヤに横方向に隣接する、実施例１７～２３のうちの１つの半導体デバイス。
【0082】
実施例２５．第１のＳ／Ｄ相互接続ラインは、第３のＣＦＥＴのＳ／Ｄ領域に物理的に接続される、実施例１７～２４のうちの１つの半導体デバイス。
【0083】
実施例２６．第１のＳ／Ｄ相互接続ラインは、垂直に導電する第２のピラーに物理的に接続され、第２のピラーは、第１のＳ／Ｄ相互接続ラインの上の配線レベルに接続される、実施例１７～２５のうちの１つの半導体デバイス。
【0084】
実施例２７．ディフュージョンブレイクワイヤは、更に、第１の導電性コアの下のディフュージョンブレイクトレンチ内に配設される第２の導電性コアを含み、第２の導電性コアは、絶縁層によって第１の導電性コアから電気的に絶縁され、第２の導電性コアは、第２のＣＦＥＴの電極及び第２の回路部品の電極に電気的に結合される、実施例１７～２６のうちの１つの半導体デバイス。
【0085】
実施例２８．更に、第２のワイヤブリッジを含み、第２のワイヤブリッジは、第２の導電性コアを、第２のＣＦＥＴの第２のＳ／Ｄ領域に接続される第２のＳ／Ｄ相互接続ラインに物理的に接続し、第２のＣＦＥＴは、ディフュージョンブレイクワイヤに横方向に隣接する、実施例１７～２７のうちの１つの半導体デバイス。
【0086】
実施例２９．第２のＣＦＥＴの第２のＳ／Ｄ領域に接続される第２のＳ／Ｄ相互接続ラインは、第３のＣＦＥＴのＳ／Ｄ領域に物理的に接続される、実施例１７～２８のうちの１つの半導体デバイス。
【0087】
実施例３０．第２のＣＦＥＴの第２のＳ／Ｄ領域に接続される第２のＳ／Ｄ相互接続ラインは、垂直に導電する第３のピラーに物理的に接続され、第３のピラーは、第２のＳ／Ｄ相互接続ラインの上の配線レベルに接続される、実施例１７～２９のうちの１つの半導体デバイス。
【0088】
実施例３１．第２の導電性コアは、垂直に導電する第４のピラーに物理的に接続され、第４のピラーは、第１の導電性コアから絶縁され、第４のピラーは、ディフュージョンブレイクワイヤの上の配線レベルに接続される、実施例１７～３０のうちの１つの半導体デバイス。
【0089】
本発明について、例示的な実施形態を参照して説明してきたが、本明細書は、限定的な意味で解釈されることを意図するものではない。例示的な実施形態の様々な変更例及び組み合わせ並びに本発明の他の実施形態は、説明を参照して当業者に明らかになるであろう。従って、添付の特許請求の範囲は、かかる変更例又は実施形態を包含することを意図している。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【国際調査報告】