特表-17138197IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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再表2017-138197半導体装置及び半導体装置の製造方法、並びに、固体撮像素子及び電子機器
(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO/0
(43)【国際公開日】2017年8月17日
【発行日】2018年11月29日
(54)【発明の名称】半導体装置及び半導体装置の製造方法、並びに、固体撮像素子及び電子機器
(51)【国際特許分類】
   H01L 27/146 20060101AFI20181102BHJP
   H01L 21/3205 20060101ALI20181102BHJP
   H01L 21/768 20060101ALI20181102BHJP
   H01L 23/522 20060101ALI20181102BHJP
   H01L 21/8234 20060101ALI20181102BHJP
   H01L 27/088 20060101ALI20181102BHJP
   H01L 29/423 20060101ALI20181102BHJP
   H01L 29/49 20060101ALI20181102BHJP
   H01L 21/336 20060101ALI20181102BHJP
   H01L 29/78 20060101ALI20181102BHJP
   H04N 5/374 20110101ALI20181102BHJP
【FI】
   H01L27/146 A
   H01L21/88 J
   H01L27/088 C
   H01L29/58 G
   H01L27/088 E
   H01L29/78 301G
   H04N5/374
【審査請求】未請求
【予備審査請求】未請求
【全頁数】35
【出願番号】特願2017-566510(P2017-566510)
(21)【国際出願番号】PCT/0/0
(22)【国際出願日】2016年11月2日
(31)【優先権主張番号】特願2016-22717(P2016-22717)
(32)【優先日】2016年2月9日
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA
(71)【出願人】
【識別番号】000002185
【氏名又は名称】ソニー株式会社
(74)【代理人】
【識別番号】100094363
【弁理士】
【氏名又は名称】山本 孝久
(74)【代理人】
【識別番号】100118290
【弁理士】
【氏名又は名称】吉井 正明
(72)【発明者】
【氏名】富樫 秀晃
(72)【発明者】
【氏名】中西 康輔
【テーマコード(参考)】
4M104
4M118
5C024
5F033
5F048
5F140
【Fターム(参考)】
4M104AA01
4M104AA03
4M104BB01
4M104BB02
4M104BB04
4M104BB05
4M104BB14
4M104BB17
4M104BB18
4M104CC05
4M104DD08
4M104EE03
4M104EE09
4M104EE16
4M104EE17
4M104FF03
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4M104FF11
4M118AB01
4M118BA07
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4M118CA14
4M118CA24
4M118CB20
4M118DD04
4M118EA14
4M118FA06
4M118FA28
4M118GA02
4M118GC07
4M118GC08
4M118GD04
4M118HA25
4M118HA31
4M118HA33
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5C024GY31
5C024GY39
5C024GY41
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5F033JJ08
5F033JJ11
5F033JJ15
5F033JJ18
5F033JJ19
5F033JJ21
5F033MM30
5F033NN30
5F033NN32
5F033NN33
5F033QQ07
5F033QQ11
5F033RR03
5F033RR04
5F033RR06
5F033RR08
5F033SS04
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5F033VV07
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5F048AA04
5F048AC01
5F048AC10
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5F048BB06
5F048BB09
5F048BB16
5F048BB17
5F048BB19
5F048BC03
5F048BC18
5F048BD02
5F048BD07
5F048BD10
5F048CB01
5F048CB07
5F048DA23
5F140AB01
5F140AB06
5F140AC01
5F140AC23
5F140BA01
5F140BB04
5F140BB05
5F140BD05
5F140BD07
5F140BD09
5F140BD11
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5F140BD18
5F140BF04
5F140BF05
5F140BF43
5F140BG08
5F140BH02
5F140BH05
(57)【要約】
本開示の半導体装置は、半導体基板の第1面側に配置された半導体素子、半導体基板を半導体基板の厚さ方向に貫通して設けられ、半導体素子で得られた電荷を半導体基板の第2面側に導く貫通電極、及び、貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する。
【特許請求の範囲】
【請求項1】
半導体基板の第1面側に配置された半導体素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、半導体素子で得られた電荷を半導体基板の第2面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する、
半導体装置。
【請求項2】
貫通電極は、半導体基板を貫通して設けられた導電体、及び、導電体と半導体基板との間を電気的に分離する分離層から成る、
請求項1に記載の半導体装置。
【請求項3】
分離層は、導電体の側壁を被覆する絶縁膜によって構成されている、
請求項2に記載の半導体装置。
【請求項4】
絶縁膜の膜厚は、半導体基板の深さ方向の位置に応じて異なる、
請求項2に記載の半導体装置。
【請求項5】
増幅トランジスタのソース領域及びドレイン領域は、絶縁膜の近傍に存在し、半導体基板の深さ方向の一部又は全領域に亘って形成された拡散層から成る、
請求項1に記載の半導体装置。
【請求項6】
半導体基板の平面上に形成された平面トランジスタを備えており、
平面トランジスタのゲート酸化膜の膜厚と、増幅トランジスタのゲート酸化膜の膜厚とが異なる、
請求項1に記載の半導体装置。
【請求項7】
半導体基板の平面上に形成された平面トランジスタを備えており、
平面トランジスタのゲート酸化膜の構成材料と、増幅トランジスタのゲート酸化膜の構成材料とが異なる、
請求項1に記載の半導体装置。
【請求項8】
貫通電極の頂部に設けられた、導電体から成るキャップ電極を備えており、
キャップ電極は、増幅トランジスタのソース領域、ドレイン領域、もしくはチャネル領域の近傍まで延伸して設けられている、
請求項1に記載の半導体装置。
【請求項9】
導電体は、長さ方向において少なくとも1層から成り、少なくとも1種類の導電体性材料から構成されている、
請求項1に記載の半導体装置。
【請求項10】
導電体は、増幅トランジスタのゲート電極として機能する第1の導電体、及び、第1の導電体に連続する第2の導電体から成る、
請求項9に記載の半導体装置。
【請求項11】
第1の導電体は、増幅トランジスタの動作範囲を所望に設定する仕事関数を有する、
請求項10に記載の半導体装置。
【請求項12】
第1の導電体と半導体基板とを分離する絶縁膜は、第2の導電体と半導体基板とを分離する絶縁膜よりも薄膜でかつ高誘電率材料から成る、
請求項11に記載の半導体装置。
【請求項13】
第2の導電体は、第1の導電体よりも小径でかつ導電性材料から成る、
請求項10に記載の半導体装置。
【請求項14】
第1の導電体の周りの絶縁膜の膜厚と、第2の導電体の周りの絶縁膜とが異なる、
請求項10に記載の固体撮像素子。
【請求項15】
第2の導電体の周りの絶縁膜は、低誘電率絶縁膜から成る、
請求項14に記載の半導体装置。
【請求項16】
第2の導電体の周りの絶縁膜は、第2の導電体との間に介在する空孔と共に、第2の導電体と半導体基板とを電気的に分離する分離構造を構成している、
請求項15に記載の半導体装置。
【請求項17】
第1の導電体の周りの絶縁膜に付与されている固定電荷量と、第2の導電体の周りの絶縁膜に付与されている固定電荷量とを異なる、
請求項16に記載の半導体装置。
【請求項18】
半導体基板の第1面側に配置された半導体素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、半導体素子で得られた電荷を半導体基板の第2面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備える半導体装置の製造に当たって、
貫通電極を増幅トランジスタのゲート電極とし、貫通電極の周りに増幅トランジスタのソース領域及びドレイン領域を形成する、
半導体装置の製造方法。
【請求項19】
半導体基板の第1面側に配置された光電変換素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、光電変換素子での光電変換によって得られた電荷を半導体基板の第2面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する、
固体撮像素子。
【請求項20】
半導体基板の第1面側に配置された光電変換素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、光電変換素子での光電変換によって得られた電荷を半導体基板の第2面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する、
固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置及び半導体装置の製造方法、並びに、固体撮像素子及び電子機器に関する。
【背景技術】
【0002】
近年、固体撮像素子等の半導体装置のトレンドとして、平面方向の微細化・集積化に加え、3次元方向の積層による、機能付加、デバイス特性の向上が注目されている。3次元方向の積層には、半導体基板(半導体チップ)の表面−裏面間、複数の半導体基板間、また、半導体基板−異種材料膜を電気的に接続するために、半導体基板を貫通する貫通電極で電気的に接続を行うTCV技術が用いられる。
【0003】
TCV技術を用いた半導体装置では、貫通電極と半導体基板内の素子とのカップリングや、貫通電極の側面のダメージ層から発生する暗電流がデバイス特性を劣化させるため、貫通電極と半導体基板との間には十分な分離構造が必要である。この分離構造として、例えば、空孔や低誘電率材料を用いた低容量化、ピニング膜を用いた暗電流抑制構造が知られている(例えば、特許文献1参照参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2015−38931号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献1に記載の従来技術では、十分な分離機構、暗電流抑制機構を備え付けた貫通電極は大きな面積が必要となり、半導体基板内の他素子の面積を圧迫することになる。特に、貫通電極とトランジスタとを混載した半導体装置では、増幅特性、ノイズ特性がトランジスタサイズに依存しているため、トランジスタ特性の劣化を伴う。また、貫通電極−半導体基板間の対地容量、貫通電極−トランジスタ間の配線容量が大きくなる。
【0006】
本開示は、貫通電極による半導体基板内の他素子の面積への圧迫を最小限に抑えることが可能な半導体装置及び半導体装置の製造方法、並びに、固体撮像素子及び当該固体撮像素子を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記の目的を達成するための本開示の半導体装置は、
半導体基板の第1面側に配置された半導体素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、半導体素子で得られた電荷を半導体基板の第2面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する。
【0008】
また、上記の目的を達成するための本開示の半導体装置の製造方法は、
半導体基板の第1面側に配置された半導体素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、半導体素子で得られた電荷を半導体基板の第2面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備える半導体装置の製造に当たって、
貫通電極を増幅トランジスタのゲート電極とし、貫通電極の周りに増幅トランジスタのソース領域及びドレイン領域を形成する。
【0009】
また、上記の目的を達成するための本開示の固体撮像素子は、
半導体基板の第1面側に配置された光電変換素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、光電変換素子での光電変換によって得られた電荷を半導体基板の第2面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する。また、上記の目的を達成するための本開示の電子機器は、上記の構成の固体撮像素子を備える。
【発明の効果】
【0010】
本開示によれば、貫通電極が増幅トランジスタのゲート電極を兼ねているため、貫通電極による半導体基板内の他素子の面積への圧迫を最小限に抑えることが可能になる。尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
【図面の簡単な説明】
【0011】
図1図1Aは、実施例1の固体撮像素子を示す断面図であり、図1Bは、図1AのA−A線に沿った断面図である。
図2図2は、実施例1の固体撮像素子における画素の等価回路を示す回路図である。
図3図3は、実施例2の固体撮像素子を示す断面図である。
図4図4Aは、実施例3の固体撮像素子を示す断面図であり、図4Bは、図4AのB−B線に沿った断面図である。
図5図5は、実施例4の固体撮像素子を示す断面図である。
図6図6Aは、実施例5の第1例の固体撮像素子の断面図であり、図6Bは、実施例5の第2例の固体撮像素子の断面図である。
図7図7A図7B及び図7Cは、実施例6に係る固体撮像素子の製造方法の工程図(その1)である。
図8図8A及び図8Bは、実施例6に係る固体撮像素子の製造方法の工程図(その2)である。
図9図9Aは、参考例の固体撮像素子の平面図であり、図9Bは、図9AのC−C線に沿った側断面図である。
図10図10Aは、実施例7の固体撮像素子の平面図であり、図10Bは、実施例7の固体撮像素子の側断面図である。
図11図11Aは、実施例8の固体撮像素子の平面図であり、図11Bは、実施例8の固体撮像素子の側断面図である。
図12図12Aは、実施例9の固体撮像素子の平面図であり、図12Bは、実施例9の固体撮像素子の側断面図である。
図13図13Aは、実施例10の第1例の固体撮像素子の平面図であり、図13Bは、実施例10の第2例の固体撮像素子の平面図である。
図14図14Aは、実施例11の第1例の固体撮像素子の側断面図であり、図14Bは、実施例11の第2例の固体撮像素子の側断面図である。
図15図15Aは、実施例12の固体撮像素子の平面図であり、図15Bは、実施例12の固体撮像素子の側断面図である。
図16図16Aは、実施例13の固体撮像素子の平面図であり、図16Bは、実施例13の固体撮像素子の側断面図である。
図17図17Aは、実施例14の固体撮像素子の平面図であり、図17Bは、実施例14の固体撮像素子の側断面図である。
図18図18Aは、実施例15の固体撮像素子の平面図であり、図18Bは、実施例15の固体撮像素子の側断面図である。
図19図19Aは、実施例16の固体撮像素子の平面図であり、図19Bは、実施例16の固体撮像素子の側断面図である。
図20図20Aは、実施例17の固体撮像素子の平面図であり、図20Bは、実施例17の固体撮像素子の側断面図である。
図21図21Aは、実施例18の固体撮像素子の平面図であり、図21Bは、実施例18の固体撮像素子の側断面図である。
図22図22A図22B及び図22Cは、実施例19に係る固体撮像素子の製造方法の工程図(その1)である。
図23図23A及び図23Bは、実施例19に係る固体撮像素子の製造方法の工程図(その2)である。
図24図24A及び図24Bは、実施例19に係る固体撮像素子の製造方法の工程図(その3)である。
図25図25A及び図25Bは、実施例19に係る固体撮像素子の製造方法の工程図(その4)である。
図26図26は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。
【発明を実施するための形態】
【0012】
以下、本開示の実施例について図面を用いて詳細に説明する。本開示の技術は実施例に限定されるものではなく、実施例における種々の数値や材料などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
1.本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器、全般に関する説明
2.実施例1(本開示の一態様に係る固体撮像素子)
3.実施例2(実施例1の変形)
4.実施例3(実施例1の変形)
5.実施例4(実施例1の変形)
6.実施例5(実施例1〜実施例4の変形)
7.実施例6(実施例1の固体撮像素子の製造方法)
8.参考例(貫通電極とトランジスタとを混載した場合の基本構成)
9.実施例7(増幅トランジスタのチャネル構造)
10.実施例8(電子変換型の縦方向2色分光の裏面照射型固体撮像素子)
11.実施例9(実施例8の変形)
12.実施例10(実施例9の変形)
13.実施例11(実施例8の変形)
14.実施例12(高性能なトランジスタ動作及び分離特性を有する固体撮像素子)
15.実施例13(実施例12の変形)
16.実施例14(実施例7〜実施例12の変形)
17.実施例15(実施例7〜実施例12の変形)
18.実施例16(実施例1〜実施例12の変形)
19.実施例17(波長変換素子として機能する固体撮像素子)
20.実施例18(実施例17の変形)
21.実施例19(実施例7の固体撮像素子の製造方法)
22.本開示の電子機器(撮像装置の例)
【0013】
<本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器、全般に関する説明>
本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、半導体基板について、シリコン基板を用いる構成とすることができる。更に、シリコン材料に限らず、化合物材料や有機半導体材料などの様々な半導体材料を半導体基板の構成材料として用いることができる。また、半導体基板内に、光電変換素子を形成する/形成しない、いずれの構成とすることができる。
【0014】
上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、半導体素子については、半導体基板の第1面側に積層された、2つの透明電極によって挟まれた光電変換膜から成る構成とすることができる。あるいは又、半導体基板の第1面側に配置された、別の半導体基板に形成された半導体素子から成る構成とすることができる。
【0015】
上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、貫通電極について、半導体基板を貫通して設けられた導電体、及び、導電体と半導体基板との間を電気的に分離する分離層から成る構成とすることができる。導電体の構成材料については、1種類の金属材料だけではなく、数種類の金属材料を組み合わせることができる。例えば、PDAS(Phosphorus Doped Amorphous Silicon)等のドープされたシリコン材料や、アルミニウム、タングステン、チタン、コバルト、ハフニウム、タンタル等の金属材料(導電性材料)を1つ以上含む。
【0016】
更に、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、分離層について、導電体の側壁を被覆する絶縁膜から成る構成とすることができる。また、絶縁膜の膜厚について、半導体基板の深さ方向の位置に応じて異なる構成とすることができる。また、絶縁膜材料を多層とすることもできる。
【0017】
更に、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、増幅トランジスタのソース領域及びドレイン領域について、絶縁膜の近傍に存在し、半導体基板の深さ方向の一部又は全領域に亘って形成された拡散層から成る構成とすることができる。
【0018】
また、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、半導体基板の平面上に形成された平面トランジスタを備えており、平面トランジスタのゲート酸化膜の膜厚と、増幅トランジスタのゲート酸化膜の膜厚とが異なる構成とすることができる。あるいは又、平面トランジスタのゲート酸化膜の構成材料と、増幅トランジスタのゲート酸化膜の構成材料とが異なる構成とすることができる。
【0019】
また、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、貫通電極の頂部に設けられた、導電体から成るキャップ電極を備えており、キャップ電極について、増幅トランジスタのソース領域、ドレイン領域、もしくはチャネル領域の近傍まで延伸して設けられた構成とすることができる。
【0020】
また、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、導電体について、長さ方向において少なくとも1層から成り、少なくとも1種類の導電体性材料から成る構成とすることができる。例えば、導電体について、増幅トランジスタのゲート電極として機能する第1の導電体、及び、第1の導電体に連続する第2の導電体から成る構成とすることができる。
【0021】
更に、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、第1の導電体について、増幅トランジスタの動作範囲を所望に設定する仕事関数を有する構成とすることができる。また、第1の導電体と半導体基板とを分離する絶縁膜について、第2の導電体と半導体基板とを分離する絶縁膜よりも薄膜でかつ高誘電率材料から成る構成とすることができる。また、第2の導電体について、第1の導電体よりも小径でかつ導電性材料から成る構成とすることができる。
【0022】
更に、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、第1の導電体の周りの絶縁膜の膜厚と、第2の導電体の周りの絶縁膜とが異なる構成とすることができる。また、第2の導電体の周りの絶縁膜について、低誘電率絶縁膜から成る構成とすることができる。
【0023】
更に、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、第2の導電体の周りの絶縁膜は、第2の導電体との間に介在する空孔と共に、第2の導電体と半導体基板とを電気的に分離する分離構造を構成していることが好ましい。また、第1の導電体の周りの絶縁膜に付与されている固定電荷量と、第2の導電体の周りの絶縁膜に付与されている固定電荷量とを異なる構成とすることができる。
【0024】
また、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、増幅トランジスタのゲート電極について、その断面形状が円形、あるいは、長方形を含む多角形である構成とすることができる。
【0025】
本開示の半導体装置として、半導体素子の一例である光電変換素子を含む画素(単位画素)が、第1の方向(行方向)及び第2の方向(列方向)に2次元マトリクス状に配列されて成る固体撮像素子を例示することができる。但し、本開示の半導体装置としては、固体撮像素子に限られるものではない。具体的には、本開示の技術は、半導体基板をその厚さ方向に貫通して設けられる貫通電極と、貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタとを混載して成る半導体装置全般に適用可能である。一例として、半導体基板の第1面側に配置される半導体素子として圧電センサ素子を用いる半導体装置を例示することができる。
【0026】
本明細書においては、本開示の半導体装置の一例である固体撮像素子を例に挙げて説明することとする。固体撮像素子では、光電変換素子を含む画素が2次元マトリクス状に配列された画素配列に対して、R(赤色)、G(緑色)、B(青色)の各色フィルタを平面状に並べたフィルタ構造が広く採用されている。しかし、このフィルタ構造では、偽色が発生する場合がある。
【0027】
この偽色の問題を解決するために、従来、同一の画素の縦方向(光軸方向)に、赤色、緑色、青色のそれぞれの波長の光を光電変換する光電変換領域を積層する構造が採られている(例えば、特開2006−120921号公報参照)。また、光電変換領域を半導体基板外に設置する構造、例えば、光電変換素子を半導体基板の上部に配置し、光電変換信号を半導体基板に蓄積する構造が採られている(例えば、特開2010−278086号公報、特開2011−138927号公報参照)。
【0028】
上記のような構造を裏面照射型固体撮像素子に適用する場合は、光電変換膜からの電荷を半導体基板に接続するコンタクト部を裏面の半導体表面側に形成する必要がある。裏面側の半導体基板表面は、高温プロセスが適用できないため一般に界面準位が多く、更に、高濃度不純物領域が拡散して空乏層領域が大きくなってしまうため、暗電流が比較的多くなってしまう。そのため、従来は、裏面照射型固体撮像素子において、半導体基板に画素毎の貫通電極を設置し、これを介して光電変換素子からの電荷を、半導体基板の表面側に転送するようにしている(例えば、特開2011−29337号公報参照)。
【0029】
ところで、一般的に、貫通電極は、その中心部が導電性材料から構成され、導電性材料から成る中心部と半導体基板との間には絶縁膜が形成される。貫通電極は、半導体基板を貫通し、変調トランジスタとフローティングディフュージョン(浮遊拡散層)に接続される。このため、貫通電極と半導体基板との間には静電容量が生じる。この静電容量が大きいと、光電変換素子からの電荷を電気信号に変換する変換効率が低下してしまう。静電容量を低減させるためには、貫通電極と半導体基板との間の距離を拡大することが比較的容易な対応であるが、その場合、貫通電極が画素平面で占める割合が大きくなるため、素子面積が拡大してしまう。
【0030】
以下、実施例に基づき、本開示の半導体装置の一例である固体撮像素子及びその駆動方法について説明する。各実施例は、以下の構成を有する。
実施例1 :本開示の一態様に係る固体撮像素子
増幅トランジスタのソース領域、ドレイン領域の構成
実施例2 :実施例1の変形/増幅トランジスタのソース領域、ドレイン領域の構成
実施例3 :実施例1の変形/貫通電極の形状
実施例4 :実施例1の変形/他の半導体基板の配置
実施例5 :実施例1〜実施例4の変形/貫通電極の容量の低減
実施例6 :実施例1の固体撮像素子の製造方法
参考例 :貫通電極とトランジスタとを混載した場合の基本構成
実施例7 :増幅トランジスタのチャネル構造
実施例8 :電子変換型の縦方向2色分光の裏面照射型固体撮像素子
実施例9 :実施例8の変形/貫通電極の配線裏面側構造
実施例10:実施例9の変形/貫通電極の配線裏面側構造
実施例11:実施例8の変形/貫通電極の配線不要構造
実施例12:高性能なトランジスタ動作及び分離特性を有する固体撮像素子
実施例13:実施例12の変形/貫通電極の形状
実施例14:実施例7〜実施例12の変形/ソース領域及びドレイン領域の配置
実施例15:実施例7〜実施例12の変形/ソース領域及びドレイン領域の配置
実施例16:実施例1〜実施例12の変形/側面チャネルと表面チャネル型トランジスタ との組み合わせ
実施例17:波長変換素子として機能する固体撮像素子
実施例18:実施例17の変形/貫通電極を挟んでリセットトランジスタを形成する例
実施例19:実施例7の固体撮像素子の製造方法
【実施例1】
【0031】
実施例1は、本開示の一態様に係る固体撮像素子に関する。実施例1の固体撮像素子の断面図を図1Aに示し、図1AのA−A線に沿った断面図を図1Bに示す。また、実施例1の固体撮像素子における画素の等価回路図を図2に示す。図1Aには、1つの画素(単位画素)10の断面構造を示している。
【0032】
図1Aにおいて、半導体基板(半導体チップ)11の第1面側には、層間絶縁膜12を介して光電変換素子13が積層されている。光電変換素子13は、例えば、2つの透明電極131,132と、これらの透明電極131,132によって挟まれた光電変換膜133とから構成されている。この光電変換素子13での光電変換によって得られた電荷を半導体基板11の第2面側に導く(転送する)ために、半導体基板11には貫通電極14が、半導体基板11をその厚さ方向に貫通して設けられている。
【0033】
半導体基板11の第2面側には、ゲート酸化膜(絶縁膜)15を介して配線層16が設けられている。配線層16には、画素を構成する素子、例えば、リセットトランジスタ21のゲート電極21G、増幅トランジスタ22のゲート電極22G、及び、選択トランジスタ23のゲート電極23Gが形成されている。リセットトランジスタ21、増幅トランジスタ22、及び、選択トランジスタ23に対応して、半導体基板11の第2面側の表層部には、拡散層31〜34が形成されている。
【0034】
拡散層31は、リセットトランジスタ21のドレイン領域となる。拡散層32は、リセットトランジスタ21のソース領域となるとともに、フローティングディフュージョン(浮遊拡散層)FDとなる。フローティングディフュージョンFDは、電荷を電圧に変換する電荷電圧変換部(電荷検出部)である。拡散層33は、増幅トランジスタ22のソース領域となるとともに、選択トランジスタ23のドレイン領域となる。拡散層34は、選択トランジスタ23のソース領域となる。
【0035】
配線層16には更に、各種の配線が形成されている。具体的には、リセットトランジスタ21のゲート電極21Gにリセット制御信号RSTを伝送するリセット制御線41や、選択トランジスタ23のゲート電極23Gに選択制御信号SELを伝送する選択制御線42が配線層16に形成されている。更に、増幅トランジスタ22から出力される画素信号を伝送する垂直信号線43、増幅トランジスタ22のゲート電極22GとフローティングディフュージョンFDとを電気的に接続する配線44、及び、リセットトランジスタ21のドレイン領域に固定電位を印加する配線45等が配線層16に形成されている。
【0036】
すなわち、図2の回路図に示すように、リセットトランジスタ21のゲート電極21Gには、リセット制御線41を通してリセット制御信号RSTが印加される。選択トランジスタ23のゲート電極23Gには、選択制御線42を通して選択制御信号SELが印加される。リセット制御信号RST及び選択制御信号SELは、図示しない垂直走査部(行走査部)から、画素10が行列状(2次元マトリクス状)に配置されて成る画素配列の例えば画素行を単位として出力される。
【0037】
増幅トランジスタ22のゲート電極22Gは、配線46を介して光電変換素子13に電気的に接続されるとともに、配線44を介してフローティングディフュージョンFDに電気的に接続されている。増幅トランジスタ22のドレイン領域は、電源電位VDDの電源線47に配線48を介して電気的に接続されている。選択トランジスタ23のソース領域は、垂直信号線43に接続されている。
【0038】
図2の回路例では、リセットトランジスタ21、増幅トランジスタ22、及び、選択トランジスタ23の3つのトランジスタとして、例えばN型MOSFETを用いている。但し、ここで例示した3つのトランジスタ21〜23の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。すなわち、適宜、P型MOSFETを用いる組み合わせとすることも可能である。また、選択トランジスタ23については、電源電位VDDと増幅トランジスタ22のドレイン領域との間に接続した回路構成をとることも可能である。
【0039】
上記の回路構成の画素10において、リセットトランジスタ21は、そのゲート電極21Gにリセット制御信号RSTが印加されることによって導通状態となり、フローティングディフュージョンFDの保持電荷を固定電位の配線45に捨てることによってフローティングディフュージョンFDをリセットする。増幅トランジスタ22は、フローティングディフュージョンFDの電位に応じたレベルの電気信号を出力する。選択トランジスタ23は、そのゲート電極23Gに選択制御信号SELが印加されることによって導通状態となり、画素10を選択状態として増幅トランジスタ22から与えられる電気信号を垂直信号線43に出力する。
【0040】
ここで、半導体基板11の第2面、即ち、画素の構成素子や各種の配線を含む配線層16が形成された基板面を表面とするとき、実施例1の固体撮像素子は、光電変換素子13が裏面(第1面)側に積層された裏面照射型固体撮像素子となる。
【0041】
上記の構成の裏面照射型固体撮像素子において、光電変換素子13での光電変換によって得られた電荷を半導体基板11の第2面側に導くための貫通電極14は、増幅トランジスタ22のゲート電極22Gを兼ねている。具体的には、貫通電極14は、その側壁が絶縁膜141で被覆され、その中心部に導電体142が埋め込まれた構造となっている。そして、中心部の導電体142は、増幅トランジスタ22の縦型のゲート電極として機能すると同時に、半導体基板11の裏面側から表面側に、光電変換素子13からの光電変換電流を供給するための貫通電極としても機能する。絶縁膜141は、導電体142と半導体基板11とを電気的に分離する分離層を構成している。
【0042】
貫通電極14の断面図を図1Bに示す。図1Bは、図1AのA−A線に沿った断面図である。図1Bに示すように、本例では、貫通電極14の断面形状は円形となっている。ここで、「円形」とは、厳密に円形である場合の他、実質的に円形である場合も含み、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
【0043】
増幅トランジスタ22において、ソース領域となる拡散層33が半導体基板11の表面側に形成されているのに対して、ドレイン領域となる拡散層35は、半導体基板11の裏面側に形成されている。このように、半導体基板11の表面側と裏面側にソース領域とドレイン領域を形成することで、貫通電極14は増幅トランジスタ22として機能することが可能となる。この例の場合、増幅トランジスタ22は、縦型トランジスタということになる。増幅トランジスタ22のドレイン領域(拡散層35)には、電源線47から配線48を通して電源電位VDDが印加されている。
【0044】
上述した画素10の画素構造において、光電変換素子13の光電変換膜133は、例えば、ローダーミン系色素、メラシアニン系色素、キナクリドン等を含む有機光電変換材料などで構成されていてもよい。また、半導体基板11の平面上に形成された平面トランジスタ(リセットトランジスタ21及び選択トランジスタ23)のゲート酸化膜15と、縦型トランジスタである増幅トランジスタ22のゲート酸化膜、即ち、貫通電極14の側壁の絶縁膜141の膜厚は、異なっていてもよい。
【0045】
ゲート酸化膜の構成材料についても同様である、即ち、平面トランジスタのゲート酸化膜15と増幅トランジスタ22のゲート酸化膜とが異なっていてもよい。平面トランジスタのゲート酸化膜15は、例えば、シリコン酸化膜、TEOS(Tetra Ethyl Ortho Silicate)、シリコン窒化膜、シリコン酸窒化膜等の構成材料から成り、中に空隙を含んでいてもよい。
【0046】
増幅トランジスタ22のゲート酸化膜(絶縁膜141)の構成材料については次の通りである。すなわち、酸化ケイ素、酸窒化ケイ素、酸化ハフニウム、酸化アルミニウム、酸化ジルコニウム、酸化タンタル、酸化チタン、酸化ランタン、酸化プラセオジム、酸化セリウム、酸化ネオジム、酸化プロメチウム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウム、酸化イットリウム、窒化アルミニウム膜、酸窒化ハフニウム膜、酸窒化アルミニウム膜等を1つ以上含む。
【0047】
貫通電極14において、中心部の導電体142の構成材料は、例えば、PDAS(Phosphorus Doped Amorphous Silicon)等のドープされたシリコン材料や、アルミニウム、タングステン、チタン、コバルト、ハフニウム、タンタル等の金属材料(導電性材料)を1つ以上含む。すなわち、導電体142の構成材料は、1種類の金属材料だけではなく、数種類の金属材料を組み合わせてもよい。
【0048】
半導体基板11としては、シリコン基板を用いることができる。但し、半導体基板11は、シリコン材料に限らず、化合物材料や有機半導体材料などの様々な半導体材料でも実施可能である。また、半導体基板11内に、光電変換素子であるフォトダイオードを形成してもよいし、形成しなくてもよい。フォトダイオードを形成しない場合は、半導体基板11の厚さを薄くすることができるため、貫通電極14の容量を低減することが可能になる。この容量の低減により、光電変換素子13からの電荷を電気信号に変換する変換効率を向上できる。
【実施例2】
【0049】
実施例2は、実施例1の変形である。実施例2の固体撮像素子の断面図を図3に示す。実施例1では、貫通電極14を用いて構成される増幅トランジスタ22に関して、ソース領域を半導体基板11の表面側に配置し、ドレイン領域を半導体基板11の裏面側に配置した構成となっている。しかし、増幅トランジスタ22のソース領域、ドレイン領域については、実施例1に限られるものではなく、絶縁膜141の近傍に存在し、半導体基板11の深さ方向の一部又は全領域に亘って形成された拡散層33及び拡散層35から成る構成とすることができる。
【0050】
実施例2では、増幅トランジスタ22のソース領域及びドレイン領域を共に半導体基板11の表面側に設けた構成をとっている。このように、増幅トランジスタ22のドレイン領域を半導体基板11の表面側に設けることで、当該ドレイン領域に電源電位VDDの電源線を、他の電源電位VDDの電源線と共通配線化できるため、半導体基板11の裏面側に設ける場合に比べて、面積の縮小化を図ることができる。
【実施例3】
【0051】
実施例3は、実施例1の変形である。実施例3の固体撮像素子の断面図を図4Aに示し、図4AのB−B線に沿った断面図を図4Bに示す。実施例1では、貫通電極14の断面形状が円形となっている。これに対し、実施例3では、貫通電極14の断面形状が、長方形(実際には、角が丸い丸長方形)となっている。
【0052】
また、増幅トランジスタ22において、ソース領域となる拡散層33と、ドレイン領域となる拡散層35とが、貫通電極14の短辺側の両側に、半導体基板11の表面側から裏面側に亘って形成されている。尚、ここでは、拡散層33,35を半導体基板11の表面側から裏面側に亘って形成するとしたが、実施例1の場合のように、一方を表面側に、他方を裏面側に設けるようにしてもよい。
【0053】
このように、貫通電極14の断面形状を長方形とし、その短辺側の両側にソース領域となる拡散層33と、ドレイン領域となる拡散層35とを形成した構造とすることで、貫通電極14の側壁の結晶面方位を揃えることが可能となる。これにより、暗電流・白点特性が向上したり、チャネル長・幅の設計の自由度を向上させること可能となる。
【0054】
尚、貫通電極14の断面形状としては、長方形に限られるものではなく、真円、楕円、長方形以外の形状など種々の形状を採用可能である。また、貫通電極14の深さ方向(長手方向)においてその深さ位置毎に形状が異なっていてもよい。
【実施例4】
【0055】
実施例4は、実施例1の変形である。実施例4の固体撮像素子の断面図を図5に示す。実施例4では、半導体基板11の第1面側(裏面側)に光電変換素子13が配置され、第2面側(表面側)に半導体基板17が配置された構成となっている。そして、リセットトランジスタ21と、貫通電極14をゲート電極として用いた増幅トランジスタ22とが、半導体基板11の裏面側、即ち、光電変換素子13側に形成されている。また、表面側の半導体基板17には、選択トランジスタ23が形成されている。半導体基板11と半導体基板17とは、バンプ等の接続電極44を介して電気的に接続される。
【0056】
このように、メインの半導体基板11とは異なる半導体基板17を用い、当該半導体基板17に画素10を構成する素子(本例では、選択トランジスタ23)を形成するようにすることで、選択トランジスタ23を形成しない分だけ、画素10を形成する領域のサイズを小さくできる。これにより、画素10の更なる微細化が可能になる。
【実施例5】
【0057】
実施例5は、実施例1〜実施例4の変形である。実施例5の第1例の固体撮像素子の断面図を図6Aに示し、実施例5の第2例の固体撮像素子の断面図を図6Bに示す。
【0058】
実施例5の第1例では、貫通電極14において、導電体142をその太さが半導体基板11の深さ方向で一定となるように、また、導電体142の周りの絶縁膜141をその膜厚が半導体基板11の深さ方向で変化するように形成している。これにより、絶縁膜141の断面形状が、半導体基板11の一方の面側で膜厚が薄く、他方の面側で膜厚が厚いテーパ形状となる。テーパ形状の角度は、例えば、90度から70度の範囲とする。第1例の貫通電極14の場合、貫通電極14の外径(太さ)が、半導体基板11の深さ方向において変化する形状となる。
【0059】
一方、実施例5の第2例の貫通電極14の場合、貫通電極14の外径が、半導体基板11の深さ方向において一定となっている。そして、貫通電極14の外径が一定の下で、導電体142をその太さが半導体基板11の深さ方向で変化するように形成している。これにより、導電体142の周りの絶縁膜141は、その膜厚が半導体基板11の深さ方向で変化するように形成されることになる。
【0060】
このように、第1例、第2例のいずれの貫通電極14の場合にも、絶縁膜141は、半導体基板11の一方の面側で膜厚が薄く、他方の面側で膜厚が厚い形状となる。このように、導電体142の周りの絶縁膜141の膜厚を、半導体基板11の深さ方向で変化させる、即ち、深さ方向の位置に応じて異ならせることで、貫通電極14全体の容量を低減できるため、光電変換素子13からの電荷を電気信号に変換する変換効率を向上できる。
【実施例6】
【0061】
実施例6は、実施例1の固体撮像素子の製造方法に関する。実施例6に係る固体撮像素子の製造方法の工程図を図7図8に示す。また、実施例2〜実施例5の固体撮像素子についても、以下に説明する製造方法に、公知の半導体装置の製造方法を組み合わせることにより製造することができる。
【0062】
以下では、半導体基板11内に、共に図示しない第1導電型のウェルや、第2導電型のフォトダイオードなどを形成した後の工程について説明する。半導体基板11の材料としては、シリコン材料の他、化合物材料や有機半導体材料などの様々な半導体材料を用いることができる。
【0063】
図7Aの工程では、貫通電極14用の貫通孔51をドライエッチング等により形成し、ゲート酸化膜(絶縁膜)15を形成する。貫通孔51は、半導体基板11の表面側と裏面側の重ね合わせ精度を高めるためのマークとして使用することも可能である。また、特開2008−66742号公報に記載されているような、転送用の縦型トランジスタと同時に形成することも可能である。増幅トランジスタ22のソース領域(拡散層33)、ドレイン領域(拡散層35)については、貫通孔51を形成する前に形成しておくことができる。実施例3の固体撮像素子におけるソース領域(拡散層33)、ドレイン領域(拡散層35)については、貫通孔51の側壁への斜めイオン注入によって形成することが可能である。
【0064】
次に、図7Bの工程では、増幅トランジスタ22のゲート電極となる、貫通電極14の導電体142の材料、即ち、金属材料(導電性材料)を貫通孔51に埋め込むと同時に、半導体基板11の平面部にも堆積させる。
【0065】
次に、図7Cの工程では、ドライエッチングにより、リセットトランジスタ21のゲート電極21G、増幅トランジスタ22のゲート電極22G、及び、選択トランジスタ23のゲート電極23Gを加工形成する。その後、サイドウォール形成、ソース領域やドレイン領域となる拡散層31、拡散層32、拡散層34等を形成し、アニール処理を行う。そして、層間絶縁膜53を堆積し、配線層16を形成する。
【0066】
次に、図8Aの工程では、半導体基体11の表面側に、図示しない支持基板、又は、他の半導体基体等を接合して上下反転する。次いで、半導体基板11を薄肉化処理し、貫通電極14を露出させた後は、半導体基体11と貫通電極14とのショートを回避するために、絶縁膜142を形成する。絶縁膜142の形成には、例えば、特開2012−175067号公報に記載の技術を用いることができる。
【0067】
次に、図8Bの工程では、負の固定電荷を有する膜54を積層する。ここでは、2種類以上の負の固定電荷を有する膜を積層することも可能である。その後、層間絶縁膜を堆積し、ドライエッチングによってコンタクトを形成し、光電変換素子13を積層させる(図1参照)。光電変換素子13の上部には、窒化ケイ素等の保護膜を形成してもよい。その後、平坦膜等の光学部材を形成し、オンチップレンズを形成する。
【0068】
<参考例>
ここで、本開示の技術を用いずに、貫通電極14と、画素10を構成するトランジスタとを混載した場合の基本構成について参考例として説明する。参考例の固体撮像素子の平面図を図9Aに示し、その側断面図を図9Bに示す。図9Bは、図9AのC−C線に沿った側断面図である。
【0069】
貫通電極14によって電気的接続を行うTCV技術において、貫通電極14と、画素10を構成するトランジスタとを混載した場合、増幅特性、ノイズ特性がトランジスタサイズに依存しているため、トランジスタ特性の劣化を伴う。また、貫通電極−半導体基板間の対地容量、貫通電極−トランジスタ間の配線容量が大きくなる。
【0070】
図9A及び図9Bには、画素10を構成するトランジスタとして、フローティングディフュージョンFDをリセットするリセットトランジスタ21と、フローティングディフュージョンFDで電荷−電圧変換によって得られた電気信号(画素信号)を出力する増幅トランジスタ22とを例示している。
【0071】
参考例の固体撮像素子では、貫通電極14と増幅トランジスタ22とを離間して設けることで、貫通電極14と増幅トランジスタ22と間に十分な分離構造を確保している。そして、増幅トランジスタ22のゲート電極22Gと貫通電極14とを配線61によって電気的に接続するようにしている。
【実施例7】
【0072】
実施例7は、参考例の固体撮像素子に対応する固体撮像素子、即ち、本開示の技術を用いた場合の固体撮像素子に関する。実施例7の固体撮像素子の平面図を図10Aに示し、その側断面図を図10Bに示す。
【0073】
実施例7の固体撮像素子の構造は、基本的に、実施例1の固体撮像素子の構造と同じである。但し、実施例1の固体撮像素子では、貫通電極14を用いて構成される増幅トランジスタ22に関して、ソース領域となる拡散層33(以下、「ソース領域33」と記述する場合がある)を半導体基板11の表面側に配置し、ドレイン領域となる拡散層35(以下、「ドレイン領域35」と記述する場合がある)を半導体基板11の裏面側に配置した構成となっている。
【0074】
これに対し、実施例7の固体撮像素子は、ソース領域33及びドレイン領域35を共に、半導体基板11の表面側に配置した構成となっている。すなわち、実施例7の固体撮像素子は、貫通電極14の側面の半導体の一部にソース領域33、ドレイン領域35、及び、チャネル領域を形成して、チャネル幅を半導体基板11の深さ方向(縦方向)にとる縦型トランジスタとなっている。
【0075】
ここでは、理解を容易にするために、最も簡易的な基板表面側近傍にソース領域33、ドレイン領域35、及び、チャネル領域を形成した単種類の分離、導電体142の構成を例示しているが、これらの位置関係や構成についてはこの限りではない。
【0076】
図9A図9B図10A図10Bとの対比から明らかなように、実施例7では、増幅トランジスタ22のためのゲート電極22G、及び、ゲート電極22Gと貫通電極14とを電気的に接続する配線61がなくなっている。その代わりに、増幅トランジスタ22のためのゲート電極22Gの近傍に位置していたソース領域33及びドレイン領域35とそれに伴う配線62及び配線63が、参考例では、貫通電極14と半導体基板11との分離のために忌避されていた貫通電極14の側面に配置されている。
【0077】
これにより、不要となった素子や本来使用されていなかった面積を利用することが可能となり、画素10のより小面積での設計が可能となる。また、参考例の固体撮像素子で存在したゲート電極22Gや配線61〜63が不要となることで、増幅トランジスタ22の配線容量を低減できる。更に、増幅トランジスタ22のチャネル幅は、貫通電極14の両側面に沿って半導体基板11の深さ方向に形成されている。これにより、レイアウト専有面積が増大するというデメリットなく、増幅トランジスタ22のチャネル幅を自由に延伸設計できるため、良好なトランジスタ特性を得ることができる。更に、増幅トランジスタ22のチャネル長については、図10Aに示すように、貫通電極14の外周を利用できる。これにより、通常の表面(平面)トランジスタと比べて、面積効率よくチャネル長を大きく設計することが可能である。
【実施例8】
【0078】
実施例8は、電子変換型の縦方向2色分光の裏面照射型固体撮像素子に関する。実施例8の固体撮像素子の平面図を図11Aに示し、その側断面図を図11Bに示す。
【0079】
実施例8の固体撮像素子は、第1の半導体基板71と第2の半導体基板72とが貼り合わされた構造となっている。第1の半導体基板71には、図の下方向から入射した比較的長波長の光を光電変換する光電変換素子、例えば、フォトダイオードPD1が形成されている。第1の半導体基板71には更に、フローティングディフュージョンFDをリセットするリセットトランジスタ21、貫通電極14、及び、貫通電極14の導電体142をゲート電極として用いる増幅トランジスタ22と、それに伴う配線73が形成されている。図面の簡略化のために、図示を省略するが、第1の半導体基板71には更に、フォトダイオードPD1で光電変換された電荷(電子)を、保持したり、読み出したり、増幅したり、選択したりする複数のトランジスタが形成されている。
【0080】
第2の半導体基板72は、第1の半導体基板71に対しその光入射方向(図の下方向)に位置するように貼り合わされている。第2の半導体基板72には、第1の半導体基板71とは別工程で、光電変換素子、例えば、フォトダイオードPD2が形成されている。第2の半導体基板72には更に、フォトダイオードPD2で光電変換された電荷をフローティングディフュージョンFDに読み出す読出しトランジスタ74とそれに伴う配線が形成されている。図面の簡略化のために、図示を省略するが、第2の半導体基板72には更に、オンチップレンズや所望の波長特性を得るフィルタなどが形成される。
【0081】
上述した構成の実施例8の固体撮像素子において、第2の半導体基板72に形成されたフローティングディフュージョンFDと、増幅トランジスタ22のゲート電極として機能する貫通電極14とは、増幅トランジスタ22の近傍領域に形成された配線73によって電気的に接続されている。これにより、実施例8の固体撮像素子は、電子変換型の縦方向2色分光の裏面照射型固体撮像素子となる。
【0082】
この電子変換型の縦方向2色分光の裏面照射型固体撮像素子において、比較的短波長の光は、下側の第2の半導体基板72に形成されたフォトダイオードPD2で光電変換される。フォトダイオードPD2で光電変換された電荷は、読出しトランジスタ74によってフローティングディフュージョンFDに読み出され、ここに保持される。そして、フローティングディフュージョンFDに保持された、入射光量に応じた電荷によって貫通電極14の電位が変化することで、光電変換による電荷に応じた電気信号(画素信号)を第1の半導体基板71に読み出すことができる。
【0083】
上記の構成の実施例8の固体撮像素子では、貫通電極14の電位、即ち、短波長側の受光量に応じた電位の増幅又は選択駆動が第1の半導体基板71で行われる。これにより、下側の第2の半導体基板72については、少ない素子数で構成できるため、フォトダイオードPD2の受光面積を広く設定することができる。更に、上側の第1の半導体基板71に必要な素子について、貫通電極14を増幅トランジスタ22のゲート電極と兼ねているため、画素10の面積効率がよく、トランジスタ特性も良好に確保可能である。
【0084】
尚、ここでは、一例として、N型チャネルトランジスタを形成する場合を例示したが、第1の半導体基板71内及び第2の半導体基板72内の素子構成や設計によって、P型チャネルトランジスタを形成してもよい。そのためのソース領域、ドレイン領域としては、N型半導体、P型半導体、金属を構成材料として用いることが考えられる。また、第1の半導体基板71及び第2の半導体基板72については、一般的に用いられるシリコン材料に限る必要はなく、化合物材料、有機半導体材料などあらゆる半導体材料で実施可能である。
【実施例9】
【0085】
実施例9は、実施例8の変形である。実施例9の固体撮像素子の平面図を図12Aに示し、その側断面図を図12Bに示す。
【0086】
実施例8では、第1の半導体基板71における増幅トランジスタ22の形成面側で貫通電極14に配線73を接続する構成となっていた。これに対し、実施例9では、短波長側の第2の半導体基板72から貫通電極14に配線73を接続する構成となっている。これにより、第1の半導体基板71における増幅トランジスタ22の形成面とは違う面や、第2の半導体基板72にリセットトランジスタ21を形成することが可能になるため、画素10を構成する素子のレイアウトの自由度を向上できる。
【実施例10】
【0087】
実施例10は、実施例9の変形である。実施例10の固体撮像素子の平面図を図13Aに示し、その側断面図を図13Bに示す。
【0088】
実施例9では、リセットトランジスタ21のソース領域(拡散層32)と、第2の半導体基板72側のフローティングディフュージョンFDとの間を、貫通電極14の配線73を用いて電気的に接続する構成となっていた。これに対し、実施例10では、第2の半導体基板72側のフローティングディフュージョンFDを、リセットトランジスタ21のソース領域(拡散層32)として用いる構成となっている。これにより、貫通電極14の配線73やコンタクトをなくすことができるため、画素10を構成する素子のレイアウトの自由度をより向上できる。
【実施例11】
【0089】
実施例11は、実施例8の変形である。実施例11の固体撮像素子の平面図を図14Aに示し、その側断面図を図14Bに示す。
【0090】
貫通電極14と第1の半導体基板71との間は全領域で完全に絶縁する必要ない。一部を絶縁させずに、貫通電極14と第1の半導体基板71とを電気的に接続することで、貫通電極14の配線73を用いることなく、貫通電極14の電位を固定することが可能である。
【0091】
実施例11では、増幅トランジスタ22のドレイン領域35とソース領域33を、貫通電極14の周方向において対角ではなく、例えば、時計3時方向、時計6時方向の円弧に配置し、時計10時半方向で貫通電極14と第1の半導体基板71側のフローティングディフュージョンFDとを電気的に接続した構成となっている。ここで、「時計3時方向」、「時計6時方向」、及び、「時計10時半方向」とは、厳密に時計3時方向、時計6時方向、及び、時計10時半方向である場合の他、実質的に時計6時方向、及び、時計10時半方向である場合も含み、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。フローティングディフュージョンFDは、リセットトランジスタ21のソース領域となり、固定電位を持つドレイン領域(拡散層31)及びゲート電極21Gと共にMOSトランジスタを形成している。
【0092】
上記の構成の実施例11の固体撮像素子において、リセットトランジスタ21を導通状態にすることで、貫通電極14の電位がドレイン領域35の固定電位にリセットされる。このように、貫通電極14の配線73を用いなくても、一部を絶縁させずに、貫通電極14と第1の半導体基板71とを電気的に接続することで、貫通電極14の電位を固定することができる。
【実施例12】
【0093】
実施例12は、高性能なトランジスタ動作及び分離特性を有する固体撮像素子に関する。実施例12の固体撮像素子の平面図を図15Aに示し、その側断面図を図15Bに示す。ここでは、N型チャネルトランジスタを形成する場合を例に挙げて説明する。但し、N型チャネルトランジスタの形成に限られるものではない。
【0094】
貫通電極14において、その中心の導電体142は、長さ方向において少なくとも1層から成り、少なくとも1種類の導電性材料から構成されている。具体的には、例えば、導電体142は、第1の導電体142Aと、これに連続する第2の導電体142Bとによって構成されている。第1の導電体142Aは、増幅トランジスタ22のゲート電極として機能し、増幅トランジスタ22の駆動範囲を所望に設定する仕事関数を有する。第2の導電体142Bは、第1の導電体142Aよりも小径でかつ高い仕事関数の導電性材料で形成されている。
【0095】
導電体142と半導体基板11とを分離する絶縁膜141において、第1の導電体142Aの周りの上部絶縁膜141Aと、第2の導電体142Bの周りの下部絶縁膜141Bとは膜厚が異なっている。具体的には、上部絶縁膜141Aは、下部絶縁膜141Bよりも薄膜でかつ高誘電率材料(高誘電率膜)によって構成されている。
【0096】
また、第2の導電体142Bの下側の大部分の周りにおいて、下部絶縁膜141Bは、低誘電率絶縁膜から成り、第2の導電体142Bとの間に空孔75が介在することによって、第2の導電体142Bと半導体基板11とを電気的に分離する分離構造を構成している。すなわち、第2の導電体142Bが第1の導電体142Aよりも小径であることで、空いた面積を分離のために用いている。これにより、増幅トランジスタ22のトランジスタ動作として良好な増幅特性が得られるとともに、小面積で半導体基板11と貫通電極14とのカップリングを抑制できるため、貫通電極14の低容量化が可能となる。
【0097】
低誘電率絶縁膜から成る下部絶縁膜141Bには、ダメージ層側面からの偽信号発生を抑制するために、固定電荷を付与してアキュミュレーションを強化することが好ましい。あるいは又、第1の導電体142Aの周りの上部絶縁膜141Aに付与されている固定電荷量と、第2の導電体142Bの周りの下部絶縁膜141Bに付与されている固定電荷量とを異なる構成とすることができる。また、半導体基板11側には、必要に応じて、P型不純物をドープすることで、暗電流を抑制する効果を高めることができる。図12Bにおいて、領域76がP型不純物をドープしたアキュミュレーションドーピング領域である。
【0098】
以上により、次のような作用、効果を得ることができる。
1.増幅トランジスタ22において、変動する電位の駆動範囲内で安定・良好な増幅動作を行うことができる。この作用、効果は、駆動範囲での動作を行う仕事関数を持つ、増幅トランジスタ22のゲート電極(第1の導電体142A)、高誘電率薄膜から成る上部絶縁膜141A、及び、チャネル形状・濃度の制御、トランジスタ容量変動の抑制によって実現される。
【0099】
2.増幅トランジスタ22以外において、半導体基板11内の素子とのカップリングを抑制したり、貫通電極14の容量を抑制したり、あるいは、暗電流発生を抑制したりすることができる。これらは、貫通電極14の側面と半導体基板11との間の十分な分離(膜厚、低誘電率)、側面半導体領域の十分なアキュミュレーションのドーピング、仕事関数の導電体、固定電荷の付与などによって実現される。
【0100】
ここで、半導体材料としては、特に限定するものではないが、少なくとも、Si、GeやGa、In、Znを構成に含む半導体を代表として例示することができる。他の構成元素として、Al、P、S、Cl、Cu、As、Se、Cd、Sn、Sbなどを例示することができる。
【0101】
固定電荷を付与する低誘電率絶縁膜から成る下部絶縁膜141Bとしては、特に限定するものではないが、次の材料を例示することができる。酸化ハフニウム、酸化アルミニウム、酸化ジルコニウム、酸化タンタル、酸化チタン、酸化ランタン、酸化プラセオジム、酸化セリウム、酸化ネオジム、酸化プロメチウム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウム、酸化イットリウム、窒化アルミニウム膜、酸窒化ハフニウム膜、酸窒化アルミニウム。
【0102】
貫通電極14の側面と半導体基板11との間を電気的に分離する分離構造としては、特に限定するものではないが、空孔75の他、ポーラス材料、TEOS、酸化シリコン膜、シリコンナイトライド膜、また上記の固定電荷を付与する低誘電率絶縁膜などによって実現することができる。
【0103】
貫通電極14の導電体142の材料としては、特に限定するものではないが、BDASシリコン、PDASシリコン、少なくとも、Cu、Al、Ni、W、Co、Mo、Ti、Tsを含む材料などを例示することができる。
【実施例13】
【0104】
実施例13は、実施例12の変形である。実施例13の第1例の固体撮像素子の平面図を図16Aに示し、実施例12の第2例の固体撮像素子の平面図を図16Bに示す。
【0105】
貫通電極14の形状については、真円の他、図16Aに示すような楕円であってもよいし、図16Bに示すような四角形を含む多角形など任意の形状を採用可能である。また、半導体基板11の深さ方向において、全領域で形状が同じであってもよいし、深さ位置毎に形状が異なっていてもよい。増幅トランジスタ22のゲート電極として用いられる貫通電極14の形状として多角形形状を用い、チャネル長をキャリア移動度の高い面方位方向に設計することで、更なるトランジスタ特性の向上を図ることができる。
【実施例14】
【0106】
実施例14は、実施例7〜実施例12の変形である。実施例14の第1例の固体撮像素子の側断面図を図17Aに示し、実施例14の第2例の固体撮像素子の側断面図を図17Bに示す。
【0107】
増幅トランジスタ22のソース領域33及びドレイン領域35の配置について、実施例7〜実施例9では、ソース領域33及びドレイン領域35を共に、半導体基板11の表面近くに配置した構成となっている。これに対し、実施例11では、増幅トランジスタ22のチャネル幅やチャネル長の制御の観点から、図17Aに示すように、半導体基板11の深さ方向の全領域に亘って、ソース領域33、ドレイン領域35、及び、チャネル領域を形成する構成となっている(実施例3に相当)。あるいは又、実施例11では、図17Bに示すように、半導体基板11の深さ方向において、異なる深さ位置にソース領域33、ドレイン領域35、及び、チャネル領域を形成する構成となっている。
【実施例15】
【0108】
実施例15は、実施例7〜実施例12の変形である。実施例15の固体撮像素子の平面図を図18Aに示し、実施例15の固体撮像素子の側断面図を図18Bに示す。
【0109】
増幅トランジスタ22のソース領域33及びドレイン領域35の配置について、実施例7〜実施例9では、ソース領域33とドレイン領域35とを、貫通電極14の周方向において対角に配置した、即ち、貫通電極14を挟んで対向させて配置した構成となっている。これに対し、実施例12では、図18A及び図18Bに示すように、ソース領域33とドレイン領域35とを、貫通電極14の周方向において非対角に配置する構成となっている。貫通電極14の周方向における、ソース領域33とドレイン領域35との位置関係については、増幅トランジスタ22のチャネル長の制御の観点から、任意に設定することができる。
【実施例16】
【0110】
実施例16は、実施例1〜実施例12の変形である。実施例16の固体撮像素子の平面図を図19Aに示し、実施例16の固体撮像素子の側断面図を図19Bに示す。
【0111】
実施例1〜実施例12の増幅トランジスタ22では、そのゲート電極として貫通電極14を用いるとともに、そのチャネルとしてソース領域33とドレイン領域35との間の周方向における側面チャネルを用いたトランジスタ構造となっていた。これに対し、実施例13では、貫通電極14の頂部に設けられた、導電体から成るキャップ電極81を、ソース領域33、ドレイン領域35、もしくはチャネル領域の近傍まで延伸して設けた構成となっている。
【0112】
キャップ電極81が延伸されたことで、増幅トランジスタ22は、キャップ電極81、ソース領域33、及び、ドレイン領域35から成る表面チャネル型トランジスタとなる。加えて、ソース領域33とドレイン領域35との間の周方向における側面チャネルを用いて、半導体基板11の深さ方向へチャネル長を形成することも可能となる。
【実施例17】
【0113】
実施例17は、波長変換素子として機能する固体撮像素子に関する。実施例17の固体撮像素子の平面図を図20Aに示し、実施例17の固体撮像素子の側断面図を図20Bに示す。
【0114】
実施例8では、貫通電極14が、当該貫通電極14が形成された第1の半導体基板71とは別の第2の半導体基板72側のフローティングディフュージョンFDに接続された構成となっていた。しかし、貫通電極14の接続先は、別の第2の半導体基板72である必要はなく、第1の半導体基板71の増幅トランジスタ22と反対側に配置された配線、導電体、異種半導体であってもよい。
【0115】
実施例17では、貫通電極14の接続先が、第1の半導体基板71に相当する半導体基板11の増幅トランジスタ22と反対側に配置された光電変換素子82である構成となっている。光電変換素子82は、例えば、2つの透明電極821,822と、これらの透明電極821,822によって挟まれた光電変換膜823とから構成されている。光電変換素子82では、光電変換膜823の吸収波長に対応した光電変換が行われる。尚、半導体基板11には、発光素子83が形成されている。発光素子83は、その入力端子が増幅トランジスタ22の出力端子に接続されており、当該増幅トランジスタ22によって発光駆動される。
【0116】
実施例17の固体撮像素子では、光電変換素子82での光電変換によって発生したキャリアの蓄積に伴い、貫通電極14の電位が変動する。貫通電極14の電位変動により、半導体基板11の表面側の増幅トランジスタ22の出力端子電圧が変化する。これにより、発光素子83は、増幅トランジスタ22の出力端子電圧によって発光駆動される。その結果、発光素子83において、光電変換膜823の吸収光量に応じた光量の別波長の光の発光が実現される。
【0117】
上述したように、実施例17の固体撮像素子は、光電変換素子82で入射光を受光し、光電変換膜823の吸収光量に応じた光量の別波長の光に変換して発光する波長変換素子としての機能を持っている。
【実施例18】
【0118】
実施例18は、実施例17の変形である。実施例18の固体撮像素子の平面図を図21Aに示し、実施例18の固体撮像素子の側断面図を図21Bに示す。
【0119】
実施例18では、半導体基板11において、実施例14の発光素子83に代えて、その領域にフォトダイオードPD1を形成し、更に、貫通電極14を挟んでリセットトランジスタ21を形成した構成となっている。すなわち、実施例18の半導体基板11の構成は、実施例8の第1の半導体基板71の構成と同じである。従って、実施例18は、実施例8の変形でもある。
【0120】
このように、実施例18の固体撮像素子は、フォトダイオードPD1が形成された半導体基板11において、貫通電極14の接続先が光電変換素子82である構造となっている。この構造の実施例18の固体撮像素子によれば、縦方向に分光する固体撮像素子を実現できる。
【実施例19】
【0121】
実施例19は、実施例7の固体撮像素子の製造方法に関する。実施例19に係る固体撮像素子の製造方法の工程図を図22図25に示す。また、実施例8〜実施例18の固体撮像素子についても、以下に説明する製造方法に、公知の半導体装置の製造方法を組み合わせることにより製造することができる。
【0122】
まず、図22Aの工程では、半導体基板11にエッチングすることにより、貫通電極14のトランジスタ部となるトレンチ91を形成する。次に、図22Bの工程では、トレンチ91に絶縁膜141を分離層として形成し、導電性材料を埋め込んで導電体142を形成する。また、導電体142の頂部に、キャップ電極81を形成する。
【0123】
次に、図22Cの工程では、チャネル部をマスク93で覆ってインプラントを行って増幅トランジスタ22のソース領域33及びドレイン領域35を形成する。但し、ソース領域33及びドレイン領域35に関しては、配線前にインプラントで形成してもよいし、トレンチ91の形成後にソース領域33及びドレイン領域35の側面のみに入るように、トレンチ91の側面に斜め方向のインプラントで形成してもよい。また、トレンチ91の2側面のみ選択的に堆積、又は、選択エッチングで残した高濃度ドーピング材料をアニールによって固相拡散でドーピングすることで形成してもよい。チャネルの形成も狙い濃度が異なるのみで、ソース領域33及びドレイン領域35の形成と同様の手法で形成できる。
【0124】
次に、図23Aの工程では、導電体142にコンタクト、配線94を形成し、層間絶縁膜95等の塗付を行う。次に、図23Bの工程では、支持基板96に対して接着材料面を付着させ、トランジスタ形成面の反対方向から半導体基板11を一様にエッチングして基板膜厚を必要十分なだけ薄くする。次に、図24Aの工程では、導電体142が露出するように半導体基板11の対応する部分を選択的にエッチングし、しかる後、図24Bの工程では、選択的にエッチングした部分に分離層97を埋め込む。
【0125】
次に、図25Aの工程では、前の工程で埋め込んだ分離層97から導電体142が再び露出するように選択的にエッチングを行い、しかる後、図25Bの工程では、電気的な接続を行うために導電体98を埋め込む。以降の工程については図示を省略するが、作成したいデバイスに合わせて、絶縁膜、接着材料、電極材料などを堆積させ、所望の素子へと電気的な接続を行うことになる。
【0126】
ここでは、貫通電極14の主要加工製造工程以外については省略をしたが、必要に応じて、トレンチ形成前や形成時、形成後に、ウェルのドーピング、アキュミュレーションを強めるドーピング、あるいは、不純物活性化、欠陥回復のアニール工程、酸化膜形成工程などを行うことが可能である。
【0127】
本製造方法によれば、トランジスタ形成部と裏面側からの電圧を伝える部分の形成が分かれていることで、実施例7に示したような、トランジスタ形成部に好ましい構成、トランジスタ部以外に好ましい構成を作り分けることが容易に可能となり、高いデバイス特性を得ることができる。
【0128】
以上では、半導体装置の一例として、固体撮像素子を例に挙げて本開示の技術について説明した。そして、固体撮像素子に対して本開示の技術を適用することで、貫通電極14が増幅トランジスタ22のゲート電極を兼ねることで、貫通電極14が画素平面で占める割合を縮小することが可能になる、という作用、効果を得ることができる。また、固体撮像素子以外の半導体装置においても、貫通電極14が増幅トランジスタ22のゲート電極を兼ねることで、貫通電極14による半導体基板11内の、増幅トランジスタ22等の他素子の面積への圧迫を最小限に抑えることが可能になる、という作用、効果を得ることができる。
【0129】
<本開示の電子機器>
上述した実施例1〜実施例5、実施例7〜実施例19の固体撮像素子は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部(画像取込部)として用いることができる。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
【0130】
[撮像装置]
図26は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図26に示すように、本例に係る撮像装置100は、レンズ群等を含む光学系101、撮像部102、カメラ信号処理部であるDSP回路103、フレームメモリ104、表示装置105、記録装置106、操作系107、及び、電源系108等を有している。そして、DSP回路103、フレームメモリ104、表示装置105、記録装置106、操作系107、及び、電源系108がバスライン109を介して相互に接続された構成となっている。
【0131】
光学系101は、被写体からの入射光(像光)を取り込んで撮像部102の撮像面上に結像する。撮像部102は、光学系101によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。DSP回路103は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
【0132】
フレームメモリ104は、DSP回路103での信号処理の過程で適宜データの格納に用いられる。表示装置105は、液晶表示装置や有機EL(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部102で撮像された動画または静止画を表示する。記録装置106は、撮像部102で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、HDD(Hard Disk Drive)等の記録媒体に記録する。
【0133】
操作系107は、ユーザによる操作の下に、本撮像装置100が持つ様々な機能について操作指令を発する。電源系108は、DSP回路103、フレームメモリ104、表示装置105、記録装置106、及び、操作系107の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【0134】
上記の構成の撮像装置100において、撮像部102として、先述した実施例1〜実施例5、あるいは、実施例7〜実施例19の固体撮像素子を用いることができる。
【0135】
尚、本開示は、以下のような構成をとることもできる。
[1]半導体基板の第1面側に配置された半導体素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、半導体素子で得られた電荷を半導体基板の第2面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する、
半導体装置。
[2]貫通電極は、半導体基板を貫通して設けられた導電体、及び、導電体と半導体基板との間を電気的に分離する分離層から成る、
上記[1]に記載の半導体装置。
[3]分離層は、導電体の側壁を被覆する絶縁膜によって構成されている、
上記[2]に記載の半導体装置。
[4]絶縁膜の膜厚は、半導体基板の深さ方向の位置に応じて異なる、
上記[2]又は[3]に記載の半導体装置。
[5]増幅トランジスタのソース領域及びドレイン領域は、絶縁膜の近傍に存在し、半導体基板の深さ方向の一部又は全領域に亘って形成された拡散層から成る、
上記[1]〜[4]のいずれかに記載の半導体装置。
[6]半導体基板の平面上に形成された平面トランジスタを備えており、
平面トランジスタのゲート酸化膜の膜厚と、増幅トランジスタのゲート酸化膜の膜厚とが異なる、
上記[1]に記載の半導体装置。
[7]半導体基板の平面上に形成された平面トランジスタを備えており、
平面トランジスタのゲート酸化膜の構成材料と、増幅トランジスタのゲート酸化膜の構成材料とが異なる、
上記[1]に記載の半導体装置。
[8]貫通電極の頂部に設けられた、導電体から成るキャップ電極を備えており、
キャップ電極は、増幅トランジスタの増幅トランジスタのソース領域、ドレイン領域、もしくはチャネル領域の近傍まで延伸して設けられている、
上記[1]に記載の半導体装置。
[9]導電体は、長さ方向において少なくとも1層から成り、少なくとも1種類の導電体性材料から構成されている、
上記[1]に記載の半導体装置。
[10]導電体は、増幅トランジスタのゲート電極として機能する第1の導電体、及び、第1の導電体に連続する第2の導電体から成る、
上記[9]に記載の半導体装置。
[11]第1の導電体は、増幅トランジスタの動作範囲を所望に設定する仕事関数を有する、
上記[10]に記載の半導体装置。
[12]第1の導電体と半導体基板とを分離する絶縁膜は、第2の導電体と半導体基板とを分離する絶縁膜よりも薄膜でかつ高誘電率材料から成る、
上記[11]に記載の半導体装置。
[13]第2の導電体は、第1の導電体よりも小径でかつ導電性材料から成る、
上記[10]〜[12]のいずれかに記載の半導体装置。
[14]第1の導電体の周りの絶縁膜の膜厚と、第2の導電体の周りの絶縁膜とが異なる、
上記[10]〜[12]のいずれかに記載の半導体装置。
[15]第2の導電体の周りの絶縁膜は、低誘電率絶縁膜から成る、
上記[14]に記載の半導体装置。
[16]第2の導電体の周りの絶縁膜は、第2の導電体との間に介在する空孔と共に、第2の導電体と半導体基板とを電気的に分離する分離構造を構成している、
上記[15]に記載の半導体装置。
[17]第1の導電体の周りの絶縁膜に付与されている固定電荷量と、第2の導電体の周りの絶縁膜に付与されている固定電荷量とを異なる、
上記[16]に記載の半導体装置。
[18]半導体基板の第1面側に配置された半導体素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、半導体素子で得られた電荷を半導体基板の第2面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備える半導体装置の製造に当たって、
貫通電極を増幅トランジスタのゲート電極とし、貫通電極の周りに増幅トランジスタのソース領域及びドレイン領域を形成する、
半導体装置の製造方法。
[19]半導体基板の第1面側に配置された光電変換素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、光電変換素子での光電変換によって得られた電荷を半導体基板の第2面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する、
固体撮像素子。
[20]半導体基板の第1面側に配置された光電変換素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、光電変換素子での光電変換によって得られた電荷を半導体基板の第2面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する、
固体撮像素子を備える電子機器。
【符号の説明】
【0136】
10・・・画素(単位画素)、11,17・・・半導体基板、12・・・層間絶縁膜、13,82・・・光電変換素子、14・・・貫通電極、15・・・ゲート酸化膜(絶縁膜)、16・・・配線層、21・・・リセットトランジスタ、22・・・増幅トランジスタ、23・・・選択トランジスタ、31〜35・・・拡散層、41・・・リセット制御線、42・・・選択制御線、43・・・垂直信号線、71・・・第1の半導体基板、72・・・第2の半導体基板、74・・・読出しトランジスタ、81・・・キャップ電極、83・・・発光素子、131,132,821,822・・・透明電極、133,823・・・光電変換膜、141・・・絶縁膜(ゲート酸化膜)、142・・・導電体
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
図25
図26
【国際調査報告】