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(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO/0
(43)【国際公開日】2020年3月26日
【発行日】2021年4月8日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 25/07 20060101AFI20210312BHJP
   H01L 25/18 20060101ALI20210312BHJP
   H01L 29/78 20060101ALI20210312BHJP
   H01L 29/739 20060101ALI20210312BHJP
   H01L 29/12 20060101ALI20210312BHJP
   H01L 21/822 20060101ALI20210312BHJP
   H01L 27/04 20060101ALI20210312BHJP
   H01L 21/8234 20060101ALI20210312BHJP
   H01L 27/06 20060101ALI20210312BHJP
   H01L 21/336 20060101ALI20210312BHJP
【FI】
   H01L25/04 C
   H01L29/78 652Q
   H01L29/78 657D
   H01L29/78 655G
   H01L29/78 652T
   H01L27/04 A
   H01L27/06 102A
   H01L29/78 301D
【審査請求】有
【予備審査請求】未請求
【全頁数】30
【出願番号】特願2020-548050(P2020-548050)
(21)【国際出願番号】PCT/0/0
(22)【国際出願日】2019年7月23日
(31)【優先権主張番号】特願2018-175498(P2018-175498)
(32)【優先日】2018年9月20日
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】特許業務法人扶桑国際特許事務所
(72)【発明者】
【氏名】掛布 光泰
(72)【発明者】
【氏名】市川 裕章
【テーマコード(参考)】
5F038
5F048
5F140
【Fターム(参考)】
5F038AV04
5F038CA02
5F038CA10
5F048AB10
5F048AC10
5F140AB06
5F140AC22
(57)【要約】
ゲート応答速度の低下を抑制しつつ、セラミック回路基板上の半導体チップの載置面積を増大に利用することができる。
アーム部(1,1a)は、半導体チップ(2,3)と回路パターン(4,5)と制御配線(6a)とを有している。半導体チップ(2,3)は、おもて面の任意の側部に制御電極(2a,3a)を備えている。回路パターン(4)は、平面視で矩形を成して、半導体チップ(2,3)の側部が一列に配列され、制御電極(2a,3a)が一列に配列するように半導体チップ(2,3)が配置される。回路パターン(5)は、制御電極(2a,3a)に対して一列に配列している。また、制御配線(6a)は、制御電極(2a,3a)と回路パターン(5)とを電気的に接続する。
【特許請求の範囲】
【請求項1】
おもて面の任意の第1側部に第1制御電極を備える第1半導体チップと、
おもて面の任意の第2側部に第2制御電極を備える第2半導体チップと、
前記第1側部及び前記第2側部が一列に配列され、前記第1制御電極及び前記第2制御電極が一列に配列するように、前記第1半導体チップ及び前記第2半導体チップが配置される第1回路パターンと、
前記第1制御電極及び前記第2制御電極に対して一列に配列する第2回路パターンと、
前記第1制御電極と前記第2制御電極と前記第2回路パターンとを電気的に接続する第1制御配線と、
を備える第1アーム部、
を有する半導体装置。
【請求項2】
前記第1制御配線の接続方向に垂直に、前記第1半導体チップの前記おもて面の第1主電極に接続する第1主電流配線と、
前記第1制御配線の接続方向に垂直に、前記第2半導体チップの前記おもて面の第2主電極に接続する第2主電流配線と、
を有する請求項1に記載の半導体装置。
【請求項3】
おもて面の任意の第3側部に第3制御電極を備える第3半導体チップと、
おもて面の任意の第4側部に第4制御電極を備える第4半導体チップと、
前記第3側部及び前記第4側部が一列に配置され、前記第1側部及び前記第2側部に並列して、前記第3制御電極及び前記第4制御電極が一列に配列するように、前記第3半導体チップ及び前記第4半導体チップが配置される第3回路パターンと、
前記第3制御電極及び前記第4制御電極に対して一列に配列する第4回路パターンと、
前記第3制御電極と前記第4制御電極と前記第4回路パターンとを電気的に接続する第2制御配線と、
を備える第2アーム部、
をさらに有する請求項1または2に記載の半導体装置。
【請求項4】
前記第4回路パターンは、前記第2回路パターンに対して反対側に配置されている、
請求項3に記載の半導体装置。
【請求項5】
前記第1主電流配線は、前記第3回路パターンと電気的に接続し
前記第2主電流配線は、前記第3回路パターンと電気的に接続する、
請求項4に記載の半導体装置。
【請求項6】
前記第2アーム部において、前記第3回路パターン上に前記第3制御電極及び前記第4制御電極が前記第1アーム部側に配置されている、
請求項3乃至5のいずれかに記載の半導体装置。
【請求項7】
前記第2アーム部において、前記第1アーム部の反対側に第5回路パターンが配置されており、
前記第2制御配線の接続方向に垂直に、前記第3半導体チップの前記おもて面の第3主電極と前記第5回路パターンとを電気的に接続する第3主電流配線と、
前記第2制御配線の接続方向に垂直に、前記第4半導体チップの前記おもて面の第4主電極と前記第5回路パターンとを電気的に接続する第4主電流配線と、
をさらに有する請求項6に記載の半導体装置。
【請求項8】
前記第1制御配線は、前記第1制御電極と前記第2制御電極と前記第2回路パターンとを連続的に接続し、
前記第2制御配線は、前記第3制御電極と前記第4制御電極と前記第4回路パターンとを連続的に接続する、
請求項3乃至7のいずれかに記載の半導体装置。
【請求項9】
前記第1半導体チップ、前記第2半導体チップ、前記第3半導体チップ及び前記第4半導体チップは、RC−IGBTであって、
前記第1主電流配線、前記第2主電流配線、前記第3主電流配線及び前記第4主電流配線は、前記第1主電極、前記第2主電極、前記第3主電極及び前記第4主電極に対して、それぞれ複数の箇所で接続している、
請求項7または8に記載の半導体装置。
【請求項10】
前記複数の箇所は、前記第1主電極、前記第2主電極、前記第3主電極及び前記第4主電極を構成するFWD領域とIGBT領域との境界を接合している、
請求項9に記載の半導体装置。
【請求項11】
前記第1アーム部と前記第2アーム部とが所定の方向に互い違いに複数配置されている、
請求項3乃至10のいずれかに記載の半導体装置。
【請求項12】
前記第1制御配線の接続方向に逆方向であって平行に、前記第1半導体チップの前記おもて面の第1主電極と前記第2半導体チップの前記おもて面の第2主電極とを接続する第1主電流配線と、
を有する請求項1に記載の半導体装置。
【請求項13】
おもて面の任意の第3側部に第3制御電極を備える第3半導体チップと、
おもて面の任意の第4側部に第4制御電極を備える第4半導体チップと、
前記第3側部及び前記第4側部が一列に配置され、前記第1側部及び前記第2側部に並列して、前記第3制御電極及び前記第4制御電極が一列に配列するように、前記第3半導体チップ及び前記第4半導体チップが配置される第3回路パターンと、
前記第3制御電極及び前記第4制御電極に対して一列に配列する第4回路パターンと、
前記第3制御電極と前記第4制御電極と前記第4回路パターンとを電気的に接続する第2制御配線と、
を備える第2アーム部、
をさらに有する請求項12に記載の半導体装置。
【請求項14】
前記第4回路パターンは、前記第2回路パターンに対して反対側に配置されている、
請求項13に記載の半導体装置。
【請求項15】
前記第3回路パターンは、前記第1回路パターンに対して前記第1制御配線の前記接続方向の反対側に配置され、前記第1制御配線の前記接続方向に対して直交する方向に延伸する延長領域を備え、
前記第1主電流配線は、前記延長領域に電気的に接続する、
請求項14に記載の半導体装置。
【請求項16】
前記第2アーム部において、前記第3回路パターン上に前記第3制御電極及び前記第4制御電極が前記第1アーム部の反対側に配置されている、
請求項15に記載の半導体装置。
【請求項17】
前記第2アーム部において、前記第3回路パターンに対して、前記第2制御配線の接続方向に対して反対側に第5回路パターンが配置されており、
前記第2制御配線の接続方向に逆方向であって平行に、前記第3半導体チップの前記おもて面の第3主電極と前記第4半導体チップの前記おもて面の第4主電極と前記第5回路パターンとを電気的に接続する第2主電流配線と、
をさらに有する請求項16に記載の半導体装置。
【請求項18】
前記第1制御配線は、前記第1制御電極と前記第2制御電極と前記第2回路パターンとを連続的に接続し、
前記第2制御配線は、前記第3制御電極と前記第4制御電極と前記第4回路パターンとを連続的に接続する、
請求項13乃至17のいずれかに記載の半導体装置。
【請求項19】
前記第1半導体チップ、前記第2半導体チップ、前記第3半導体チップ及び前記第4半導体チップは、RC−IGBTであって、
前記第1主電流配線、前記第2主電流配線、前記第3主電流配線及び前記第4主電流配線は、前記第1主電極、前記第2主電極、前記第3主電極及び前記第4主電極に対して、それぞれ複数の箇所で接続している、
請求項17または18に記載の半導体装置。
【請求項20】
前記第1アーム部と前記第2アーム部とが所定の方向に互い違いに複数配置されている、
請求項13乃至18のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
半導体装置は、例えば、IGBT(Insulated Gate Bipolar Transistor)、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)等の半導体素子を含んでいる。このような半導体装置は、上記の半導体素子を含む半導体ユニットが放熱板上に複数配置されることで、所望の機能を発揮することができる(例えば、特許文献1参照)。
【0003】
半導体ユニットの一例として、回路パターン上に、IGBTとFWD(Free Wheeling Diode)が1チップ内に構成されたRC(Reverse-Conducting)−IGBTチップが配置されている。複数のこのような半導体ユニットが放熱板上に配置されて、それぞれ電気的に接続された半導体装置が電力変換装置として用いられる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2004−363339号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
半導体装置は、小型化、大電流化及び低損失化が求められている。小型化、大電流化のため、複数の半導体チップを回路パターン上に面積効率よく配置させる必要がある。一方で、損失を大きくしないために、ゲート応答速度を低下させない必要がある。しかしながら、面積効率よく、なお且つ、ゲート応答速度を低下させない点で、半導体装置内での回路パターン、半導体チップ及び配線の配置が、最適化されているとは言えなかった。
【0006】
本発明は、このような点に鑑みてなされたものであり、ゲート応答速度の低下を抑制しつつ、半導体チップの載置面積を増大に利用することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一観点によれば、おもて面の任意の第1側部に第1制御電極を備える第1半導体チップと、おもて面の任意の第2側部に第2制御電極を備える第2半導体チップと、前記第1側部及び前記第2側部が一列に配列され、前記第1制御電極及び前記第2制御電極が一列に配列するように、前記第1半導体チップ及び前記第2半導体チップが配置される第1回路パターンと、前記第1制御電極及び前記第2制御電極に対して一列に配列する第2回路パターンと、前記第1制御電極と前記第2制御電極と前記第2回路パターンとを電気的に接続する第1制御配線と、を備える第1アーム部、を有する半導体装置が提供される。
【発明の効果】
【0008】
開示の技術によれば、ゲート応答速度の低下を抑制しつつ、半導体チップの載置面積を増大に利用して出力電流を増加することができる。
【0009】
本発明の上記及び他の目的、特徴及び利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【0010】
図1】第1の実施の形態の半導体装置に含まれるアーム部を説明するための図である。
図2】第2の実施の形態の半導体装置の平面図である。
図3】第2の実施の形態の半導体ユニットの平面図である。
図4】第2の実施の形態の半導体ユニットの断面図である。
図5】第2の実施の形態の半導体ユニットで構成される回路構成図である。
図6】第2の実施の形態の半導体ユニットが備える半導体チップの出力電極に対するボンディングワイヤの接続を説明するための図である。
図7】第3の実施の形態の半導体ユニットの平面図である。
【発明を実施するための形態】
【0011】
[第1の実施の形態]
以下、図面を参照して、第1の実施の形態の半導体装置に含まれるアーム部について、図1を用いて説明する。図1は、第1の実施の形態の半導体装置に含まれるアーム部を説明するための図である。なお、図1(A),(B)は、第1の実施の形態の半導体装置に含まれるアーム部1を、図1(C),(D)は、半導体装置に含まれる参考例のアーム部100,110をそれぞれ示している。
【0012】
第1の実施の形態の半導体装置は、図1(A)に示す、アーム部1を備えている。アーム部1は、半導体チップ2,3と回路パターン4,5と制御配線6aとを有している。半導体チップ2,3は、おもて面の任意の側部に制御電極2a,3aを備えている。半導体チップ2,3は、例えば、IGBT、パワーMOSFET等のスイッチング素子を含んでいる。このような半導体チップ2,3は、例えば、裏面に主電極として入力電極(ドレイン電極またはコレクタ電極)を、おもて面に、制御電極(ゲート電極)及び主電極として出力電極(ソース電極またはエミッタ電極)をそれぞれ備えている。また、半導体チップ2,3は、必要に応じて、SBD(Schottky Barrier Diode)、FWD等のダイオードを含んでいる。このような半導体チップ2,3は、裏面に主電極として出力電極(カソード電極)を、おもて面に主電極として入力電極(アノード電極)をそれぞれ備えている。また、半導体チップ2,3は、IGBTとFWDの機能を1チップで併せ持つRC−IGBTを含んでもよい。回路パターン4は、例えば、平面視で矩形を成しており、半導体チップ2,3の側部が一列に配列され、制御電極2a,3aが一列に配列するように、半導体チップ2,3が配置されている。回路パターン5は、平面視で矩形を成しており、制御電極2a,3aに対して一列に配列している。また、制御配線6aは、制御電極2a,3aと回路パターン5とを電気的に接続する。図1(A)に示すアーム部1では、半導体チップ2,3の主電極に制御配線6aの接続方向に対して垂直に主電流配線6b,6cが接続されている。なお、垂直とは、制御配線6aの接続方向に対して直交する方向に対して60°以上、120°以下の方向であればよい。また、制御配線6a及び主電流配線6b,6cは、ボンディングワイヤ、リードフレームまたはリボン状の導電部材等により構成される。
【0013】
また、第1の実施の形態の半導体装置は、アーム部1に代えて、図1(B)に示す、アーム部1aを備えてもよい。なお、アーム部1aは、アーム部1が備える構成と同様の構成には同じ符号を付している。このようなアーム部1aは、半導体チップ2,3の主電極に制御配線6aの接続方向に対して平行であって逆方向に主電流配線6dが接続されている。なお、平行とは、制御配線6aの接続方向に対して平行する方向に対して±30°の方向であればよい。また、制御配線6a及び主電流配線6dは、ボンディングワイヤ、リードフレームまたはリボン状の導電部材等により構成される。
【0014】
次に、このようなアーム部1に対する参考例について説明する。まず、図1(C)に示すアーム部100は、半導体チップ102,103と回路パターン104,105と制御配線106a1,106a2とを有している。半導体チップ102,103は、例えば、RC−IGBTチップであり平面視で縦長の形状を成している。このような半導体チップ102,103はおもて面の図中下側に制御電極102a,103aをそれぞれ備えている。回路パターン104は、平面視で矩形を成しており、制御電極102a,103aが一列に配列するように、半導体チップ102,103が並んで配置されている。回路パターン105は、制御電極102a,103a側に回路パターン104から離間して配列している。また、制御配線106a1,106a2は、制御電極102a,103aと回路パターン105とを電気的に接続する。なお、アーム部100では、半導体チップ102,103の主電極に図中上方に主電流配線106b,106cがそれぞれ接続されている。このようなアーム部100は、半導体チップ102,103の回路パターン104のチップ面積を最大限に利用することができ、出力電流を多く稼ぐことができる。しかし、半導体チップ102,103が縦長の形状であるために、半導体チップ102,103内部を通電する電流が形状に沿って流れるために電流経路が長くなり、ゲート応答速度が低下してしまう。したがって、アーム部1に対してゲート応答速度が低下してしまう。
【0015】
また、図1(D)に示すアーム部110は、半導体チップ112,113と回路パターン114,115と制御配線116a1,116a2とを有している。半導体チップ112,113は、例えば、RC−IGBTチップであり平面視で略正方形の形状を成している。このような半導体チップ112,113はおもて面の図中下側に制御電極112a,113aをそれぞれ備えている。回路パターン114は、平面視で矩形を成しており、制御電極112a,113aがそれぞれ図中下側になるように、半導体チップ112,113が上下に並んで配置されている。制御配線116a1,116a2は、このような半導体チップ112,113の配置に応じて、制御電極112a,113aから図中左側に延出している。なお、アーム部110では、半導体チップ112,113の主電極に図中右側に主電流配線116b,116cが接続されている。回路パターン115は、平面視で矩形を成しており、回路パターン114の図中左側に配置されて、制御配線116a1,116a2に接続される。このようなアーム部110では、半導体チップ112,113は、形状が略正方形であるために、内部を通電する電流が形状に沿って流れるために電流経路がアーム部100よりも短縮されて、ゲート応答速度の低下が抑制される。しかし、半導体チップ112,113はその形状のため、回路パターン114の面積を多く占めてしまう。このため、チップ面積を最大限に利用することができない。したがって、チップ面積がアーム部1に対して低下してしまう。さらに、3つ以上の半導体チップが上下に並んで配置された場合、制御配線116a1,116a2に接続される回路パターン115は、ますます縦長に配置されて、大きな面積を占有してしまう。
【0016】
このように上記の半導体装置は、アーム部1,1aを備えている。アーム部1,1aは、半導体チップ2,3と回路パターン4,5と制御配線6aとを有している。半導体チップ2,3は、おもて面の任意の側部に制御電極2a,3aを備えている。回路パターン4は、平面視で矩形を成して、半導体チップ2,3の側部が一列に配列され、制御電極2a,3aが一列に配列するように半導体チップ2,3が配置される。回路パターン5は、制御電極2a,3aに対して一列に配列している。また、制御配線6aは、制御電極2a,3aと回路パターン5とを電気的に接続する。これにより、アーム部1,1aはゲート応答速度の低下を抑制して、不均一な電流の発生を抑制することができる。また、通電時の温度上昇を抑制して、発熱の集中を防止することができる。さらに、回路パターン4上における半導体チップ2,3の載置面積を最大限に利用することができるために、出力電流を増大することができる。したがって、このようなアーム部1,1aを含む半導体装置の特性を向上させることができるようになる。
【0017】
[第2の実施の形態]
第2の実施の形態では、第1の実施の形態について具体的に説明する。まず、半導体装置について図2を用いて説明する。図2は、第2の実施の形態の半導体装置の平面図である。半導体装置10は、放熱基板11と、ボンディングワイヤ12a〜12eにより電気的に接続された半導体ユニット20a〜20fとを有している。放熱基板11は、熱伝導性に優れた、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金により構成されている。また、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により放熱基板11の表面に形成してもよい。具体的には、ニッケルの他に、ニッケル−リン合金、ニッケル−ボロン合金等がある。このような放熱基板11には、外部機器に対して取り付けの際に用いられる取り付け孔、半導体ユニット20a〜20fに対して電流を入出力するためのコンタクト領域等が適宜形成されている。半導体ユニット20a〜20fは、例えば、はんだまたは銀ろう等を介して放熱基板11のおもて面の所定の方向に一列に配置されている。このような半導体ユニット20a〜20fは、所定の半導体素子を含む半導体チップが配置されて、必要とされる機能を有する。なお、図2に示す半導体ユニット20a〜20fの個数は一例であって、必要に応じた個数を設置することができる。また、以下では、半導体ユニット20a〜20fの総称を半導体ユニット20とし、その詳細については後述する。なお、ボンディングワイヤ12a〜12eは、導電性に優れたアルミニウムや銅等の金属、または、少なくともこれらの一種を含む合金等により構成されている。
【0018】
また、このような半導体装置10の放熱基板11の裏面に冷却器(図示を省略)を金属酸化物のフィラーが混入されたシリコーン等のサーマルグリースを介して取りつけて放熱性を向上させることも可能である。この場合の冷却器は、例えば、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金等により構成されている。また、冷却器として、フィン、または、複数のフィンから構成されるヒートシンク並びに水冷による冷却装置等を適用することができる。また、放熱基板11は、このような冷却器と一体的に構成されてもよい。その場合は、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金により構成される。そして、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により冷却器と一体化された放熱基板11の表面に形成してもよい。具体的には、ニッケルの他に、ニッケル−リン合金、ニッケル−ボロン合金等がある。また、このような半導体装置10の半導体ユニット20a〜20f及び放熱基板11を樹脂ケース(図示を省略)に収納してもよい。この場合の樹脂ケースは、ゲート電圧を入力される制御端子及び入出力電圧が導通される外部端子を含んでモールド成形される。
【0019】
次に、半導体ユニット20について、図3図5を用いて説明する。図3は、第2の実施の形態の半導体ユニットの平面図であり、図4は、第2の実施の形態の半導体ユニットの断面図である。なお、図4は、図3の一点鎖線X−Xにおける断面を表している。但し、ボンディングワイヤの記載を省略している。また、図5は、第2の実施の形態の半導体ユニットで構成される回路構成図である。半導体ユニット20は、第1アーム部(上アーム部)Aと第2アーム部(下アーム部)Bを備え、上下アーム部が形成されている。図3及び図4に示されるように、セラミック回路基板21とセラミック回路基板21のおもて面に設けられた半導体チップ25〜28とを有している。また、半導体ユニット20は、このようなセラミック回路基板21がはんだまたは銀ろう等(図示を省略)を介して放熱基板11上に配置される(図2を参照)。
【0020】
半導体チップ25〜28は、シリコンまたは炭化シリコンから構成され、IGBTとFWDが1チップ内に構成されたRC−IGBTのスイッチング素子を含んでいる。RC−IGBTチップは、IGBTとFWDとが逆並列で接続された回路が構成されている。このような半導体チップ25〜28は、例えば、裏面に主電極として入力電極(ドレイン電極またはコレクタ電極)を、おもて面に、制御電極(ゲート電極)及び主電極として出力電極(ソース電極またはエミッタ電極)をそれぞれ備えている。また、半導体チップ25〜28は、おもて面の側部の中央にゲート電極25a〜28aと中央部に出力電極25b〜28bとをそれぞれ備えている。セラミック回路基板21は、絶縁板22と絶縁板22の裏面に形成された金属板23とを有している。さらに、セラミック回路基板21は、絶縁板22のおもて面に形成された回路パターン24a〜24eをそれぞれ有している。絶縁板22は、熱伝導性に優れた、酸化アルミニウム、窒化アルミニウム、窒化珪素等の高熱伝導性のセラミックスにより構成されている。金属板23は、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金等の金属により構成されている。回路パターン24a〜24eは、導電性に優れた銅あるいは銅合金等の金属により構成されている。そして、回路パターン24a〜24eは、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により表面に形成してもよい。具体的には、ニッケルの他に、ニッケル−リン合金、ニッケル−ボロン合金等がある。また、回路パターン24a〜24eの厚さは、例えば、0.1mm以上、1mm以下である。このような構成を有するセラミック回路基板21として、例えば、DCB(Direct Copper Bonding)基板、AMB(Active Metal Brazed)基板を用いることができる。セラミック回路基板21は、半導体チップ25〜28で発生した熱を回路パターン24a,24c、絶縁板22及び金属板23を介して、放熱基板11側に伝導させることができる。なお、セラミック回路基板21は一例であって、金属ベース基板や、ダイパッドが形成されたリードフレームであってもよい。
【0021】
回路パターン24aは、第1アーム部Aのコレクタパターンを構成する。回路パターン24aは、半導体チップ25,26の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン24aは、略矩形状を成しており、図3中下側にコンタクト領域24a1を含む部分が突出している。このような回路パターン24aは、ゲート電極25a,26aが一列に配列するように半導体チップ25,26がはんだ(図示を省略)を介して配置されている。なお、半導体チップ25,26は、半導体チップ25,26の配列方向と平行な一辺にゲート電極25a,26aが向くように配置される。ゲート電極25a,26aは、絶縁板22の一辺(図3中左側)に向いている。なお、このような半導体チップ25,26は、3つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。また、本実施の形態の平行とは、平行となる方向に対して±30°以内の方向であればよい。
【0022】
回路パターン24bは、第1アーム部Aの制御パターンを構成する。回路パターン24bは、半導体チップ25,26のゲート電極25a,26aと接続されたボンディングワイヤ29aが接続されている。回路パターン24bは、半導体チップ25,26のゲート電極25a,26aに対して一列に位置する接続領域24b1を有する。回路パターン24bは、図3において、接続領域24b1を含む部分から、絶縁板22の一辺(図3中下側)に沿って、半導体チップ25,26の配列方向と垂直に延びている。
【0023】
回路パターン24cは、第1アーム部Aのエミッタパターン及び第2アーム部Bのコレクタパターンを構成する。回路パターン24cは、半導体チップ25,26の出力電極(エミッタ電極)25b,26bと接続されたボンディングワイヤ29c,29dが接続されている。また、回路パターン24cは、半導体チップ27,28の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン24cは、略矩形状を成しており、図3中上側にコンタクト領域24c1を含む部分が突出している。回路パターン24cは、回路パターン24aと並んで、ゲート電極25a,26aの反対側(図3中右側)に配置される。半導体チップ25,26の配列と平行にボンディングワイヤ29c,29dの接続領域24c2を有する。このような回路パターン24cは、ゲート電極27a,28aが一列に配列するように半導体チップ27,28がはんだ(図示を省略)を介して配置されている。なお、半導体チップ27,28は、半導体チップ27,28の配列方向と平行な一辺にゲート電極27a,28aが向くように配置される。ゲート電極27a,28aの配列は、第1アーム部Aのゲート電極25a,26aの配列と平行であってよい。ゲート電極27a,28aは、第1アーム部A側(絶縁板22の一辺(図3中左側))に向いている。なお、このような半導体チップ27,28は、3つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。
【0024】
回路パターン24dは、第2アーム部Bの制御パターンを構成する。回路パターン24dは、半導体チップ27,28のゲート電極27a,28aと接続されたボンディングワイヤ29bが接続されている。回路パターン24dは、半導体チップ27,28のゲート電極27a,28aに対して一列に位置して、接続領域24b1と半導体チップ25〜27を隔てて反対側に位置する接続領域24d1を有する。回路パターン24dは、図3において、接続領域24d1を含む部分から、絶縁板22の一辺(図3中上側)に沿って、半導体チップ27,28の配列方向と垂直に延びている。なお、本実施の形態の垂直は、基準方向(ここでは配列方向)に直交する方向に対して60°以上、120°以下の方向であればよい。回路パターン24eは、第2アーム部Bのエミッタパターンを構成する。回路パターン24eは、半導体チップ27,28の出力電極(エミッタ電極)27b,28bと接続されたボンディングワイヤ29e,29fが接続される接続領域24e2を有する。回路パターン24eは、回路パターン24cと並んで、ゲート電極27a,28aの反対側(図3中右側)に配置される接続領域24e2を有する。そのため、回路パターン24eは、回路パターン24cを挟んで回路パターン24aの反対側に配置される部分を有する。回路パターン24eは、回路パターン24cの直交する2辺と絶縁板22の2辺との間で、直交するようなL字状を成している。このような回路パターン24eは、絶縁板22の図3中右側の部分に接続領域24e2が設けられ、絶縁板22の図3中下側の部分にコンタクト領域24e1が設けられている。
【0025】
ボンディングワイヤ29a〜29fは、導電性に優れたアルミニウム、銅等の金属、または、少なくともこれらの一種を含む合金等により構成されている。また、これらの径は、100μm以上、1mm以下であることが好ましい。ボンディングワイヤ29aは、一列に配列した半導体チップ25のゲート電極25aと半導体チップ26のゲート電極26aと回路パターン24bの接続領域24b1とを連続的に接合することにより電気的に接続する。ボンディングワイヤ29bは、一列に配列した半導体チップ27のゲート電極27aと半導体チップ28のゲート電極28aと回路パターン24dの接続領域24d1とを連続的に接合することにより電気的に接続する。ボンディングワイヤ29cは、ボンディングワイヤ29aの接続方向に対して垂直に、半導体チップ25の出力電極25bと回路パターン24cとを電気的に接続する。この際、ボンディングワイヤ29cは、半導体チップ25の出力電極25b上の複数の箇所と、回路パターン24cの接続領域24c2とを、連続的に接合することにより接続する。ボンディングワイヤ29dは、ボンディングワイヤ29aの接続方向に対して垂直に、半導体チップ26の出力電極26bと回路パターン24cとを電気的に接続する。この際、ボンディングワイヤ29dは、半導体チップ26の出力電極26b上の複数の箇所と、回路パターン24cの接続領域24c2とを、連続的に接合することにより接続する。ボンディングワイヤ29eは、ボンディングワイヤ29bの接続方向に対して垂直に、半導体チップ27の出力電極27bと回路パターン24eとを電気的に接続する。この際、ボンディングワイヤ29eは、半導体チップ27の出力電極27b上の複数の箇所と、回路パターン24eの接続領域24e2とを、連続的に接合することにより接続する。ボンディングワイヤ29fは、ボンディングワイヤ29bの接続方向に対して垂直に、半導体チップ28の出力電極28bと回路パターン24eとを電気的に接続する。この際、ボンディングワイヤ29fは、半導体チップ28の出力電極28b上の複数の箇所と、回路パターン24eの接続領域24e2とを、連続的に接合することにより接続する。
【0026】
このように半導体チップ25〜28と回路パターン24a〜24eとボンディングワイヤ29a〜29fとにより、図5に示されるインバータ回路が構成される。半導体ユニット20は、半導体チップ25,26と回路パターン24a,24bとボンディングワイヤ29aとにより第1アーム部(上アーム部)Aが構成される。また、半導体ユニット20は、半導体チップ27,28と回路パターン24c,24dとボンディングワイヤ29bとにより第2アーム部(下アーム部)Bが構成される。そして、半導体ユニット20は、リードフレーム等により形成された外部接続端子(図示を省略)により、半導体装置10の外部の電気機器と接続される。外部接続端子は、C1端子(コンタクト領域24a1に対応)とE2端子(コンタクト領域24e1に対応)とE1C2端子(コンタクト領域24c1に対応)とを備えている。そして、入力P端子であるC1端子に、外部電源の高電位端子を接続し、入力N端子であるE2端子に、外部電源の低電位端子を接続する。そして、半導体ユニット20の出力U端子であるE1C2端子に負荷(図示を省略)を接続する。これにより、半導体ユニット20は、インバータとして機能する。このような構成を有する半導体ユニット20は、例えば、各コンタクト領域24a1,24c1,24e1に外部接続端子(図示を省略)を接合して、セラミック回路基板21上の半導体チップ25〜28及びボンディングワイヤ29a〜29fを封止部材で封止してもよい。この場合の封止部材は、例えば、マレイミド変性エポキシ樹脂、マレイミド変性フェノール樹脂、マレイミド樹脂等の熱硬化性樹脂を用いることができる。
【0027】
次に、半導体チップ25〜28の出力電極25b〜28bに対するボンディングワイヤ29c,29d,29e,29fのステッチボンディングについて図6を用いて説明する。図6は、第2の実施の形態の半導体ユニットが備える半導体チップの出力電極に対するボンディングワイヤの接続を説明するための図である。なお、図6では、半導体チップ25〜28のうち半導体チップ25を例に挙げて示しており、図6(A),(B)は、異なるタイプのRC−IGBTチップである半導体チップ25をそれぞれ表している。半導体チップ25は、図6(A)に示されるように、出力電極25bにおいて、FWD領域25b1とIGBT領域25b2とが交互に構成されている。このような出力電極25b上にボンディングワイヤ29cをステッチボンディングにより接続する際には、FWD領域25b1とIGBT領域25b2との境界のボンディング箇所29c1にボンディングする。また、半導体チップ25は、図6(B)に示されるように、図6(A)とは異なるタイプの出力電極25bにおいても、同様に、FWD領域25b1とIGBT領域25b2との境界のボンディング箇所29c1にボンディングする。これにより半導体チップ25の出力電極25bから発生する熱のボンディングワイヤ29cに対する偏りを抑制することができ、半導体チップ25の熱に起因した故障等の発生を防止することができる。なお、他の半導体チップ26〜28についても同様である。
【0028】
上記の半導体装置10は、半導体ユニット20が放熱基板11上に一方向に複数配列している。さらに、半導体ユニット20は、第1,第2アーム部(上下アーム部)A,Bを備えている。第1アーム部(上アーム部)Aは、半導体チップ25,26と回路パターン24aとボンディングワイヤ29aとを有している。半導体チップ25,26は、RC−IGBTチップであって、略正方形状を成しており、おもて面の任意の側部にゲート電極25a,26aを備えている。回路パターン24aは、略正方形状の半導体チップ25,26の側部が一列に配列され、ゲート電極25a,26aが一列に配列するように平面視で矩形を成しており、半導体チップ25,26が配置される。回路パターン24bの接続領域24b1は、ゲート電極25a,26aに対して一列に配列している。また、ボンディングワイヤ29aは、ゲート電極25a,26aと回路パターン24bの接続領域24b1とをステッチボンディングにより電気的に接続する。第2アーム部(下アーム部)Bも同様に、略正方形状の半導体チップ27,28と回路パターン24cとボンディングワイヤ29bとを有している。半導体チップ27,28は、RC−IGBTチップであって、略正方形状を成しており、おもて面の任意の側部にゲート電極27a,28aを備えている。回路パターン24cは、半導体チップ27,28の側部が一列に配列され、ゲート電極27a,28aが一列に配列するように平面視で矩形を成しており、半導体チップ27,28が配置される。回路パターン24dの接続領域24d1は、ゲート電極27a,28aに対して一列に配列している。また、ボンディングワイヤ29bは、ゲート電極27a,28aと回路パターン24dの接続領域24d1とをステッチボンディングにより電気的に接続する。
【0029】
これにより、第1アーム部(上アーム部)A及び第2アーム部(下アーム部)Bはゲート応答速度の低下を抑制することができるために、不均一な電流の発生を抑制することができる。これにより、通電時の温度上昇を抑制して、発熱の集中を防止することができる。さらに、回路パターン24a,24c上における半導体チップ25〜28の載置面積を最大限に利用することができるために、出力電流を増大することができる。また、半導体ユニット20は、半導体チップ25,26のゲート電極25a,26aに配線されたボンディングワイヤ29aと半導体チップ27,28のゲート電極27a,28aに配線されたボンディングワイヤ29bとはそれぞれ逆向きに配線されている。したがって、半導体ユニット20は、回路パターン24a及び半導体チップ25,26と回路パターン24c及び半導体チップ27,28とボンディングワイヤ29a,29bとは略点対称となるように配置されている。このため、半導体ユニット20における通電時の発熱の偏りが抑制される。このため、半導体ユニット20に生じた熱の偏りに起因した故障等の発生を防止することができる。
【0030】
さらに、半導体ユニット20では、半導体チップ25〜28の出力電極25b〜28bに対してボンディングワイヤ29c〜29fをFWD領域とIGBT領域との境界を跨ぐようにステッチボンディングによる接続を行っている。このため、半導体チップ25〜28の出力電極25b〜28bから発生する熱のボンディングワイヤ29c〜29fに対する偏りを抑制することができ、半導体チップ25〜28の熱に起因した故障等の発生を防止することができる。
【0031】
なお、半導体ユニット20の半導体チップ25〜28の個数は一例であって、各アームに2つずつの半導体チップが配置され、2つのアームで構成されている場合に限らない。例えば、各アームに3つ以上の半導体チップが配置されていてもよい。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。また、例えば、各アームに半導体チップとして、IGBTチップとFWDチップとが同時に配置されていてもよい。その場合も、複数のIGBTチップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。複数のFWDチップは、IGBTチップの列と平行に別の列として配置されてもよく、また、IGBTチップと同じ列に配置されてもよい。また、例えば、半導体ユニット20が、3つ以上のアームで構成されてもよい。その場合、半導体チップの配列方向と垂直な方向に、3つ以上のアームが並んで配置される。
【0032】
[第3の実施の形態]
第3の実施の形態では、第2の実施の形態の半導体ユニット20と異なる半導体ユニットの場合について、図7を用いて説明する。すなわち、第3の実施の形態の半導体ユニットでは、半導体チップのゲート電極に接続されるボンディングワイヤの接続方向に対して、半導体チップの出力電極に接続されるボンディングワイヤは逆方向に平行である。図7は、第3の実施の形態の半導体ユニットの平面図である。なお、第3の実施の形態の半導体ユニット30は、第2の実施の形態の半導体ユニット20と同様の構成には同じ符号を付して、それらの説明は省略する。また、半導体ユニット30は、半導体ユニット20と回路パターンの形状は異なるものの同様のセラミック回路基板(図4)を備え、同様の回路構成(図5)を実現する。
【0033】
半導体ユニット30も、第1アーム部(上アーム部)Aと第2アーム部(下アーム部)Bを備え、上下アーム部が形成されている。回路パターン24aは、第1アーム部Aのコレクタパターンを構成する。回路パターン24aは、半導体チップ25,26の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン24aは、略矩形状を成しており、図7中下側にコンタクト領域24a1を含む部分が突出している。このような回路パターン24aは、ゲート電極25a,26aが一列に配列するように半導体チップ25,26がはんだ(図示を省略)を介して配置されている。なお、半導体チップ25,26は、半導体チップ25,26の配列方向と平行な一辺にゲート電極25a,26aが向くように配置される。ゲート電極25a,26aは、絶縁板22の一辺(図7中左側)に向いている。なお、このような半導体チップ25,26は、3つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。また、本実施の形態の平行とは、平行となる方向に対して±30°以内の方向であればよい。
【0034】
回路パターン24bは、第1アーム部Aの制御パターンを構成する。回路パターン24bは、半導体チップ25,26のゲート電極25a,26aと接続されたボンディングワイヤ29aが接続されている。回路パターン24bは、半導体チップ25,26のゲート電極25a,26aに対して一列に位置する接続領域24b1を有する。回路パターン24bは、図7において、接続領域24b1を含む部分から、絶縁板22の一辺(図7中下側)に沿って、半導体チップ25,26の配列方向と垂直に延びている。
【0035】
回路パターン24cは、第1アーム部Aのエミッタパターン及び第2アーム部Bのコレクタパターンを構成する。回路パターン24cは、半導体チップ25,26の出力電極(エミッタ電極)25b,26bと接続されたボンディングワイヤ29gが接続されている。また、回路パターン24cは、半導体チップ27,28の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン24cは、図7のように、半導体ユニット30の右側の一辺及び上側の一辺に沿った略L字型状を成している。回路パターン24cの右側の領域は、ゲート電極25a,26aの反対側に配置されている。そして、その領域には半導体チップ27,28が配置されている。回路パターン24cの上側の領域は、右側の領域の上から、半導体ユニット30の上側の一辺に沿って、左方向に延びた延長領域24c3である。すなわち、延長領域24c3は、回路パターン24aに対してボンディングワイヤ29aの接続方向に対して反対側に配置され、当該接続方向に対して直交する方向に延伸している。回路パターン24cの延長領域24c3には、外部接続端子(図示を省略)が接続されるコンタクト領域24c1及び、ボンディングワイヤ29gの接続領域24c2を含む。回路パターン24cの延長領域24c3は、半導体チップ25,26の配列と平行な延長線上に位置し、半導体チップ25,26の出力電極(エミッタ電極)25b,26bに接続されたボンディングワイヤ29gと接続される接続領域24c2を有する。このような回路パターン24cは、ゲート電極27a,28aが一列に配列するように半導体チップ27,28がはんだ(図示を省略)を介して配置されている。なお、半導体チップ27,28は、半導体チップ27,28の配列方向と平行な一辺にゲート電極27a,28aが向くように配置される。ゲート電極27a,28aの配列は、第1アーム部Aのゲート電極25a,26aの配列と平行であってよい。ゲート電極27a,28aは、ゲート電極25a,26aの反対側であって、第1アーム部A側(絶縁板22の一辺(図7中右側))に向いている。なお、このような半導体チップ27,28は、3つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。
【0036】
回路パターン24dは、第2アーム部Bの制御パターンを構成する。回路パターン24dは、半導体チップ27,28のゲート電極27a,28aと接続されたボンディングワイヤ29bが接続されている。回路パターン24dは、半導体チップ27,28のゲート電極27a,28aに対して一列に位置して、接続領域24b1と点対称に位置する接続領域24d1を有する。回路パターン24dは、図7において、接続領域24d1を含む部分から、絶縁板22の一辺(図7中上側)に沿って、半導体チップ27,28の配列方向と垂直に延びている。なお、本実施の形態の垂直は、基準方向(ここでは配列方向)に直交する方向に対して60°以上、120°以下の方向であればよい。回路パターン24eは、第2アーム部Bのエミッタパターンを構成する。回路パターン24eは、半導体チップ27,28の出力電極(エミッタ電極)27b,28bと接続されたボンディングワイヤ29hが接続される接続領域24e2を有する。回路パターン24eは、回路パターン24c及び回路パターン24aの突出した部分と並んで、回路パターン24dの反対側(図7中下側)に配置される接続領域24e2を有する。このような回路パターン24eは、さらに、絶縁板22の図7中右下側の部分にコンタクト領域24e1が設けられている。
【0037】
ボンディングワイヤ29g,29hは、第2の実施の形態のボンディングワイヤ29a〜29fと同様に構成されている。ボンディングワイヤ29aは、一列に配列した半導体チップ25のゲート電極25aと半導体チップ26のゲート電極26aと回路パターン24bの接続領域24b1とを連続的に接合することにより電気的に接続する。ボンディングワイヤ29bは、一列に配列した半導体チップ27のゲート電極27aと半導体チップ28のゲート電極28aと回路パターン24dの接続領域24d1とを連続的に接合することにより電気的に接続する。
【0038】
ボンディングワイヤ29gは、ボンディングワイヤ29aの接続方向に対して逆方向であって平行に、半導体チップ25の出力電極25bと半導体チップ26の出力電極26bと回路パターン24cとを電気的に接続する。この際、ボンディングワイヤ29gは、半導体チップ25の出力電極25b上の複数の箇所と、半導体チップ26の出力電極26b上の複数の箇所と、回路パターン24cの接続領域24c2とを、連続的に接合することにより接続する。ボンディングワイヤ29hは、ボンディングワイヤ29bの接続方向に対して逆方向であって平行に、半導体チップ27の出力電極27bと半導体チップ28の出力電極28bと回路パターン24eとを電気的に接続する。この際、ボンディングワイヤ29hは、半導体チップ27の出力電極27b上の複数の箇所と、半導体チップ28の出力電極28b上の複数の箇所と、回路パターン24eの接続領域24e2とを、連続的に接合することにより接続する。なお、このようなボンディングワイヤ29g,29hでも、図6で説明したステッチボンディングが行われる。
【0039】
このように半導体チップ25〜28と回路パターン24a〜24eとボンディングワイヤ29a,29b,29g,29hとにより、第2の実施の形態と同様に、図5に示されるインバータ回路が構成される。半導体ユニット30は、半導体チップ25,26と回路パターン24a,24bとボンディングワイヤ29aとにより第1アーム部(上アーム部)Aが構成される。また、半導体ユニット30は、半導体チップ27,28と回路パターン24c,24dとボンディングワイヤ29bとにより第2アーム部(下アーム部)Bが構成される。そして、半導体ユニット30は、リードフレーム等により形成された外部接続端子(図示を省略)により、半導体装置10の外部の電気機器と接続される。外部接続端子は、C1端子(コンタクト領域24a1に対応)とE2端子(コンタクト領域24e1に対応)とE1C2端子(コンタクト領域24c1に対応)とを備えている。そして、入力P端子であるC1端子に、外部電源の高電位端子を接続し、入力N端子であるE2端子に、外部電源の低電位端子を接続する。そして、半導体ユニット30の出力U端子であるE1C2端子に負荷(図示を省略)を接続する。これにより、半導体ユニット30は、インバータとして機能する。このような構成を有する半導体ユニット30は、例えば、各コンタクト領域24a1,24c1,24e1に外部接続端子(図示を省略)を接合して、セラミック回路基板21上の半導体チップ25〜28及びボンディングワイヤ29a,29b,29g,29hを封止部材で封止してもよい。
【0040】
このような半導体ユニット30を含む半導体装置10でも、第2の実施の形態と同様に第1アーム部(上アーム部)A及び第2アーム部(下アーム部)Bはゲート応答速度の低下を抑制することができるために、不均一な電流の発生を抑制することができる。これにより、通電時の温度上昇を抑制して、発熱の集中を防止することができる。さらに、回路パターン24a,24c上における半導体チップ25〜28の載置面積を最大限に利用することができるために、出力電流を増大することができる。また、半導体ユニット30は、半導体チップ25,26のゲート電極25a,26aに配線されたボンディングワイヤ29aと半導体チップ27,28のゲート電極27a,28aに配線されたボンディングワイヤ29bとはそれぞれ逆向きに配線されている。したがって、半導体ユニット30は、回路パターン24a及び半導体チップ25,26と回路パターン24c及び半導体チップ27,28とボンディングワイヤ29a,29bとは略点対称となるように配置されている。このため、半導体ユニット30における通電時の発熱の偏りが抑制される。このため、半導体ユニット30に生じた熱の偏りに起因した故障等の発生を防止することができる。
【0041】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応するすべての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。
【符号の説明】
【0042】
1,1a アーム部
2,3,25〜28 半導体チップ
2a,3a 制御電極
4,5,24a〜24e 回路パターン
6a 制御配線
6b,6c,6d 主電流配線
10 半導体装置
11 放熱基板
12a〜12e,29a〜29h ボンディングワイヤ
20,20a〜20f,30 半導体ユニット
21 セラミック回路基板
22 絶縁板
23 金属板
24a1,24c1,24e1 コンタクト領域
24b1,24c2,24d1,24e2 接続領域
24c3 延長領域
25a〜28a ゲート電極
25b〜28b 出力電極
25b1 FWD領域
25b2 IGBT領域
29c1 ボンディング箇所
A 第1アーム部
B 第2アーム部
図1
図2
図3
図4
図5
図6
図7

【手続補正書】
【提出日】2020年1月17日
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
おもて面の任意の第1側部に第1制御電極を備える第1半導体チップと、
おもて面の任意の第2側部に第2制御電極を備える第2半導体チップと、
前記第1側部及び前記第2側部が一列に配列され、前記第1制御電極及び前記第2制御電極が一列に配列するように、前記第1半導体チップ及び前記第2半導体チップが配置される第1回路パターンと、
前記第1制御電極及び前記第2制御電極に対して一列に配列する第2回路パターンと、
前記第1制御電極と前記第2制御電極と前記第2回路パターンとを電気的に接続する第1制御配線と、
を備える第1アーム部、
を有する半導体装置。
【請求項2】
前記第1制御配線の接続方向に垂直に、前記第1半導体チップの前記おもて面の第1主電極に接続する第1主電流配線と、
前記第1制御配線の接続方向に垂直に、前記第2半導体チップの前記おもて面の第2主電極に接続する第2主電流配線と、
を有する請求項1に記載の半導体装置。
【請求項3】
前記第1半導体チップ及び前記第2半導体チップは、RC−IGBTであって、
前記第1主電流配線及び前記第2主電流配線は、前記第1主電極及び前記第2主電極に対して、それぞれ複数の箇所で接続し、
前記複数の箇所は、前記第1主電極及び前記第2主電極を構成するFWD領域とIGBT領域との境界を接合している、
請求項2に記載の半導体装置。
【請求項4】
おもて面の任意の第3側部に第3制御電極を備える第3半導体チップと、
おもて面の任意の第4側部に第4制御電極を備える第4半導体チップと、
前記第3側部及び前記第4側部が一列に配置され、前記第1側部及び前記第2側部に並列して、前記第3制御電極及び前記第4制御電極が一列に配列するように、前記第3半導体チップ及び前記第4半導体チップが配置される第3回路パターンと、
前記第3制御電極及び前記第4制御電極に対して一列に配列する第4回路パターンと、
前記第3制御電極と前記第4制御電極と前記第4回路パターンとを電気的に接続する第2制御配線と、
を備え、
前記第4回路パターンは、前記第2回路パターンに対して反対側に配置され、
前記第3回路パターンは、前記第1主電流配線及び前記第2主電流配線と電気的に接続される、
第2アーム部、
をさらに有する、
請求項2または3に記載の半導体装置。
【請求項5】
前記第1回路パターンは、前記第1半導体チップ及び前記第2半導体チップの配列方向の延長線上で前記第2回路パターン側に、第1コンタクト領域を含む第1突出部を有し、
前記第3回路パターンは、前記第3半導体チップ及び前記第4半導体チップの配列方向の延長線上で前記第4回路パターン側に、第2コンタクト領域を含む第2突出部を有する、
請求項4に記載の半導体装置。
【請求項6】
前記第2回路パターンは、前記第1制御配線が接続された領域を含む部分から、前記第1半導体チップ及び前記第2半導体チップの配列方向に対して垂直に伸びており、
前記第4回路パターンは、前記第2制御配線が接続された領域を含む部分から、前記第3半導体チップ及び前記第4半導体チップの配列方向に対して垂直に伸びている、
請求項4または5に記載の半導体装置。
【請求項7】
前記第2アーム部において、前記第3回路パターン上に前記第3制御電極及び前記第4制御電極が前記第1アーム部側に配置されている、
請求項4乃至6のいずれかに記載の半導体装置。
【請求項8】
前記第2アーム部において、前記第1アーム部の反対側に第5回路パターンが配置されており、
前記第2制御配線の接続方向に垂直に、前記第3半導体チップの前記おもて面の第3主電極と前記第5回路パターンとを電気的に接続する第3主電流配線と、
前記第2制御配線の接続方向に垂直に、前記第4半導体チップの前記おもて面の第4主電極と前記第5回路パターンとを電気的に接続する第4主電流配線と、
をさらに有する請求項7に記載の半導体装置。
【請求項9】
前記第1制御配線は、前記第1制御電極と前記第2制御電極と前記第2回路パターンとを連続的に接続し、
前記第2制御配線は、前記第3制御電極と前記第4制御電極と前記第4回路パターンとを連続的に接続する、
請求項4乃至8のいずれかに記載の半導体装置。
【請求項10】
前記第1半導体チップ、前記第2半導体チップ、前記第3半導体チップ及び前記第4半導体チップは、RC−IGBTであって、
前記第1主電流配線、前記第2主電流配線、前記第3主電流配線及び前記第4主電流配線は、前記第1主電極、前記第2主電極、前記第3主電極及び前記第4主電極に対して、それぞれ複数の箇所で接続し、
前記複数の箇所は、前記第1主電極、前記第2主電極、前記第3主電極及び前記第4主電極を構成するFWD領域とIGBT領域との境界を接合している、
請求項8または9に記載の半導体装置。
【請求項11】
前記第5回路パターンは、前記第3半導体チップ及び前記第4半導体チップを挟んで前記第2突出部の反対側に第3コンタクト領域を含む第3突出部を有し、前記第3回路パターンの直交する2辺に沿ってL字状を成している、
請求項8乃至10のいずれかに記載の半導体装置。
【請求項12】
前記第1アーム部と前記第2アーム部とが所定の方向に互い違いに複数配置されている、
請求項4乃至11のいずれかに記載の半導体装置。
【請求項13】
前記第1制御配線の接続方向に逆方向であって平行に、前記第1半導体チップの前記おもて面の第1主電極と前記第2半導体チップの前記おもて面の第2主電極とを接続する第1主電流配線と、
を有する請求項1に記載の半導体装置。
【請求項14】
おもて面の任意の第3側部に第3制御電極を備える第3半導体チップと、
おもて面の任意の第4側部に第4制御電極を備える第4半導体チップと、
前記第3側部及び前記第4側部が一列に配置され、前記第1側部及び前記第2側部に並列して、前記第3制御電極及び前記第4制御電極が一列に配列するように、前記第3半導体チップ及び前記第4半導体チップが配置される第3回路パターンと、
前記第3制御電極及び前記第4制御電極に対して一列に配列する第4回路パターンと、
前記第3制御電極と前記第4制御電極と前記第4回路パターンとを電気的に接続する第2制御配線と、
を備え、
前記第4回路パターンは、前記第2回路パターンに対して反対側に配置されている、
第2アーム部、
をさらに有する請求項13に記載の半導体装置。
【請求項15】
前記第3回路パターンは、前記第1回路パターンに対して前記第1制御配線の前記接続方向の反対側に配置され、前記第1制御配線の前記接続方向に対して直交する方向に延伸する延長領域を備え、
前記第1主電流配線は、前記延長領域に電気的に接続する、
請求項14に記載の半導体装置。
【請求項16】
前記第2アーム部において、前記第3回路パターン上に前記第3制御電極及び前記第4制御電極が前記第1アーム部の反対側に配置されている、
請求項15に記載の半導体装置。
【請求項17】
前記第2アーム部において、前記第3回路パターンに対して、前記第2制御配線の接続方向に対して反対側に第5回路パターンが配置されており、
前記第2制御配線の接続方向に逆方向であって平行に、前記第3半導体チップの前記おもて面の第3主電極と前記第4半導体チップの前記おもて面の第4主電極と前記第5回路パターンとを電気的に接続する第2主電流配線と、
をさらに有する請求項16に記載の半導体装置。
【請求項18】
前記第1半導体チップ及び前記第2半導体チップは、RC−IGBTであって、
前記第1主電流配線は、前記第1主電極及び前記第2主電極に対して、それぞれ複数の箇所で接続している、
請求項13乃至17のいずれかに記載の半導体装置。
【請求項19】
前記第1制御配線は、前記第1制御電極と前記第2制御電極と前記第2回路パターンとを連続的に接続し、
前記第2制御配線は、前記第3制御電極と前記第4制御電極と前記第4回路パターンとを連続的に接続する、
請求項13乃至17のいずれかに記載の半導体装置。
【請求項20】
前記第1アーム部と前記第2アーム部とが所定の方向に互い違いに複数配置されている、
請求項13乃至19のいずれかに記載の半導体装置。

【手続補正書】
【提出日】2020年9月28日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0006
【補正方法】変更
【補正の内容】
【0006】
本発明は、このような点に鑑みてなされたものであり、ゲート応答速度の低下を抑制しつつ、半導体チップの載置面積を最大に利用することができる半導体装置を提供することを目的とする。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0008
【補正方法】変更
【補正の内容】
【0008】
開示の技術によれば、ゲート応答速度の低下を抑制しつつ、半導体チップの載置面積を最大に利用して出力電流を増加することができる。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0011
【補正方法】変更
【補正の内容】
【0011】
[第1の実施の形態]
以下、図面を参照して、第1の実施の形態の半導体装置に含まれるアーム部について、図1を用いて説明する。図1は、第1の実施の形態の半導体装置に含まれるアーム部を説明するための図である。なお、図1(A),(B)は、第1の実施の形態の半導体装置に含まれるアーム部1,1aを、図1(C),(D)は、半導体装置に含まれる参考例のアーム部100,110をそれぞれ示している。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0012
【補正方法】変更
【補正の内容】
【0012】
第1の実施の形態の半導体装置は、図1(A)に示す、アーム部1を備えている。アーム部1は、半導体チップ2,3と回路パターン4,5と制御配線6aとを有している。半導体チップ2,3は、おもて面の任意の側部に制御電極2a,3aを備えている。半導体チップ2,3は、例えば、IGBT、パワーMOSFET等のスイッチング素子を含んでいる。このような半導体チップ2,3は、例えば、裏面に主電極として入力電極(ドレイン電極またはコレクタ電極)を、おもて面に、制御電極(ゲート電極)及び主電極として出力電極(ソース電極またはエミッタ電極)をそれぞれ備えている。また、半導体チップ2,3は、必要に応じて、SBD(Schottky Barrier Diode)、FWD等のダイオードを含んでいる。このような半導体チップ2,3は、裏面に主電極として出力電極(カソード電極)を、おもて面に主電極として入力電極(アノード電極)をそれぞれ備えている。また、半導体チップ2,3は、IGBTとFWDの機能を1チップで併せ持つRC−IGBTを含んでもよい。回路パターン4は、例えば、平面視で矩形を成しており、半導体チップ2,3の側部が一列に配列され、制御電極2a,3aが一列に配列するように、半導体チップ2,3が配置されている。回路パターン5は、平面視で矩形を成しており、制御電極2a,3aに対して一列に配列している。また、制御配線6aは、制御電極2a,3aと回路パターン5とを電気的に接続する。図1(A)に示すアーム部1では、半導体チップ2,3の主電極に制御配線6aの接続方向に対して垂直に主電流配線6b,6cが接続されている。なお、垂直とは、制御配線6aの接続方向に対して直交する方向に対して±30°の方向であればよい。また、制御配線6a及び主電流配線6b,6cは、ボンディングワイヤ、リードフレームまたはリボン状の導電部材等により構成される。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0014
【補正方法】変更
【補正の内容】
【0014】
次に、このようなアーム部1に対する参考例について説明する。まず、図1(C)に示すアーム部100は、半導体チップ102,103と回路パターン104,105と制御配線106a1,106a2とを有している。半導体チップ102,103は、例えば、RC−IGBTチップであり平面視で縦長の形状を成している。このような半導体チップ102,103はおもて面の図中下側に制御電極102a,103aをそれぞれ備えている。回路パターン104は、平面視で矩形を成しており、制御電極102a,103aが一列に配列するように、半導体チップ102,103が並んで配置されている。回路パターン105は、制御電極102a,103a側に回路パターン104から離間して配列している。また、制御配線106a1,106a2は、制御電極102a,103aと回路パターン105とを電気的に接続する。なお、アーム部100では、半導体チップ102,103の主電極に図中上方に主電流配線106b,106cがそれぞれ接続されている。このようなアーム部100は、半導体チップ102,103の回路パターン104の載置面積を最大限に利用することができ、出力電流を多く稼ぐことができる。しかし、半導体チップ102,103が縦長の形状であるために、半導体チップ102,103内部を通電する電流が形状に沿って流れるために電流経路が長くなり、ゲート応答速度が低下してしまう。したがって、アーム部1に対してゲート応答速度が低下してしまう。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0015
【補正方法】変更
【補正の内容】
【0015】
また、図1(D)に示すアーム部110は、半導体チップ112,113と回路パターン114,115と制御配線116a1,116a2とを有している。半導体チップ112,113は、例えば、RC−IGBTチップであり平面視で略正方形の形状を成している。このような半導体チップ112,113はおもて面の図中下側に制御電極112a,113aをそれぞれ備えている。回路パターン114は、平面視で矩形を成しており、制御電極112a,113aがそれぞれ図中下側になるように、半導体チップ112,113が上下に並んで配置されている。制御配線116a1,116a2は、このような半導体チップ112,113の配置に応じて、制御電極112a,113aから図中左側に延出している。なお、アーム部110では、半導体チップ112,113の主電極に図中右側に主電流配線116b,116cが接続されている。回路パターン115は、平面視で矩形を成しており、回路パターン114の図中左側に配置されて、制御配線116a1,116a2に接続される。このようなアーム部110では、半導体チップ112,113は、形状が略正方形であるために、内部を通電する電流が形状に沿って流れるために電流経路がアーム部100よりも短縮されて、ゲート応答速度の低下が抑制される。しかし、半導体チップ112,113はその形状のため、回路パターン114の面積を多く占めてしまう。このため、載置面積を最大限に利用することができない。したがって、載置面積がアーム部1に対して減少してしまう。さらに、3つ以上の半導体チップが上下に並んで配置された場合、制御配線116a1,116a2に接続される回路パターン115は、ますます縦長に配置されて、大きな面積を占有してしまう。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0024
【補正方法】変更
【補正の内容】
【0024】
回路パターン24dは、第2アーム部Bの制御パターンを構成する。回路パターン24dは、半導体チップ27,28のゲート電極27a,28aと接続されたボンディングワイヤ29bが接続されている。回路パターン24dは、半導体チップ27,28のゲート電極27a,28aに対して一列に位置して、接続領域24b1と半導体チップ25〜27を隔てて反対側に位置する接続領域24d1を有する。回路パターン24dは、図3において、接続領域24d1を含む部分から、絶縁板22の一辺(図3中上側)に沿って、半導体チップ27,28の配列方向と垂直に延びている。なお、本実施の形態の垂直は、基準方向(ここでは配列方向)に直交する方向に対して±30°の方向であればよい。回路パターン24eは、第2アーム部Bのエミッタパターンを構成する。回路パターン24eは、半導体チップ27,28の出力電極(エミッタ電極)27b,28bと接続されたボンディングワイヤ29e,29fが接続される接続領域24e2を有する。回路パターン24eは、回路パターン24cと並んで、ゲート電極27a,28aの反対側(図3中右側)に配置される接続領域24e2を有する。そのため、回路パターン24eは、回路パターン24cを挟んで回路パターン24aの反対側に配置される部分を有する。回路パターン24eは、回路パターン24cの直交する2辺と絶縁板22の2辺との間で、直交するようなL字状を成している。このような回路パターン24eは、絶縁板22の図3中右側の部分に接続領域24e2が設けられ、絶縁板22の図3中下側の部分にコンタクト領域24e1が設けられている。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0028
【補正方法】変更
【補正の内容】
【0028】
上記の半導体装置10は、半導体ユニット20が放熱基板11上に一方向に複数配列している。さらに、半導体ユニット20は、第1,第2アーム部(上下アーム部)A,Bを備えている。第1アーム部(上アーム部)Aは、半導体チップ25,26と回路パターン24a,24bとボンディングワイヤ29aとを有している。半導体チップ25,26は、RC−IGBTチップであって、略正方形状を成しており、おもて面の任意の側部にゲート電極25a,26aを備えている。回路パターン24aは、略正方形状の半導体チップ25,26の側部が一列に配列され、ゲート電極25a,26aが一列に配列するように平面視で矩形を成しており、半導体チップ25,26が配置される。回路パターン24bの接続領域24b1は、ゲート電極25a,26aに対して一列に配列している。また、ボンディングワイヤ29aは、ゲート電極25a,26aと回路パターン24bの接続領域24b1とをステッチボンディングにより電気的に接続する。第2アーム部(下アーム部)Bも同様に、略正方形状の半導体チップ27,28と回路パターン24c,24dとボンディングワイヤ29bとを有している。半導体チップ27,28は、RC−IGBTチップであって、略正方形状を成しており、おもて面の任意の側部にゲート電極27a,28aを備えている。回路パターン24cは、半導体チップ27,28の側部が一列に配列され、ゲート電極27a,28aが一列に配列するように平面視で矩形を成しており、半導体チップ27,28が配置される。回路パターン24dの接続領域24d1は、ゲート電極27a,28aに対して一列に配列している。また、ボンディングワイヤ29bは、ゲート電極27a,28aと回路パターン24dの接続領域24d1とをステッチボンディングにより電気的に接続する。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】0029
【補正方法】変更
【補正の内容】
【0029】
これにより、第1アーム部(上アーム部)A及び第2アーム部(下アーム部)Bはゲート応答速度の低下を抑制することができるために、不均一な電流の発生を抑制することができる。これにより、通電時の温度上昇を抑制して、発熱の集中を防止することができる。さらに、回路パターン24a,24c上における半導体チップ25〜28の載置面積を最大限に利用することができるために、出力電流を増大することができる。また、半導体ユニット20は、半導体チップ25,26のゲート電極25a,26aに配線されたボンディングワイヤ29aと半導体チップ27,28のゲート電極27a,28aに配線されたボンディングワイヤ29bとはそれぞれ逆向きに配線されている。したがって、半導体ユニット20は、回路パターン24a半導体チップ25,26及びボンディングワイヤ29aと回路パターン24c半導体チップ27,28及びボンディングワイヤ29bとは略点対称となるように配置されている。このため、半導体ユニット20における通電時の発熱の偏りが抑制される。このため、半導体ユニット20に生じた熱の偏りに起因した故障等の発生を防止することができる。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】0031
【補正方法】変更
【補正の内容】
【0031】
なお、半導体ユニット20の半導体チップ25〜28の個数は一例であって、各アームに2つずつの半導体チップが配置され、2つのアームで構成されている場合に限らない。例えば、各アームに3つ以上の半導体チップが配置されていてもよい。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。また、例えば、各アームに半導体チップとして、IGBTチップとFWDチップとが同時に配置されていてもよい。その場合も、複数のIGBTチップは、IGBTチップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。複数のFWDチップは、IGBTチップの列と平行に別の列として配置されてもよく、また、IGBTチップと同じ列に配置されてもよい。また、例えば、半導体ユニット20が、3つ以上のアームで構成されてもよい。その場合、半導体チップの配列方向と垂直な方向に、3つ以上のアームが並んで配置される。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】0035
【補正方法】変更
【補正の内容】
【0035】
回路パターン24cは、第1アーム部Aのエミッタパターン及び第2アーム部Bのコレクタパターンを構成する。回路パターン24cは、半導体チップ25,26の出力電極(エミッタ電極)25b,26bと接続されたボンディングワイヤ29gが接続されている。また、回路パターン24cは、半導体チップ27,28の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン24cは、図7のように、半導体ユニット30の右側の一辺及び上側の一辺に沿った略L字型状を成している。回路パターン24cの右側の領域は、ゲート電極25a,26aの反対側に配置されている。そして、その領域には半導体チップ27,28が配置されている。回路パターン24cの上側の領域は、右側の領域の上から、半導体ユニット30の上側の一辺に沿って、左方向に延びた延長領域24c3である。すなわち、延長領域24c3は、回路パターン24aに対してボンディングワイヤ29aの接続方向に対して反対側に配置され、当該接続方向に対して直交する方向に延伸している。回路パターン24cの延長領域24c3には、外部接続端子(図示を省略)が接続されるコンタクト領域24c1及び、ボンディングワイヤ29gの接続領域24c2を含む。回路パターン24cの延長領域24c3は、半導体チップ25,26の配列と平行な延長線上に位置し、半導体チップ25,26の出力電極(エミッタ電極)25b,26bに接続されたボンディングワイヤ29gと接続される接続領域24c2を有する。このような回路パターン24cは、ゲート電極27a,28aが一列に配列するように半導体チップ27,28がはんだ(図示を省略)を介して配置されている。なお、半導体チップ27,28は、半導体チップ27,28の配列方向と平行な一辺にゲート電極27a,28aが向くように配置される。ゲート電極27a,28aの配列は、第1アーム部Aのゲート電極25a,26aの配列と平行であってよい。ゲート電極27a,28aは、ゲート電極25a,26aの反対側であって、第1アーム部Aの反対側(絶縁板22の一辺(図7中右側))に向いている。なお、このような半導体チップ27,28は、3つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。
【手続補正12】
【補正対象書類名】明細書
【補正対象項目名】0036
【補正方法】変更
【補正の内容】
【0036】
回路パターン24dは、第2アーム部Bの制御パターンを構成する。回路パターン24dは、半導体チップ27,28のゲート電極27a,28aと接続されたボンディングワイヤ29bが接続されている。回路パターン24dは、半導体チップ27,28のゲート電極27a,28aに対して一列に位置して、接続領域24b1と点対称に位置する接続領域24d1を有する。回路パターン24dは、図7において、接続領域24d1を含む部分から、絶縁板22の一辺(図7中上側)に沿って、半導体チップ27,28の配列方向と垂直に延びている。なお、本実施の形態の垂直は、基準方向(ここでは配列方向)に直交する方向に対して±30°の方向であればよい。回路パターン24eは、第2アーム部Bのエミッタパターンを構成する。回路パターン24eは、半導体チップ27,28の出力電極(エミッタ電極)27b,28bと接続されたボンディングワイヤ29hが接続される接続領域24e2を有する。回路パターン24eは、回路パターン24c及び回路パターン24aの突出した部分と並んで、回路パターン24dの反対側(図7中下側)に配置される接続領域24e2を有する。このような回路パターン24eは、さらに、絶縁板22の図7中右下側の部分にコンタクト領域24e1が設けられている。
【手続補正13】
【補正対象書類名】明細書
【補正対象項目名】0037
【補正方法】変更
【補正の内容】
【0037】
ボンディングワイヤ29a,29b,29g,29hは、第2の実施の形態のボンディングワイヤ29a〜29fと同様に構成されている。ボンディングワイヤ29aは、一列に配列した半導体チップ25のゲート電極25aと半導体チップ26のゲート電極26aと回路パターン24bの接続領域24b1とを連続的に接合することにより電気的に接続する。ボンディングワイヤ29bは、一列に配列した半導体チップ27のゲート電極27aと半導体チップ28のゲート電極28aと回路パターン24dの接続領域24d1とを連続的に接合することにより電気的に接続する。
【国際調査報告】