技術分野
優先権出願
本願は、その全体が参照によって本明細書に組み込まれている、2013年4月12日に出願した米国特許出願第13/861691号、名称「SYSTEMS AND METHODS TO IMPROVE THE RELIABILITY AND LIFESPAN OF FLASH MEMORY」の優先権を主張するものである。
全般的にはフラッシュメモリに関する。より具体的には、フラッシュメモリの信頼性および寿命を改善するシステムおよび方法
要約特許出願時に添付された[要約書]
【課題】フラッシュメモリを制御するための方法を提供すること。 【解決手段】この方法は、現在の順方向誤り訂正(FEC)パラメータセットより高い冗長性を提供する新しいFECパラメータセットを選択するステップを含む。この方法は、フラッシュメモリ内の第1の破壊されたページへの書込み動作中に、新しいFECパラメータセットを使用してソース情報ビットをコーディングするステップをも含む。この方法は、第1の破壊されたページおよびフラッシュメモリ内の少なくとも1つの追加の破壊されたページを、期待されるページサイズを有する単一の論理ページにマッピングするステップをさらに含む。 【選択図】図1
発明が解決しようとする課題[発明の詳細な説明]から抜粋
課題を解決するための手段[発明の詳細な説明]から抜粋
フラッシュメモリを制御するための方法が説明される。この方法は、現在の順方向誤り訂正(FEC)パラメータセットより高い冗長性を提供する新しいFECパラメータセットを選択するステップを含む。ソース情報ビットが、フラッシュメモリ内の第1の破壊されたページへの書込み動作中に、新しいFECパラメータセットを使用してコーディングされる。第1の破壊されたページおよびフラッシュメモリ内の少なくとも1つの追加・・・ 続きを
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この発明についての権利主張の範囲[特許請求の範囲]
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1】 フラッシュメモリの信頼性および寿命を改善するためのフラッシュコントローラを含む電子デバイスを示すブロック図である。
【図2】 フラッシュメモリを制御するための方法を示す流れ図である。
【図3】 フラッシュメモリ内の破壊されていないページおよび破壊されたページを示すブロック図である。
【図4】 フラッシュメモリの信頼性および寿命を改善するためのフラッシュコントローラのより詳細な構成を示すブロック図である。
【図5】 データをフラッシュメモリに書き込むための方法を示す流れ図である。
【図6】 論理ページからデータを読み取るための方法を示す流れ図である。
【図7】 フラッシュメモリ内の破壊されたページのもう1つの構成を示すブロック図である。
【図8】 フラッシュメモリを制御するためのもう1つの方法を示す流れ図である。
【図9】 電子デバイス内に含めることができる、ある種の構成要素を示す図である。
102 電子デバイス
104 フラッシュコントローラ
106 フラッシュメモリ
108 符号器
110 動的FECパラメータセレクタ
112 FECパラメータセット
114 復号器
116 エラーチェッカ
118 マッピングモジュール
120 ページ
122 順方向誤り訂正(FEC)符号
200 方法
304 フラッシュコントローラ
320 ページ
320a 破壊されていないページ
320b 破壊されたページ
320c 破壊されたページ
324 論理ページ
404 フラッシュコントローラ
406 フラッシュメモリ
408 符号器
410 動的FECパラメータセレクタ
412 FECパラメータセット
412a〜n FECパラメータセット
414 復号器
416 エラーチェッカ
418 マッピングモジュール
420 ページ
422 FEC符号
426 ソースバッファ
428 ソース情報ビット
430 記憶される符号語
432 FECビット
434 使用可能なデータバイト
436 メタデータ
438 取り出された符号語
440 最大誤り率しきい値
442 ページ誤り率
444 期待されるページサイズ
446 部分的に劣化したページリスト
448 論理ページ情報テーブル
500 方法
600 方法
720 破壊されたページ
732 FECビット
734 使用可能なデータバイト
736 メタデータ
750 破壊されたデータバイト
752 FEC情報
754 破壊されたページインジケータ
756 使用可能メモリインジケータ
800 方法
902 電子デバイス
903 メモリ
905a データ
905b データ
907a 命令
907b 命令
909 プロセッサ
911 アンテナ
913 トランシーバ
915 送信器
917 受信器
919 バスシステム
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