発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、特許文献１，２では、ＨＶＩＣ内部にクランプ用高耐圧ダイオードまたは誤作動検出回路用のＨＶＮＭＯＳ等のデバイスを配置する必要があるため、チップ面積の増加につながる。例えば、耐圧６００Ｖクラスである場合、ＨＶＩＣにおける耐圧領域幅は１００μｍ程度であるため、同一半導体基板（ワンチップ）に集積した３相インバータを駆動するゲートドライバＩＣともなれば、デバイス追加によるチップ面積の増加は３倍程度になり、チップサイズが大幅に増加するという問題がある。また、特許文献１，２，５，６は、単相を駆動するドライバＩＣに対する技術であり、多相（Ｕ相、Ｖ相、Ｗ相）を駆動するドライバＩＣにおいて負電圧サージ発生時に各相に流れ込むキャリアによる悪影響を抑制するものではない。 図９，１０に示す３相インバータ用のＨＶＩＣ２１０では、相間領域２２３に対向する部分にＨＶＮＭＯＳ２１４ａ，２１４ｂが配置される。これは、自相の高電位側領域２２１での負電圧サージ発生時に、隣り合う他相の高電位側領域２２１から流れ込む電子キャリアの流入量を、２つのＨＶＮＭＯＳ２１４ａ，２１４ｂでほぼ同じにするためである。ｓｅｔおよびｒｅｓｅｔのＨＶＮＭＯＳ２１４ａ，２１４ｂのドレインに流れ込む電子キャリアの流入量の差分を小さくして、ＨＶＮＭＯＳ２１４ａ，２１４ｂの誤動作を防止している。しかしながら、隣り合う他相の高電位側領域２２１との距離が近いことで、他相の高電位側領域２２１から相間領域２２３を介してＨＶＮＭＯＳ２１４ａ，２１４ｂに多量の電子キャリアが流れ込み、ＨＶＩＣ２１０が誤作動する可能性が高くなる。 特許文献３では、１相の高電位側領域２２１に負電圧サージが発生したときに他相の高電位側領域２２１に生じる悪影響について、少なくとも、ＨＶＮＭＯＳ２１４ａ，２１４ｂ双方のドレインに流れ込む電子キャリアの流入量を均等にして、負電圧サージ耐量を向上させている（図１１，１２参照）。しかしながら、ＨＶＮＭＯＳ２１４ａ，２１４ｂ双方のドレインに流れ込む電子キャリアの流入量を均等にするためにＨＶＮＭＯＳ２１４ａ，２１４ｂの配置を限定しているため、ＨＶＮＭＯＳ２１４ａ，２１４ｂの平面レイアウトに制約が生じ、設計の自由度がなくなる。 また、特許文献３では、ＨＶＮＭＯＳ２１４ａ，２１４ｂの配置を限定したとしても、ハイサイド駆動回路２１２への電子キャリアの注入は抑制されていないため、ハイサイド駆動回路２１２のロジックの誤作動を誘発する虞があることは図９，１０に示す従来構造と変わらない。すなわち、ハイサイド駆動回路２１２の回路部のうち（図８参照）、レベルシフト回路２１４のＨＶＮＭＯＳ２１４ａ，２１４ｂ以外の回路部や、レベルシフト回路２１４から入力された１ビットのｓｅｔ／ｒｅｓｅｔ信号を保持するＲＳラッチ（回路部２１５）、ドライバ回路２１６などに多量の電子キャリアが流れ込むことで、ＨＶＩＣ２１０が誤作動する虞がある。 この発明は、上述した従来技術による問題点を解消するため、負電圧サージ発生時に誤作動を防止することができる半導体集積回路装置を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明にかかる半導体集積回路装置によれば、１相のハイサイド駆動回路に負電圧サージが発生したときに、自相および他相の高電位側領域に流れ込むキャリアの流入量を低減させることができる。これにより、自相および他相のハイサイド駆動回路の各回路部の誤作動を防止することができるという効果を奏する。