特開2017-228752IP Force 特許公報全文掲載

ホーム > 特許ランキング > 株式会社半導体エネルギー研究所 > 特開2017-228752

技術分野

本発明の一態様は、酸化物半導体膜を有する半導体装置の作製方法に関する。 なお、本発明の一態様は、の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。 なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。

要約特許出願時に添付された[要約書]

【課題】酸化物半導体を有する半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させる。
【解決手段】半導体装置の作製方法であって、第１の工程は、酸化物半導体膜を形成する工程を有し、第２の工程は、酸化物半導体膜上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、を有し、第３の工程は、酸化物半導体膜、及びゲート電極上に窒化物絶縁膜を形成する工程を有し、第４の工程は、窒化物絶縁膜上に酸化物絶縁膜を形成する工程を有し、第５の工程は、窒化物絶縁膜及び酸化物絶縁膜に開口部を形成する工程を有し、第６の工程は、開口部を覆うように、酸化物絶縁膜上にソース電極及びドレイン電極を形成する工程を有し、第３の工程において、窒化物絶縁膜は、少なくとも、プラズマ処理と、成膜処理との２つのステップにより形成され、２つのステップは、それぞれ１５０℃以上３００℃未満の温度で実施される。
【選択図】図１

発明が解決しようとする課題[発明の詳細な説明]から抜粋

酸化物半導体膜を有するトランジスタとしては、例えば、逆スタガ型（ボトムゲート構造ともいう）またはスタガ型（トップゲート構造ともいう）等が挙げられる。酸化物半導体膜を有するトランジスタを表示装置に適用する場合、スタガ型のトランジスタよりも逆スタガ型のトランジスタの方が、作製工程が比較的簡単であり製造コストを抑えられるため、利用される場合が多い。しかしながら、表示装置の画面の大型化、または表示装置の画質の高精細化（例えば、４Ｋ×２Ｋ（水平方向画素数＝３８４０画素、垂直方向画素数＝２１６０画素）または８Ｋ×４Ｋ（水平方向画素数＝７６８０画素、垂直方向画素数＝４３２０画素）に代表される高精細な表示装置）が進むと、逆スタガ型のトランジスタでは、ゲート電極とソース電極及びドレイン電極との間の寄生容量が生じる場合がある。該寄生容量の大きさによっては、信号遅延等が大きくなり、表示装置の画質が劣化するという問題があった。そこで、酸化物半導体膜を有するスタガ型のトランジスタについて、安定した半導体特性及び高い信頼性を有する構造の開発が望まれている。 また、酸化物半導体膜をチャネル領域に用いてトランジスタを作製する場合、酸化物半導体膜のチャネル領域中に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導体膜のチャネル領域中に酸素欠損が形成されると、該酸素欠損に起因してキャリアが生成される。酸化物半導体膜のチャネル領域中にキャリアが生成されると、酸化物半導体膜をチャネル領域に有するトランジスタの電気特性の変動、代表的にはしきい値電圧のシフトが生じる。また、トランジスタごとに電気特性がばらつくという問題がある。したがって、酸化物半導体膜のチャネル領域においては、酸素欠損が少ないほど好ましい。一方で、酸化物半導体膜をチャネル領域に用いるトランジスタにおいて、ソース電極及びドレイン電極と接する酸化物半導体膜としては、ソース電極及びドレイン電極との接触抵抗を低減するために酸素欠損が多く、抵抗が低い方が好ましい。 問題に鑑み、本発明の一態様は、酸化物半導体を有するトランジスタにおいて、電気特性の変動を抑制すると共に、信頼性を向上させることを課題の１つとする。または、本発明の一態様は、酸化物半導体を有するスタガ型のトランジスタを提供することを課題の１つとする。または、本発明の一態様は、酸化物半導体を有するオン電流が大きいトランジスタを提供することを課題の１つとする。または、本発明の一態様は、酸化物半導体を有するオフ電流が小さいトランジスタを提供することを課題の１つとする。または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の１つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の１つとする。 なお、の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から以外の課題を抽出することが可能である。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明の一態様は、第１乃至第６の工程を有する半導体装置の作製方法であって、第１の工程は、酸化物半導体膜を形成する工程を有し、第２の工程は、酸化物半導体膜上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、を有し、第３の工程は、酸化物半導体膜、及びゲート電極上に窒化物絶縁膜を形成する工程を有し、第４の工程は、窒化物絶縁膜上に酸化物絶縁膜を形成する工程を有し、第５の工程・・・　続きを知財ポータルサイト IP Force にログインして見る
【発明の効果】
本発明の一態様により、酸化物半導体を有するトランジスタにおいて、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、本発明の一態様により、酸化物半導体を有するスタガ型のトランジスタを提供することができる。または、本発明の一態様により、酸化物半導体を有するオン電流が大きいトランジスタを提供することができる。または、本発明の一態様により、酸化物半導体を有するオフ電流が小さいトランジスタを提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。 なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

この発明についての権利主張の範囲[特許請求の範囲]

知財ポータルサイト IP Force にログインして確認する (無料)

この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】半導体装置の作製方法を説明する工程フロー図。

【図2】半導体装置の作製方法を説明する工程フロー図。

【図3】半導体装置を説明する上面図及び断面図。

【図4】半導体装置を説明する上面図及び断面図。

【図5】半導体装置を説明する断面図。

【図6】半導体装置を説明する断面図。

【図7】半導体装置を説明する断面図。

【図8】半導体装置を説明する断面図。

【図9】半導体装置を説明する断面図。

【図10】半導体装置を説明する断面図。

【図11】半導体装置を説明する断面図。

【図12】半導体装置を説明する断面図。

【図13】半導体装置を説明する断面図。

【図14】バンド構造を説明する図。

【図15】半導体装置の作製方法を説明する断面図。

【図16】半導体装置の作製方法を説明する断面図。

【図17】半導体装置の作製方法を説明する断面図。

【図18】半導体装置の作製方法を説明する断面図。

【図19】半導体装置の作製方法を説明する断面図。

【図20】半導体装置の作製方法を説明する断面図。

【図21】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。

【図22】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。

【図23】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。

【図24】ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。

【図25】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。

【図26】表示装置の一態様を示す上面図。

【図27】表示装置の一態様を示す断面図。

【図28】表示装置の一態様を示す断面図。

【図29】表示装置の一態様を示す断面図。

【図30】半導体装置の一態様を示す上面図及び断面図。

【図31】半導体装置の一態様を示す上面図及び断面図。

【図32】半導体装置の一態様を示す上面図及び断面図。

【図33】半導体装置の一態様を示す上面図及び断面図。

【図34】半導体装置の一態様を示す断面図。

【図35】半導体装置の回路構成を説明する図。

【図36】画素回路の構成を説明する図、及び画素回路の動作を説明するタイミングチャート。

【図37】表示装置を説明するブロック図及び回路図。

【図38】本発明の一態様を説明するための回路図およびタイミングチャート。

【図39】本発明の一態様を説明するためのグラフおよび回路図。

【図40】本発明の一態様を説明するための回路図およびタイミングチャート。

【図41】本発明の一態様を説明するための回路図およびタイミングチャート。

【図42】本発明の一態様を説明するためのブロック図、回路図および波形図。

【図43】本発明の一態様を説明するための回路図およびタイミングチャート。

【図44】本発明の一態様を説明するための回路図。

【図45】本発明の一態様を説明するための回路図。

【図46】本発明の一態様を説明するための回路図。

【図47】本発明の一態様を説明するための回路図。

【図48】本発明の一態様を説明するための回路図。

【図49】入出力装置の一例を示す断面図。

【図50】表示モジュールを説明する図。

【図51】電子機器を説明する図。

【図52】表示装置を説明する斜視図。

【図53】情報処理装置の構成を説明する図。

【図54】実施例における、試料の断面構造を説明する図。

【図55】実施例における、ＴＤＳ測定結果を説明する図。

【図56】実施例における、ＴＤＳ測定結果を説明する図。

【図57】実施例における、トランジスタのＩｄ−Ｖｇ特性を説明する図。

【図58】実施例における、トランジスタのＧＢＴ試験結果を説明する図。

【図59】実施例における、ＥＳＲのスペクトルを説明する図。

【図60】実施例における、絶縁膜のスピン密度を説明する。

【図61】実施例における、試料の断面構造を説明する図。

【図62】実施例における、トランジスタのＩｄ−Ｖｇ特性を説明する図。

【図63】実施例における、トランジスタのＧＢＴ試験結果を説明する図。

【図64】実施例における、トランジスタのＩｄ−Ｖｇ特性を説明する図。

【図65】実施例における、トランジスタのＩｄ−Ｖｇ特性を説明する図。

【図66】実施例における、トランジスタのＩｄ−Ｖｇ特性を説明する図。

【図67】実施例における、トランジスタのＶｔｈの確率統計を説明する図。

【図68】実施例における、トランジスタのＧＢＴ試験結果を説明する図。

【図69】試料のＸＲＤスペクトルの測定結果を説明する図。

【図70】試料のＴＥＭ像、および電子線回折パターンを説明する図。

【図71】試料のＥＤＸマッピングを説明する図。

選択図 図1出願人が指定した本件の代表的な図

１００ トランジスタ　　 １００Ａ トランジスタ　　 １００Ｂ トランジスタ　　 １００Ｃ トランジスタ　　 １００Ｄ トランジスタ　　 １００Ｅ トランジスタ　　 １００Ｆ トランジスタ　　 １００Ｇ トランジスタ　　 １００Ｈ トランジスタ　　 １００Ｊ トランジスタ　　 １００Ｋ トランジスタ　　 １００Ｌ トランジスタ　　 １０２ 基板　　 １０４ 絶縁膜　　 １０６ 導電膜　　 １０７ 酸化物半導体膜　　 １０８ 酸化物半導体膜　　 １０８＿１ 酸化物半導体膜　　 １０８＿２ 酸化物半導体膜　　 １０８＿３ 酸化物半導体膜　　 １０８ｄ ドレイン領域　　 １０８ｆ 領域　　 １０８ｉ チャネル領域　　 １０８ｓ ソース領域　　 １１０ 絶縁膜　　 １１０＿０ 絶縁膜　　 １１２ 導電膜　　 １１２＿０ 導電膜　　 １１６ 絶縁膜　　 １１８ 絶縁膜　　 １２０ａ 導電膜　　 １２０ｂ 導電膜　　 １２２ 絶縁膜　　 １２４ 絶縁膜　　 １２６ 絶縁膜　　 １２８ 導電膜　　 １３０ 絶縁膜　　 １３２ 導電膜　　 １３４ 導電膜　　 １４０ マスク　　 １４１ａ 開口部　　 １４１ｂ 開口部　　 １４３ 開口部　　 １４４ 開口部　　 ２０１ トランジスタ　　 ２０３ トランジスタ　　 ２０７ａ 液晶素子　　 ２０７ｂ 液晶素子　　 ２１１ 基板　　 ２１２ 絶縁膜　　 ２１３ 絶縁膜　　 ２１５ 絶縁膜　　 ２１７ 絶縁膜　　 ２１９ 絶縁膜　　 ２２３ 酸化物半導体膜　　 ２４１ 着色膜　　 ２４３ 遮光膜　　 ２４５ 絶縁膜　　 ２４７ スペーサ　　 ２４９ 液晶　　 ２５１ 導電膜　　 ２５２ 導電膜　　 ２５３ 絶縁膜　　 ２５５ 導電膜　　 ２６１ 基板　　 ３００Ａ トランジスタ　　 ３００Ｂ トランジスタ　　 ３００Ｃ トランジスタ　　 ３００Ｄ トランジスタ　　 ３００Ｅ トランジスタ　　 ３００Ｆ トランジスタ　　 ３０２ 基板　　 ３０４ 導電膜　　 ３０６ 絶縁膜　　 ３０７ 絶縁膜　　 ３０８ 酸化物半導体膜　　 ３０８＿１ 酸化物半導体膜　　 ３０８＿２ 酸化物半導体膜　　 ３０８＿３ 酸化物半導体膜　　 ３１２ａ 導電膜　　 ３１２ｂ 導電膜　　 ３１４ 絶縁膜　　 ３１６ 絶縁膜　　 ３１８ 絶縁膜　　 ３２０ａ 導電膜　　 ３２０ｂ 導電膜　　 ３４１ａ 開口部　　 ３４１ｂ 開口部　　 ３４２ａ 開口部　　 ３４２ｂ 開口部　　 ３４２ｃ 開口部　　 ５０１ 画素回路　　 ５０２ 画素部　　 ５０４ 駆動回路部　　 ５０４ａ ゲートドライバ　　 ５０４ｂ ソースドライバ　　 ５０６ 保護回路　　 ５０７ 端子部　　 ５５０ トランジスタ　　 ５５２ トランジスタ　　 ５５４ トランジスタ　　 ５６０ 容量素子　　 ５６２ 容量素子　　 ５７０ 液晶素子　　 ５７２ 発光素子　　 ６００ 情報処理装置　　 ６１０ 演算装置　　 ６１１ 演算部　　 ６１２ 記憶部　　 ６１４ 伝送路　　 ６１５ 入出力インターフェース　　 ６２０ 入出力装置　　 ６３０ 表示部　　 ６４０ 入力部　　 ６５０ 検知部　　 ６８１ 領域　　 ６８２ ポインタ　　 ６９０ 通信部　　 ７００ 表示装置　　 ７０１ 基板　　 ７０２ 画素部　　 ７０４ ソースドライバ回路部　　 ７０５ 基板　　 ７０６ ゲートドライバ回路部　　 ７０８ ＦＰＣ端子部　　 ７１０ 信号線　　 ７１１ 配線部　　 ７１２ シール材　　 ７１６ ＦＰＣ　　 ７３０ 絶縁膜　　 ７３２ 封止膜　　 ７３４ 絶縁膜　　 ７３６ 着色膜　　 ７３８ 遮光膜　　 ７５０ トランジスタ　　 ７５２ トランジスタ　　 ７６０ 接続電極　　 ７７０ 平坦化絶縁膜　　 ７７２ 導電膜　　 ７７３ 絶縁膜　　 ７７４ 導電膜　　 ７７５ 液晶素子　　 ７７６ 液晶層　　 ７７８ 構造体　　 ７８０ 異方性導電膜　　 ７８２ 発光素子　　 ７８４ 導電膜　　 ７８６ ＥＬ層　　 ７８８ 導電膜　　 ７９０ 容量素子　　 ８００ インバータ　　 ８１０ ＯＳトランジスタ　　 ８２０ ＯＳトランジスタ　　 ８３１ 信号波形　　 ８３２ 信号波形　　 ８４０ 破線　　 ８４１ 実線　　 ８５０ ＯＳトランジスタ　　 ８６０ ＣＭＯＳインバータ　　 ９００ 半導体装置　　 ９０１ 電源回路　　 ９０２ 回路　　 ９０３ 電圧生成回路　　 ９０３Ａ 電圧生成回路　　 ９０３Ｂ 電圧生成回路　　 ９０３Ｃ 電圧生成回路　　 ９０３Ｄ 電圧生成回路　　 ９０３Ｅ 電圧生成回路　　 ９０４ 回路　　 ９０５ 電圧生成回路　　 ９０５Ａ 電圧生成回路　　 ９０５Ｅ 電圧生成回路　　 ９０６ 回路　　 ９１１ トランジスタ　　 ９１２ トランジスタ　　 ９１２Ａ トランジスタ　　 ９１２Ｂ トランジスタ　　 ９２１ 制御回路　　 ９２２ トランジスタ　　 １１０２ 基板　　 １１０８ 酸化物半導体膜　　 １１１０ 絶縁膜　　 １１１２ 酸化物半導体膜　　 １１１６ 絶縁膜　　 １２８０ａ ｐ型トランジスタ　　 １２８０ｂ ｎ型トランジスタ　　 １２８０ｃ ｎ型トランジスタ　　 １２８１ 容量素子　　 １２８２ トランジスタ　　 １３１１ 配線　　 １３１２ 配線　　 １３１３ 配線　　 １３１４ 配線　　 １３１５ 配線　　 １３１６ 配線　　 １３１７ 配線　　 １３５１ トランジスタ　　 １３５２ トランジスタ　　 １３５３ トランジスタ　　 １３５４ トランジスタ　　 １３６０ 光電変換素子　　 １４０１ 信号　　 １４０２ 信号　　 １４０３ 信号　　 １４０４ 信号　　 １４０５ 信号　　 ８０００ 表示モジュール　　 ８００１ 上部カバー　　 ８００２ 下部カバー　　 ８００３ ＦＰＣ　　 ８００４ タッチパネル　　 ８００５ ＦＰＣ　　 ８００６ 表示パネル　　 ８００７ バックライト　　 ８００８ 光源　　 ８００９ フレーム　　 ８０１０ プリント基板　　 ８０１１ バッテリ　　 ９０００ 筐体　　 ９００１ 表示部　　 ９００３ スピーカ　　 ９００５ 操作キー　　 ９００６ 接続端子　　 ９００７ センサ　　 ９００８ マイクロフォン　　 ９０５０ 操作ボタン　　 ９０５１ 情報　　 ９０５２ 情報　　 ９０５３ 情報　　 ９０５４ 情報　　 ９０５５ ヒンジ　　 ９１００ テレビジョン装置　　 ９１０１ 携帯情報端末　　 ９１０２ 携帯情報端末　　 ９２００ 携帯情報端末　　 ９２０１ 携帯情報端末　　 ９５００ 表示装置　　 ９５０１ 表示パネル　　 ９５０２ 表示領域　　 ９５０３ 領域　　 ９５１１ 軸部　　 ９５１２ 軸受部

全ての図面はログインすると無料で閲覧できます。ログイン・ユーザー登録

［広告欄］

ログインすれば広告は減ります

ログインすれば広告は減ります

Copyright © Science Impact Inc. All Rights Reserved.