特開2021-141327IP Force 特許公報全文掲載

技術分野

本願は、概して半導体デバイスに関し、更に特定して言えば、隔離されたIII−N半導体デバイスに関連する。

要約特許出願時に添付された[要約書]

【課題】ソース・バックゲート接続は、漏れ、不安定性又は異なる電圧が同じ基板に接続されることに起因するその他の性能低減を改善する隔離されたIII−N半導体デバイスを提供する。
【解決手段】基板(22)と、基板(22)に対して固定位置に形成される低欠陥層(32)と、低欠陥層(32)上に形成されるIII−N半導体材料を含み、低欠陥層(32)において電子ガスを形成する障壁層(34)とを備える半導体デバイスであって、ソースコンタクト(52)、ドレインコンタクト(54)及び電位を受け取るためのゲートコンタクト(56)を有する。該電位は、ソースコンタクトとドレインコンタクトとの間の電子ガスにおける導電性経路を調節するためである。半導体デバイスはさらに、層(24)と基板(22)との間の片側PN接合を有する。
【選択図】図7

発明が解決しようとする課題[発明の詳細な説明]から抜粋

課題を解決するための手段[発明の詳細な説明]から抜粋

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】(従来技術)従来のハーフブリッジの概略を図示する。

【図2】基板及びn+ドープされた層を含む、例示の実施例に従ったトランジスタ対の形成の断面図を図示する。

【図3】ミスマッチ隔離層及びバッファ層を付加した、図2のトランジスタ対の形成の断面図を図示する。

【図4】電気的隔離層を付加した、図3のトランジスタ対の形成の断面図を図示する。

【図5】低欠陥層、障壁層、キャップ層、及びゲート誘電体層を付加した、図4のトランジスタ対の形成の断面図を図示する。

【図6】トレンチ及びビアを付加した、図5のトランジスタ対の形成の断面図を図示する。

【図7】誘電体障壁、ソースコンタクト、ドレインコンタクト、ゲートコンタクト、及びソースから片側PN接合のn+層までの電気的接続の形成後の、図6のトランジスタ対の形成の断面図を図示する。

【図8】ハーフブリッジとして電気的に接続される場合の図7のトランジスタ対の断面図を図示する。

【図9】誘電体障壁が複数の誘電体部材を用いて形成されるトランジスタ対のための、代替の例示の実施例の断面図を図示する。

【図10】エッチングされた領域を備える基板を含む、代替の例示の実施例に従ったトランジスタ対の形成の断面図を図示する。

【図11】エッチングされた領域表面に沿って形成されるn+領域を付加した、図10のトランジスタ対の形成の断面図を図示する。

【図12】n+領域内部のエリア内に形成される種々のGaNトランジスタ層を付加した、図11のトランジスタ対の形成の断面図を図示する。

【図13】ソース、ドレイン、及びゲートコンタクトを付加した、図12のトランジスタ対の形成の断面図を図示する。

【図14】表面電界を拡散するための電気的に浮遊する領域を付加した、図13のトランジスタ対の形成の断面図を図示する。

選択図 図7出願人が指定した本件の代表的な図

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