【図1】本開示の一実施形態に従って、メモリセルへの電源を動的に調整する高位ブロック図である。

【図2】本開示の一実施形態に従って、高位ブロック図の回路実施である。

【図3】本開示の一実施形態に従って、電源が書込動作の間に動的に低減される回路実施の動作を説明するプロットである。

【図4A】本開示の一実施形態に従って、未選択メモリセルのノードの遷移挙動を説明するプロットである。

【図4B】本開示の一実施形態に従って、未選択メモリセルのノードの遷移挙動を説明するプロットである。

【図4C】本開示の一実施形態に従って、選択されたメモリセル１０２のノードの遷移挙動を説明するプロットである。

【図5】本開示の他の実施形態に従って、書込動作の間に電源電圧を動的に下げる回路を備えたアレイ内のメモリセルの列を表す。

【図6】本開示の一実施形態に従って、メモリセルの供給ノードでの電圧レベルを調整する電荷共有回路を含むブロック図である。

【図7】本開示の一実施形態に従って、メモリセルの供給ノードでの電圧レベルを調整する電荷共有回路の回路実施である。

【図8】本開示の他の実施形態に従って、メモリセルの供給ノードでの電圧レベルを調整する電荷共有回路の回路実施である。

【図9】本開示の他の実施形態に従って、信号のタイミング図である。

【図10】本開示の一実施形態に従って、電源が書込動作の間に動的に低減される電荷共有回路の動作を説明するプロットである。

【図11】本開示の一実施形態に従って、メモリセルのフットプリントに略等しいフットプリントを有する電荷共有回路である。

【図12】本開示の一実施形態に従って、メモリセルの列において位置付けられる電荷共有回路を伴うメモリセルの列である。

【図13】本開示の一実施形態に従って、供給電圧を動的に下げる回路及び／又は電荷共有回路を有するメモリセルを伴うプロセッサを備えるスマートデバイスのシステムレベル図である。