発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかし、前記の図７〜図９の半導体装置５００ではサージ保護素子６６は各セル５４ａに形成される寄生ダイオード６５であり、製造バラツキがあると、各セル５４ａでアバランシェ電圧にバラツキが生じる。ＥＳＤなどのサージが印加された場合、各セル５４ａが一斉に動作せずに、アバランシェ電圧の低いセル５４ａにサージ電流が集中し、図１０に示すように、寄生トランジスタ７０が微小面積でスナップバックして破壊する。 また、各セル５４ａが形成される活性領域６８ではガードリング３２に比べて占有面積が大きいため、活性領域６８では拡散濃度および拡散深さの面内バラツキ（製造バラツキ）が大きくなる傾向にある。このように製造バラツキがあると、サージ保護素子６６の動作抵抗と動作電圧にバラツキが生じて、動作抵抗と動作電圧が低い寄生ダイオード６５にサージ電流が集中してサージ保護機能が低下する。つまり、従来の半導体装置５００ではサージ保護機能の高低は製造バラツキの影響を受け易い。 また、前記の特許文献１では、同一チップ上の別の場所に保護用サイリスタを形成するため、チップ面積が大きくなる。また、別の領域に形成されるため製造工程のバラツキにより、保護用サイリスタと集積回路を構成するＭＯＳＦＥＴのブレークダウン電圧が逆転して、ＭＯＳＦＥＴの保護が困難になる場合が生じる。 また、特許文献２では、ＭＯＳＦＥＴ部とサイリスタ部でドリフト長が異なるため、電流が不均一に流れ、さらにＭＯＳＦＥＴ部の横方向幅Ｗが狭くなるため、ＭＯＳＦＥＴのオン電圧が大きくなるという不都合が生じる。 また、前記の特許文献３では、ＥＳＤ保護素子であるｐｎｐトランジスタをｐ型分離領域に接して形成していることは記載されているが、ＭＯＳトランジスタを構成するガードリングに寄生バイポーラトランジスタを形成することについては記載されていない。 また、前記の特許文献４では、各セル毎に保護用サイリスタが形成されているため、各セル間に製造バラツキがあるとそのバラツキの影響で特定のセルにＥＳＤサージによるサージ電流が集中して破壊し易くなる。 また、特許文献１〜４では、出力段ＭＯＳＦＥＴのガードリング形成箇所にＥＳＤ保護素子を一括形成することについては記載されていない。
この発明の目的は、前記の課題を解決して、確実にサージ保護ができる小型で製造バラツキの影響を受け難いサージ保護素子を有する半導体装置を提供することにある。

課題を解決するための手段[発明の詳細な説明]から抜粋

この発明によると、ガードリングに寄生バイポーラトランジスタを形成し、この寄生バイポーラトランジスタをサージ保護素子とすることで、サージ保護素子を有する小型の半導体装置を提供することができる。 また、寄生バイポーラトランジスタをサージ保護素子とすることで、寄生ダイオードのサージ保護素子に比べて動作抵抗を小さくすることができて、サージ保護機能を向上できる。 また、サージ保護素子を各セル毎に設けずにガードリングに一つのサージ保護素子を設けることで、サージ保護機能に対する製造バラツキ（面内バラツキ）の影響を受け難くくすることができる。