【図1】図１は、細粒遅延エレメントと粗粒遅延エレメントを含む、デジタル的にコントロールされた遅延ラインと、細粒と粗粒の増加における遅延ラインをコントロールするためのデジタルコントロールのブロックダイアグラムである。

【図2】図２は、図１のデジタル的にコントロールされた遅延ラインのブロックダイアグラムであり、細粒遅延ラインの出力を受け取るために、細粒遅延ラインとして細粒遅延エレメントが実施され、粗粒遅延ラインとして粗粒遅延エレメントが実施される。

【図3】図３は、一つの粗粒遅延エレメントが、結合された８つの細粒遅延エレメントと実質的に等しい実施例を示している。

【図4】図４は、遅延の一定量の増加を説明するために、図１のデジタル的にコントロールされた遅延ラインの状態の実施例を示している。

【図5】図５は、遅延の一定量の増加を説明するために、図１のデジタル的にコントロールされた遅延ラインの状態を示している。

【図6】図６は、スイッチコントロールされたキャパシターとして実施される細粒遅延エレメントのブロックダイアグラムである。

【図7】図７は、スイッチコントロールされた出力を伴なう直列接続のバッファーとして実施される粗粒遅延エレメントのブロックダイアグラムである。

【図8】図８は、それぞれに反転バッファーとマルチプレクサーを含む、粗粒遅延エレメントのブロックダイアグラムである。

【図9】図９は、図２のデジタルコントローラーのデジタル的にコントロールされた遅延ラインを含む、デジタル遅延固定ループ（ＤＬＬ）のブロックダイアグラムであり、さらに、位相検出器と遅延ラインの固有の遅延をオフセットするための初期微細遅延回路を含んでいる。

【図10】図１０は、初期微細遅延回路の実施例のブロックダイアグラムである。

【図11】図１１は、位相差に基づいて遅延ラインをコントロールするための第１および第２カウンターを含む、デジタルコントローラーのブロックダイアグラムであり、第１および第２カウンターは、参照クロックに関して遅延ラインを較正するための第１較正ループの部分を形成している。

【図12】図１２は、図１１で示されたデジタルコントローラーのブロックダイアグラムであり、さらに、細粗変換係数を較正するための第２較正ループの概念的な表示を含んでおり、第１カウンターのキャリーアウト（ｃａｒｒｙ−ｏｕｔ）閾値として適用され得る。

【図13】図１３は、第２較正ループの実施例のブロックダイアグラムであり、細粗変換係数を増加及び／又は減少させるための第３カウンターを含んでいる。

【図14】図１４は、ここにおいて説明されたデジタル的にコントロール可能な遅延ラインを有するマスターＤＬＬを含むシステムのブロックダイアグラムである。

【図15】図１５は、細粒遅延エレメントの数量Ｐを較正する方法のフローチャートであり、結合された遅延は一つの粗粒遅延エレメントの遅延と実質的に等しい。

【図16】図１６は、細粒遅延エレメントの数量ｎ、および、粗粒遅延エレメントの数量ｍを較正する方法のフローチャートであり、結合された遅延は参照クロックの期間に対応している。