発明が解決しようとする課題[発明の詳細な説明]から抜粋

図１３（ａ）は、ＥＧＲ３の半導体装置５００ｃの断面図であり、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａがオフ期間にＥＧＲ３の半導体装置５００ｃに流れる逆電流の電流経路（ホ、ヘ）を示す図である。図１２の時刻ｔ_１〜ｔ_２では、ＥＧＲ３のコイルに起因して逆電流が半導体装置５００ｃに流れる。ＥＧＲ３の半導体装置５００ｃに流れる逆電流の経路は、出力段ｎＭＯＳＦＥＴ５１ｃの寄生ダイオード部５３に流れる電流の経路（ホ）とｐウェル領域７６からｎ半導体基板７０に流れる電流の経路（へ）になる。 一方、ｐウェル領域７６表面には、複数のｎ^＋型の領域が形成されており、その一部はゲート配線６８を介してＩＮ３端子へ、あるいは抵抗６７ｅを介してＳＴ３端子に接続する。このｎ^＋型の領域（ｎコレクタ領域）、ｐウェル領域７６（ｐベース領域）およびｎ半導体基板７０（ｎエミッタ領域）は、寄生トランジスタ８８を形成している。図１３（ｂ）は、この寄生トランジスタ８８の断面模式図である。およそ０ＶのＧＮＤ３端子から約−０．６ＶのＯＵＴ３端子に逆電流が流れているので、ｐウェル領域７６とｎ半導体基板７０とのｐｎ接合に順方向バイアスが印加されている。すなわち、ｐｎ接合の内蔵電位（Ｖｂｉ）の分だけ電圧降下が生じており、この電圧降下がＯＵＴ３端子の−０．６Ｖとなる。これにより、図１３（ｂ）のように、ｐウェル領域７６からｎ半導体基板７０に正孔が注入される。 また、順バイアスされているｐｎ接合では、ｎ半導体基板７０からｐウェル領域７６に電子が注入される。ＩＮ３端子は、ＧＮＤ３端子に対して何らかの正の電圧が印加されているので、ＩＮ３端子に接続するｎ^＋型の領域とｐウェル領域７６とのｐｎ接合は逆バイアスが印加されている。そのため、ｐウェル領域７６（ｐベース領域）に注入された電子は、濃度を減少させつつも、その一部がＩＮ３端子に接続するｎ^＋型の領域に達する。このように電子がｎ^＋型の領域に達することにより、ＩＮ３端子からＯＵＴ３端子に向かって、寄生トランジスタ８８のコレクタ電流Ｉｎｐｎが流れることになる。 ＳＴ３端子にはＩＮ３端子のように電圧が印加されていないが、ＳＴ３端子に接続するｎ^＋型の領域にも同様に電子は到達する。このため、ＳＴ３端子からＯＵＴ３端子に向かって、コレクタ電流Ｉｎｐｎが流れる。このＳＴ３端子からのＩｎｐｎにより、ＳＴ３端子の電圧はｎ半導体基板７０と同電位になる。そのため、逆電流が流れている期間はＳＴ端子の電圧はｎ半導体基板７０と同電位のＬレベルとなる。本来、ＳＴ３端子の電圧がＨレベルであるべき期間にＬレベルになるため、ＳＴ３端子の電圧が入力されるマイコン（ＭＣ）に誤検出が生じる。 また、前記したように、還流ダイオードを設けると部品点数が増加しコストアップになる。
また、特許文献１、２では、自己インダクタンス負荷を想定しており、前記した相互インダクタンス負荷に接続するパワー半導体素子について、ＯＵＴ端子がマイナス極性になることによって引き起こされる寄生トランジスタの誤動作については記載されていない。 また、特許文献３では、デプレッションＭＯＳＦＥＴ内の寄生トランジスタの動作は、例えば、ｐウェル領域の不純物濃度にばらつきが生じた場合には不安定になり易い。このため、寄生トランジスタが動作しない場合には、自己診断出力が繋がるＭＯＳＦＥＴの寄生トランジスタが誤動作してＤＩＡＧ端子（ＳＴ端子に相当する）から、常時正規の電圧を維持することができない。 この発明の目的は、前記の課題を解決して、相互インダクタンス負荷に接続し、半導体装置内に形成される寄生トランジスタの動作を抑制し、ＳＴ端子の電圧を常時正規の電圧に維持することができる半導体装置を提供することにある。

課題を解決するための手段[発明の詳細な説明]から抜粋

この発明によれば、相互インダクタンス負荷に接続する半導体装置において、ＧＮＤ端子にダイオードのアノードを接続し、カソードをＳＴ−ＭＯＳ回路を構成する横型ｎＭＯＳＦＥＴのバックゲートに接続する。これにより、横型ｎＭＯＳＦＥＴの寄生トランジスタが誤動作することを抑制できて、ＳＴ端子は常時正規の電圧を維持することができる。