【図1】従来のトップゲート型カーボン・ナノチューブＦＥＴの上面図である。

【図2】バルク層の上側表面上に形成された誘電層を含む開始基板の断面図である。

【図3】ソース／ドレイン領域を形成するために誘電層の一部分を陥凹させ、誘電層の上側表面上にゲート・スタックを形成した後の図２の基板の図である。

【図4】エッチングされた誘電層の上側表面上にスペーサ誘電層を堆積させ、ゲート・スタックを覆った後の図３の基板の図である。

【図5】スペーサ誘電層をエッチングし、ゲート・スタックの側壁に沿ってスペーサを形成した後の図４の基板の図である。

【図6】エッチングされた誘電層の上側表面、スペーサの側壁、およびゲート・スタックの上側表面を覆う共形の機能化誘電層を堆積させた後の図５の基板の図である。

【図7】ゲート・スタックを覆い、機能化誘電層の外側表面に接して形成されている金属コンタクト層を堆積させた後の図６の基板の図である。

【図8】金属コンタクト層をエッチングし、ゲート・スタックの上側部分に向かって基板の誘電層から垂直に延びる金属コンタクトを形成した後の図７の基板の図である。

【図9】金属コンタクトの外側表面、および金属コンタクト間に位置する機能化誘電層の上側表面上にカーボン・ナノチューブを堆積させた後の図８の基板の図である。

【図10】リソ・ブロック層を堆積させた後の図９の基板の図である。

【図11】リソ・ブロック層をパターニングし、カーボン・ナノチューブの一部分、および金属コンタクト間に位置する機能化誘電層を露出させた後の図１０の基板の図である。

【図12】機能化誘電層を選択的に除去し、カーボン・ナノチューブの浮かされた部分、およびナノチューブの浮かされた部分とゲート・スタックとの間に位置するボイドを形成した後の図１１の基板の図である。

【図13】リソ・ブロック層の残りの部分を除去した後の、また共形のゲート誘電層を堆積させた後の図１２の基板の図である。

【図14】ゲート誘電層を覆うブロック誘電層を基板上に堆積させた後の図１３の基板の図である。

【図15】ブロック誘電層をパターニングし、ソース／ドレイン・ボイドを形成し、かつボイド内に位置するゲート誘電層を除去し、カーボン・ナノチューブおよび金属コンタクトを露出させた後の図１４の基板の図である。

【図16】導電性材料をボイド内に堆積させ、ソース・コンタクト端子およびドレイン・コンタクト端子を形成した後の図１５の基板の図である。

【図17】他の例示的な実施形態による、カーボン・ナノチューブを堆積させた後のマルチゲート半導体デバイスを示す断面図である。

【図18】他の例示的な実施形態による、サポート誘電ブロック層を堆積させた後のマルチゲート半導体デバイスを示す断面図である。

【図19】サポート誘電ブロック層をエッチングし、金属コンタクトの外側表面に接する支持領域を形成した後の図１８のマルチゲート半導体デバイスの図である。

【図20】支持領域の外側表面上、およびゲート・スタックの上方に位置する機能化誘電層の露出させた表面上にカーボン・ナノチューブを堆積させた後の図１９のマルチゲート半導体デバイスの図である。

【図21】支持領域を除去し、ゲート・スタックの上側部分に向かって基板の誘電層から垂直に延びる金属コンタクトを含むマルチゲート・カーボン・ナノチューブ半導体デバイスを形成した後の図２０のマルチゲート半導体デバイスの図である。

【図22】少なくとも１つの例示的な実施形態による半導体デバイスを作製する方法を示す流れ図である。