【図1】図１は、フローティングゲートの周囲を部分的に覆うゲート間誘電体（ＩＧＤ）を有するメモリセルの一実施例の断面図を示す。

【図2】図２は、メモリセルの一実施例の断面図を示す。

【図3】図３は、メモリセルの一実施例の断面図を示す。

【図4】図４は、例示として、異なるメモリセルにおける制御ゲートバイアス電圧に対するピラー電流のグラフを示す。

【図5A】図５Ａは、縦型メモリを作製する手法の一実施例を示す。

【図5B】図５Ｂは、縦型メモリを作製する手法の一実施例を示す。

【図5C】図５Ｃは、縦型メモリを作製する手法の一実施例を示す。

【図5D】図５Ｄは、縦型メモリを作製する手法の一実施例を示す。

【図5E】図５Ｅは、縦型メモリを作製する手法の一実施例を示す。

【図5F】図５Ｆは、縦型メモリを作製する手法の一実施例を示す。

【図5G】図５Ｇは、縦型メモリを作製する手法の一実施例を示す。

【図6A】図６Ａは、縦型メモリを作製する他の手法の他の実施例を示す。

【図6B】図６Ｂは、縦型メモリを作製する他の手法の他の実施例を示す。

【図6C】図６Ｃは、縦型メモリを作製する他の手法の他の実施例を示す。

【図6D】図６Ｄは、縦型メモリを作製する他の手法の他の実施例を示す。

【図6E】図６Ｅは、縦型メモリを作製する他の手法の他の実施例を示す。

【図6F】図６Ｆは、縦型メモリを作製する他の手法の他の実施例を示す。

【図6G】図６Ｇは、縦型メモリを作製する他の手法の他の実施例を示す。

【図6H】図６Ｈは、縦型メモリを作製する他の手法の他の実施例を示す。

【図6I】図６Ｉは、縦型メモリを作製する他の手法の他の実施例を示す。

【図6J】図６Ｊは、縦型メモリを作製する他の手法の他の実施例を示す。

【図6K】図６Ｋは、縦型メモリを作製する他の手法の他の実施例を示す。

【図7A】図７Ａは、縦型メモリを作製する手法の他の実施例を示す。

【図7B】図７Ｂは、縦型メモリを作製する手法の他の実施例を示す。

【図7C】図７Ｃは、縦型メモリを作製する手法の他の実施例を示す。

【図7D】図７Ｄは、縦型メモリを作製する手法の他の実施例を示す。

【図8A】図８Ａは、縦型メモリを作製する手法の他の実施例を示す。

【図8B】図８Ｂは、縦型メモリを作製する手法の他の実施例を示す。

【図8C】図８Ｃは、縦型メモリを作製する手法の他の実施例を示す。

【図8D】図８Ｄは、縦型メモリを作製する手法の他の実施例を示す。

【図8E】図８Ｅは、縦型メモリを作製する手法の他の実施例を示す。

【図8F】図８Ｆは、縦型メモリを作製する手法の他の実施例を示す。

【図9】図９は、縦型メモリの一実施例の断面図を示す。

【図10A】図１０Ａは、縦型メモリを作製する手法の一実施例を示す。

【図10B】図１０Ｂは、縦型メモリを作製する手法の一実施例を示す。

【図11】図１１は、メモリアレイの一実施例を示す。