【図1】一実施形態による、電子システムの一部としてのプロセッサと通信するメモリの簡略化されたブロック図である。

【図2A】図１を参照して説明した種類のメモリに使用可能な、メモリセルのアレイの一部の概略図である。

【図2B】図１を参照して説明した種類のメモリに使用可能な、メモリセルのアレイの一部の別の概略図である。

【図2C】図１を参照して説明した種類のメモリに使用可能な、メモリセルのアレイの一部の別の概略図である。

【図3A】背景技術としてのメモリセルのアレイの一部の断面図である。

【図3B】実施形態において使用するメモリセルのアレイの一部の断面図である。

【図3C】実施形態において使用するメモリセルのアレイの一部の別の断面図である。

【図3D】実施形態において使用するメモリセルのアレイの一部の、簡略化した断面図である。

【図4A】実施形態において使用するＮＡＮＤストリングの一部の、簡略化した断面図である。

【図4B】実施形態において使用するＮＡＮＤストリングの一部の、簡略化した断面図である。

【図4C】実施形態において使用するＮＡＮＤストリングの一部の、簡略化した断面図である。

【図4D】実施形態において使用するＮＡＮＤストリングの一部の、簡略化した断面図である。

【図5】実施形態による消去デバイアスの説明に用いるための、直列接続されたメモリセルのストリングの概念図である。

【図6】一実施形態によるメモリを動作させる方法のフローチャートである。

【図7】一実施形態によるメモリを動作させる方法のフローチャートである。

【図8】一実施形態によるメモリを動作させる方法のフローチャートである。

【図9】一実施形態によるメモリを動作させる方法のフローチャートである。