【図1】図１は、本発明の実施の形態１におけるトランザクション処理装置の概略構成を示すブロック図である。

【図2】図２は、本発明の実施の形態１におけるトランザクション処理装置の具体的構成を示すブロック図である。

【図3】図３は、本発明の実施の形態１におけるトランザクション処理装置の動作を示すフロー図である。

【図4】図４は、本発明の実施の形態１で利用されるＫＶペアの一例を示す図である。

【図5】図５は、図３に示すステップＳ２０２の実行後に判定される排他違反の一例を説明するための説明図である。

【図6】図６は、図３に示すステップＳ２０２の実行後に判定される排他違反の他の例を説明するための説明図である。

【図7】図７は、図３に示すステップＳ２０５の実行後に判定される排他違反の一例を説明するための説明図である。

【図8】図８は、図３に示すステップＳ２０５の実行後に判定される排他違反の他の例を説明するための説明図である。

【図9】図９は、本発明の実施の形態１におけるトランザクション処理装置のトランザクション再実行処理時の動作を示すフロー図である。

【図10】図１０は、本発明の実施の形態２におけるトランザクション処理装置の具体的構成を示すブロック図である。

【図11】図１１は、本発明の実施の形態２において管理されているリトライ回数と平均実行時間との情報の一例を示す図である。

【図12】図１２は、本発明の実施の形態２におけるトランザクション処理装置の排他制御方式の設定処理時の動作を示すフロー図である。

【図13】図１３は、は本発明の実施の形態３におけるトランザクション処理装置の具体的構成を示すブロック図である。

【図14】図１４は、本発明の実施の形態４におけるトランザクション処理装置の具体的構成を示すブロック図である。

【図15】図１５は、本発明の実施の形態４におけるトランザクション処理装置のトランザクション再実行処理時の動作を示すフロー図である。

【図16】図１６は、本発明の実施の形態１〜４におけるトランザクション処理装置を実現するコンピュータの一例を示すブロック図である。