【図1】本発明の一技術が実施される、プロセシング・システムを示すブロック図である。

【図2】図１のプロセッサ・コア２０Ａ〜２０Ｂを実装するために使用することができるプロセッサ・コア２０の詳細を示すブロック図である。

【図3】特定のオペレーティング・モードのプロセッサ・コア２０の構成を示す絵図である。

【図4】プロセッサ・コア２０の詳細を示すブロック図である。

【図5】プロセッサ・コア２０内に実装されてもよい例示の制御フローを示す制御フロー図である。

【図6】プロセッサ・コア２０のオペレーションの方法を示すフローチャートである。

【図7】図２および図３の命令実行スライスＥＳ０〜ＥＳ７を実装するために使用することができる命令実行スライス４２ＡＡの詳細を例示するブロック図である。

【図8】図７の実行インターロック制御ロジック７９の例示の実施形態の詳細を示すブロック図である。

【図9】図２および図３のロード／ストア・スライスＬＳ０〜ＬＳ７を実装するために使用することができるキャッシュ・スライス４４の詳細を示すブロック図である。