【図1】本開示の様々な実施形態に従った強誘電体メモリを支持する例示的メモリアレイのブロック図である。

【図2A】本開示の実施形態に従ったメモリセルの列を含む例示的回路の概略図である。

【図2B】開示の実施形態に従ったセンスコンポーネントの概略図である。

【図3A】本開示の様々な実施形態に従った強誘電体メモリセルに対する例示的非線形電気特性の図である。

【図3B】本開示の様々な実施形態に従った強誘電体メモリセルに対する例示的非線形電気特性の図である。

【図4A】開示の実施形態に従った読み出し動作中の様々な信号のタイミング図である。

【図4B】開示の実施形態に従った読み出し動作中の様々な信号のタイミング図である。

【図5A】開示の実施形態に従った読み出し動作のフロー図である。

【図5B】開示の別の実施形態に従った読み出し動作のフロー図である。

【図6】開示の実施形態に従った書き込み動作中の様々な信号のタイミング図である。

【図7】開示の実施形態に従った書き込み動作中の様々な信号のタイミング図である。

【図8】開示の実施形態に従ったメモリセルを示すメモリアレイの一部の断面側面図を図示する図である。

【図9】本開示の様々な実施形態に従った強誘電体メモリを支持するメモリアレイのブロック図である。

【図10】本開示の様々な実施形態に従った強誘電体メモリを支持するシステムのブロック図である。