特許 6798377出願番号 特願 2017-53178
半導体集積回路装置
公報発行日 2020年12月9
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技術分野
発明が解決しようとする課題[発明の詳細な説明]から抜粋
しかしながら、上述した図２１に示すＨＶＩＣを３相１チップＨＶＩＣに適用するには、相間ノイズに起因して自相の回路部で生じる誤動作についても考慮する必要があり、図２１に示すＨＶＩＣを単純に３相１チップＨＶＩＣに適用することはできない。すなわち、３相１チップＨＶＩＣの各相それぞれにおいて、自相で発生するノイズに起因した自相での回路部の誤動作を抑制し、かつ相間ノイズに起因した当該自相での回路部の誤動作を抑制することは難しい。 この発明は、上述した従来技術による問題点を解消するため、ｐｎ接合による分離方式により互いに電気的に分離された複数の半導体領域（複数相）を同一の半導体基板に備えた半導体集積回路装置であって、自相での誤動作を抑制することができる半導体集積回路装置を提供することを目的とする。課題を解決するための手段[発明の詳細な説明]から抜粋
この発明についての権利主張の範囲[特許請求の範囲]
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1】一般的な３相インバータの回路構成を示す回路図である。
【図2】一般的なＨＶＩＣの回路構成を示すブロック図である。
【図3】実施の形態１にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図4】図３の切断線Ａ−Ａ’における断面構造を示す断面図である。
【図5】図３の切断線Ｂ−Ｂ’における断面構造を示す断面図である。
【図6】図３の切断線Ｃ−Ｃ’における断面構造を示す断面図である。
【図7】図３の切断線Ｄ−Ｄ’における断面構造を示す断面図である。
【図8】実施の形態２にかかる半導体集積回路装置の構造を示す断面図である。
【図9】実施の形態２にかかる半導体集積回路装置の構造を示す断面図である。
【図10】実施の形態２にかかる半導体集積回路装置の構造を示す断面図である。
【図11】実施の形態２にかかる半導体集積回路装置の構造を示す断面図である。
【図12】実施の形態３にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図13】実施の形態４にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図14】実施の形態４にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図15】実施の形態４にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図16】実施の形態４にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図17】実施の形態４にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図18】ＨＶＩＣの入力信号処理回路の回路構成を示す回路図である。
【図19】図１３のＨＶＩＣの入力信号処理回路の平面レイアウトの一例を示す平面図である。
【図20A】実施例および比較例のシミュレーションに用いた構成を示す斜視図である。
【図20B】図２０Ａの実施例および比較例の第１ＶＢピックアップ領域に印加したノイズの波形を示す波形図である。
【図20C】図２０Ａの実施例および比較例への注入電流比率を示す図表である。
【図21】従来のＨＶＩＣの平面レイアウトを示す平面図である。
【図22】従来のＨＶＩＣの別の一例の平面レイアウトを示す平面図である。
選択図 図1出願人が指定した本件の代表的な図
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